KR970030370A - 티탄실리사이드층을 거쳐서 반도체영역과 전기배선용 금속을 접속하는 반도체집적회로 장치 및 그 제조방법 - Google Patents

티탄실리사이드층을 거쳐서 반도체영역과 전기배선용 금속을 접속하는 반도체집적회로 장치 및 그 제조방법 Download PDF

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히데오 미우라
마사유키 스즈키
신지 니시하라
슈지 이케다
마사시 사하라
신이치 이시다
히로미 아베
아츠시 오기시마
히로유키 우치야마
소노코 아베
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Abstract

반도체집적회로장치 및 그 제조기술에 관한 것으로서, 콘택트홀에 있어서의 실리콘과 티탄실리사이드막의 접속계면에 있어서 티탄실리사이드막이 박리하지 않는 반도체장치와 그 제조방법을 제공하기 위해서, 실리콘기판, 전기배선용 금속, 실리콘기판상에 형성된 절연막에 뚫려진 실피콘기판과 전기배선용 금속의 접속이 사용되는 여러개의 콘택트홀, 이 콘택트홀의 내부에 형성된 티탄실리사이드막을 갖고, 티탄실리사이드막은 10nm∼120nm 바람직하게는 20nm∼84nm이고 이 티탄실리사이드막을 거쳐서 반도체영역과 전기배선용 금속이 접속되는 구성으로 하였다. 이러한 구성에 의해 실리콘과 금속배선의 접촉저항을 저감할 수 있어 실리콘과 티탄실리사이드막의 계면에 있어서 단선이 발생할 우려가 없는 양호한 콘택트를 형성할 수 있고, 비트선의 도통신뢰성의 확보와 주변회로의 MISFET의 소오스, 드레인영역에 접속되는 배신의 콘택트저항의 저감을 양립시키는 것이 가능하게 된다.

Description

티탄실리사이드층을 거쳐서 반도체영역과 전기배선용 금속을 접속하는 반도체집적회로장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
1도는 본 발명의 1 실시예의 DRAM의 부분단면도.

Claims (31)

  1. 메모리셀 선택용 MISFET의 상부에 형성된 스택된 캐패시터구조의 메모리셀, 상기 메모리셀의 상부에 형성된 W 막/TiN막/Ti막으로 구성된 비트선, 상기 메모리셀 선택용 MISFET의 제1 반도체영역과 상기 비트선을 접속하기 위해 마련된 제1 접속구멍, 상기 제1 접속구명의 내부에 형성된 상기 제1 반도체영역과 동일 도전형의 다결정실리콘 플래그, 상기 비트선과 동일층으로서 W 막/TiN막/Ti막으로 형성되고, 상기 메모리셀의 주변회로의 MISFET의 제2 반도체영역과 전기적으로 접속되며, 상기 제2 반도체영역과는 그의 내부에 형성된 제2 접속구멍에 의해 접속되어 있는 배선층, 상기 제1 접속구멍이 내부에 있어서 상기 다결정실리콘 플래그와 상기 비트선 사이에 형성된 120nm 이하의 막두께를 갖는 제1 티탄실리사이드막 및 상기 제2 접속구멍의 내부에 있어서 상기 제2 반도체영역과 상기 배선층 사이에 형성된 10nm 이상의 막두께를 갖는 제2 티탄실리사이드막을 포함하는 반도체집적회로장치.
  2. 제1항에 있어서, 상기 제1 접속구멍은 0.4μm이하의 구멍직경을 갖고, 상기 제1 티탄실리사이드막은 84nm이하의 막두께를 갖는 반도체집적회로장치.
  3. 제1항에 있어서, 상기 제1 접속구멍은 0.3μm이하의 구멍직경을 갖고, 상기 제1 티탄실리사이드막은 72nm이하이 막두께를 갖는 반도체집적회로장치.
  4. 제1항에 있어서, 상기 제2 티탄실리사이드막은 20nm이상의 막두께를 갖는 반도체집적회로장치.
  5. 메모리셀 선택용 MISFET의 상부에 형성된 스택된 캐패시터구조의 메모리셀, 상기 메모리셀의 상부에 형성된 W 막/TiN막/Ti막으로 구성된 비트선, 상기 메모리셀 선택용 MISFET의 제l 반도체영역과 상기 비트선을 접속하기 위해 마련된 제1 접속구멍, 상기 제1 접속구멍의 내부에 형성된 상기 제1 반도체영역과 동일 도전형의 다결정실리콘 플래그, 상기 비트선과 동일층으로서 W 막/TiN막/Ti막으로 구성되고, 상기 메모리셀의 주변회로의 MISFET의 제2 반도체영역과 전기적으로 접속되며, 상기 제2 반도체영역과는 그의 내부에 형성된 제2 접속구멍에 의해 접속되어 있는 배선층, 상기 제1 접속구멍의 내부에 있어서 상기 다결정실리콘 플래그와 상기 비트선 사이에 형성된 제1 티탄실리사이드막 및 상기 제2 접속구멍의 내부에 있어서 상기 제2 반도체영역과 상기 배선층 사이에 형성된 제2 티탄실리사이드막을 포함하는 반도체집적회로장치.
  6. 제5항에 있어서, 상기 제1 반도체영역은 n형 반도체간 포함하는 반도체집적회로장치.
  7. 제6항에 있어서, 상기 제2 반도체영역은 p형 반도체를 포함하는 반도체집적회로장치.
  8. 반도체기판상에 메모리셀의 메모리셀 선택용 MISFET와 주변회로의 MISFET를 형성한 후, 상기 메모리셀 선택용 MISFET의 상부에 정보축적용 용량소자간 형성하는 공정, 상기 메모리셀은 피복하는 절연막에 비트선용 접속구멍을 마련하고, 상기 비트선용 접속구멍의 내부에 상기 메모리셀 선택용 MISFET의 반도체영역과 동일도전형의 다결정실리콘 플래그를 매립한 후, 상기 주변회로의 MISFET를 피복하는 절연막에 접속구멍을 마련하는 공정, 상기 절연막상에 Ti막 및 TiN막을 퇴적하는 공정, 어닐처리에 의해 상기 비트선용 접속구멍 내부의 상기 다결정실리콘 플래그의 표면에 막두께가 120nm이하인 제1 티탄실리사이드층을 형성함과 동시에 상기 주변회로의 접속구멍의 바닥부에 노출한 상기 MISFET의 반도체영역의 표면에 막두께 10nm 이상인 제2 티탄실리사이드층을 형성하는 공정 및 상기 TiN막상에 W막을 퇴적한 후, 상기 W막과 그 하층의 상기 TiN막 및 상기 Ti막을 패터닝하는 것에 의해 W 막/TiN막/Ti막으로 이루어지는 적층막으로 구성된 비트선 및 상기 주변회로의 배선을 동시에 형성하는 공정을 포함하는 반도체집적회로장치의 제조방법.
  9. 제8항에 있어서, 상기 티탄실리사이드층을 형성하는 공정은 상기 제2 티탄실리사이드층의 막두께를 20nm이상으로 형성하는 공정을 포함하는 반도체집적회로장치의 제조방법.
  10. 제8항에 있어서, 상기 Ti막 및 TiN막을 퇴적하는 공정은 불활성가스분위기중에서 상기 Ti막 및 TiN막을 연속해서 퇴적하는 공정을 포함하는 반도체집적회로장치의 제조방법.
  11. 제8항에 있어서, 상기 Ti막 및 TiN막을 퇴적하는 공정은 상기 Ti막을 콜리메이터 스퍼터링법 또는 저압 장거리스퍼터링법에 의해 퇴적하는 공정을 포함하는 반도체집적회장치의 제조방법.
  12. 반도체기판의 주면에 상대적으로 표고가 높은 제1 영역과 상대적으로 표고가 낮은 제2 영역을 갖고, 상기 제1 영역의 제1 반도체영역과 제1 배선을 접속하는 제1 접속구멍의 내부에 상기 제1 영역의 제1 반도체영역과 동일 도전형의 다결정실리콘 플래그를 형성함과 동시에 제2 접속구멍을 통해서 상기 제2 영역의 제2 반도체영역에 접속되는 제2 배선과 상기 제1 배선을 동일 배선층의 W 막/TiN막/Ti막으로 구성하는 반도체집적회로장치의 제조방법으로서, 상기 제1 영역을 피복하는 절연막에 상기 제1 접속구멍을 마련하고, 상기 제1 접속구멍의 내부에 상기 제1 영역의 상기 제1 반도체영역과 동일도전형의 다결정실리콘 플래그를 매립하는 공정, 상기 제2 영역을 피복하는 절연막에 상기 제2 접속구멍을 마련하는 공정, 상기 절연막상에 Ti막 및 TiN막을 퇴적한 후 어닐하는 것에 의해 상기 제1 접속구멍의 내부의 상기 다결정실리콘 플래그의 표면에 막두께가 120nm이하인 제1 티탄실리사이드층을 형성함과 동시에 상기 제2 접속구멍의 바닥부에 노출한 상기 제2 반도체영역의 표면에 막두께가 10nm이상인 제2 티탄실리사이드층을 형성하는 공정 및 상기 TiN막상에 W막을 퇴적한 후 상기 W 막과 그 하층의 상기 TiN막 및 Ti막을 패터닝하는 것에 의해 W 막/TiN막/Ti막으로 이루어지는 적층막으로 구성된 제1 배선 및 제2 배선을 동시에 형성하는 공정을 포함하는 반도체집적회로장치의 제조방법.
  13. 실리콘기판, 전기배선용 금속, 상기 실리콘기판상에 형성되고 상기 실리콘기판과 상기 전기배선용 금속의 접속에 사용되는 여러개의 콘택트홀을 포함하는 절연막 및 상기 콘택트홀의 내부에 형성된 티탄실리사이드막을 포함하는 반도체장치로서, 상기 티탄실리사이드막은 10nm ~l20nm의 막두께를 갖고 상기 티탄실리사이드막을 거쳐서 상기 실리콘기판과 상기 전기배선용 금속이 상기 콘택트홀의 내부에서 접속되어 있는 반도체장치.
  14. 제13항에 있어서, 상기 티탄실리사이드막은 20nm∼84nm의 막두께를 갖는 반도체장치.
  15. 제13항에 있어서, 상기 전기배선용 금속은 상기 티탄실리사이드막과 접하는 면에 티탄을 포함하는 반도체장치.
  16. 실리콘기판, 전기배선용 금속, 상기 실리콘기판상에 형성되고 상기 실리콘기판과 상기 전기배선용 금속의 접속에 사용되는 여러개의 콘택트홀을 포함하는 절연막 및 상기 콘택트홀의 내부에 형성된 티탄실리사이드막을 포함하는 반도체장치로서, 상기 티탄실리사이드막을 거쳐서 상기 실리콘기판과 상기 전기배선용 금속이 상기 콘택트홀의 내부에서 접속되어 있고, 상기 실리콘기판과 상기 절연막의 계면과 상시 실리콘기판과 상기 티탄실리사이드막의 계면의 계면거리가 18nm ∼ 78nm인 반도체장치.
  17. 제16항에 있어서, 상기 전기배선용 금속은 상기 티탄실리사이드막과 접하는 면에 티탄을 포함하는 반도체장치.
  18. 실리콘기판, 전기배선용 금속, 상기 실리콘기판상에 형성되고 상기 실리콘기판과 상기 전기배선용 금속의 접속에 사용되는 여러개의 콘택트홀을 포함하는 절연막 및 상기 콘택트홀의 내부에 형성된 티탄실리사이막을 포함하는 반도체장치로서, 상기 티탄실리사이드막을 거쳐서 상기 실리콘기판과 상기 전기배선용 금속이 상기 콘택트홀의 내부에서 접속되어 있고, 상기 실리콘기판과 상기 절연막의 계면과 상기 실리콘기판과 상기 티탄실리사이드막의 계면의 계면거리가 9nm ∼ 110nm인 반도체장치.
  19. 제18항에 있어서, 상기 전기배선용 금속은 상기 티탄실리사이드막과 접하는 면에 티탄을 포함하는 반도체장치.
  20. 실리콘기판, 전기배선용 금속, 상기 실리콘기판상에 형성되고 상기 실리콘기판과 상기 전기배선용 금속의 접속에 사용되는 여러개의 콘택트홀을 포함하는 절연막, 상기 여러개의 콘택트홀중의 적어도 1개의 콘택트홀의 내부에 매립된 다결정실리콘 및 상기 다결정실리콘의 표면이 형성된 티탄실리사이드막을 포함하는 반도체장치로서, 상기 티탄실리사이드막은 10nm ∼ 120nm의 막두께를 갖고 상기 티탄실리사이드막을 거쳐서 상기 다결정 실리콘과 상기 전기배선용 금속이 상기 콘택트홀의 내부에서 접속되어 있는 반도체장치.
  21. 제20항에 있어서, 상기 티탄실리사이드막은 20nm ∼ 84nm의 막두께를 갖는 반도체장치.
  22. 제20항에 있어서, 상기 전기배선용 금속은 상기 티탄실리사이드막과 접하는 면에 티탄을 포함하는 반도체장치.
  23. 단결정 실리콘기판, 상기 단결정 실리콘기판에 형성된 MOS구조의 게이트전극, 전기배선용 금속, 상기 단결정 실리콘기판의 상기 게이트전극이 형성된 면에 형성되고 상기 게이트전극과 상기 전기배선용 금속의 접속에 사용되는 적어도 1개의 콘택트홀을 포함하는 절연막 및 상기 콘택트홀의 내부에 매립된 티탄실리사이드막을 포함하는 반도체장치로서, 상기 티탄실리사이드막은 10nm ∼ l20nm의 막두께를 갖고, 상기 티탄실리사이드막을 거쳐서 상기 게이트전극과 상기 전기배선용 금속이 상기 콘택트홀의 내부에서 접속되어 있는 반도체장치.
  24. 제23항에 있어서, 상기 티탄실리사이드막은 20nm ∼ 84nm의 막두께를 갖는 반도체장치.
  25. 제23항에 있어서, 상기 진기배선용 금속은 상키 티탄실리사이드막과 접하는 면에 티탄을 포함하는 반도체장치.
  26. 실리콘기판상에 절연막을 마련하는 공정, 상기 절연막에 콘택트홀을 마련하는 공정, 상기 콘택트홀내부에서 상기 실리콘기판에 접하도록 티탄막을 퇴적시키는 공정 및 열처리해서 상기 티탄막과 실리콘을 반응시키고 상기 티탄막의 막두께 4nm ∼ 48nm을 실리사이드반응시키는 공정을 포함하는 반도체장치의 제조방법.
  27. 제26항에 있어서, 상기 실리사이드반응시키는 공정은 상기 티탄막의 막두께 8nm ∼ 34nm을 실리사이드반응시키는 공정을 포함하는 반도체장치의 제조방법.
  28. 실리콘기판상에 절연막을 마련하는 공정, 상기 절연막에 콘택트홀을 마련하는 공정, 상기 콘택트홀 내부에 상기 실리콘기판을 매립하는 공정, 상키 콘택트홀내부에서 상기 다결정실리콘에 접하도록 티탄막을 퇴적시키는 공정 및 열처리해서 상기 티탄막과 상기 다결정실리콘을 반응시키고 상기 티탄막의 막두께 4nm∼ 48nm을 실리사이드반응시키는 공정을 포함하는 반도체장치의 제조방법.
  29. 제28항에 있어서, 상기 실리사이드반응시키는 공정은 상기 티탄막의 막두께 8nm∼34nm을 실리사이드반응시키는 공정을 포함하는 반도체장치의 제조방법.
  30. 실리콘기판상에 절연막을 마련하는 공정, 상기 절연막에 콘택트홀을 마련하는 공정, 상기 콘택트홀 내부에서 상기 실리콘기판에 접하도록 티탄을 막두께 4nm∼48nm의 범위에서 퇴적시키는 공정 및 열처리해서 상기 티탄막과 실리콘을 반응시키고 상기 티탄막중의 적어도 일부를 실리사이드반응시키는 공정을 포함하는 반도체장치의 제조방법.
  31. 제30항에 있어서, 상기 티탄을 퇴적시키는 공정은 상기 티탄을 막두께 8nm∼34nm의 범위에서 퇴적시키는 공정을 포함하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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