JP2901367B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2901367B2 JP2901367B2 JP3092509A JP9250991A JP2901367B2 JP 2901367 B2 JP2901367 B2 JP 2901367B2 JP 3092509 A JP3092509 A JP 3092509A JP 9250991 A JP9250991 A JP 9250991A JP 2901367 B2 JP2901367 B2 JP 2901367B2
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- Japan
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- bit line
- memory cell
- insulating film
- word line
- capacitor
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に高集積化及び大容量化に好適な縦積み型メモリ
セルを有する半導体メモリ装置に関する。
し、特に高集積化及び大容量化に好適な縦積み型メモリ
セルを有する半導体メモリ装置に関する。
【０００２】
【従来の技術】従来の縦積み型メモリセルの構造を図３
及び図４に示す。図３は、縦積み型メモリセルの平面
図、図４は図３のＸ−Ｘ線断面図を示すものである。
及び図４に示す。図３は、縦積み型メモリセルの平面
図、図４は図３のＸ−Ｘ線断面図を示すものである。
【０００３】次に、従来の縦積み型メモリセルの製造工
程及び構造について説明する。従来の縦積み型メモリセ
ルは、まずポリシリコン膜のワード線１ｌ等を形成後層
間絶縁膜１４を全面に付す。その後所定の位置で容量素
子９−１と電荷蓄積電極２ａｌ（ポリシリコン膜）との
接続を取るために層間絶縁膜１４に容量部開孔をもうけ
る。更に全面にポリシリコン膜を付し、一連の工程を経
て所要の形状にパターニングを行ない、電荷蓄積電極２
ａｌ等が形成される。更に全面に容量絶縁膜１０を熱膨
張あるいはＣＶＤ技術により付す。更にもう一方の電極
となるポリシリコン膜を付し、一連の工程を経て所要の
形状にパターニングを行ない対向電極１３が形成され
る。図３では対向電極１３の開孔部１２を示してある。
ここまでの工程を経て電荷蓄積電極２ａｌ等と対向電極
１３の間に容量絶縁膜１０を配したメモリセルの容量素
子が完成する。その後層間絶縁膜１１を付し、所定の位
置でビット線側の拡散層４２とビット線５ａとの接続を
取るために層間絶縁膜に開孔をもうける。更に全面にビ
ット線配線膜を付し、一連の工程を経て所要の形状にパ
ターニングを行ないビット線５ａが形成される。
程及び構造について説明する。従来の縦積み型メモリセ
ルは、まずポリシリコン膜のワード線１ｌ等を形成後層
間絶縁膜１４を全面に付す。その後所定の位置で容量素
子９−１と電荷蓄積電極２ａｌ（ポリシリコン膜）との
接続を取るために層間絶縁膜１４に容量部開孔をもうけ
る。更に全面にポリシリコン膜を付し、一連の工程を経
て所要の形状にパターニングを行ない、電荷蓄積電極２
ａｌ等が形成される。更に全面に容量絶縁膜１０を熱膨
張あるいはＣＶＤ技術により付す。更にもう一方の電極
となるポリシリコン膜を付し、一連の工程を経て所要の
形状にパターニングを行ない対向電極１３が形成され
る。図３では対向電極１３の開孔部１２を示してある。
ここまでの工程を経て電荷蓄積電極２ａｌ等と対向電極
１３の間に容量絶縁膜１０を配したメモリセルの容量素
子が完成する。その後層間絶縁膜１１を付し、所定の位
置でビット線側の拡散層４２とビット線５ａとの接続を
取るために層間絶縁膜に開孔をもうける。更に全面にビ
ット線配線膜を付し、一連の工程を経て所要の形状にパ
ターニングを行ないビット線５ａが形成される。
【０００４】
【発明が解決しようとする課題】この従来の縦積み型メ
モリセルでは、ワード線の他にメモリセルの容量素子を
形成するために、電荷蓄積電極及び対向電極が必要であ
り、製造工程が多大であるだけでなく、多層構造化に伴
ってビット線とビット線側の拡散層との接続開孔部の段
差が大きくなり、接触抵抗の増大やビット線の切断など
歩留り面での問題点も多くあった。
モリセルでは、ワード線の他にメモリセルの容量素子を
形成するために、電荷蓄積電極及び対向電極が必要であ
り、製造工程が多大であるだけでなく、多層構造化に伴
ってビット線とビット線側の拡散層との接続開孔部の段
差が大きくなり、接触抵抗の増大やビット線の切断など
歩留り面での問題点も多くあった。
【０００５】
【課題を解決するための手段】本発明は、ＭＯＳトラン
ジスタおよび容量素子を含む縦積み型メモリセルを有す
る半導体メモリ装置において、所定のビット線およびワ
ード線に対応する前記縦積み型メモリセルの容量素子は
前記所定のビット線およびワード線にそれぞれ隣接する
ビット線およびワード線に対応するメモリセルのＭＯＳ
トランジスタのゲート電極であるワード線を対向電極と
し、前記対向電極上に容量絶縁膜を介して設けられた電
荷蓄積電極を有してなることを特徴とする半導体メモリ
装置。
ジスタおよび容量素子を含む縦積み型メモリセルを有す
る半導体メモリ装置において、所定のビット線およびワ
ード線に対応する前記縦積み型メモリセルの容量素子は
前記所定のビット線およびワード線にそれぞれ隣接する
ビット線およびワード線に対応するメモリセルのＭＯＳ
トランジスタのゲート電極であるワード線を対向電極と
し、前記対向電極上に容量絶縁膜を介して設けられた電
荷蓄積電極を有してなることを特徴とする半導体メモリ
装置。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例のメモリセルを示
す平面図、図２は図１のＸ−Ｘ線断面図である。
す平面図、図２は図１のＸ−Ｘ線断面図である。
【０００８】Ｐ型シリコン基板７に素子分離絶縁膜８を
形成しワード線１ｌ，１ｍ，…を形成し、更に容量側の
拡散層９−１及びビット線側の拡散層９−２をイオン注
入技術により形成するところまでは従来のＭＯＳトラン
ジスタの形成方法に同じなので詳細な説明は省略するこ
とにする。次に熱酸化あるいはＣＶＤ技術によりワード
線１ｌ，１ｍ，…の上に容量絶縁膜１０を形成する。更
に容量側の拡散層９−１と電荷蓄積電極とを接続するた
め所定の位置の絶縁膜にリソグラフィー技術，エッチン
グ技術を用いて開孔をもうけ、更にポリシリコン膜を全
面に付し、リソグラフィー技術，エッチング技術を用い
て所要の形状にパターニングし、電荷蓄積電極２ａｌ，
２ｂｍ，…を形成する。ここまでの工程を経て電荷蓄積
電極とワード線電極の間に容量絶縁膜１０を配したメモ
リセルの容量素子が完成する。その後層間絶縁膜１１を
付し、所定の位置でリソグラフィー技術，エッチング技
術を用い、層間絶縁膜に開孔をもうけ、更に全面にビッ
ト線配線膜を付しリソグラフィー技術，エッチング技術
を用いて所要の形状にパターニングし、ビット線５ａ，
５ｂ，…が形成される。
形成しワード線１ｌ，１ｍ，…を形成し、更に容量側の
拡散層９−１及びビット線側の拡散層９−２をイオン注
入技術により形成するところまでは従来のＭＯＳトラン
ジスタの形成方法に同じなので詳細な説明は省略するこ
とにする。次に熱酸化あるいはＣＶＤ技術によりワード
線１ｌ，１ｍ，…の上に容量絶縁膜１０を形成する。更
に容量側の拡散層９−１と電荷蓄積電極とを接続するた
め所定の位置の絶縁膜にリソグラフィー技術，エッチン
グ技術を用いて開孔をもうけ、更にポリシリコン膜を全
面に付し、リソグラフィー技術，エッチング技術を用い
て所要の形状にパターニングし、電荷蓄積電極２ａｌ，
２ｂｍ，…を形成する。ここまでの工程を経て電荷蓄積
電極とワード線電極の間に容量絶縁膜１０を配したメモ
リセルの容量素子が完成する。その後層間絶縁膜１１を
付し、所定の位置でリソグラフィー技術，エッチング技
術を用い、層間絶縁膜に開孔をもうけ、更に全面にビッ
ト線配線膜を付しリソグラフィー技術，エッチング技術
を用いて所要の形状にパターニングし、ビット線５ａ，
５ｂ，…が形成される。
【０００９】ビット線５ａとワード線１ｌに対応するメ
モリセルの容量素子の電荷蓄積電極２ａｌはビット線５
ｂとワード線１ｍに対応するメモリセルのＭＯＳトラン
ジスタのゲート電極（ワード線１ｍ）上に容量絶縁膜１
０を介して設けられている。すなわち、対向電極の役割
はワード線１ｍが担うことになる。ワード線１ｌと１ｍ
は互いに異なるタイミングでアクティブとなり、かつ蓄
積電極２ａｌとワード線１ｍとの間は直流的に絶縁され
ているので動作上の問題は生じない。
モリセルの容量素子の電荷蓄積電極２ａｌはビット線５
ｂとワード線１ｍに対応するメモリセルのＭＯＳトラン
ジスタのゲート電極（ワード線１ｍ）上に容量絶縁膜１
０を介して設けられている。すなわち、対向電極の役割
はワード線１ｍが担うことになる。ワード線１ｌと１ｍ
は互いに異なるタイミングでアクティブとなり、かつ蓄
積電極２ａｌとワード線１ｍとの間は直流的に絶縁され
ているので動作上の問題は生じない。
【００１０】
【発明の効果】以上説明したように本発明はメモリセル
の容量素子の対向電極として、ワード線を使用したので
従来必要であった対向電極専用のポリシリコン膜が不要
となり、製造工程数が大幅に減少するだけでなく、多層
構造化が緩和できビット線と拡散層との接続開孔部の段
差が小さくなり、歩留りが向上するという効果がある。
の容量素子の対向電極として、ワード線を使用したので
従来必要であった対向電極専用のポリシリコン膜が不要
となり、製造工程数が大幅に減少するだけでなく、多層
構造化が緩和できビット線と拡散層との接続開孔部の段
差が小さくなり、歩留りが向上するという効果がある。
【図１】本発明の一実施例を示す平面図である。
【図２】図１のＸ−Ｘ線断面図である。
【図３】従来例を示す平面図である。
【図４】図３のＸ−Ｘ線断面図である。
１ｌ，１ｍ ワード線 ２ａｌ，２ｂｍ 電荷蓄積電極 ３ａｌ，３ｂｍ 電荷蓄積電極と拡散層間のコンタク
ト孔 ４ ビット線と拡散層間のコンタクト孔 ５ａ，５ｂ ビット線 ６ 素子分離絶縁膜の縁端部 ７ Ｐ型シリコン基板 ８ 素子分離絶縁膜 ａ−１，ａ−２ Ｎ型の拡散層 １０ 容量絶縁膜 １１ 層間絶縁膜 １２ 対向電極１３の開孔 １３ 対向電極 １４ 層間絶縁膜
ト孔 ４ ビット線と拡散層間のコンタクト孔 ５ａ，５ｂ ビット線 ６ 素子分離絶縁膜の縁端部 ７ Ｐ型シリコン基板 ８ 素子分離絶縁膜 ａ−１，ａ−２ Ｎ型の拡散層 １０ 容量絶縁膜 １１ 層間絶縁膜 １２ 対向電極１３の開孔 １３ 対向電極 １４ 層間絶縁膜
Claims (1)
- 【請求項１】 ＭＯＳトランジスタおよび容量素子を含
む縦積み型メモリセルを有する半導体メモリ装置におい
て、所定のビット線およびワード線に対応する前記縦積
み型メモリセルの容量素子は前記所定のビット線および
ワード線にそれぞれ隣接するビット線およびワード線に
対応するメモリセルのＭＯＳトランジスタのゲート電極
であるワード線を対向電極とし、前記対向電極上に容量
絶縁膜を介して設けられた電荷蓄積電極を有してなるこ
とを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092509A JP2901367B2 (ja) | 1991-04-24 | 1991-04-24 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092509A JP2901367B2 (ja) | 1991-04-24 | 1991-04-24 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04323865A JPH04323865A (ja) | 1992-11-13 |
| JP2901367B2 true JP2901367B2 (ja) | 1999-06-07 |
Family
ID=14056283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3092509A Expired - Lifetime JP2901367B2 (ja) | 1991-04-24 | 1991-04-24 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901367B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323664A (ja) * | 1989-06-21 | 1991-01-31 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH0373570A (ja) * | 1989-08-12 | 1991-03-28 | Sony Corp | 半導体メモリの製造方法 |
-
1991
- 1991-04-24 JP JP3092509A patent/JP2901367B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323664A (ja) * | 1989-06-21 | 1991-01-31 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH0373570A (ja) * | 1989-08-12 | 1991-03-28 | Sony Corp | 半導体メモリの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04323865A (ja) | 1992-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970722 |