JPH10135425A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH10135425A
JPH10135425A JP8292411A JP29241196A JPH10135425A JP H10135425 A JPH10135425 A JP H10135425A JP 8292411 A JP8292411 A JP 8292411A JP 29241196 A JP29241196 A JP 29241196A JP H10135425 A JPH10135425 A JP H10135425A
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film
integrated circuit
interlayer insulating
semiconductor integrated
connection
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Yoshitaka Nakamura
吉孝 中村
Nobuyoshi Kobayashi
伸好 小林
Takuya Fukuda
琢也 福田
Masayoshi Saito
政良 斉藤
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Hitachi Ltd
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Hitachi Ltd
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    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Abstract

(57)【要約】 【課題】半導体集積回路装置の多層配線の微細化および
信頼姓と設計自由度の向上を実現するとともに、製造を
容易にしてコストを低減させる。 【解決手段】メモリセルアレー部では、複数の層間絶縁
膜（８、１２、１５、１８）をそれぞれ貫通する側面が
ほぼ垂直な複数の接続プラグ（１０、１３、１６、１
９）を順次直接接続し、一方、周辺回路部では、上記複
数の接続プラグを、配線接続パッド（１１、１４、１
７）を介して互いに接続する。 【効果】多層配線の所要面積が減少されて設計の自由度
が向上し、また、製造時の不良発生要因が減少したた
め、歩留まりが向上してコストが低減される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
およびその製造方法に関し、詳しくは微細な多層配線を
有する半導体集積回路装置およびこのような半導体集積
回路装置を、容易に高い精度で製造することができる半
導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置とくにＤＲＡＭ(Dyn
amic Random Access Memory)においては、集積度向上と
多層配線の微細化が極めて必要である。例えば、第１の
従来技術（特開平６−１２０４４７）には、ＤＲＡＭの
メモリーアレー部において、ＭＯＳ型トランジスタの拡
散層と多結晶シリコンからなるキャパシタ下部電極を接
続するために、断面形状が逆台形で上面よりも下面が小
さい２つの接続プラグを、直接電気的に接続した構造が
提案されている。
【０００３】一方、従来は、一般にＤＲＡＭでは、電荷
蓄積キャパシタがビットラインの下部あるいは直上に配
置されており、上記第１の従来技術も同じである。しか
し、この場合にはホトリソグラフィーにおけるフォーカ
ス・マージンが、メモリセルアレー部と周辺回路部(Ｉ
／Ｏ制御回路部とデコーダ部)の間に生じる段差に対応
できないという問題があり、微細化が制限される。さら
に、ＤＲＡＭなどキャパシタを有するメモリセルアレー
部に加えてロジック回路を同時に混載したＬＳＩチップ
を製造する場合には、上記問題は重大な障害となる。
【０００４】そのため、上記段差を軽減して微細化の制
限を除去することを目的として、キャパシタを配線層の
上方に配置する構造が提案されている。例えば、第２の
従来技術（特開平６−８５１８７）では、配線層を形成
した後に、ＭＯＳ型トランジスタの拡散層とキャパシタ
下部電極とを接続するための接続プラグを形成してい
る。
【０００５】
【発明が解決しようとする課題】上記第１の従来技術で
は、接続プラグの断面形状が逆台形で側面が垂直でな
く、上面の面積が大きいため、接続プラグの所要平面積
が大きくなって単位メモリセルの面積が増大するという
問題がある。また、メモリセルアレー部のキャパシタ下
部電極として、多結晶シリコン膜を用いているが、周辺
回路部やロジック回路部の接続プラグとしては、さらに
低抵抗であることが必要であるため、通常はタングステ
ン膜などの金属材料の膜が用いられる。そのため、メモ
リセルアレー部と周辺回路部やロジック回路部において
は、異なる材料からなる接続プラグを、それぞれ別工程
で形成する必要があり、工程数が増大してしまう。
【０００６】このように、上記従来技術では、（１）メ
モリセルアレー部を微細化する、（２）周辺回路部およ
びロジック回路部の接続プラグを低抵抗化する、および
（３）製造コストを低減するという三つの課題を、同時
に解決することは不可能であった。
【０００７】一方、上記第２の従来技術のように、ＭＯ
Ｓ型トランジスタの拡散層とキャパシタ下部電極を接続
するための接続プラグを、配線層を形成した後に形成す
る場合は、アスペクト比の大きな孔を形成する工程と、
この孔を金属膜で埋め込んで接続プラグを形成する工程
が必要があるが、これら両工程が技術的に困難で良好な
結果を得るのが難しい。特に、接続孔の深さが１．０μ
ｍを超えると、接続孔の形成および埋め込みが非常に困
難になり、良品率が低下して製造コストが上昇する。ま
た、この方法では、接続孔を形成するために行なわれる
ホトリソグラフィーにおいて、多層間の層合わせに対応
して合わせ裕度を大きく取る必要があり、単位メモリセ
ル面積が増大する。
【０００８】しかし、上記従来技術では、このようなア
スペクト比の大きな孔の形成および埋め込みの工程を用
いることなしに、キャパシタが配線層の上方に配置され
た構造の半導体集積回路装置を形成することは不可能で
あった。
【０００９】本発明の目的は、（１）メモリセルアレー
部を微細化する、（２）周辺回路部およびロジック回路
部の接続プラグを低抵抗化する、および（３）製造コス
トを低減するという上記三つの課題を同時に解決でき
る、ＤＲＡＭなどのキャパシタを有する半導体集積回路
装置およびその製造方法を提供することにある。
【００１０】また、本発明の他の目的は、アスペクト比
の大きな孔の形成およびこのような孔への導電体膜埋め
込みを行なうことなしに、キャパシタが配線層の上方に
配置された構造の半導体集積回路装置およびその製造方
法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体集積回路装置は、Ｉ／Ｏ制御回路部と
デコーダ部からなる周辺回路部およびメモリセルアレー
部を有し、当該メモリセルアレー部に形成されたＭＯＳ
型トランジスタの拡散層は、当該ＭＯＳ型トランジスタ
の上に積層して形成された複数の層間絶縁膜をそれぞれ
貫通して順次直接接続された複数の接続プラグを介し
て、上記複数の層間絶縁膜上に形成されたキャパシタの
下部電極と電気的に接続され、上記周辺回路部に形成さ
れた複数の接続プラグは、配線若しくは配線接続パッド
を介して互いに接続されていることを特徴とする。
【００１２】すなわち、例えば図３（ａ）に示したよう
に、半導体基板１に形成されたＭＯＳトランジスタの上
には複数の層間絶縁膜８、１２、１５、１８が積層して
形成されており、これら複数の層間絶縁膜の上には電荷
蓄積キャパシタが形成されている。この電荷蓄積キャパ
シタの下部電極２０は、上記複数の層間絶縁膜をそれぞ
れ貫通して順次直接接続された複数の接続プラグ１０、
１３、１６、１９を介して、上記きＭＯＳトランジスタ
の拡散層３と電気的に接続されている。
【００１３】各接続プラグ１０、１３、１６、１９は、
接続パッドを介さずに順次直接接続されているので、所
要平面積は減少される。平面積が小さいため、各接続プ
ラグ１０、１３、１６、１９の間の接触抵抗はやや大き
いが、ストーレッジ・ノード・コンタクト・プラグとし
ては問題ない。
【００１４】しかも、本発明では、上記複数の接続プラ
グ１０、１３、１６、１９は、積層して形成された上記
複数の層間絶縁膜８、１２、１５、１８をそれぞれ貫通
して形成されている。１枚の厚い層間絶縁膜に接続孔を
形成し、この接続孔に金属を埋め込んで接続プラグを形
成すると、接続孔のアスペクト比が大きくなってしま
い、接続孔の形成および金属の埋め込みが困難になる
が、本発明では、１枚の厚い層間絶縁膜ではなく、複数
の薄い層間絶縁膜にそれぞれ、接続孔の形成と金属によ
る埋込みが行われる。そのため、各接続孔のアスペクト
比は小さく、接続孔の形成と金属による埋込みは極めて
容易であり、したがって、配線層の上方にキャパタが配
置された構造を得るのは容易である。
【００１５】一方、周辺回路部では、図３（ｂ）に示し
たように、各接続プラグ１０、１３、１６、１９は、そ
れぞれ接続パッド１１、１４、１７を介して互いに接続
されているため、周辺回路部では十分な電流を得ること
ができる。しかも、メモリセルアレー部と周辺回路部
は、構造が異っているにもかかわらず、同一の工程で同
時に形成することができ、余分な工程を付加する必要は
ない。
【００１６】本発明の半導体集積回路装置は、上記メモ
リセルアレー部Ｉ／Ｏ制御回路部、およびデコーダ部に
加えて、ロジック回路部をさらに有することができる。
このロジック回路部においては、上記メモリアレー部の
ような極度の微細化は不要なので、例えば図３（ｂ）に
示したように、各接続プラグ１０、１３、１６、１９の
間に、それぞれ配線１１、１４、１７あるいは配線接続
パッドを介在させても、特に問題はない。
【００１７】上記周辺回路部およびメモリセルアレー部
にそれぞれ形成された上記接続プラグは、同一の金属材
料から形成されている。そのため、上記周辺回路部およ
びメモリセルアレー部における各接続プラグを、同一の
工程で同時に形成することができ、実用上、極めて有利
である。これらの金属材料としては、タングステン、窒
化タングステン、チタンおよび窒化チタンからなる群か
ら選ばれた少なくとも１種を用いることができる。
【００１８】上記接続プラグの上面の大きさは底面の大
きさに実質的に等しく、上記接続プラグの側面は上記底
面に実質的に垂直とするのが好ましい。すなわち、上記
接続プラグの側面は、例えば図３に示したように、いず
れも傾斜しておらず、これら接続プラグの底面とほぼ垂
直である。そのため、上記接続プラグは、それぞれ上面
の大きさが底面の大きさにほぼ等しく、底面の面積が小
さいことに起因する抵抗の増大が生ずる恐れがないばか
りでなく、上面の面積が大きくないため、所要平面積は
増大せず、微細化や設計の自由度が妨げられることもな
い。
【００１９】さらに、上記メモリセルアレー部は、例え
ばＤＲＡＭのメモリセルアレー部とすることができる。
上記ＤＲＡＭのメモリセルアレー部の単位メモリセル
が、１つのＭＯＳ型トランジスタと１つの電荷蓄積キャ
パシタからなり、上記メモリセルの面積を８×ｆ×（ｆ
＋ａ）以下（ただし、ｆは最小加工寸法、ａはプロセス
裕度）とすれば好ましい結果が得られる。
【００２０】上記メモリセルアレー部に形成された上記
キャパシタは、ビットラインの上方に配置することがで
き、全配線層の上方に配置されてもよい。このキャパシ
タの容量絶縁膜としては、酸化タンタル膜、ＰＺＴ
（鉛、ジルコニウムおよびチタンの複合酸化物）膜およ
びＢＳＴ（バリウム、ストロンチウムおよびチタンの複
合酸化物）膜からなる群から選択された高誘電体膜を用
いるたことができ、十分高い誘電率を有するキャパシタ
絶縁膜が得られる。
【００２１】上記メモリセルアレー部を、ＤＲＡＭのメ
モリセルアレー部のみではなく、強誘電体メモリのメモ
リセルアレー部とすることもできる。この場合、強誘電
体キャパシタのキャパシタ絶縁膜として、ＰＺＴ膜若し
くはＢＳＴ膜などの強誘電体膜を用いれば、好ましい結
果が得られる。これら、電荷蓄積キャパシタおよび強誘
電体キャパシタの上部および下部電極としては、いずれ
も金属膜を用いることができる。
【００２２】上記複数の層間絶縁膜の膜厚をそれぞれ
０．３μｍ以上、１．０μｍ以下とすれば好ましい結果
が得られる。上記膜厚が０．３μｍより小さくなると、
ピンホールなどが発生しやすくなり、絶縁膜としての信
頼性が低下するので、０．３μｍより小さくするのは避
けた方が好ましい。また、上記膜厚が１．０μｍ以下で
あれば、アスプクト比があまり大きくなることはなく、
接続孔の形成および導電性膜による接続孔の埋込は容易
である。
【００２３】本発明の半導体集積回路装置は下記方法に
よって製造できる。すなわち、半導体基板の表面上に第
１の層間絶縁膜を形成し、この第１の絶縁膜の所定部分
を選択的に除去して側面が底面に対して実質的に垂直な
第１の接続孔を形成し、この第１の接続孔内に金属膜を
埋め込んで第１の接続プラグを形成した後、上記第１の
絶縁膜上に第２の層間絶縁膜を形成し、この第２の絶縁
膜の所定部分を選択的に除去して形成された側面が底面
に対して実質的に垂直な第２の接続孔内に金属膜を埋め
込んで上記第１の接続プラグと直接接続された第２の接
続プラグを形成する。
【００２４】この製造方法によれば、アスペクト比が大
きくない上記第１および第２の接続孔を形成し、それぞ
れ導電体膜を埋め込んで、アスペクト比が小さく、直接
互いに接続された第１および第２の接続プラグを形成す
る。これにより、全体としてアスペクト比が大きい接続
プラグが形成できる。この場合、アスペクト比が大きい
接続孔を１枚の層間絶縁膜に形成することはなく、この
ようなアスペクト比が大きい接続孔への導電体膜の埋込
む必要もないので、アスペクト比が全体として大きい接
続プラグを形成するのは容易である。
【００２５】さらに、上記第１層間絶縁膜を形成するに
先立って、半導体基板にＭＯＳ型トランジスタを形成
し、上記第１の接続孔を、上記ＭＯＳトランジスタの拡
散層の表面が露出されるように形成することができる。
【００２６】上記第１および第２のの層間絶縁膜の上面
をそれぞれ平坦化すれば、後の工程の実施に好都合であ
り、この平坦化は化学的機械的研磨法（ＣＭＰ法）によ
って行うことができる。
【００２７】この際、上記第２の層間絶縁膜を、当該第
２の層間絶縁膜より上記化学的機械的研磨法による研磨
速度が小さい膜の上にそれぞれ形成すれば、この研磨速
度が小さい膜が化学的機械的研磨のストッパ膜として作
用し、化学的機械的研磨を制御性よく実行することがで
きる。上記研磨速度が小さい膜としては、窒化シリコン
膜を用いることにより、好ましい結果が得られる。
【００２８】また、上記第２の層間絶縁膜の下に、上記
第２の層間絶縁膜よりドライエッチングによるエッチン
グ速度が小さい膜を配置させることができる。上記第２
の開口部を形成する際に、上記エッチング速度が小さい
膜の表面が露出されるまで上記第１の層間絶縁膜の所定
部分を選択的に除去した後、上記エッチング速度が小さ
い膜の露出された部分を除去するようにすれば、開口部
を形成する際の、下地への影響を極めて少なくすること
ができる。
【００２９】上記エッチング速度が小さい膜としては窒
化シリコン膜を用いることができ、上記研磨速度が小さ
い膜と上記エッチング速度が小さい膜は、同じ膜を用い
ることができる。
【００３０】上記金属膜を上記接続孔内に埋め込む工程
は、選択ＣＶＤ法を用いて行なうことができ、これによ
り、開口部外への金属膜の堆積を極めて少なくすること
ができるが、全面ＣＶＤ法を用いることも可能である。
また、上記金属膜を上記接続孔内に埋め込んだ後に、突
出した上記金属膜を研磨して表面を平坦化すれば、後の
工程に好都合である。この平坦化は化学機械研磨法を用
いれば好ましい結果が得られる。
【００３１】上記第１および第２の層間絶縁膜の膜厚
は、いずれも０．３μｍ以上、１.０μｍ以下とすれば
好ましい結果が得られる。上記のように、上記膜厚が
０．３μｍより小さいと、ピンホールなどが生じて絶縁
性が不良になる恐れがあり、膜厚が１.０μｍ以下であ
れば、接続孔の形成およびこのような接続孔への金属の
埋込は容易である。
【００３２】
【発明の実施の形態】本発明の半導体集積回路装置は上
記メモリセルアレー部、Ｉ／Ｏ制御回路、デコーダ部さ
らにロジック回路部を具備することができる。メモリセ
ルアレー部とその他の周辺回路部では、接続プラグの深
さが互いに異なるが、本発明ではこれら深さが異なる接
続プラグを同時に形成することができる。
【００３３】さらに、上記メモリセルアレー部において
は、上記複数の接続プラグが順次直接接続され、一方、
周辺回路部においては、上記複数の接続プラグを直接接
続するのではなく、各接続プラグの間に配線層や配線パ
ッドが介在される。しかも、このような互いに異なる構
造は、同一工程で同時に形成される。
【００３４】上記接続プラグとしては、例えばチタン
膜、窒化チタン膜およびタンステン膜からなる積層膜、
上記配線としては、例えばタングステン膜、アルミニウ
ム膜および窒化チタン膜からなる積層膜など、周知の膜
をそれぞれ使用できる。また、層間絶縁膜としても、酸
化シリコン膜やＢＰＳＧ膜など周知の絶縁膜を使用する
ことができる。
【００３５】上記キャパシタとしては、通常の電荷蓄積
キャパシタおよび強誘電体を用いた強誘電体キャパシタ
のいずれを用いてもよく、キャパシタ絶縁膜としても、
周知のものを使用できる。
【００３６】複数の接続プラグがそれぞれ形成されてい
る複数の層間絶縁膜の膜厚は、それぞれ０．３μｍ以
上、１．０μｍ以下とするのが好ましく、これら層間絶
縁膜への接続孔の形成は周知のホトリソグラフィー技術
とドライエッチング技術を用いて行うことができる。こ
の際、例えば反応性イオンエッチングのように、異方性
の高いエッチング方法を用いれば、側面が底面に対して
ほぼ垂直な接続孔を高い精度で形成することができる。
【００３７】上記接続孔に金属を埋め込んで接続プラグ
を形成する工程は、選択ＣＶＤを用いることが好ましい
が、本発明では層間絶縁膜の膜厚が小さく、接続孔のア
スペクト比も大きくないため、全面ＣＶＤを用いても接
続孔を埋め込むことも可能である。
【００３８】上記接続孔を埋め込んだ後、表面を平坦化
することは後の工程を行うために極めて好ましい。この
表面平坦化は、化学的機械的研磨法によって行うのが最
も好ましく、メモリセルアレー部と周辺回路にそれぞれ
形成された、深さ（厚さ）が互いに異なる接続プラグの
上面を同時に平坦化できる。化学的機械的研磨法に用い
られる研磨剤は研磨すべき材料に応じて適宜選択され、
周知のものを使用することができる。
【００３９】化学的機械的研磨法による表面平坦化は、
層間絶縁膜の表面の平坦化に適用しても、極めて有用で
ある。この場合、表面を研磨して平坦化すべき層間絶縁
膜より、化学的機械的研磨法による研磨速度が小さい膜
を研磨すべき層間絶縁膜の下に配置して化学的機械的研
磨を行えば、この膜が化学的機械的研磨のストッパ膜と
して作用するので、下地に対する影響は防止されて、化
学的機械的研磨を極めて容易に高い精度で行うことがで
きる。
【００４０】上記接続孔を形成する際にも、上記化学的
機械的研磨の場合と同様に、エッチングストッパ膜を用
いて行うことができる。これら化学的機械的研磨のスト
ッパ膜とエッチングストッパ膜としては、同じ種類の膜
を使用でき、窒化シリコン膜が最も好ましい。
【００４１】
【実施例】
〈実施例１〉本実施例は、３層の配線を有するＤＲＡＭ
半導体集積装置に本発明を適用した例であり、最小加工
寸法を０.２μｍとして、単位メモリセルの大きさが０.
８×０.６μｍの２５６ＭｂＤＲＡＭを形成した。
【００４２】図１に本実施例の全体構成を示した。ＤＲ
ＡＭ１０００は、メモリセルアレー部１００１、Ｉ／Ｏ
制御回路１００２、列デコ−ダ部１００４、入出力イン
ターフエイス部１００５からなっている。
【００４３】図２は、メモリセルアレー部１００１を構
成するメモリセルの２ビット分の等価回路を示す。１つ
のメモリセルは、１つのＭＯＳ型トランジスタ１１０１
と１つの電荷蓄積キャパシタ１１０２からなっている。
【００４４】図３および図４は本実施例のＤＲＡＭの主
要部を示す断面図であり、図（ａ）はそれぞれメモリセ
ルアレー部、図（ｂ）は周辺回路部を示す。また、図５
は、ＤＲＡＭのメモリセルアレー部の上面図であり、図
３および図４において、第１層配線１１までを形成した
ときの平面配置を示している。図４における第１層（第
１の接続プラグが形成された層）の断面構造は、図５の
Ａ−Ａ’部の断面構造であり、図３および図７〜図１３
における第１層の断面構造は、図５のＢ−Ｂ’部の断面
構造である。
【００４５】図３および図４から明らかなように、シリ
コン基板１上には、素子分離の酸化シリコン膜２、拡散
層３、ゲート電極４などが形成されており、さらにその
上には、第１〜第３層配線１１、１４、１７、第１〜第
４の接続プラグ１０、１３、１６、１９および第１〜第
４の層間絶縁膜８、１２、１５、１８からなる配線層が
形成されている。
【００４６】メモリセルアレー部において、第１の配線
１１はゲート電極４と直交方向に配置されたビットライ
ンとして機能し、第２の配線１４はゲート電極４と同方
向に配置されサブワードラインとして機能する。これら
の上方に下部電極２０、容量絶縁膜２１および上部電極
２２からなる電荷蓄積キャパシタが配置されている。
【００４７】メモリセルアレー部では、断面直径（ホト
マスクの設計上では正方形）が最小加工寸法０．２μｍ
で設計された第１〜第４の接続プラグ１０、１３、１
６、１９が、配線や配線パッドを介さずに順次電気的に
直接接続され、これら第１〜第４の接続プラグ１０、１
３、１６、１９によって、ＭＯＳトランジスタの拡散層
３と電荷蓄積キャパシの下部電極２０が互いに接続され
ている。
【００４８】第１の接続プラグ１０はゲート電極４と自
己整合で形成されているため、図５においてｙ方向にお
ける寸法は、最小加工寸法の４倍まで縮小され、一方、
ｘ方向における寸法は、最小加工寸法の３倍まで縮小さ
れた。このような微細化が実現されたのは、第１の接続
プラグ１０と第２の接続プラグ１３との接続を配線パッ
ドを介して行なった場合に必要になる、配線パッドと第
一層配線１１(ビットライン)との間の合わせ余裕が、本
実施例では不要になったためである。
【００４９】配線パッドを介さないこのような構造のた
め、メモリセルアレー部においてはセル面積の縮小が実
現された。一方、周辺回路部（ｂ）では、第１〜第４の
接続プラグ１０、１３、１６、１９が、配線や配線パッ
ドを介して互いに電気的に接続されているため、所要面
積はメモリアレーブ部より大きいが、各接続プラグ間の
接触抵抗を含めた配線抵抗は十分低かった。
【００５０】また、メモリセルアレー部に形成された第
１〜第４の接続プラグと周辺回路部に形成された第１〜
第４の接続プラグは、いずれもタングステン膜と窒化チ
タン膜など同一の金属材料からなり、同時に形成されて
いる。そのため、所要工程数が減少して製造コストが低
下し、しかも、周辺回路部の接続プラグを含めた配線抵
抗が低減されている。なお、第１〜第４の接続プラグの
材料としては、例えば、図２７（１）に示したようにＡ
群の中から選ばれた単独の材料でも良いし、図１７
（２）に示したようにＢ群とＣ群の中からそれぞれ選ば
れた２種類の材料の組み合わせでもよく、さらにはＡ、
Ｂ、Ｃ群から選ばれた材料を少なくとも含む３種類以上
の材料の組み合わせを用いてもよい。
【００５１】上記説明から明らかなように、本実施例の
ＤＲＡＭは、メモリセルアレー部における微細化と周辺
回路部における配線抵抗の低減が同時に達成され、さら
に製造コストが低減されている。また、本実施例のＤＲ
ＡＭでは、アスペクト比の大きな孔の形成およびこのよ
うなアスペクト比の大きな孔への埋め込み工程を行うこ
となしに、キャパシタが配線層の上方に配置された構造
の半導体集積回路装置を製造することができる。
【００５２】次に、本実施例の上記ＤＲＡＭの製造方法
を説明する。まず、図６に示したように、ｐ型(１００)
シリコン基板１上に、厚さ３５０ｎｍ厚の素子分離用の
酸化シリコン膜２、ウエル層（図示せず）およびチャネ
ル層（図示せず）などを、熱酸化法およびホトリソグラ
フィー技術など周知の技術を用いて形成した。
【００５３】次に、図７に示したように、周知の熱酸化
法を用いて厚さ７ｎｍのゲート酸化膜（図示せず）を形
成した後、リン(Ｐ)をドープした厚さ７０ｎｍの多結晶
シリコン膜および厚さ１２０ｎｍのタングステンシリサ
イド膜からなる積層膜４を、周知の低圧ＣＶＤ法を用い
て形成した。さらにその上に、厚さ１０ｎｍの酸化シリ
コン膜と厚さ１００ｎｍの窒化シリコン膜を、それぞれ
熱ＣＶＤ法およびプラズマ低圧ＣＶＤ法によって形成
し、積層絶縁膜５を形成した。この積層絶縁膜５の所定
部分を、周知のホトリソグラフィー技術とドライエッチ
ング技術を用いて選択的に除去し、図７（ｂ）に示した
ように、上記積層膜４と接続プラグとの接続領域６に接
続孔を形成した。
【００５４】図８に示したように、上記積層絶縁膜５お
よび上記積層膜４を、周知のホトリソグラフィー技術と
ドライエッチング技術を用いて所定の形状にパターニン
グして、ゲート長が０.２μｍのゲート電極４を形成し
た。次に、周知のイオン打ち込み技術を用いて、上記ゲ
ート電極４をマスクとするｎ型不純物のイオン注入を行
った。次に、厚さ８０ｎｍの窒化シリコン膜を全面に形
成した後、反応性イオンエッチングによって全面異方性
エッチングを行って、上記窒化シリコン膜のうち、ゲー
ト電極４の側壁上に形成された部分を残して、スペーサ
長５０ｎｍの側壁スペーサ７を形成した。さらに、ゲー
ト電極４および側壁スペーサ７をマスクとして再度イオ
ン注入を行った後、熱処理を行いｎ型の拡散層３を形成
した。なお、本発明とは直接関係がないので、図８にお
いて、拡散層３の断面形状は簡略化して示してある。
【００５５】図９に示したように、第１の層間絶縁膜と
して厚さ７００ｎｍのＢＰＳＧ（ホウ化リンケイ酸ガラ
ス）膜８を形成した後、熱処理を行ってＢＰＳＧ膜８を
リフローさせた。このＢＰＳＧ膜８を周知のＣＭＰ法
（化学機械研磨法）によって研磨して表面を平坦化し、
素子分離領域のゲート電極４上での膜厚を３００ｎｍに
した。さらに、上記拡散層３およびゲート電極４にそれ
ぞれ達する孔径０.２μｍのコンタクト孔を、周知のホ
トリソグラフィー技術とドライエッチング技術を用いて
同時に形成した。
【００５６】周知のスパッタ法を用いて、厚さ２０ｎｍ
のチタン（Ｔｉ）膜と厚さ３０ｎｍの窒化チタン（Ｔｉ
Ｎ）膜を積層して形成した後、水素(Ｈ2)ガスと六フッ
化タングステン(ＷＦ6)ガスを原料ガスとして用いた周
知のＣＶＤ法を用いて、厚さ１００ｎｍのタングステン
(Ｗ)膜をその上に形成した。上記チタン膜、窒化チタン
膜およびタングステン膜のうち、上記ＢＰＳＧ膜８上に
形成された部分を周知のＣＭＰ法を用いて除去して、上
記コンタクト孔内のみに残存させ、第１の接続プラグ１
０を形成した。
【００５７】次に、厚さ５０ｎｍのタングステン膜、厚
さ３００ｎｍのアルミニウム膜および厚さ５０ｎｍ厚の
窒化チタン膜を、それぞれスパッタ法によって順次積層
して形成した後、周知のホトリソグラフィー技術とドラ
イエッチング技術を用いて所定の形状にパターニングし
て、図１０（ｂ）に示したように第１層配線１１を形成
した。この第１層配線１１は、ＤＲＡＭのメモリセルア
レー部ではゲート電極４と直交方向に配置され、ビット
線として機能する。
【００５８】この場合、メモリセルアレー部における第
１の接続プラグ１０と第２の接続プラグ１３との接続部
分では、上記タングステン膜、アルミニウム膜および窒
化チタン膜は、上記パターニングによって除去され、こ
の部分には上記第１の配線層１１は形成されない。した
がって、図１０（ａ）に示したように、メモリセルアレ
ー部においては、上記第１の接続プラグ１０は上記第２
の接続プラグ１３と直接接続される。そのため、第１の
接続プラグ１０と第２の接続プラグ１３との接触面積が
小さく、接触抵抗が大きいが、ＭＯＳトランジスタの拡
散層３と電荷蓄積キャパシタの下部電極２０の接続に要
求される抵抗はあまり小さくないので、問題はない。
【００５９】一方、周辺回路部では、図１０（ｂ）に示
したように、接触抵抗を低減させるために２つの接続プ
ラグ１０、１３は、配線層(配線接続パッド)１１を介し
て互いに接続される。このように、接続プラグの接触抵
抗と寸法が、メモリセルアレー部と周辺回路部ではそれ
ぞれ互いに異なるので、第１の接続プラグ１０と第２の
接続プラグ１３の間に配線層や配線接続パッドを介在さ
ない直接接続（メモリセルアレー部）と、配線層１１を
介して両者を接続させる接続（周辺回路部）を、同一の
ＬＳＩチップ内に同時に形成することができ、微細で接
触抵抗の安定性が高い多層配線が得られた。
【００６０】上記第１層配線１１を形成した後、図１０
に示したように、モノシラン（ＳｉＨ4)ガスと酸素
(Ｏ2)ガスとを原料ガスとして用いた周知の高密度プラ
ズマＣＶＤ法によって、厚さ６００ｎｍの酸化シリコン
膜からなる第２の層間絶縁膜１２（すなわち、第１層配
線１１と第２層配線の間の層間絶縁膜）を形成した。こ
の結果、上記第１層配線１１が形成されていない部分
は、上記第２の層間絶縁膜１２によって埋め込まれた。
【００６１】周知のＣＭＰ法によって、上記第２の層間
絶縁膜１２を、上記第１層配線１１上における厚さが２
００ｎｍになるまで研磨して、表面を平坦にした後、Ｔ
ＥＯＳガスを主原料とした周知のプラズマＣＶＤ法によ
って、厚さ２００ｎｍの酸化シリコン膜（図示せず）を
その上に形成した。
【００６２】周知のホトリソグラフィー技術とドライエ
ッチング技術を用いて、上記第２の層間絶縁膜１２に接
続孔を形成した。この接続孔は、メモリセルアレー部に
おいいては、上記第２の層間絶縁膜１２を貫通して上記
第１の接続プラグ１０の上端部が露出され、一方、周辺
回路部においては、上記第１層配線１１の表面が露出さ
れるようにした。上記モノシランガスと六フッ化タング
ステンガスを原料ガスとして用いる周知の選択ＣＶＤ法
によって、膜厚１μｍのタングステン膜を形成し、上記
接続孔をタングステン膜によって充填した。この際、メ
モリセル部および周辺回路部ともに、接続孔にタングス
テン膜をオーバー・フィル（過充填）させた。
【００６３】上記オーバー・フィルされた余分のタング
ステン膜および堆積の選択性不足のために上記第２の層
間絶縁膜１２上に形成されたタングステンを、ＣＭＰ法
によって研磨して除去して、上記接続孔内のみにタング
ステン膜を残存させ、第２の接続プラグ１３を形成し
た。このように、選択ＣＶＤ法とＣＭＰ法を用いて接続
孔の埋め込みを行うことにより、深さが互いに異なる複
数の接続孔内を、タングステンによって同時に充填し
て、深さが互いに異なる第２の接続プラグ１３を、メモ
リアレー部と周辺回路部にそれぞれ同時に形成すること
ができた。また、接続孔の深さが０.８μｍ程度であま
り深くないため、空洞などの発生なしに良好な接続プラ
グが形成できた。
【００６４】次に、図１１に示したように、第２層配線
１４を上記第１層配線１１と同様にして形成し、以下、
第３の層間絶縁膜１５(第２層配線と第３層配線間の層
間絶縁膜)、第３の接続プラグ１６、第３層配線１７、
第４の層間絶縁膜１８(第３層配線と第４層配線間の層
間絶縁膜)および第４の接続プラグ１９を、上記第２の
層間絶縁膜１２、第２の接続プラグ１３および第２層配
線１４と同様の方法によって順次形成した。
【００６５】つづいて、電荷蓄積キャパシタを形成し
た。まず、図３に示したように、キャパシタ下部電極２
０として厚さ１００ｎｍの白金(Ｐｔ)膜を周知のスパッ
タ法によって形成した後、大きさが０.７×０.５μｍの
電極形状に加工した。このＰｔ膜の上に、容量絶縁膜２
１として厚さ１００ｎｍのＢＳＴ膜およびキャパシタ上
部電極２２として厚さ１００ｎｍ厚の白金膜を順次形成
し、これらの膜を所定の形状に加工して、図３に示す構
造を形成した。
【００６６】本実施例で形成されたキャパシタの１セル
当たりの電荷蓄積量は２２ｆＦ(フェムト・ファラッド)
であり、２５６ＭｂＤＲＡＭの電荷蓄積量として充分で
あった。また、キャパシタ上部電極２２として用いた白
金膜は、周辺回路部では配線層として機能するため、配
線の設計自由度が向上した。
【００６７】本実施例によって形成されたＤＲＡＭメモ
リセルアレーの単位セルの面積は、キャパシタが配線層
群の上方に配置されたにもかかわらず、メモリセルアレ
ー部の上面図(図５)に示したように、キャパシタが配線
層群の下部に配置された従来の場合と同等であった。こ
れは、第１の接続プラグ１０、第２の接続プラグ１３、
第３の接続プラグ１６および第４の接続プラグ１９の間
の接続が、配線接続パッドを介さずにそれぞれ直接接続
されて、接続パッド自体および各接続パッドの間の合わ
せ余裕に必要な面積が不要になったためである。本実施
例に示す接続プラグの接続方法をＲＩＳＣチップに代表
されるロジックＬＳＩの多層配線に適用した場合にも、
設計自由度が向上される効果が得られた。なお、ロジッ
クＬＳＩなどのように、一般に第１の接続プラグに比し
て、第２層配線以上の配線間の接続プラグの密度が高い
場合は、本発明によるプラグの接続方法を第２層配線よ
り上の部分、すなわち第２の接続プラグ以降に限って適
用してもよい。
【００６８】本実施例においては、ＤＲＡＭのキャパシ
タを配線層群の上方に配置したが、アスペクト比の大き
な孔の形成およびこのような孔への埋め込みなど、困難
なプロセスを行なう必要がないため、製造時の不良発生
は極めて少なく、実用上問題にならなかった。
【００６９】また、キャパシタを配線層群の上方に配置
したため、フォーカス・マージンによる微細化の制限が
緩和されるという利点の他に、下記の利点が得られた。
すなわち、ＢＳＴ膜やＰＺＴ膜等の高誘電体膜をキャパ
シタ膜として用いる場合、キャパシタ形成後の熱履歴に
よって、これら高誘電体膜の特性が劣化するという問題
がある。しかし、本実施例においては、キャパシタは配
線層の上方に形成されるので、キャパシタの形成は配線
層を形成した後になり、上記熱履歴による高誘電体膜の
特性の劣化は著しく低減された。この利点は、強誘電体
メモリのキャパシタを配線層の上方に配置した場合にも
同様に得られるので、本発明はこの場合にも有効に適用
できるできることがいうまでもない。
【００７０】さらに、キャパシタが配線層の上方に配置
された構造とすることにより、ＤＲＡＭ、強誘電体メモ
リ、ＳＲＡＭ、およびその他のロジックＬＳＩを、同一
製造ラインで製造したり、あるいは同一チップ上に製造
することが可能になり、製造プロセスが標準化されてコ
ストが低下するとともに、各種回路の混載により多機能
ＬＳＩの製造が可能になる。
【００７１】図１２はその１例であり、ＤＲＡＭのメモ
リセルアレー部と周辺回路部に加えて、ロジック回路を
設けた半導体集積回路装置を示す。ＤＲＡＭのメモリセ
ルアレー部では、配線層の上方に配置されたキャパシタ
の下部電極とＭＯＳトラジスタの拡散層を接続する複数
の接続プラグは、配線パッドや配線を介さずに直接互い
に接続されている。一方、周辺回路部では、複数の接続
プラグは、配線パッドや配線を介して互いに接続されて
いる。そのため、メモリセルアレー部において要求され
る微細性と周辺回路部とロジック回路において必要な低
い接続抵抗が、同時に達成される。また、積層された複
数の層間絶縁膜をそれぞれ貫通する各接続プラグが同一
の金属材料で形成されるため、上記メモリセルアレー
部、周辺回路部およびロジック回路における接続プラグ
を同一工程で同時に形成することができ、所要工程数が
減少し、コストが低下する。
【００７２】〈実施例２〉本実施例は、本発明をＤＲＡ
Ｍに適用した第２の例である。実施例１との相違点は、
接続孔を形成する際のドライエッチングおよび層間絶縁
膜のＣＭＰ処理を、それぞれエッチングストッパ膜およ
び研磨のストッパ膜を使用して行った点である。これら
エッチングストッパ膜および研磨のストッパ膜として
は、いずれも窒化シリコン膜を用いて工程を簡略化し
た。
【００７３】図１３は、本実施例において形成されたＤ
ＲＡＭの主要部を示す断面図であり、図１４〜図１８
は、上記ＤＲＡＭの製造方法を示す工程図である。図１
３および図１４〜図１８において、図（ａ）および図
（ｂ）は、それぞれメモリセルアレー部および周辺回路
部を示す断面図である。
【００７４】図１４〜図１８を用いて、本実施例のＤＲ
ＡＭの製造方法を説明する。まず、図１４に示したよう
に、シリコン基板１０１上に、素子分離用の酸化シリコ
ン膜１０２、上記シリコン基板１０１とは逆の導電型を
有する拡散層１０３、ゲート電極１０４、酸化シリコン
膜と窒化シリコン膜の積層膜１０５、ゲート電極側壁ス
ペーサ１０７、第１の層間絶縁膜であるＢＰＳＧ膜１０
８および第１の接続プラグ１１０を、上記実施例１と同
様の方法を用いて順次形成した。
【００７５】図１５に示したように、タングステン膜、
アルミニウム膜および窒化チタン膜の３層の積層膜から
なる所定の形状を有する第１層配線１１１を周知の方法
を用いて形成した後、厚さ７５ｎｍの窒化シリコン膜１
４１を全面に形成した。この窒化シリコン膜１４１は、
後の工程で行われる第２の層間絶縁膜１１２の研磨およ
び第２の接続プラグ１１３のための接続孔を形成する際
のエッチングにおけるストッパ膜として、それぞれ用い
られる。
【００７６】次に、図１６に示したように、高密度プラ
ズマＣＶＤ法によって、厚さ６００ｎｍの酸化シリコン
膜を形成した後、ＣＭＰ法によって研磨して表面を平坦
化した。この際、上記窒化シリコン膜１４１は研磨のス
トッパ膜として作用し、第１層配線１１１の上方の上記
酸化シリコン膜をすべて研磨して除去し、上記第１層配
線１１１が形成されていない部分のみに上記酸化シリコ
ン膜を残した。続いて、ＴＥＯＳガスを主原料とした周
知のプラズマＣＶＤ法によって、厚さ２００ｎｍの酸化
シリコン膜を形成して第２の層間絶縁膜１１２を形成し
た。
【００７７】次に、図１７に示したように、上記第２の
層間絶縁膜１１２（酸化シリコン膜）の所定部分をエッ
チングして除去した後、露出された窒化シリコン膜１４
１を除去して接続孔を形成した。上記第２の層間絶縁膜
１１２（酸化シリコン膜）の所定部分をエッチングした
際、窒化シリコン膜１４１はエッチングストッパ膜とし
て作用し、上記第１層配線１１１がエッチングされるの
は効果的に防止された。実施例１の場合はエッチングス
トッパ膜が使用されないため、接続孔を形成する際に配
線層１１がオーバーエッチングされ、エッチング条件の
余裕が小さかったが、本実施例では窒化シリコン膜１４
１がエッチングストッパ膜として作用するので、エッチ
ング条件は大幅に緩和された。
【００７８】このようにして形成された接続孔内に、選
択ＣＶＤ法を用いてタングステン膜を埋込んで第２の接
続プラグ１１３を形成した。
【００７９】次に、第２層配線１１４、第３の層間絶縁
膜１１５、第３の接続プラグ１１６、第３層配線１１
７、第４の層間絶縁膜１１８および第４の接続プラグ１
１９を、上記第２層間絶縁膜１１２、第１の接続プラグ
１１３および第１層配線１１１と同様の方法をそれぞれ
用いて順次形成して、図１８に示した構造を形成した
後、実施例１と同様にして、キャパシタ下部電極１２
０、容量絶縁膜１２１およびキャパシタ上部電極１２２
からなる電荷蓄積キャパシタを形成して、図１３に示す
構造を形成した。
【００８０】本実施例によれば、ＣＭＰストッパ膜およ
びエッチングストッパ膜がそれぞれ用いられたので、層
間絶縁膜の平坦化および接続孔形成の際のドライエッチ
ングのマージンが拡大され、両工程の制御性が向上し
た。また、第２の層間絶縁膜６２がは実施例１の場合よ
り薄いため、接続孔のアスペクト比が小さくなって、接
続孔の形成および接続孔の埋め込みも容易になり、選択
ＣＶＤ法のみではなく、スパッタ法や全面ＣＶＤ法など
を用いても、接続孔を埋め込むことができた。
【００８１】〈実施例３〉本実施例は本発明をＤＲＡＭ
の形成に適用した第３の実施例である。図１９〜図２１
に、本実施例のＤＲＡＭの主要部の断面構造を示し、図
２３〜図２６にその製造工程を示した。本実施例の各図
において、図（ａ）および図（ｂ）は、それぞれメモリ
セルアレー部および周辺回路部を示す。また、図２２は
ＤＲＡＭのメモリセルアレー部の上面図であり、図１９
〜２１における第１層配線２１１まで形成したときにお
ける平面配置を示す。
【００８２】本実施例の特徴は、図１９および図２１に
示したように、第１層配線(ビットライン)２１１の側面
上に、窒化シリコン膜からなる配線側壁スペーサ２４１
を形成することによって両者間を絶縁分離し、両者の間
の距離が短くしたことである。そのため、図２２に示し
たように、単位メモリセルの大きさは、ｙ方向では上記
実施例１と同様に４×ｆとした一方、ｘ方向は２×(ｆ
＋ａ)まで縮小された(ｆは最小加工寸法、ａは合わせ余
裕、本実施例ではｆ＝０．２μｍ、ａ＝０．０４μ
ｍ）。また、本実施例では、微細なセル面積を実現する
ために、接続プラグの側面は傾斜を有さず、底面に対し
てほぼ垂直とし、上面と下面との寸法を互いに等しくし
た。
【００８３】なお、図２２は、メモリセルアレー部にお
いて、接続プラグが形成された層の平面配置を示すマス
クパターンである。図２０における第１層（第１の接続
プラグが形成された層）の断面構造は、図２２のＡ−
Ａ’部の断面構造であり、図１９、図２３および図２５
における第１層の断面構造は、図２２のＢ−Ｂ’部の断
面構造、また、図２１、図２４および図２６における第
１層の断面構造は、図２２のＣ−Ｃ’部の断面構造であ
る。
【００８４】図２３〜図２６を用いて本実施例におけＤ
ＲＡＭの製造方法を説明する。上記実施例１と同様に、
シリコン基板２０１上に素子分離の酸化シリコン膜２０
２、拡散層２０３、ゲート電極２０４、第１の層間絶縁
膜２０８、第１の接続プラグ２１０および第１層配線２
１１などを形成して、図２３および２４に示す構造を得
た。
【００８５】膜厚５０ｎｍの窒化シリコン膜を全面に形
成した後、全面異方性エッチングを行って、上記窒化シ
リコン膜のうち、上記第１層配線２１１の側面上に形成
された部分を残し、他の部分は除去して、図２５および
図２６に示したように、上記側壁第１層配線２１１の側
面上に、窒化シリコン膜からなる配線側壁スペーサ２４
１を形成した。
【００８６】以下、上記実施例１と同様に処理して第２
の層間絶縁膜２１２を形成した後、選択ＣＶＤ法とＣＭ
Ｐ法を用いて、タングステン膜からなる第２の接続プラ
グ２１３を形成し、さらに、第２層配線２１４、第３の
層間絶縁膜２１５、第３の接続プラグ２１６、第３層配
線２１７、第４の層間絶縁膜２１８、第４の接続プラグ
２１９、およびキャパシタ下部電極２２０、容量絶縁膜
２２１およびキャパシタ上部電極２２２からなるキャパ
シタを順次形成して、図１９および図２０に示す構造を
得た。
【００８７】図１９および図２１から明らかなように、
本実施例では、第２の接続プラグ２１３と第１層配線２
１１が、窒化シリコン膜からなる配線側壁スペーサ２４
１によって互いに絶縁分離されているため、両者間の距
離を小さくすることができ、極めて微細なセル構造が得
られた。
【００８８】
【発明の効果】上記説明から明らかなように、本発明に
よれば、多層配線の微細化およびその設計自由度が向上
した結果、半導体集積回路の設計に要する時間が大幅に
短縮できた。また、電荷蓄積キャパシタが配線層の上方
に配置された半導体集積回路を、アスペクト比の大きな
孔の形成およびこのような孔の埋め込みを行うことなし
に形成できるため、製造時の不良発生要因は大幅に削減
され、半導体集積回路の設計および製造時におけるコス
トが大幅に低減された。
【図面の簡単な説明】
【図１】ＤＲＡＭチップの全体構成を示す図、
【図２】ＤＲＡＭのメモリセルアレー部の等価回路を示
す図、
【図３】本発明の実施例１を示すＤＲＡＭの主要部の断
面図、
【図４】本発明の実施例１を示すＤＲＡＭの主要部の断
面図、
【図５】本発明の実施例１を示すＤＲＡＭのメモリセル
アレー部の上面図、
【図６】本発明の実施例１を示す工程図、
【図７】本発明の実施例１を示す工程図、
【図８】本発明の実施例１を示す工程図、
【図９】本発明の実施例１を示す工程図、
【図１０】本発明の実施例１を示す工程図、
【図１１】本発明の実施例１を示す工程図、
【図１２】ＤＲＡＭとロジック回路を混載したＬＳＩチ
ップの全体構成を示す図、
【図１３】本発明の実施例２を示すＤＲＡＭの主要部の
断面図、
【図１４】本発明の実施例２を示す工程図、
【図１５】本発明の実施例２を示す工程図、
【図１６】本発明の実施例２を示す工程図、
【図１７】本発明の実施例２を示す工程図、
【図１８】本発明の実施例２を示す工程図、
【図１９】本発明の実施例３を示すＤＲＡＭの主要部の
断面図、
【図２０】本発明の実施例３を示すＤＲＡＭの主要部の
断面図、
【図２１】本発明の実施例３におけるＤＲＡＭのメモリ
セルアレー部平面配置を示す図、
【図２２】本発明の実施例３を示すＤＲＡＭの主要部の
断面図、
【図２３】本発明の実施例３を示す工程図、
【図２４】本発明の実施例３を示す工程図、
【図２５】本発明の実施例３を示す工程図、
【図２６】本発明の実施例３を示す工程図、
【図２７】接続プラグの断面構造および構成材料を示す
図。
【符号の説明】
１、１０１、２０１…シリコン基板、２、１０２、１
０、３…素子分離の酸化シリコン膜、３、１０３、２０
３…拡散層、４、１０４、２０４…ゲート電極、５、１
０５、２０５…積層膜、６、１０６、２０６…接続領
域、７、１０７、２０７…ゲート電極側壁スペーサ、
８、１０８、２０８…ＢＰＳＧ膜(第１の層間絶縁膜)、
１０、１１０、２１０…第１の接続プラグ、１１、１１
１、２１１３第１層配線、１２、１１２、２１２…第２
の層間絶縁膜、１３、１１３、２１３…第２の接続プラ
グ、１４、１１４、２１４…第２層配線、１５、１１
５、２１５…第３の層間絶縁膜、１６、１１６、２１６
…第３の接続プラグ、１７、１１７、２１７…第３層配
線、１８、１１８、２１８…第４の層間絶縁膜、１９、
１１９、２１９…第４の接続プラグ、２０、１２０、２
２０…キャパシタ下部電極、２１、１２１、２２１…容
量絶縁膜、２２、１２２、２２２…キャパシタ上部電
極、１４１、１４２、１４３…窒化シリコン膜、２４１
…配線側壁スペーサ、１０００…ＤＲＡＭチップ、１１
０１…ＤＲＡＭとロジック回路の混載チップ、１００
１、１１０１…メモリーアレー部、１００２、１１０２
…Ｉ／Ｏ制御回路部、１００３と、１０３…列デコーダ
部、１００４、１１０４…行デコーダ部、１００５、１
１０５…入出インターフェイス部、１１０６…ロジック
回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 政良 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】Ｉ／Ｏ制御回路部とデコーダ部からなる周
    辺回路部およびメモリセルアレー部を有し、当該メモリ
    セルアレー部に形成されたＭＯＳ型トランジスタの拡散
    層は、当該ＭＯＳ型トランジスタの上に積層して形成さ
    れた複数の層間絶縁膜をそれぞれ貫通して順次直接接続
    された複数の接続プラグを介して、上記複数の層間絶縁
    膜上に形成されたキャパシタの下部電極と電気的に接続
    され、上記周辺回路部に形成された複数の接続プラグ
    は、配線若しくは配線接続パッドを介して互いに接続さ
    れていることを特徴とする半導集体積回路装置。
  2. 【請求項２】上記周辺回路部はロジック回路部をさらに
    有し、当該ロジック回路部においては、上記複数の層間
    絶縁膜にそれぞれ形成された複数の接続プラグが、配線
    あるいは配線接続パッドを介して順次接続されているこ
    とを特徴とする請求項１に記載の半導体集積回路装置。
  3. 【請求項３】上記周辺回路部およびメモリセルアレー部
    にそれぞれ形成された上記接続プラグは、同一の金属材
    料から形成されていることを特徴とする請求項１若しく
    は２に記載の半導体集積回路装置。
  4. 【請求項４】上記金属材料は、タングステン、窒化タン
    グステン、チタンおよび窒化チタンからなる群から選ば
    れた少なくとも１種であることを特徴とする請求項３に
    記載の半導体集積回路装置。
  5. 【請求項５】上記接続プラグの上面の大きさは上記接続
    プラグの底面の大きさに実質的に等しく、上記接続プラ
    グの側面は上記底面に実質的に垂直であることを特徴と
    する請求項１から４のいずれか一に記載の半導体集積回
    路装置。
  6. 【請求項６】上記メモリセルアレー部がＤＲＡＭのメモ
    リセルアレー部であることを特徴とする請求項１から５
    のいずれか一に記載半導体集積回路装置。
  7. 【請求項７】上記ＤＲＡＭのメモリセルアレー部の単位
    メモリセルが１つのＭＯＳ型トランジスタと１つの電荷
    蓄積キャパシタからなり、上記メモリセルの面積が８×
    ｆ×（ｆ＋ａ）以下（ただし、ｆは最小加工寸法、ａは
    プロセス裕度）であることを特徴とする請求項６に記載
    半導体集積回路装置。
  8. 【請求項８】上記メモリセルアレー部に形成された上記
    キャパシタは、ビットラインの上に配置されていること
    を特徴とする請求項１から７のいずれか一に記載の半導
    体集積回路装置。
  9. 【請求項９】上記メモリセルアレー部に形成された上記
    キャパシタは、全配線層の上に配置されていることを特
    徴とする請求項１から８のいずれか一に記載の半導体集
    積回路装置。
  10. 【請求項１０】上記キャパシタの容量絶縁膜は、酸化タ
    ンタル膜、ＰＺＴ膜およびＢＳＴ膜からなる群から選ば
    れることを特徴とする請求項１から９のいずれか一に記
    載の半導体集積回路装置。
  11. 【請求項１１】上記メモリセルアレー部が強誘電体メモ
    リのメモリセルアレー部であることを特徴とする請求項
    １から５のいずれか一に記載の半導体集積回路装置。
  12. 【請求項１２】上記強誘電体メモリの有するキャパシタ
    のキャパシタ絶縁膜は、ＰＺＴ膜若しくはＢＳＴ膜から
    なることを特徴とする請求項１１に記載の半導体集積回
    路装置。
  13. 【請求項１３】上記キャパシタの上部電極および下部電
    極は、それぞれ金属膜からなることを特徴とする請求項
    １から１２のいずれか一に記載の半導体集積回路装置。
  14. 【請求項１４】上記複数の層間絶縁膜の膜厚はそれぞれ
    ０．３μｍ以上、１．０μｍ以下であることを特徴とす
    る請求項１から１３いずれか一に記載の半導体集積回路
    装置。
  15. 【請求項１５】第１の層間絶縁膜を形成する工程と、当
    該第１の層間絶縁膜の所定部分を選択的に除去して側面
    が底部に対して実質的に垂直で上記第１の層間絶縁膜を
    貫通する第１の接続孔を形成する工程と、当該第１の接
    続孔内に金属膜を埋め込んで第１の接続プラグを形成す
    る工程と、上記第１の層間絶縁膜上に第２の層間絶縁膜
    を形成する工程と、当該第２の層間絶縁膜の所定部分を
    選択的に除去して側面が底部に対して実質的に垂直で上
    記第２の層間絶縁膜を貫通する第２の接続孔を形成する
    工程と、当該２の接続孔内に金属膜を埋め込んで上記第
    １の接続プラグと直接接続された第２の接続プラグを形
    成する工程を含むことを特徴とする半導体集積回路装置
    の製造方法。
  16. 【請求項１６】上記第１の層間絶縁膜を形成する工程の
    前に、半導体基板にＭＯＳ型トランジスタを形成する工
    程が付加され、上記第１の接続孔は、上記ＭＯＳトラン
    ジスタの拡散層の表面を露出するように形成されること
    を特徴とする請求項１５に記載の半導体集積回路装置の
    製造方法。
  17. 【請求項１７】上記第１の層間絶縁膜および第２の層間
    絶縁膜の上面を、それぞれ平坦化する工程を含むことを
    特徴とする請求項１５若しくは１６に記載の半導体集積
    回路装置の製造方法。
  18. 【請求項１８】上記上面を平坦化する工程は、化学的機
    械的研磨法によって行われることを特徴とする請求項１
    ７に記載の半導体集積回路装置の製造方法。
  19. 【請求項１９】上記第２の層間絶縁膜は、当該第２の層
    間絶縁膜より上記化学的機械的研磨法による研磨速度が
    小さい膜の上に形成されることを特徴とする請求項１８
    に記載の半導体集積回路装置の製造方法。
  20. 【請求項２０】上記研磨速度が小さい膜は窒化シリコン
    膜であることを特徴とする請求項１９に記載の半導体集
    積回路装置の製造方法。
  21. 【請求項２１】上記第２の層間絶縁膜は、当該第２の層
    間絶縁膜よりドライエッチングによるエッチング速度が
    小さい膜の上に形成され、上記第２の開口部を形成する
    工程は、上記エッチング速度が小さい膜の表面が露出さ
    れるまで上記第２の層間絶縁膜の所定部分を選択的に除
    去した後、上記エッチング速度が小さい膜の露出された
    部分を除去して行われることを特徴とする請求項１５か
    ら２０のいずれか一に記載の半導体集積回路装置の製造
    方法。
  22. 【請求項２２】上記エッチング速度が小さい膜は窒化シ
    リコン膜であることを特徴とする請求項２７に記載の半
    導体集積回路装置の製造方法。
  23. 【請求項２３】上記研磨速度が小さい膜と上記エッチン
    グ速度が小さい膜は同じ膜であることを特徴とする請求
    項１９若しくは２１に記載の半導体集積回路装置の製造
    方法。
  24. 【請求項２４】上記金属膜を上記接続孔内に埋め込む工
    程は、選択ＣＶＤ法若しくは全面ＣＶＤ法を用いて行な
    われることを特徴とする請求項１５から２３のいずれか
    一に記載の半導体集積回路装置の製造方法。
  25. 【請求項２５】上記金属膜を上記接続孔内に埋め込む工
    程の後に、上記金属膜を研磨して表面を平坦化する工程
    が行なわれることを特徴とする請求項１５から２４のい
    ずれか一に記載の半導体集積回路装置の製造方法。
  26. 【請求項２６】上記第１および第２の層間絶縁膜の膜厚
    は、１.０μｍ以下０．３μｍ以上であることを特徴と
    する請求項１５から２５のいずれか一に記載の半導体集
    積回路装置の製造方法。
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