JP4427108B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、不揮発性メモリセルアレイと共に、ロジック回路等のメモリセル以外の回路素子を集積形成した半導体装置とその製造方法に関する。
【0002】
【従来の技術】
不揮発性メモリセルアレイを搭載した半導体装置においては通常、メモリセルアレイ領域と、ロジック回路やメモリセル駆動回路等のメモリセル以外の回路(以下、周辺回路という)の領域に同じ配線構造が用いられる。これまで実用化されている不揮発性メモリでは、メモリセルアレイ領域上には、1層又は2層の金属配線が形成されている。メモリセルアレイ領域の最上層配線は微細なデザインルールでパターン加工されるため、最上層配線の上に形成されるパシベーション膜のカバレージが悪くなる。
【0003】
図9は、メモリセルアレイ領域及び周辺回路領域に二層配線構造を用いた場合の従来の断面構造を示す。シリコン基板1には、浮遊ゲートと制御ゲートを持つ不揮発性メモリセルMCを有するメモリセルアレイと通常のMOSトランジスタQを有する周辺回路が形成される。この上に層間絶縁膜2を介して第1層金属配線3が形成され、更に層間絶縁膜4を介して第2層金属配線5が形成される。第2層金属配線5の上にはパシベーション膜6が形成される。
【0004】
パシベーション膜6には通常、水分や不純物を透過し難いプラズマCVDによるシリコン窒化膜(以下、プラズマ窒化膜という)が用いられる。このプラズマ窒化膜は、層間絶縁膜4に用いられるTEOS(tetraethyloxysilane )膜やSOG(spin-on-glass )膜に比べてステップカバレージが格段に悪い。このため、第2層配線5が微細ピッチで配設された場合、図9に示すように、膜厚の薄い部分7やボイド8等の欠陥が生じる。膜厚の薄い部分7は、パシベーション膜6の機能を損ない、外部からの可動イオンや水分の侵入をもたらして、メモリセルアレイの信頼性低下の原因となる。ボイド8は、工程中に不純物を取り込み易く、これもメモリセルアレイに悪影響を与える。これらの可動イオンや水分の侵入は、通常のMOSトランジスタ回路では問題にならない量であっても、不揮発性メモリではデータ破壊の原因になる。
【0005】
例えば、NOR型フラッシュメモリの場合、メモリセルアレイ領域では、第1層金属配線がビット線、第2層金属配線がワード線の裏打ち配線として用いられる。ワード線の裏打ち配線は、各ワード線毎に配設する場合と、複数本のワード線に対して1本配設する場合とがあるが、特に前者の場合、裏打ち配線のピッチは微細になり、パシベーション膜の欠陥の影響が大きい。また配線ピッチがたとえ広くても、各配線の段差部分でカバレージが悪くなるから、可動イオンや水分の侵入が問題になる。
【0006】
【発明が解決しようとする課題】
以上のように従来の不揮発性メモリでは、メモリセルアレイ領域と周辺回路領域とに同様の配線構造を用いるために、最上層のパシベーション膜の欠陥によりメモリセルアレイの信頼性が損なわれるという問題があった。これに対し、最上層配線を形成した後、更にその配線層上を絶縁膜で平坦化した上でパシベーション膜を平坦面に形成する方法も考えられるが、これは工程数の増大によりコスト増大を招く。
【0007】
また、メモリセルアレイ領域の上に金属配線があると、紫外線照射によりメモリセルアレイを中性化する場合、紫外線は金属配線層を透過しないため、配線ピッチが密で層数が多い程、中性化に要する時間がかかるという問題もある。
【0008】
更に、不揮発性メモリセルは通常、製造工程中にチャージングダメージを受けて劣化するという問題がある。これは主に配線工程中に生じるダメージであり、従ってメモリセルアレイ領域上の配線層が多くなると、それだけダメージが大きくなる。
【0009】
この発明は、この様な事情を考慮してなされたもので、配線構造を改良してメモリセルアレイ領域の信頼性向上を図った半導体装置とその製造方法を提供することを目的としている。
【0010】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、この半導体基板に集積形成された不揮発性メモリセルを配列したメモリセルアレイ及びメモリセル以外の回路素子と、このメモリセルアレイ及びメモリセル以外の回路素子の上に層間絶縁膜を介して形成され、前記メモリセルアレイの領域上にパターン形成された信号線の層数がm、メモリセル以外の回路素子の領域上にパターン形成された信号線の層数がn(但し、n>m)である多層配線と、前記メモリセルアレイの領域では前記m層目の信号線を覆って形成されると共に前記メモリセル以外の回路素子の領域上ではその表面に前記第n層目の信号線が形成され、前記メモリセルアレイの領域及び前記メモリセル以外の回路素子の領域において、前記m層の信号線による段差を解消するように実質的に平坦化された層間絶縁膜と、前記メモリセルアレイの領域上では前記層間絶縁膜上に平坦に形成され、メモリセル以外の回路素子の領域上では第n層の信号線上に形成されたパシベーション膜とを有することを特徴とする。
【0012】
この発明に係る半導体装置はさらに、メモリセルアレイ領域及びこの隣に位置する周辺回路領域を有する半導体基板と、前記メモリセルアレイ領域に設けられた、複数の不揮発性メモリセルを含むメモリセルアレイと、前記周辺回路領域に設けられた、前記不揮発性メモリセル以外の回路素子で形成される周辺回路と、前記メモリセルアレイ領域の前記メモリセルアレイの上に形成される、層数mの配線層を含む第1多層配線構造と、前記周辺回路領域の前記周辺回路の上に形成される、層数nの配線層を含む第2多層配線構造と、を備え、前記第1及び第2多層配線構造は、前記半導体基板に到達する少なくとも一つのコンタクトホールを含む絶縁膜上に形成されており、n>mであることを特徴とする。
この発明において信号線は、例えば金属配線である。またパシベーション膜には、例えば少なくともその最上層がプラズマCVDにより形成されたシリコン窒化膜が用いられる。
【0013】
またこの発明において好ましくは、パシベーション膜の下に、メモリセル以外の回路素子の領域における第m層より上の少なくとも1層の信号線と同じ配線材料膜が前記メモリセルアレイの領域上一面を覆うプレート電極として残され、当該プレート電極は、外部からの不純物の前記メモリセルアレイへの侵入を遮断するものとする。更にこの場合好ましくは、プレート電極は、半導体基板におけるメモリセルアレイの領域に設けられた端子に接続される。
【0014】
この発明において、メモリセルアレイが、データ記憶を行うメモリセルアレイ本体と、このメモリセルアレイ本体のメモリセルの基準しきい値を得るための基準メモリセルアレイとを有する場合に、プレート電極はメモリセルアレイの領域の内メモリセルアレイ本体の領域上にのみ配設されるものとする。
【0015】
この発明による半導体装置の製造方法は、半導体基板に不揮発性メモリセルを配列したメモリセルアレイ及びメモリセル以外の回路素子を集積形成する工程と、前記メモリセルアレイ及びメモリセル以外の回路素子の上に層間絶縁膜を介して、メモリセルアレイの領域上における信号線の層数がm、メモリセル以外の回路素子の領域上における信号線の層数がn(但し、n>m)である多層配線を形成する工程と、前記メモリセルアレイの領域上では最上層配線層の段差を解消するように表面が実質的に平坦化されてなる層間絶縁膜上に、前記多層配線を覆うパシベーション膜を形成する工程とを有することを特徴とする。
【0016】
多層配線を形成する工程は、好ましくは、メモリセルアレイの領域及びメモリセル以外の回路素子の領域に第m層までの信号線を形成した後、その上に層間絶縁膜を実質的に平坦な表面をもって堆積し、メモリセル以外の回路素子の領域における第m層より上の少なくとも1層の信号線をパターン形成する工程で、その配線材料膜を前記メモリセルアレイの領域上一面を覆うプレート電極として残すようにする。
【0017】
更に、プレート電極として残される配線材料膜の堆積前に、メモリセルアレイの領域に紫外線を照射してメモリセルアレイを中性化する工程を入れることが好ましい。
【0018】
この発明においては、メモリセルアレイ領域の信号線の層数を周辺回路領域のそれより少なくしている。従って、周辺回路領域において最上層の信号線を形成するためにその下の層間絶縁膜を平坦化することにより、メモリセルアレイ領域では最上層の信号線の上が平坦化されるから、パシベーション膜は少なくともメモリセルアレイの領域では平坦面に堆積することができ、従ってボイド等の欠陥のない状態で厚く形成することができる。これにより、パシベーション膜にプラズマ窒化膜等のステップカバレージの悪い膜を用いたとしても、メモリセルアレイ領域上では欠陥のないパシベーション膜となり、メモリセルアレイの信頼性劣化を防止することが可能になる。また、メモリセルアレイ領域には最上層の信号線がなくなることから、紫外線照射によるメモリセルの初期化に要する時間も短縮される。
【0019】
また、周辺回路領域の最上層の信号線を形成する工程で、その配線材料膜をメモリセルアレイ領域には配線状にパターニングされない状態のプレート電極として残すことにより、平坦なパシベーション膜の下で平坦なプレート電極がメモリセルアレイを覆うことになり、これにより外部からの汚染や水分等のメモリセルアレイへの侵入を一層効果的に遮断することができる。なお、プレート電極としてメモリセルアレイ領域に残す配線材料膜は、必ずしも周辺回路領域の最上層配線材料である必要はなく、メモリセルアレイ領域での最上層の信号線より上の配線材料であればよい。
【0020】
メモリセルアレイ領域に上述のようにプレート電極を配設した場合には、紫外線照射によるメモリセルアレイの中性化(初期化)が、配線工程が終了した後では困難になる。しかし、メモリセルアレイが電気的書き換え可能なメモリセルである場合には、データ記憶を行うメモリセルアレイ本体と別に設けられる書き換えの基準しきい値を発生する基準メモリセルアレイに紫外線照射ができればよい。従ってこの場合には、プレート電極はメモリセルアレイ本体のみを覆い、基準メモリセルアレイの領域にはプレート電極を設けないようにすればよい。
【0021】
更に、プレート電極を形成した後は紫外線照射が困難であるから、メモリセルアレイの初期化のためには、配線工程中のプレート電極として残す配線材料膜形成の直前に紫外線照射の工程を入れることが有効である。
【0022】
また、メモリセルアレイ領域に残すプレート電極は、メモリセルが形成される基板或いはウェルにおける拡散層等からなる端子に電気的に接続することにより、その後の配線工程でのメモリセルに加わるチャージングダメージを回避することができる。
【0023】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図1は、この発明の一実施例による半導体装置の要部断面図であり、スタックゲート構造の不揮発性メモリセルMCを配列したメモリセルアレイの領域と、MOSトランジスタQを含む周辺回路の領域の断面を示している。メモリセルアレイ領域の金属配線は2層配線構造とし、周辺回路領域の金属配線は3層配線構造としている。
【0024】
製造工程に従って説明すると、シリコン基板10のメモリセルアレイ領域には、ゲート絶縁膜を介して積層された浮遊ゲート11と制御ゲート12、及びソース、ドレインとなるn+型拡散層13を有するメモリセルMCを集積形成し、周辺回路領域にはゲート絶縁膜を介して形成されたゲート電極14及びソース,ドレインとなるn+型拡散層15を有するNMOSトランジスタQ等を形成する。周辺回路がCMOS回路であれば、図では省略しているが、PMOSトランジスタも形成される。
【0025】
素子形成された基板10は、第1の層間絶縁膜16を堆積形成し、平坦化する。この層間絶縁膜16には拡散層やゲート電極に対する配線接続用のW等のコンタクト層17を埋め込み形成する。第1の層間絶縁膜16は例えばBPSG膜である。この第1の層間絶縁膜16上に、Al膜等の金属膜による第1層配線18をメモリセルアレイ領域及び周辺回路領域に同時にパターン形成する。
【0026】
次いで、第1層配線18が形成された面に第2の層間絶縁膜20を堆積形成する。第2の層間絶縁膜20は例えば、SiH4 を原料ガスとしたプラズマCVDによる薄いシリコン酸化膜と、TEOS(tetraethyloxysilane )等の有機シランガスを原料ガスとしたプラズマCVDによる厚いシリコン酸化膜(TEOS酸化膜)の積層膜であり、堆積後にCMP(Chemical Mechanical Polishing )処理により平坦化する。図示しないが、この第2の層間絶縁膜20にも必要に応じてコンタクト層を埋め込む。
【0027】
第2の層間絶縁膜20上に、第1層配線18と同様に、Al膜等の金属膜による第2層配線21をメモリセルアレイ領域及び周辺回路領域に同時にパターン形成する。更にこの上に第2の層間絶縁膜20と同様の材料,工程で、第3の層間絶縁膜30を堆積形成し平坦化する。
【0028】
第3の層間絶縁膜30上には、Al膜等の金属膜により、周辺回路領域にのみ第3層配線31をパターン形成する。最後に、基板全面にパシベーション膜40を形成する。パシベーション膜40は好ましくは、最上層にプラズマ窒化膜を有し、下地にTEOS酸化膜を有する積層構造とする。
【0029】
この実施例の配線構造によると、メモリセルアレイ領域では、第3層配線31が形成されないから、平坦化された第3の層間絶縁膜30の上にパシベーション膜50が平坦に形成される。従って、パシベーション膜50のステップカバレージの悪さに起因する欠陥は、少なくともメモリセルアレイ領域には生じることがなく、メモリセルアレイの信頼性劣化が防止される。
【0030】
特に、図1に示した破線の位置が素子分離領域19上にあるとして、平坦なパシベーション膜50は実際にメモリセルが形成されている領域の外側まで平坦部が延在するように形成することにより、メモリセルアレイ領域の保護はより効果的になる。更にメモリセル駆動回路等がメモリセルアレイの領域に近接して配置される場合に、平坦なパシベーション膜がこの駆動回路の領域まで延在するようにしてもよい。
【0031】
またこの実施例では、メモリセルアレイ領域の配線層数を少なくしているから、素子完成後の紫外線照射により不揮発性メモリセルを初期化する場合の時間を短縮することができる。
【0032】
更にこの実施例では、メモリセルアレイ領域の配線層数を少なくすることによって、周辺回路領域の最上層配線のために平坦化した第3の層間絶縁膜30がメモリセルアレイ領域の最上層配線上を平坦化したことになる。メモリセルアレイ領域及び周辺回路を同じ配線層数とした場合は、パシベーション膜を平坦にするためには、最上層配線の上に更に絶縁膜を堆積して平坦化する工程を追加することが必要になるが、この実施例ではこの様な工程の追加を必要とせず、メモリセルアレイ領域のパシベーション膜50を平坦にすることができる。
【0033】
図2は、メモリセルアレイ領域の配線を3層配線構造とし、周辺回路領域の配線を4層配線構造とした実施例である。なお、以下の実施例において、先行する実施例の図面と対応する部分には先行する実施例の図面と同じ符号を付して詳細な説明は省略する。
【0034】
この実施例では、第3層配線31までがメモリセルアレイ領域及び周辺回路領域に同時にパターン形成され、この上に第4の層間絶縁膜40を介して、周辺回路領域のみに第4層配線41がパターン形成されている。第4の層間絶縁膜40は、第2,第3の層間絶縁膜20,30と同様の材料と工程により形成されて、CMP処理により平坦化されている。
【0035】
この実施例の場合も、パシベーション膜50は、メモリセルアレイ領域を凹凸のない状態で覆っており、先の実施例と同様の効果が得られる。
図3は、図1の配線構造を基本として、メモリセルアレイ領域には、周辺回路領域の第3層配線31と同じ金属配線材料膜をプレート電極31aとしてパターニングされない状態でパシベーション膜50の下に残した実施例である。
【0036】
図4は同様に、図2の配線構造を基本として、メモリセルアレイ領域には、周辺回路領域の第4層配線41と同じ金属配線材料膜をプレート電極41aとしてパターニングされない状態でパシベーション膜50の下に残した実施例である。
【0037】
これらの図3及び図4の構造とすれば、メモリセルアレイ領域は、パシベーション膜50が平坦になることに加えて、プレート電極31a,41aで覆われるため、汚染や水分によるメモリセルアレイの信頼性劣化がより効果的に抑えられる。金属配線材料膜は、層間絶縁膜に比べて汚染イオンや水分,水素等の透過がより少ないからである。
【0038】
図5は、メモリセルアレイ領域を2層配線構造、周辺回路領域を4層配線構造として、周辺回路領域の第3層配線31と同じ配線材料膜をメモリセルアレイ領域にプレート電極31aとして残した実施例である。
【0039】
図6は更に、メモリセルアレイ領域を2層配線構造、周辺回路領域を4層配線構造として、周辺回路領域の第3層配線31及び第4層配線41とそれぞれ同じ配線材料膜をメモリセルアレイ領域に2層のプレート電極31a及び41aとして残した実施例である。
【0040】
これらの図5及び図6の配線構造とすることにより、同様にメモリセルアレイの信頼性向上が図られる。図3〜図6の実施例の構造を一般的にまとめると、メモリセルアレイ領域をm層配線構造、周辺回路領域をn層配線構造(但し、n>m)として、第m層配線より上の少なくとも一つの配線層の材料膜を用いて、メモリセルアレイ領域にプレート電極を残せばよい。またプレート電極31a,41aは、図3〜図6に示したように、メモリセルアレイ領域の外側にまで延在させるように残すことにより、メモリセルアレイの汚染防止効果はより大きくなる。
【0041】
図3〜図6の実施例では、メモリセルアレイ領域を覆ってプレート電極31a,41a等を残しているため、素子完成後の紫外線照射によるメモリセルの初期化が困難となる。従ってこれらの配線構造とする場合には、プレート電極31a,41a等となる配線材料膜を形成する工程の前に、紫外線照射によりメモリセルを初期化する工程を入れる。プレート電極31a,41aの形成工程は、配線工程の終盤であるから、その直前に初期化工程を入れれば、その後の工程でのメモリセルのチャージングによるしきい値変動は小さく抑えられる。
【0042】
不揮発性メモリセルが電気的書き換え可能なEEPROMセルである場合には、電気的書き換えの基準となる基準メモリセルアレイの領域のみ紫外線で初期化できればよい。しかも、基準メモリセルアレイは中性状態での読出動作のみが行われ、データの書き込みや消去は行われないから、水分や不純物の侵入に対して鈍感であることが許される。従ってこの場合には、データ記憶を行うメモリセルアレイ本体の領域のみにプレート電極を残せばよい。
【0043】
その様な実施例の構造を図7に示す。これは、図3の構造を基本として、メモリセルアレイ本体の領域にはプレート電極31aを残し、メモリセルMCと同様の構造を持つ基準メモリセルRFを形成した基準メモリセルアレイの領域には、プレート電極がない状態で平坦化された第3の層間絶縁膜30上に平坦にパシベーション膜50を形成したものである。
【0044】
この実施例の構造により、素子完成後に、紫外線照射によって基準メモリセルアレイの初期化を行うことができる。図4〜図6の配線構造に対しても、同様の構造を適用することができる。
【0045】
図8は、図7の構造を基本として、メモリセルアレイ領域のプレート電極31aを基板10(又は基板10に形成されたメモリセルアレイ領域のp型ウェル)のp+型拡散層60に接続した実施例である。プレート電極31aは例えば、図示のように各層間絶縁膜16,20,30に埋め込まれたコンタクト層17,61,62及び、各配線層と同時に形成された中継電極18b,21bを介して、基板10における端子としてのp+型拡散層60に接続する。
【0046】
不揮発性メモリセルは、浮遊ゲートを取り囲む絶縁膜に高い絶縁性が要求されるが、しばしば製造工程中にチャージングダメージを受け、絶縁膜が破壊されたり、セル特性が劣化したりする。このチャージングダメージは例えば、フォトレジストを剥離する際のアッシング工程での層間絶縁膜の帯電、或いは層間絶縁膜を堆積する工程で高密度のプラズマに曝されることによる帯電等により生じることが知られている。
【0047】
図8の実施例のように、プレート電極31aを基板10の端子に接続して基板10と共に基準電位に設定すれば、このプレート電極31aによりメモリセルアレイの領域がシールドされて、その後の工程でのチャージングダメージを回避することができる。
同様の構造は、図3〜図6の配線構造にも適用することができる。
【0048】
【発明の効果】
以上述べたようにこの発明によれば、メモリセルアレイ領域の信号線の層数を周辺回路領域のそれより少なくして、メモリセルアレイ領域では最上層の信号線の上を平坦化し、これによりパシベーション膜をメモリセルアレイの領域では平坦面に堆積することによって、パシベーション膜にプラズマ窒化膜等のステップカバレージの悪い膜を用いた場合にも欠陥のない状態として、メモリセルアレイの信頼性劣化を防止することができる。またメモリセルアレイの領域では最上層の信号線がなくなることから、紫外線照射によるメモリセルの初期化に要する時間も短縮される。
【0049】
またこの発明によると、メモリセルアレイ領域での最上層の信号線より上の配線材料膜で周辺回路領域の信号線を形成する工程において、その配線材料膜をメモリセルアレイ領域にプレート電極として残すことにより、平坦なパシベーション膜の下で平坦なプレート電極でメモリセルアレイを覆うことができ、これにより外部からの汚染や水分等のメモリセルアレイへの侵入を一層効果的に遮断することができる。
【図面の簡単な説明】
【図1】この発明の一実施例による不揮発性メモリセルを有する半導体装置の断面構造を示す。
【図2】他の実施例による不揮発性メモリセルアレイを有する半導体装置の断面構造を示す。
【図3】更に他の実施例による不揮発性メモリセルアレイを有する半導体装置の断面構造を示す。
【図4】更に他の実施例による不揮発性メモリセルアレイを有する半導体装置の断面構造を示す。
【図5】更に他の実施例による不揮発性メモリセルアレイを有する半導体装置の断面構造を示す。
【図6】 更に他の実施例による不揮発性メモリセルアレイを有する半導体装置の断面構造を示す。
【図7】 更に他の実施例による不揮発性メモリセルアレイを有する半導体装置の断面構造を示す。
【図8】 更に他の実施例による不揮発性メモリセルアレイを有する半導体装置の断面構造を示す。
【図9】従来の不揮発性メモリセルアレイを有する半導体装置の断面構造を示す。
【符号の説明】
10…シリコン基板、MC…メモリセル、Q…トランジスタ、16…第1の層間絶縁膜、18…第1層配線、20…第2の層間絶縁膜、21…第2層配線、30…第3の層間絶縁膜、31…第3層配線、50…パシベーション膜、40…第4の層間絶縁膜、41…第4層配線、31a,41a…プレート電極。
Claims (9)
- 半導体基板と、
この半導体基板に集積形成された不揮発性メモリセルを配列したメモリセルアレイ及びメモリセル以外の回路素子と、
このメモリセルアレイ及びメモリセル以外の回路素子の上に層間絶縁膜を介して形成され、前記メモリセルアレイの領域上にパターン形成された信号線の層数がm、メモリセル以外の回路素子の領域上にパターン形成された信号線の層数がn(但し、n>m)である多層配線と、
前記メモリセルアレイの領域では前記m層目の信号線を覆って形成されると共に前記メモリセル以外の回路素子の領域上ではその表面に前記第n層目の信号線が形成され、前記メモリセルアレイの領域及び前記メモリセル以外の回路素子の領域において、前記m層の信号線による段差を解消するように実質的に平坦化された層間絶縁膜と、
前記メモリセルアレイの領域上では前記層間絶縁膜上に平坦に形成され、メモリセル以外の回路素子の領域上では第n層の信号線上に形成されたパシベーション膜と
を有することを特徴とする半導体装置。 - 前記信号線は金属配線からなるものである
ことを特徴とする請求項1記載の半導体装置。 - 前記パシベーション膜は、少なくともその最上層がプラズマCVDにより形成されたシリコン窒化膜である
ことを特徴とする請求項1記載の半導体装置。 - 前記パシベーション膜の下に、前記メモリセル以外の回路素子の領域における第m層より上の少なくとも1層の信号線と同じ配線材料膜が前記メモリセルアレイの領域上一面を覆うプレート電極として残されており、
当該プレート電極は、外部からの不純物の前記メモリセルアレイへの侵入を遮断する
ことを特徴とする請求項1記載の半導体装置。 - 前記プレート電極は、前記半導体基板における前記メモリセルアレイの領域に設けられた端子に接続されている
ことを特徴とする請求項4記載の半導体装置。 - 前記メモリセルアレイは、データ記憶を行うメモリセルアレイ本体と、このメモリセルアレイ本体のメモリセルの基準しきい値を得るための基準メモリセルアレイとを有し、且つ
前記プレート電極は前記メモリセルアレイの領域の内前記メモリセルアレイ本体の領域上にのみ配設されている
ことを特徴とする請求項4記載の半導体装置。 - 半導体基板に不揮発性メモリセルを配列したメモリセルアレイ及びメモリセル以外の回路素子を集積形成する工程と、
前記メモリセルアレイ及びメモリセル以外の回路素子の上に層間絶縁膜を介して、メモリセルアレイの領域上にパターン形成された信号線の層数がm、メモリセル以外の回路素子の領域上にパターン形成された信号線の層数がn(但し、n>m)である多層配線を形成すると共に、前記メモリセルアレイの領域上では最上層配線層の段差を解消するように表面が実質的に平坦化されてなる層間絶縁膜を形成する工程と、
前記メモリセルアレイの領域上では前記層間絶縁膜上を平坦に覆い、メモリセル以外の回路素子の領域上では前記多層配線を覆うパシベーション膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記多層配線を形成する工程は、前記メモリセルアレイの領域及びメモリセル以外の回路素子の領域に第m層までの信号線を形成した後、その上に層間絶縁膜を実質的に平坦な表面をもって堆積し、メモリセル以外の回路素子の領域における第m層より上の少なくとも1層の信号線をパターン形成する工程で、その配線材料膜を前記メモリセルアレイの領域上一面を覆うプレート電極として残し、当該プレート電極により、外部からの不純物の前記メモリセルアレイへの侵入を遮断するようにしたことを特徴とする請求項7記載の半導体装置の製造方法。
- メモリセルアレイの領域及びメモリセル以外の回路素子の領域を有する半導体基板と、
前記メモリセルアレイの領域に設けられた、複数の不揮発性メモリセルを含むメモリセルアレイと、
前記メモリセル以外の回路素子の領域に設けられた、前記メモリセル以外の回路素子と、
前記メモリセルアレイの領域にパターン形成された前記メモリセルアレイの上に形成される、層数mの配線層を含む第1多層配線構造と、
前記メモリセル以外の回路素子の領域にパターン形成された前記メモリセル以外の回路素子の上に形成される、層数nの配線層を含む第2多層配線構造と、
前記メモリセルアレイの領域では前記m層目の信号線を覆って形成されると共に前記メモリセル以外の回路素子の領域上ではその表面に前記第n層目の信号線が形成され、前記メモリセルアレイの領域及び前記メモリセル以外の回路素子の領域において、前記m層の信号線による段差を解消するように実質的に平坦化された層間絶縁膜と、
前記メモリセルアレイの領域上では前記層間絶縁膜上に平坦に形成され、メモリセル以外の回路素子の領域上では第n層の信号線上に形成されたパシベーション膜と、を備え、
前記第1及び第2多層配線構造は、前記半導体基板に到達する少なくとも一つのコンタクトホールを含む絶縁膜上に形成されており、
n>mである
ことを特徴とする半導体装置。
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