JP2001267437A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JP2001267437A JP2001267437A JP2000084729A JP2000084729A JP2001267437A JP 2001267437 A JP2001267437 A JP 2001267437A JP 2000084729 A JP2000084729 A JP 2000084729A JP 2000084729 A JP2000084729 A JP 2000084729A JP 2001267437 A JP2001267437 A JP 2001267437A
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Abstract
(57)【要約】
【課題】リーク電流増大について不揮発性メモリ特有の
原因を探った実験結果をもとに、その原因によるリーク
電流を適切に低減する。 【解決手段】電気的に書き込みおよび消去が可能な複数
の記憶素子を有し、各記憶素子のゲート電極(ワード線
WL2,WL3)下方および隣接する記憶素子のゲート
電極間で複数の絶縁膜2,3,4を積層して形成された
積層絶縁膜1内に離散化された電荷蓄積手段(キャリア
トラップ)を含む。その製造において、半導体基板上に
離散化された電荷蓄積手段を含む積層絶縁膜1を形成し
た後に、当該電荷蓄積手段に向けて紫外線UVを照射す
る。あるいは、ゲート電極間の積層絶縁膜1を表面から
掘って電荷蓄積手段を除去する。
原因を探った実験結果をもとに、その原因によるリーク
電流を適切に低減する。 【解決手段】電気的に書き込みおよび消去が可能な複数
の記憶素子を有し、各記憶素子のゲート電極(ワード線
WL2,WL3)下方および隣接する記憶素子のゲート
電極間で複数の絶縁膜2,3,4を積層して形成された
積層絶縁膜1内に離散化された電荷蓄積手段(キャリア
トラップ)を含む。その製造において、半導体基板上に
離散化された電荷蓄積手段を含む積層絶縁膜1を形成し
た後に、当該電荷蓄積手段に向けて紫外線UVを照射す
る。あるいは、ゲート電極間の積層絶縁膜1を表面から
掘って電荷蓄積手段を除去する。
Description
【0001】
【発明の属する技術分野】本発明は、MONOS型、M
NOS型、ナノ結晶型など離散化された電荷蓄積手段を
有した複数の記憶素子において、そのゲート電極間で寄
生トランジスタによるリーク電流の発生を有効に防止し
た不揮発性半導体記憶装置およびその製造方法に関す
る。
NOS型、ナノ結晶型など離散化された電荷蓄積手段を
有した複数の記憶素子において、そのゲート電極間で寄
生トランジスタによるリーク電流の発生を有効に防止し
た不揮発性半導体記憶装置およびその製造方法に関す
る。
【0002】
【従来の技術】半導体装置のウエハ製造プロセスにおい
ては、そのプロセス中に寄生トランジスタが形成された
り、半導体素子特性が変動するという問題がある。これ
は、プラズマを用いたCVD,エッチングの際の基板損
傷によって、半導体基板表面に固定電荷が形成されてし
まうことが原因の一つとされる。半導体基板表面に固定
電荷が形成されると、配線層などの電位変化によりオン
する寄生MOSトランジスタが不要な箇所にできてしま
ったり、半導体素子のゲート制御性が変化して素子特性
が変動し、また、基板表面にリークパスが出来やすくな
り素子信頼性が低下する。
ては、そのプロセス中に寄生トランジスタが形成された
り、半導体素子特性が変動するという問題がある。これ
は、プラズマを用いたCVD,エッチングの際の基板損
傷によって、半導体基板表面に固定電荷が形成されてし
まうことが原因の一つとされる。半導体基板表面に固定
電荷が形成されると、配線層などの電位変化によりオン
する寄生MOSトランジスタが不要な箇所にできてしま
ったり、半導体素子のゲート制御性が変化して素子特性
が変動し、また、基板表面にリークパスが出来やすくな
り素子信頼性が低下する。
【0003】この問題を改善する一つの方法として、た
とえば、特許第2794708号公報には、プラズマC
VDを用いた膜の形成後に、遠紫外線であるエキシマレ
ーザを照射して、寄生MOSトランジスタのフラットバ
ンド電圧VFBの変動を防止する技術が開示されている。
とえば、特許第2794708号公報には、プラズマC
VDを用いた膜の形成後に、遠紫外線であるエキシマレ
ーザを照射して、寄生MOSトランジスタのフラットバ
ンド電圧VFBの変動を防止する技術が開示されている。
【0004】また、特開平7−153769号公報に
は、水素を低ダメージで基板に導入した後に熱処理等に
より離脱させるダメージ除去技術が開示されている。こ
れに類するダメージ除去効果については、イオン注入後
のアニール、さらにH2 とN2 との混合ガス中でFOア
ニールをAlコンタクト穴あけ後に行うことで、ゲート
酸化膜のS値(Subthreshold Swing)を回復させるとい
う報告がある。
は、水素を低ダメージで基板に導入した後に熱処理等に
より離脱させるダメージ除去技術が開示されている。こ
れに類するダメージ除去効果については、イオン注入後
のアニール、さらにH2 とN2 との混合ガス中でFOア
ニールをAlコンタクト穴あけ後に行うことで、ゲート
酸化膜のS値(Subthreshold Swing)を回復させるとい
う報告がある。
【0005】これら何れの方法においても、プラズマを
用いたCVDやドライエッチング、あるいはイオン注入
による基板ダメージの回復を目的としている。
用いたCVDやドライエッチング、あるいはイオン注入
による基板ダメージの回復を目的としている。
【0006】
【発明が解決しようとする課題】本発明者らは、MON
OS型不揮発性メモリ素子など電荷蓄積手段が離散化さ
れている記憶素子を多数、並列に接続して集積化する
と、プラズマおよびイオンの照射工程がないにもかかわ
らず、寄生トランジスタの影響と思われるリーク電流の
増大を観測した。
OS型不揮発性メモリ素子など電荷蓄積手段が離散化さ
れている記憶素子を多数、並列に接続して集積化する
と、プラズマおよびイオンの照射工程がないにもかかわ
らず、寄生トランジスタの影響と思われるリーク電流の
増大を観測した。
【0007】本発明は、プラズマおよびイオンの照射損
傷以外の不揮発性メモリ素子特有のリーク電流増大の原
因を探った実験結果をもとに、その原因によるリーク電
流を適切に低減できる工程を付加した不揮発性半導体記
憶装置の製造方法を提供することを目的としている。ま
た、本発明の他の目的は、上記原因によるリーク電流を
適切に低減できる構造の半導体記憶装置を提供すること
にある。
傷以外の不揮発性メモリ素子特有のリーク電流増大の原
因を探った実験結果をもとに、その原因によるリーク電
流を適切に低減できる工程を付加した不揮発性半導体記
憶装置の製造方法を提供することを目的としている。ま
た、本発明の他の目的は、上記原因によるリーク電流を
適切に低減できる構造の半導体記憶装置を提供すること
にある。
【0008】
【課題を解決するための手段】本発明は、プラズマの照
射損傷を極力排除するようにして形成したサンプルを用
いた実験において、離散化された電荷蓄積手段(電荷ト
ラップ)を含むONO膜の有無によりリーク電流が大き
く変わるという事実に基づいている。すなわち、この実
験において、ONO膜有りのサンプルについて、ONO
膜なしのサンプルに比べリーク電流が桁違いに大きく観
測された。したがって、このタイプの不揮発性半導体記
憶装置においては、隣接するゲート電極間に存在するO
NO膜内の蓄積電荷の影響を受けて、いわゆる寄生トラ
ンジスタがよりオン状態に近く推移し、その結果、リー
ク電流が増大するという結論が得られた。
射損傷を極力排除するようにして形成したサンプルを用
いた実験において、離散化された電荷蓄積手段(電荷ト
ラップ)を含むONO膜の有無によりリーク電流が大き
く変わるという事実に基づいている。すなわち、この実
験において、ONO膜有りのサンプルについて、ONO
膜なしのサンプルに比べリーク電流が桁違いに大きく観
測された。したがって、このタイプの不揮発性半導体記
憶装置においては、隣接するゲート電極間に存在するO
NO膜内の蓄積電荷の影響を受けて、いわゆる寄生トラ
ンジスタがよりオン状態に近く推移し、その結果、リー
ク電流が増大するという結論が得られた。
【0009】本発明に係る不揮発性半導体記憶装置の製
造方法は、ONO膜など内部に形成された離散化された
電荷蓄積手段の蓄積電荷を消去するUV照射工程を含
む。すなわち、本発明に係る不揮発性半導体記憶装置の
製造方法は、電気的に書き込みおよび消去が可能な複数
の記憶素子を有し、各記憶素子のゲート電極下方および
隣接する記憶素子のゲート電極間で複数の絶縁膜を積層
して形成された積層絶縁膜内に離散化された電荷蓄積手
段を含む不揮発性半導体記憶装置の製造方法であって、
半導体基板上に上記離散化された電荷蓄積手段を含む積
層絶縁膜を形成した後に、当該電荷蓄積手段に向けて紫
外線を照射することを特徴とする。
造方法は、ONO膜など内部に形成された離散化された
電荷蓄積手段の蓄積電荷を消去するUV照射工程を含
む。すなわち、本発明に係る不揮発性半導体記憶装置の
製造方法は、電気的に書き込みおよび消去が可能な複数
の記憶素子を有し、各記憶素子のゲート電極下方および
隣接する記憶素子のゲート電極間で複数の絶縁膜を積層
して形成された積層絶縁膜内に離散化された電荷蓄積手
段を含む不揮発性半導体記憶装置の製造方法であって、
半導体基板上に上記離散化された電荷蓄積手段を含む積
層絶縁膜を形成した後に、当該電荷蓄積手段に向けて紫
外線を照射することを特徴とする。
【0010】上記紫外線の照射は、上記積層絶縁膜上に
上記記憶素子のゲート電極を形成した後、さらにゲート
電極を覆う層間絶縁膜の形成後、あるいは、上記記憶素
子を含むデバイス形成の最終工程として行う。この層間
絶縁膜の形成は、絶縁膜堆積後のCMPを含む。上記積
層絶縁膜を構成する絶縁膜に、化学的気相堆積法(CV
D法)により形成したCVD膜を含み、当該CVD膜の
全てを熱CVD法により形成する。
上記記憶素子のゲート電極を形成した後、さらにゲート
電極を覆う層間絶縁膜の形成後、あるいは、上記記憶素
子を含むデバイス形成の最終工程として行う。この層間
絶縁膜の形成は、絶縁膜堆積後のCMPを含む。上記積
層絶縁膜を構成する絶縁膜に、化学的気相堆積法(CV
D法)により形成したCVD膜を含み、当該CVD膜の
全てを熱CVD法により形成する。
【0011】上記複数の記憶素子に共通の2つのソース
・ドレイン不純物領域を、半導体基板内の表面に互いに
離れた平行ストライプのパターンで形成し、上記離散化
された電荷蓄積手段を含む積層絶縁膜を上記半導体基板
上に形成し、上記積層絶縁膜上に、上記2つのソース・
ドレイン不純物領域と交差し、互いに離れた平行ストラ
イプのパターンで複数のゲート電極を形成する。
・ドレイン不純物領域を、半導体基板内の表面に互いに
離れた平行ストライプのパターンで形成し、上記離散化
された電荷蓄積手段を含む積層絶縁膜を上記半導体基板
上に形成し、上記積層絶縁膜上に、上記2つのソース・
ドレイン不純物領域と交差し、互いに離れた平行ストラ
イプのパターンで複数のゲート電極を形成する。
【0012】その際、たとえば、上記ソース・ドレイン
不純物領域を、そのストライプパターンと直交する方向
に隣り合う記憶素子で共有されるように、当該直交する
方向に繰り返し形成する。いわゆる仮想GND(Virtua
l GND)型のセル構成である。あるいは、上記2つの
ソース・ドレイン不純物領域を、隣の他の2つのソース
・ドレイン不純物領域との間に素子分離領域を挟んで、
当該不純物領域のストライプパターンと直交する方向に
繰り返し形成する。いわゆるAND型で採用されるセル
構成である。あるいは、上記2つのソース・ドレイン不
純物領域の一方を、そのストライプパターンと直交する
方向の記憶素子群の2つのソース・ドレイン不純物領域
の一方と兼用させ、当該3つのソース・ドレイン不純物
領域を、さらに隣の他の3つのソース・ドレイン不純物
領域との間に素子分離領域を挟んで繰り返し形成する。
いわゆるHiCR型と類似したセル構成である。
不純物領域を、そのストライプパターンと直交する方向
に隣り合う記憶素子で共有されるように、当該直交する
方向に繰り返し形成する。いわゆる仮想GND(Virtua
l GND)型のセル構成である。あるいは、上記2つの
ソース・ドレイン不純物領域を、隣の他の2つのソース
・ドレイン不純物領域との間に素子分離領域を挟んで、
当該不純物領域のストライプパターンと直交する方向に
繰り返し形成する。いわゆるAND型で採用されるセル
構成である。あるいは、上記2つのソース・ドレイン不
純物領域の一方を、そのストライプパターンと直交する
方向の記憶素子群の2つのソース・ドレイン不純物領域
の一方と兼用させ、当該3つのソース・ドレイン不純物
領域を、さらに隣の他の3つのソース・ドレイン不純物
領域との間に素子分離領域を挟んで繰り返し形成する。
いわゆるHiCR型と類似したセル構成である。
【0013】好適に、上記積層絶縁膜は窒化膜と酸化膜
(または窒化酸化膜)を含み、上記離散化された電荷蓄
積手段は、上記窒化膜中および当該窒化膜と上記酸化膜
(または窒化酸化膜)との界面を中心とした領域に分布
した電荷トラップである。たとえば、上記積層絶縁膜
は、半導体基板上のボトム絶縁膜と、上記ボトム絶縁膜
上の窒化膜と、上記窒化膜上のトップ絶縁膜とからな
る。いわゆるMONOS型の記憶素子である。あるい
は、上記積層絶縁膜は、半導体基板上の絶縁膜と、上記
絶縁膜上の窒化膜とからなる。いわゆるMNOS型の記
憶素子である。あるいは、上記離散化された電荷蓄積手
段は、上記蓄積絶縁膜を構成する2つの絶縁膜の間に分
散して埋め込まれた小粒径導電体である。いわゆるナノ
結晶型の記憶素子である。あるいは、上記離散化された
電荷蓄積手段は、上記蓄積絶縁膜を構成する2つの絶縁
膜の形成工程間で導電膜を細かく分割して形成され、上
記2つの絶縁膜間に埋め込まれた導電体である。いわゆ
る微細分割フローティングゲート型の記憶素子である。
(または窒化酸化膜)を含み、上記離散化された電荷蓄
積手段は、上記窒化膜中および当該窒化膜と上記酸化膜
(または窒化酸化膜)との界面を中心とした領域に分布
した電荷トラップである。たとえば、上記積層絶縁膜
は、半導体基板上のボトム絶縁膜と、上記ボトム絶縁膜
上の窒化膜と、上記窒化膜上のトップ絶縁膜とからな
る。いわゆるMONOS型の記憶素子である。あるい
は、上記積層絶縁膜は、半導体基板上の絶縁膜と、上記
絶縁膜上の窒化膜とからなる。いわゆるMNOS型の記
憶素子である。あるいは、上記離散化された電荷蓄積手
段は、上記蓄積絶縁膜を構成する2つの絶縁膜の間に分
散して埋め込まれた小粒径導電体である。いわゆるナノ
結晶型の記憶素子である。あるいは、上記離散化された
電荷蓄積手段は、上記蓄積絶縁膜を構成する2つの絶縁
膜の形成工程間で導電膜を細かく分割して形成され、上
記2つの絶縁膜間に埋め込まれた導電体である。いわゆ
る微細分割フローティングゲート型の記憶素子である。
【0014】以上のような不揮発性半導体記憶装置の製
造方法では、蓄積絶縁膜を形成した後にUV照射を行
う。蓄積絶縁膜の形成時、あるいは、その後のゲート電
極形成時のプラズマエッチング時などで、蓄積絶縁膜内
に形成され離散化された電荷蓄積手段(たとえば、電荷
トラップ,ナノ結晶、微細分割FG)に電荷が溜まる。
しかし、このUV照射によって、蓄積絶縁膜内の蓄積電
荷が消去される。とくに、ゲート電極間の蓄積絶縁膜部
分において蓄積電荷が消去されると、記憶素子のソース
・ドレイン間にリークパスが形成されにくくなる。この
ため、各記憶素子の特性変動が抑制され、誤動作が防止
できる。
造方法では、蓄積絶縁膜を形成した後にUV照射を行
う。蓄積絶縁膜の形成時、あるいは、その後のゲート電
極形成時のプラズマエッチング時などで、蓄積絶縁膜内
に形成され離散化された電荷蓄積手段(たとえば、電荷
トラップ,ナノ結晶、微細分割FG)に電荷が溜まる。
しかし、このUV照射によって、蓄積絶縁膜内の蓄積電
荷が消去される。とくに、ゲート電極間の蓄積絶縁膜部
分において蓄積電荷が消去されると、記憶素子のソース
・ドレイン間にリークパスが形成されにくくなる。この
ため、各記憶素子の特性変動が抑制され、誤動作が防止
できる。
【0015】本発明に係る不揮発性半導体記憶装置は、
電気的に書き込みおよび消去が可能な2つの記憶素子
が、半導体基板表面に互いに隣り合って形成され、上記
2つの記憶素子が、上記半導体基板内の表面に形成さ
れ、共通のソースまたはドレインとなる2つの不純物領
域と、上記半導体基板上に形成された複数の絶縁膜から
なり内部に離散化された電荷蓄積手段を含む積層絶縁膜
と、当該積層絶縁膜上に上記2つの共通の不純物領域に
交差して形成され、互いに離れた2つのゲート電極を有
する不揮発性半導体記憶装置であって、上記2つの隣接
した記憶素子の上記ゲート電極間で、上記積層絶縁膜が
表面から掘られ上記電荷蓄積手段が除去されていること
を特徴とする。
電気的に書き込みおよび消去が可能な2つの記憶素子
が、半導体基板表面に互いに隣り合って形成され、上記
2つの記憶素子が、上記半導体基板内の表面に形成さ
れ、共通のソースまたはドレインとなる2つの不純物領
域と、上記半導体基板上に形成された複数の絶縁膜から
なり内部に離散化された電荷蓄積手段を含む積層絶縁膜
と、当該積層絶縁膜上に上記2つの共通の不純物領域に
交差して形成され、互いに離れた2つのゲート電極を有
する不揮発性半導体記憶装置であって、上記2つの隣接
した記憶素子の上記ゲート電極間で、上記積層絶縁膜が
表面から掘られ上記電荷蓄積手段が除去されていること
を特徴とする。
【0016】このような構成の不揮発性半導体記憶装置
は、ゲート電極間の積層絶縁膜が表面から掘られ電荷蓄
積手段が除去されている。したがって、不揮発性半導体
記憶装置の動作時に、記憶素子のソース・ドレイン間に
リークパスが形成されにくく、各記憶素子の特性変動が
抑制され、誤動作が防止できる。
は、ゲート電極間の積層絶縁膜が表面から掘られ電荷蓄
積手段が除去されている。したがって、不揮発性半導体
記憶装置の動作時に、記憶素子のソース・ドレイン間に
リークパスが形成されにくく、各記憶素子の特性変動が
抑制され、誤動作が防止できる。
【0017】
【発明の実施の形態】以下、本発明がなされる前提とな
った実験結果について述べた後、本発明に係る不揮発性
半導体記憶装置およびその製造方法の実施形態を、図面
を参照しながら説明する。
った実験結果について述べた後、本発明に係る不揮発性
半導体記憶装置およびその製造方法の実施形態を、図面
を参照しながら説明する。
【0018】電荷蓄積手段が離散化された不揮発性半導
体記憶装置において、記憶素子を並列接続させた場合、
記憶素子のソースとドレイン間にリーク電流の増大が観
測された。
体記憶装置において、記憶素子を並列接続させた場合、
記憶素子のソースとドレイン間にリーク電流の増大が観
測された。
【0019】このリーク電流を再現する実験において、
半導体基板に互いに距離をおいて平行なソース不純物領
域とドレイン不純物領域を形成し、全面にONO膜を形
成した後、プラズマの影響を排除するためゲート電極を
形成しないで熱CVDによる層間絶縁膜を厚く堆積し、
ソース不純物領域およびドレイン不純物領域上にコンタ
クトホールを開け、測定用電極を形成したサンプルを用
意した。このサンプルは、ゲート電極を形成していない
ためプラズマの影響は排除され、また層間絶縁膜が十分
厚いためコンタクトホールの開口および測定用電極の形
成におけるプラズマの影響はないと考えられる。
半導体基板に互いに距離をおいて平行なソース不純物領
域とドレイン不純物領域を形成し、全面にONO膜を形
成した後、プラズマの影響を排除するためゲート電極を
形成しないで熱CVDによる層間絶縁膜を厚く堆積し、
ソース不純物領域およびドレイン不純物領域上にコンタ
クトホールを開け、測定用電極を形成したサンプルを用
意した。このサンプルは、ゲート電極を形成していない
ためプラズマの影響は排除され、また層間絶縁膜が十分
厚いためコンタクトホールの開口および測定用電極の形
成におけるプラズマの影響はないと考えられる。
【0020】しかし、実際の測定結果では、ソース不純
物領域とドレイン不純物領域間のリーク電流が大きく観
測された。図1(A)に、この測定結果をグラフに示
す。このグラフはドレイン電圧−電流特性を示すもの
で、横軸は測定用電極間の印加電圧、すなわちソース・
ドレイン間電圧Vdsを示し、縦軸は測定用電極間の検
出電流、すなわちソース・ドレイン間の電流(ドレイン
電流Id)を示す。このグラフから、このONO膜を形
成したサンプルでは、ソース・ドレイン間電圧Vdsが
1.5Vの動作電圧付近で、200nAと大きなリーク
電流が観測された。
物領域とドレイン不純物領域間のリーク電流が大きく観
測された。図1(A)に、この測定結果をグラフに示
す。このグラフはドレイン電圧−電流特性を示すもの
で、横軸は測定用電極間の印加電圧、すなわちソース・
ドレイン間電圧Vdsを示し、縦軸は測定用電極間の検
出電流、すなわちソース・ドレイン間の電流(ドレイン
電流Id)を示す。このグラフから、このONO膜を形
成したサンプルでは、ソース・ドレイン間電圧Vdsが
1.5Vの動作電圧付近で、200nAと大きなリーク
電流が観測された。
【0021】このリークの原因を探るため、ONO膜に
代えて膜厚換算値が等価な酸化シリコン膜を有し、他の
構成は上記と同じサンプルを用意し、同様にリーク電流
を測定した。図2(A)に、その測定結果をグラフに示
す。このドレイン電圧−電流特性から、ONO膜がない
サンプルでは1V〜3Vの実用的な動作電圧でリーク電
流が測定限界以下であった。
代えて膜厚換算値が等価な酸化シリコン膜を有し、他の
構成は上記と同じサンプルを用意し、同様にリーク電流
を測定した。図2(A)に、その測定結果をグラフに示
す。このドレイン電圧−電流特性から、ONO膜がない
サンプルでは1V〜3Vの実用的な動作電圧でリーク電
流が測定限界以下であった。
【0022】図1(A),図2(A)のサンプルを、そ
れぞれUV照射した後に同様な測定を行った。その結果
を、それぞれ図1(B),図2(B)に示す。何れのサ
ンプルにおいてもリーク電流が測定限界以下となった。
つまり、ONO膜有りのサンプルで生じていたリーク電
流は、UV照射によって桁違いに低減された。
れぞれUV照射した後に同様な測定を行った。その結果
を、それぞれ図1(B),図2(B)に示す。何れのサ
ンプルにおいてもリーク電流が測定限界以下となった。
つまり、ONO膜有りのサンプルで生じていたリーク電
流は、UV照射によって桁違いに低減された。
【0023】図1(A)と図2(A)の比較により、リ
ーク電流はプラズマ照射が原因ではなく、ONO膜が存
在することにより発生していることが分かる。なぜな
ら、前記したように、ONO膜形成及び、その後の工程
におけるプラズマの影響は排除されているからである。
また、図1の(A)と(B)の比較により、このONO
膜の存在により発生したリーク電流は、UV照射で桁違
いに低減できることが分かる。以上より、リーク電流の
主原因はプラズマによる基板ダメージではなく、ONO
膜内の電荷蓄積手段(電荷トラップ)に蓄積された電荷
による電界が、ソース・ドレイン間領域にリーク電流を
増大させるように作用していたことが明らかとなった。
ーク電流はプラズマ照射が原因ではなく、ONO膜が存
在することにより発生していることが分かる。なぜな
ら、前記したように、ONO膜形成及び、その後の工程
におけるプラズマの影響は排除されているからである。
また、図1の(A)と(B)の比較により、このONO
膜の存在により発生したリーク電流は、UV照射で桁違
いに低減できることが分かる。以上より、リーク電流の
主原因はプラズマによる基板ダメージではなく、ONO
膜内の電荷蓄積手段(電荷トラップ)に蓄積された電荷
による電界が、ソース・ドレイン間領域にリーク電流を
増大させるように作用していたことが明らかとなった。
【0024】本発明では、このゲート電極がない領域で
のリーク電流を防止するために、電荷蓄積手段が形成さ
れた後にUV照射するか、このゲート電極がない領域の
電荷蓄積手段を後で除去する。
のリーク電流を防止するために、電荷蓄積手段が形成さ
れた後にUV照射するか、このゲート電極がない領域の
電荷蓄積手段を後で除去する。
【0025】このようにゲート電極がない領域が存在す
るメモリセルとしては、メモリトランジスタが並列接続
されたセル方式がある。メモリトランジスタが並列接続
されたセル方式は、ソース線およびビット線が階層化さ
れた構造のNOR型(たとえば、いわゆるAND型、バ
ーチャルグランド型、HiCR型)などがある。これら
のセル方式のメモリセルアレイは、一般に、互いに距離
をおいた平行ストライプ状のソース不純物領域およびド
レイン不純物領域に対し、平行ストライプ状のゲート電
極を直交させたパターンにて形成されている。
るメモリセルとしては、メモリトランジスタが並列接続
されたセル方式がある。メモリトランジスタが並列接続
されたセル方式は、ソース線およびビット線が階層化さ
れた構造のNOR型(たとえば、いわゆるAND型、バ
ーチャルグランド型、HiCR型)などがある。これら
のセル方式のメモリセルアレイは、一般に、互いに距離
をおいた平行ストライプ状のソース不純物領域およびド
レイン不純物領域に対し、平行ストライプ状のゲート電
極を直交させたパターンにて形成されている。
【0026】また、本発明は、好適に、電荷蓄積手段が
離散化された不揮発性メモリ装置に適用される。電荷蓄
積手段が離散化されていない、いわゆるFG型では、通
常、フローティングゲートFGがゲート電極と一括して
パターンニングされ、ゲート電極間には電荷蓄積手段
(フローティングゲートFG)が存在しないからであ
る。
離散化された不揮発性メモリ装置に適用される。電荷蓄
積手段が離散化されていない、いわゆるFG型では、通
常、フローティングゲートFGがゲート電極と一括して
パターンニングされ、ゲート電極間には電荷蓄積手段
(フローティングゲートFG)が存在しないからであ
る。
【0027】以下、本発明の実施形態を、より詳細に説
明する。
明する。
【0028】第1実施形態 第1実施形態は、UV照射によりリーク電流を低減する
場合である。図3は、第1実施形態に係る不揮発性メモ
リ装置のNOR型メモリセルアレイの平面図を示す。こ
のNOR型メモリセルアレイは、いわゆるAND型に採
用され、複数のメモリトランジスタを並列接続させたブ
ロックがワード線方向で素子分離絶縁層を介して素子分
離されているセルアレイ構成を有する。
場合である。図3は、第1実施形態に係る不揮発性メモ
リ装置のNOR型メモリセルアレイの平面図を示す。こ
のNOR型メモリセルアレイは、いわゆるAND型に採
用され、複数のメモリトランジスタを並列接続させたブ
ロックがワード線方向で素子分離絶縁層を介して素子分
離されているセルアレイ構成を有する。
【0029】このNOR型メモリセルアレイでは、ビッ
ト線が主ビット線と副ビット線に階層化され、ソース線
が主ソース線と副ソース線に階層化されている。図3に
示す例では、階層化構造の副線、すなわち副ビット線S
BL1,副ソース線SSL1,副ビット線SBL2,副
ソース線SSL2が、この順で所定間隔をおいて互いに
平行に図の縦方向(ビット線方向)に配置されている。
これらの副線は、半導体基板またはウエル表面に形成さ
れた不純物領域からなる。副ソース線SSL1と副ビッ
ト線SBL2との間、副ビット線SBL1と図示しない
他の副ソース線との間、および副ソース線SSL2と図
示しない他の副ビット線との間に、素子分離絶縁層IS
Oが形成されている。
ト線が主ビット線と副ビット線に階層化され、ソース線
が主ソース線と副ソース線に階層化されている。図3に
示す例では、階層化構造の副線、すなわち副ビット線S
BL1,副ソース線SSL1,副ビット線SBL2,副
ソース線SSL2が、この順で所定間隔をおいて互いに
平行に図の縦方向(ビット線方向)に配置されている。
これらの副線は、半導体基板またはウエル表面に形成さ
れた不純物領域からなる。副ソース線SSL1と副ビッ
ト線SBL2との間、副ビット線SBL1と図示しない
他の副ソース線との間、および副ソース線SSL2と図
示しない他の副ビット線との間に、素子分離絶縁層IS
Oが形成されている。
【0030】このような平行配置された副線SBL1,
SSL1,SBL2,SSL2上に、複数の絶縁膜から
なり内部に電荷蓄積手段(キャリアトラップ)を有する
積層絶縁膜を介してワード線WL1,WL2,WL3.
WL4が交差している。ワード線WL1,WL2,WL
3.WL4は、副線SBL1,SSL1,SBL2,S
SL2に対し直交する方向を長手方向とし、また、ビッ
ト線方向に等間隔で配置されている。
SSL1,SBL2,SSL2上に、複数の絶縁膜から
なり内部に電荷蓄積手段(キャリアトラップ)を有する
積層絶縁膜を介してワード線WL1,WL2,WL3.
WL4が交差している。ワード線WL1,WL2,WL
3.WL4は、副線SBL1,SSL1,SBL2,S
SL2に対し直交する方向を長手方向とし、また、ビッ
ト線方向に等間隔で配置されている。
【0031】これらワード線WL1,WL2,WL3.
WL4の配線領域のうち、素子分離絶縁層ISO以外の
領域に、それぞれメモリトランジスタが形成されてい
る。副ビット線SBL1と副ソース線SSL1に対し、
複数のメモリトランジスタが並列接続され、副ビット線
SBL2と副ソース線SSL2とに対し、複数のメモリ
トランジスタが並列接続されている。この並列接続メモ
リトランジスタ群は、図の横方向(ワード線方向)に隣
接する他の並列接続メモリトランジスタ群に対し、素子
分離絶縁層ISOによって絶縁分離されている。
WL4の配線領域のうち、素子分離絶縁層ISO以外の
領域に、それぞれメモリトランジスタが形成されてい
る。副ビット線SBL1と副ソース線SSL1に対し、
複数のメモリトランジスタが並列接続され、副ビット線
SBL2と副ソース線SSL2とに対し、複数のメモリ
トランジスタが並列接続されている。この並列接続メモ
リトランジスタ群は、図の横方向(ワード線方向)に隣
接する他の並列接続メモリトランジスタ群に対し、素子
分離絶縁層ISOによって絶縁分離されている。
【0032】このように構成された並列接続メモリトラ
ンジスタ群が、たとえばAND型における1つのメモリ
ブロックの基本を構成する。
ンジスタ群が、たとえばAND型における1つのメモリ
ブロックの基本を構成する。
【0033】なお、図示例では、各副線SBL1,SS
L1,SBL2,SSL2それぞれに重ねて、その上層
配線層からなる主線MBL1,MSL1,MBL2,M
SL2が配線されている。これら主線は、対応する下層
の副線に対し、図示しない選択トランジスタを介して接
続されている。
L1,SBL2,SSL2それぞれに重ねて、その上層
配線層からなる主線MBL1,MSL1,MBL2,M
SL2が配線されている。これら主線は、対応する下層
の副線に対し、図示しない選択トランジスタを介して接
続されている。
【0034】図4に、図3のA−A線に沿った断面を示
し、図5に、図3のB−B線に沿った断面を示す。図4
に示すように、副ビット線SBL1および副ソース線S
SL1は、たとえば半導体基板のp型ウエルPW内の表
面側で所定間隔をおいて形成されている不純物領域(ソ
ース・ドレイン不純物領域)からなる。この2つのソー
ス・ドレイン不純物領域の間のpウエル領域は、メモリ
トランジスタのチャネル形成領域となる。
し、図5に、図3のB−B線に沿った断面を示す。図4
に示すように、副ビット線SBL1および副ソース線S
SL1は、たとえば半導体基板のp型ウエルPW内の表
面側で所定間隔をおいて形成されている不純物領域(ソ
ース・ドレイン不純物領域)からなる。この2つのソー
ス・ドレイン不純物領域の間のpウエル領域は、メモリ
トランジスタのチャネル形成領域となる。
【0035】このチャネル形成領域,副ビット線SBL
1および副ソース線SSL1上を含むpウエルPW上の
全面に、複数の絶縁膜からなる積層絶縁膜1を介してワ
ード線WL3(およびWL2)が形成されている。積層
絶縁膜1は、pウエルPW上のボトム絶縁膜2,中間の
窒化膜3,および最上層のトップ絶縁膜4からなる。
1および副ソース線SSL1上を含むpウエルPW上の
全面に、複数の絶縁膜からなる積層絶縁膜1を介してワ
ード線WL3(およびWL2)が形成されている。積層
絶縁膜1は、pウエルPW上のボトム絶縁膜2,中間の
窒化膜3,および最上層のトップ絶縁膜4からなる。
【0036】ボトム絶縁膜2は、酸化シリコン,窒化酸
化シリコン(nitride oxide silicon)または酸化窒化シ
リコン(oxi-nitride silicon )からなる。酸化シリコ
ンの場合、pウエルPW表面を熱酸化する。また、酸化
窒化シリコンはpウエルPW表面を熱酸窒化することで
得られ、窒化酸化シリコンは, pウエル表面を熱酸化し
て形成した熱酸化シリコン膜をさらに短時間、熱窒化処
理することで得られる。ボトム絶縁膜2の膜厚は、たと
えば2〜5nm程度である。窒化膜3は、熱CVDによ
り形成した、窒化シリコン膜,窒化酸化シリコン膜また
は酸化窒化シリコン膜からなる。窒化膜3の膜厚は、た
とえば5〜8nm程度である。トップ絶縁膜4は、窒化
膜3表面を酸化する熱酸化法、あるいはHTO(HighTe
mperature chemical vapor deposited Oxide)法により
形成する。また、サーマルバジェット低減のため、薄い
熱酸化シリコン上に、熱CVDにより酸化シリコン膜を
積み増ししてもよい。トップ絶縁膜4の膜厚は、3〜4
nm程度である。
化シリコン(nitride oxide silicon)または酸化窒化シ
リコン(oxi-nitride silicon )からなる。酸化シリコ
ンの場合、pウエルPW表面を熱酸化する。また、酸化
窒化シリコンはpウエルPW表面を熱酸窒化することで
得られ、窒化酸化シリコンは, pウエル表面を熱酸化し
て形成した熱酸化シリコン膜をさらに短時間、熱窒化処
理することで得られる。ボトム絶縁膜2の膜厚は、たと
えば2〜5nm程度である。窒化膜3は、熱CVDによ
り形成した、窒化シリコン膜,窒化酸化シリコン膜また
は酸化窒化シリコン膜からなる。窒化膜3の膜厚は、た
とえば5〜8nm程度である。トップ絶縁膜4は、窒化
膜3表面を酸化する熱酸化法、あるいはHTO(HighTe
mperature chemical vapor deposited Oxide)法により
形成する。また、サーマルバジェット低減のため、薄い
熱酸化シリコン上に、熱CVDにより酸化シリコン膜を
積み増ししてもよい。トップ絶縁膜4の膜厚は、3〜4
nm程度である。
【0037】このような構成の積層絶縁膜1内に、トラ
ップレベル(窒化膜の伝導帯からのエネルギー差)が
2.0eV以上の深いキャリアトラップが約1〜2×1
013/cm2 の密度で形成されている。このキャリアト
ラップが電荷蓄積手段として機能するため、その蓄積電
荷量に応じてメモリトランジスタのしきい値電圧Vthが
変化し、データ保持が可能となる。また、このしきい値
電圧差によるメモリトランジスタのオン/オフを検出す
ることにより、データの読み出しが可能である。
ップレベル(窒化膜の伝導帯からのエネルギー差)が
2.0eV以上の深いキャリアトラップが約1〜2×1
013/cm2 の密度で形成されている。このキャリアト
ラップが電荷蓄積手段として機能するため、その蓄積電
荷量に応じてメモリトランジスタのしきい値電圧Vthが
変化し、データ保持が可能となる。また、このしきい値
電圧差によるメモリトランジスタのオン/オフを検出す
ることにより、データの読み出しが可能である。
【0038】本実施形態では、このように構成される不
揮発性半導体記憶装置のウエハ製造工程において、特に
ゲート電極間の蓄積電荷をUV照射により除去する(消
失させる)工程を有する。図6に、UV照射工程におけ
る、図5に対応したビット線方向の断面図を示す。な
お、本実施形態における不揮発性半導体記憶装置の製造
では、通常のウエハプロセスに、このUV照射工程を付
加したものであることから、順を追った各工程の説明は
省略する。
揮発性半導体記憶装置のウエハ製造工程において、特に
ゲート電極間の蓄積電荷をUV照射により除去する(消
失させる)工程を有する。図6に、UV照射工程におけ
る、図5に対応したビット線方向の断面図を示す。な
お、本実施形態における不揮発性半導体記憶装置の製造
では、通常のウエハプロセスに、このUV照射工程を付
加したものであることから、順を追った各工程の説明は
省略する。
【0039】UV照射の工程は、蓄積絶縁膜1が形成さ
れた後であればよいが、とくにゲート電極(ワード線W
L1〜WL4)のパターンニング後が好ましい。ゲート
電極形成には、通常、ドライエッチングが用いられる
が、このときプラズマに晒されている間に蓄積絶縁膜1
表面がチャージアップすると、電荷が蓄積絶縁膜1内の
キャリアトラップに捕獲され、膜中の蓄積電荷量が増大
してしまう。リーク電流の増大を引き起こす、このよう
な電荷蓄積を防ぐためにも、UV照射はゲート電極形成
後が好ましい。
れた後であればよいが、とくにゲート電極(ワード線W
L1〜WL4)のパターンニング後が好ましい。ゲート
電極形成には、通常、ドライエッチングが用いられる
が、このときプラズマに晒されている間に蓄積絶縁膜1
表面がチャージアップすると、電荷が蓄積絶縁膜1内の
キャリアトラップに捕獲され、膜中の蓄積電荷量が増大
してしまう。リーク電流の増大を引き起こす、このよう
な電荷蓄積を防ぐためにも、UV照射はゲート電極形成
後が好ましい。
【0040】図6に示す例のように、ゲート電極を覆う
層間絶縁膜5を全面に堆積し、例えばCMPにより平坦
化した後にUV照射を行うと、さらに好ましい。層間絶
縁膜の成膜時の導入ガスに水素原子を含むと、この水素
原子の積層絶縁膜1内部への進入による電荷蓄積が懸念
される。また、CMP時にも何らかの原因で電荷蓄積が
懸念される。このような蓄積電荷を除去するためにも、
また、UV照射時にMOSトランジスタ特性に影響する
重金属などの汚染を防止するためにも、UV照射はトラ
ンジスタを層間絶縁膜5で保護した後に行うのが望まし
い。
層間絶縁膜5を全面に堆積し、例えばCMPにより平坦
化した後にUV照射を行うと、さらに好ましい。層間絶
縁膜の成膜時の導入ガスに水素原子を含むと、この水素
原子の積層絶縁膜1内部への進入による電荷蓄積が懸念
される。また、CMP時にも何らかの原因で電荷蓄積が
懸念される。このような蓄積電荷を除去するためにも、
また、UV照射時にMOSトランジスタ特性に影響する
重金属などの汚染を防止するためにも、UV照射はトラ
ンジスタを層間絶縁膜5で保護した後に行うのが望まし
い。
【0041】なお、ウエハプロセス中の積層絶縁膜1内
の電荷蓄積を完全に防止する意味では、上層配線層が邪
魔にならないことを条件に、ウエハ製造プロセスの最終
工程としてUV照射を行うとよい。
の電荷蓄積を完全に防止する意味では、上層配線層が邪
魔にならないことを条件に、ウエハ製造プロセスの最終
工程としてUV照射を行うとよい。
【0042】本実施形態に係る不揮発性半導体記憶装置
およびその製造方法によれば、リーク電流増大の主原因
である蓄積絶縁膜1中の蓄積電荷をUV照射により消失
させ、これによりリーク電流を低減して、特性の向上を
図ることができる。
およびその製造方法によれば、リーク電流増大の主原因
である蓄積絶縁膜1中の蓄積電荷をUV照射により消失
させ、これによりリーク電流を低減して、特性の向上を
図ることができる。
【0043】第2実施形態 第2実施形態は、電荷蓄積箇所となる絶縁膜自体を除去
する場合である。第2実施形態において、メモリセルア
レイの平面パターンは第1実施形態と同様であり、同様
に図3が適用される。
する場合である。第2実施形態において、メモリセルア
レイの平面パターンは第1実施形態と同様であり、同様
に図3が適用される。
【0044】図7は、第2実施形態の不揮発性半導体記
憶装置において、図5に対応した箇所を示す断面図であ
る。この不揮発性半導体記憶装置では、メモリトランジ
スタのゲート電極(ワード線WL1,WL2,WL3,
WL4,…)の離間スペースにおいて、積層絶縁膜1の
表面の一部がエッチングにより掘られ、これにより電荷
蓄積手段(キャリアトラップ)が除去されている。これ
は、リーク電流の原因となる電荷蓄積を防止する目的
で、電荷が蓄積するキャリアトラップ自体を無くすため
である。キャリアトラップをほぼ完全に除去するには、
図7に示すように、ボトム絶縁膜2が表出するまで積層
絶縁膜1を表面からエッチングするのが望ましい。その
一方で、リーク電流が問題とならない程度までキャリア
トラップ数を低減するのであれば、たとえば窒化膜3の
途中でエッチングを止めると、プラズマによる基板ダメ
ージの低減の意味からは望ましい。なお、プラズマによ
る基板ダメージはUV照射により回復することが知られ
ており、したがって、このキャリアトラップの除去とU
V照射を組み合せて用いることも、勿論、可能である。
憶装置において、図5に対応した箇所を示す断面図であ
る。この不揮発性半導体記憶装置では、メモリトランジ
スタのゲート電極(ワード線WL1,WL2,WL3,
WL4,…)の離間スペースにおいて、積層絶縁膜1の
表面の一部がエッチングにより掘られ、これにより電荷
蓄積手段(キャリアトラップ)が除去されている。これ
は、リーク電流の原因となる電荷蓄積を防止する目的
で、電荷が蓄積するキャリアトラップ自体を無くすため
である。キャリアトラップをほぼ完全に除去するには、
図7に示すように、ボトム絶縁膜2が表出するまで積層
絶縁膜1を表面からエッチングするのが望ましい。その
一方で、リーク電流が問題とならない程度までキャリア
トラップ数を低減するのであれば、たとえば窒化膜3の
途中でエッチングを止めると、プラズマによる基板ダメ
ージの低減の意味からは望ましい。なお、プラズマによ
る基板ダメージはUV照射により回復することが知られ
ており、したがって、このキャリアトラップの除去とU
V照射を組み合せて用いることも、勿論、可能である。
【0045】このエッチングは、ワード線のパターンニ
ング後に、そのエッチングマスク層、たとえばレジスト
を残したまま、続いて絶縁膜のエッチング条件に切り替
えてエッチングを行うことで達成でき、プロセスコスト
は殆ど増加しないで済む。この点ではUV照射より優れ
るが、基板ダメージの懸念があることから、その点では
UV照射に劣る。すなわち、第1実施形態のUV照射に
よる方法と、この第2実施形態の電荷蓄積手段除去によ
る方法とは、それぞれ一長一短がある。
ング後に、そのエッチングマスク層、たとえばレジスト
を残したまま、続いて絶縁膜のエッチング条件に切り替
えてエッチングを行うことで達成でき、プロセスコスト
は殆ど増加しないで済む。この点ではUV照射より優れ
るが、基板ダメージの懸念があることから、その点では
UV照射に劣る。すなわち、第1実施形態のUV照射に
よる方法と、この第2実施形態の電荷蓄積手段除去によ
る方法とは、それぞれ一長一短がある。
【0046】以上述べてきた第1および第2実施形態に
適用できる、メモリセルアレイのパターンおよび素子構
造の変形例について、以下に説明する。
適用できる、メモリセルアレイのパターンおよび素子構
造の変形例について、以下に説明する。
【0047】本発明が適用可能なメモリセルアレイのパ
ターンを2例、図8および図9の平面図に示す。図8に
示すメモリセルアレイでは、ワード線方向に隣接する2
つのメモリトランジスタ間でソース線(主ソース線MS
Lnおよび副ソース線SSLn,以下、n=1,2,
…)が共通になっている。したがって、素子分離絶縁層
ISOは、副線(副ビット線SBLn,SBLn+1お
よび副ソース線SSL)3本ごとに設けられている。こ
のようなメモリセルアレイのパターンは、たとえばHi
CR型などで採用されている。このパターンのメモリセ
ルは、素子分離絶縁層ISOが片側ない分だけ、図3の
メモリセルより面積が縮小されている。
ターンを2例、図8および図9の平面図に示す。図8に
示すメモリセルアレイでは、ワード線方向に隣接する2
つのメモリトランジスタ間でソース線(主ソース線MS
Lnおよび副ソース線SSLn,以下、n=1,2,
…)が共通になっている。したがって、素子分離絶縁層
ISOは、副線(副ビット線SBLn,SBLn+1お
よび副ソース線SSL)3本ごとに設けられている。こ
のようなメモリセルアレイのパターンは、たとえばHi
CR型などで採用されている。このパターンのメモリセ
ルは、素子分離絶縁層ISOが片側ない分だけ、図3の
メモリセルより面積が縮小されている。
【0048】図9に示すメモリセルアレイでは、ワード
線方向に素子分離絶縁層が設けられていない。このよう
なメモリセルアレイのパターンでは、たとえば、バーチ
ャルグランド型などのように、縦方向の配線をソース線
として使うかビット線として使うかは、適宜、外部周辺
回路で電圧を切り替えて供給することで設定される。し
たがって、この場合の縦方向の配線は全てビット線(主
ビット線MBLnおよび副ビット線SBLn)となって
いる。このパターンのメモリセルは、素子分離絶縁層I
SOが全くなく、さらに、図8のメモリセルより面積が
縮小されている。
線方向に素子分離絶縁層が設けられていない。このよう
なメモリセルアレイのパターンでは、たとえば、バーチ
ャルグランド型などのように、縦方向の配線をソース線
として使うかビット線として使うかは、適宜、外部周辺
回路で電圧を切り替えて供給することで設定される。し
たがって、この場合の縦方向の配線は全てビット線(主
ビット線MBLnおよび副ビット線SBLn)となって
いる。このパターンのメモリセルは、素子分離絶縁層I
SOが全くなく、さらに、図8のメモリセルより面積が
縮小されている。
【0049】図10〜図12に、本発明が適用可能なメ
モリトランジスタ構造を3例、断面図で示す。
モリトランジスタ構造を3例、断面図で示す。
【0050】図10に示すメモリトランジスタはMNO
S型であり、チャネル形成領域とワード線WLとの間の
積層絶縁膜20が、下層から順に、ボトム絶縁膜21、
窒化膜22から構成されている。本例における積層絶縁
膜20では、キャリアトラップがボトム絶縁膜21と窒
化膜22との界面を中心とした領域に形成される。本例
におけるボトム絶縁膜21の膜厚は、たとえば2〜5n
m程度に設定されている。また、図4におけるトップ絶
縁膜の役目も果たす窒化膜21の膜厚は、MONOS型
より厚く、たとえば8〜15nm程度に設定されてい
る。
S型であり、チャネル形成領域とワード線WLとの間の
積層絶縁膜20が、下層から順に、ボトム絶縁膜21、
窒化膜22から構成されている。本例における積層絶縁
膜20では、キャリアトラップがボトム絶縁膜21と窒
化膜22との界面を中心とした領域に形成される。本例
におけるボトム絶縁膜21の膜厚は、たとえば2〜5n
m程度に設定されている。また、図4におけるトップ絶
縁膜の役目も果たす窒化膜21の膜厚は、MONOS型
より厚く、たとえば8〜15nm程度に設定されてい
る。
【0051】図11に示すメモリトランジスタは、いわ
ゆるSiナノ結晶型と称され、チャネル形成領域とワー
ド線WLとの間の積層絶縁膜30がボトム絶縁膜31
と、厚い酸化膜33とからなり、その間に、電荷蓄積手
段としてのSiナノ結晶32が多数、離散化して埋め込
まれている。Siナノ結晶32は、そのサイズ(直径)
がたとえば4.0nm程度であり、個々のSiナノ結晶
同士が酸化膜33で空間的に、例えば4nm程度の間隔
で分離されている。
ゆるSiナノ結晶型と称され、チャネル形成領域とワー
ド線WLとの間の積層絶縁膜30がボトム絶縁膜31
と、厚い酸化膜33とからなり、その間に、電荷蓄積手
段としてのSiナノ結晶32が多数、離散化して埋め込
まれている。Siナノ結晶32は、そのサイズ(直径)
がたとえば4.0nm程度であり、個々のSiナノ結晶
同士が酸化膜33で空間的に、例えば4nm程度の間隔
で分離されている。
【0052】図12に示すメモリトランジスタは、いわ
ゆる微細分割FG型と称され、チャネル形成領域とワー
ド線WLとの間の積層絶縁膜40がボトム絶縁膜41
と、厚い酸化膜43とからなり、その間に、電荷蓄積手
段としての微細分割型フローティングゲート42が多
数、離散化して埋め込まれている。微細分割フローティ
ングゲート42は、通常のFG型のフローティングゲー
トを、その高さが例えば5.0nm程度で、直径が例え
ば8nmまでの微細なポリSiドットに電子線露光など
を用いて加工したものである。
ゆる微細分割FG型と称され、チャネル形成領域とワー
ド線WLとの間の積層絶縁膜40がボトム絶縁膜41
と、厚い酸化膜43とからなり、その間に、電荷蓄積手
段としての微細分割型フローティングゲート42が多
数、離散化して埋め込まれている。微細分割フローティ
ングゲート42は、通常のFG型のフローティングゲー
トを、その高さが例えば5.0nm程度で、直径が例え
ば8nmまでの微細なポリSiドットに電子線露光など
を用いて加工したものである。
【0053】なお、図12では、メモリトランジスタが
SOI基板に形成されている。SOI基板の形成にはS
IMOX(Separation by Implanted Oxygen)法または
基板張り合せ法などが用いられる。SOI基板は、半導
体基板SUB、埋込絶縁膜44およびp型のシリコン層
45とから構成され、シリコン層45内に、チャネル形
成領域および副線(副ビット線SBLおよび副ソース線
SSL)が設けられている。半導体基板SUBに代え
て、ガラス基板、プラスチック基板、サファイア基板等
を用いてもよい。このようなSOI基板を用いること
は、図3,図10,図11の他のメモリトランジスタ構
造の何れにも適用できる。
SOI基板に形成されている。SOI基板の形成にはS
IMOX(Separation by Implanted Oxygen)法または
基板張り合せ法などが用いられる。SOI基板は、半導
体基板SUB、埋込絶縁膜44およびp型のシリコン層
45とから構成され、シリコン層45内に、チャネル形
成領域および副線(副ビット線SBLおよび副ソース線
SSL)が設けられている。半導体基板SUBに代え
て、ガラス基板、プラスチック基板、サファイア基板等
を用いてもよい。このようなSOI基板を用いること
は、図3,図10,図11の他のメモリトランジスタ構
造の何れにも適用できる。
【0054】
【発明の効果】本発明に係る不揮発性半導体記憶装置お
よびその製造方法によれば、蓄積絶縁膜内に形成された
電荷蓄積手段内の蓄積電荷がウエハ製造プロセスの途中
または最後にUV照射により消去され、あるいは電荷蓄
積が十分行えないように電荷蓄積手段そのものがウエハ
製造プロセスの途中で除去されている。したがって、記
憶素子(メモリトランジスタ)のゲート電極間で、蓄積
絶縁膜内に電荷が蓄積されて、この電界の影響を受けて
下方の2つのソース・ドレイン不純物領域間にリーク電
流が増大する現象を防止できる。
よびその製造方法によれば、蓄積絶縁膜内に形成された
電荷蓄積手段内の蓄積電荷がウエハ製造プロセスの途中
または最後にUV照射により消去され、あるいは電荷蓄
積が十分行えないように電荷蓄積手段そのものがウエハ
製造プロセスの途中で除去されている。したがって、記
憶素子(メモリトランジスタ)のゲート電極間で、蓄積
絶縁膜内に電荷が蓄積されて、この電界の影響を受けて
下方の2つのソース・ドレイン不純物領域間にリーク電
流が増大する現象を防止できる。
【図1】本発明の前提となった実験において、ONO膜
有りのサンプルのドレイン電圧−電流特性をUV照射の
前後で比較して示すグラフである。
有りのサンプルのドレイン電圧−電流特性をUV照射の
前後で比較して示すグラフである。
【図2】本発明の前提となった実験において、ONO膜
無しのサンプルのドレイン電圧−電流特性をUV照射の
前後で比較して示すグラフである。
無しのサンプルのドレイン電圧−電流特性をUV照射の
前後で比較して示すグラフである。
【図3】第1実施形態に係る不揮発性メモリ装置のNO
R型メモリセルアレイの平面図である。
R型メモリセルアレイの平面図である。
【図4】第1実施形態に係る不揮発性メモリ装置におけ
る図3のA−A線に沿った断面図である。
る図3のA−A線に沿った断面図である。
【図5】第1実施形態に係る不揮発性メモリ装置におけ
る図3のB−B線に沿った断面図である。
る図3のB−B線に沿った断面図である。
【図6】第1実施形態に係る不揮発性メモリ装置の製造
においてUV照射時を示す、図5に対応したビット線方
向の断面図である。
においてUV照射時を示す、図5に対応したビット線方
向の断面図である。
【図7】第2実施形態の不揮発性メモリ装置において、
図5に対応したビット線方向の断面図である。
図5に対応したビット線方向の断面図である。
【図8】第1および第2実施形態に適用可能なメモリセ
ルアレイの第1のパターン変形例を示す平面図である。
ルアレイの第1のパターン変形例を示す平面図である。
【図9】第1および第2実施形態に適用可能なメモリセ
ルアレイの第2のパターン変形例を示す平面図である。
ルアレイの第2のパターン変形例を示す平面図である。
【図10】第1および第2実施形態に適用可能なメモリ
トランジスタ構造の第1の変形例を示す断面図である。
トランジスタ構造の第1の変形例を示す断面図である。
【図11】第1および第2実施形態に適用可能なメモリ
トランジスタ構造の第2の変形例を示す断面図である。
トランジスタ構造の第2の変形例を示す断面図である。
【図12】第1および第2実施形態に適用可能なメモリ
トランジスタ構造の第3の変形例を示す断面図である。
トランジスタ構造の第3の変形例を示す断面図である。
1,20,30,40…積層絶縁膜、2,21,31,
41…ボトム絶縁膜、3,22…窒化膜、4…トップ絶
縁膜、5…層間絶縁膜、32…ナノ結晶(小粒径導電
体)、33,43…酸化膜、42…微細分割FG(導電
体)、44…埋込絶縁膜、45…シリコン層、MBLn
…主ビット線、SBLn…副ビット線、MSLn…主ソ
ース線、SSLn…副ソース線、WLn…ワード線、I
SO…素子分離絶縁層、PW…pウエル、SUB…基
板。
41…ボトム絶縁膜、3,22…窒化膜、4…トップ絶
縁膜、5…層間絶縁膜、32…ナノ結晶(小粒径導電
体)、33,43…酸化膜、42…微細分割FG(導電
体)、44…埋込絶縁膜、45…シリコン層、MBLn
…主ビット線、SBLn…副ビット線、MSLn…主ソ
ース線、SSLn…副ソース線、WLn…ワード線、I
SO…素子分離絶縁層、PW…pウエル、SUB…基
板。
【手続補正書】
【提出日】平成12年5月1日(2000.5.1)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0036
【補正方法】変更
【補正内容】
【0036】ボトム絶縁膜2は、酸化シリコン,窒化酸
化シリコン(nitride oxide silicon)または酸化窒化シ
リコン(oxi-nitride silicon )からなる。酸化シリコ
ンの場合、pウエルPW表面を熱酸化する。また、酸化
窒化シリコンはpウエルPW表面を熱酸窒化することで
得られ、窒化酸化シリコンは, pウエル表面を熱酸化し
て形成した熱酸化シリコン膜をさらに短時間、熱窒化処
理することで得られる。ボトム絶縁膜2の膜厚は、たと
えば0.5〜5nm程度である。窒化膜3は、熱CVD
により形成した、窒化シリコン膜,窒化酸化シリコン膜
または酸化窒化シリコン膜からなる。窒化膜3の膜厚
は、たとえば3〜8nm程度である。トップ絶縁膜4
は、窒化膜3表面を酸化する熱酸化法、あるいはHTO
(HighTemperature chemical vapor deposited Oxide)
法により形成する。また、サーマルバジェット低減のた
め、薄い熱酸化シリコン上に、熱CVDにより酸化シリ
コン膜を積み増ししてもよい。トップ絶縁膜4の膜厚
は、2〜4nm程度である。
化シリコン(nitride oxide silicon)または酸化窒化シ
リコン(oxi-nitride silicon )からなる。酸化シリコ
ンの場合、pウエルPW表面を熱酸化する。また、酸化
窒化シリコンはpウエルPW表面を熱酸窒化することで
得られ、窒化酸化シリコンは, pウエル表面を熱酸化し
て形成した熱酸化シリコン膜をさらに短時間、熱窒化処
理することで得られる。ボトム絶縁膜2の膜厚は、たと
えば0.5〜5nm程度である。窒化膜3は、熱CVD
により形成した、窒化シリコン膜,窒化酸化シリコン膜
または酸化窒化シリコン膜からなる。窒化膜3の膜厚
は、たとえば3〜8nm程度である。トップ絶縁膜4
は、窒化膜3表面を酸化する熱酸化法、あるいはHTO
(HighTemperature chemical vapor deposited Oxide)
法により形成する。また、サーマルバジェット低減のた
め、薄い熱酸化シリコン上に、熱CVDにより酸化シリ
コン膜を積み増ししてもよい。トップ絶縁膜4の膜厚
は、2〜4nm程度である。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0050
【補正方法】変更
【補正内容】
【0050】図10に示すメモリトランジスタはMNO
S型であり、チャネル形成領域とワード線WLとの間の
積層絶縁膜20が、下層から順に、ボトム絶縁膜21、
窒化膜22から構成されている。本例における積層絶縁
膜20では、キャリアトラップがボトム絶縁膜21と窒
化膜22との界面を中心とした領域に形成される。本例
におけるボトム絶縁膜21の膜厚は、たとえば0.5〜
5nm程度に設定されている。また、図4におけるトッ
プ絶縁膜の役目も果たす窒化膜21の膜厚は、MONO
S型より厚く、たとえば8〜15nm程度に設定されて
いる。
S型であり、チャネル形成領域とワード線WLとの間の
積層絶縁膜20が、下層から順に、ボトム絶縁膜21、
窒化膜22から構成されている。本例における積層絶縁
膜20では、キャリアトラップがボトム絶縁膜21と窒
化膜22との界面を中心とした領域に形成される。本例
におけるボトム絶縁膜21の膜厚は、たとえば0.5〜
5nm程度に設定されている。また、図4におけるトッ
プ絶縁膜の役目も果たす窒化膜21の膜厚は、MONO
S型より厚く、たとえば8〜15nm程度に設定されて
いる。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0051
【補正方法】変更
【補正内容】
【0051】図11に示すメモリトランジスタは、いわ
ゆるSiナノ結晶型と称され、チャネル形成領域とワー
ド線WLとの間の積層絶縁膜30がボトム絶縁膜31
と、厚い酸化膜33とからなり、その間に、電荷蓄積手
段としてのSiナノ結晶32が多数、離散化して埋め込
まれている。Siナノ結晶32は、そのサイズ(直径)
がたとえば1〜4.0nm程度であり、個々のSiナノ
結晶同士が酸化膜33で空間的に、例えば1〜4nm程
度の間隔で分離されている。
ゆるSiナノ結晶型と称され、チャネル形成領域とワー
ド線WLとの間の積層絶縁膜30がボトム絶縁膜31
と、厚い酸化膜33とからなり、その間に、電荷蓄積手
段としてのSiナノ結晶32が多数、離散化して埋め込
まれている。Siナノ結晶32は、そのサイズ(直径)
がたとえば1〜4.0nm程度であり、個々のSiナノ
結晶同士が酸化膜33で空間的に、例えば1〜4nm程
度の間隔で分離されている。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F001 AA14 AA34 AA43 AB02 AD70 AF25 AG17 5F083 EP03 EP07 EP18 EP77 EP79 GA06 HA02 JA56 KA06 KA12 LA12 PR01 PR40 5F101 BA16 BA46 BB02 BD30 BF09 BH30
Claims (27)
- 【請求項1】電気的に書き込みおよび消去が可能な複数
の記憶素子を有し、各記憶素子のゲート電極下方および
隣接する記憶素子のゲート電極間で複数の絶縁膜を積層
して形成された積層絶縁膜内に離散化された電荷蓄積手
段を含む不揮発性半導体記憶装置の製造方法であって、 半導体基板上に上記離散化された電荷蓄積手段を含む積
層絶縁膜を形成した後に、当該電荷蓄積手段に向けて紫
外線を照射する不揮発性半導体記憶装置の製造方法。 - 【請求項2】上記紫外線の照射は、上記積層絶縁膜上に
上記記憶素子のゲート電極を形成した後に行う請求項1
記載の不揮発性半導体記憶装置の製造方法。 - 【請求項3】上記紫外線の照射は、上記ゲート電極の形
成後、当該ゲート電極を覆う層間絶縁膜の形成後に行う
請求項2記載の不揮発性半導体記憶装置の製造方法。 - 【請求項4】上記層間絶縁膜の形成は、絶縁膜を堆積後
の化学的機械研磨を含む請求項3記載の不揮発性半導体
記憶装置の製造方法。 - 【請求項5】上記記憶素子を含むデバイス形成の最終工
程として、上記紫外線照射を行う請求項1記載の不揮発
性半導体記憶装置の製造方法。 - 【請求項6】上記積層絶縁膜を構成する絶縁膜に、化学
的気相堆積法(CVD法)により形成したCVD膜を含
み、 当該CVD膜の全てを熱CVD法により形成する請求項
1記載の不揮発性半導体記憶装置の製造方法。 - 【請求項7】上記複数の記憶素子に共通の2つのソース
・ドレイン不純物領域を、半導体基板内の表面に互いに
離れた平行ストライプのパターンで形成し、 上記離散化された電荷蓄積手段を含む積層絶縁膜を上記
半導体基板上に形成し、 上記積層絶縁膜上に、上記2つのソース・ドレイン不純
物領域と交差し、互いに離れた平行ストライプのパター
ンで複数のゲート電極を形成する請求項1記載の不揮発
性半導体記憶装置の製造方法。 - 【請求項8】上記ソース・ドレイン不純物領域を、その
ストライプパターンと直交する方向に隣り合う記憶素子
で共有されるように、当該直交する方向に繰り返し形成
する請求項7記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項9】上記2つのソース・ドレイン不純物領域
を、隣の他の2つのソース・ドレイン不純物領域との間
に素子分離領域を挟んで、当該不純物領域のストライプ
パターンと直交する方向に繰り返し形成する請求項7記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項10】上記2つのソース・ドレイン不純物領域
の一方を、そのストライプパターンと直交する方向の記
憶素子群の2つのソース・ドレイン不純物領域の一方と
兼用させ、 当該3つのソース・ドレイン不純物領域を、さらに隣の
他の3つのソース・ドレイン不純物領域との間に素子分
離領域を挟んで繰り返し形成する請求項7記載の不揮発
性半導体記憶装置の製造方法。 - 【請求項11】上記積層絶縁膜は窒化膜と酸化膜を含
み、 上記離散化された電荷蓄積手段は、上記窒化膜中および
当該窒化膜と上記酸化膜との界面を中心とした領域に分
布した電荷トラップである請求項1記載の不揮発性半導
体記憶装置の製造方法。 - 【請求項12】上記積層絶縁膜は窒化膜と窒化酸化膜を
含み、 上記離散化された電荷蓄積手段は、上記窒化膜中および
当該窒化膜と上記窒化酸化膜との界面を中心とした領域
に分布した電荷トラップである請求項1記載の不揮発性
半導体記憶装置の製造方法。 - 【請求項13】上記積層絶縁膜は、半導体基板上のボト
ム絶縁膜と、 上記ボトム絶縁膜上の窒化膜と、 上記窒化膜上のトップ絶縁膜とからなる請求項1記載の
不揮発性半導体記憶装置の製造方法。 - 【請求項14】上記積層絶縁膜は、半導体基板上の絶縁
膜と、 上記絶縁膜上の窒化膜とからなる請求項1記載の不揮発
性半導体記憶装置の製造方法。 - 【請求項15】上記離散化された電荷蓄積手段は、上記
蓄積絶縁膜を構成する2つの絶縁膜の間に分散して埋め
込まれた小粒径導電体である請求項1記載の不揮発性半
導体記憶装置の製造方法。 - 【請求項16】上記離散化された電荷蓄積手段は、上記
蓄積絶縁膜を構成する2つの絶縁膜の形成工程間で導電
膜を細かく分割して形成され、上記2つの絶縁膜間に埋
め込まれた導電体である請求項1記載の不揮発性半導体
記憶装置の製造方法。 - 【請求項17】電気的に書き込みおよび消去が可能な2
つの記憶素子が、半導体基板表面に互いに隣り合って形
成され、 上記2つの記憶素子が、上記半導体基板内の表面に形成
され、共通のソースまたはドレインとなる2つの不純物
領域と、上記半導体基板上に形成された複数の絶縁膜か
らなり内部に離散化された電荷蓄積手段を含む積層絶縁
膜と、当該積層絶縁膜上に上記2つの共通の不純物領域
に交差して形成され、互いに離れた2つのゲート電極を
有する不揮発性半導体記憶装置であって、 上記2つの隣接した記憶素子の上記ゲート電極間で、上
記積層絶縁膜が表面から掘られ上記電荷蓄積手段が除去
されている不揮発性半導体記憶装置。 - 【請求項18】上記2つの記憶素子に共通の2つの不純
物領域は、半導体基板内の表面に互いに離れた平行スト
ライプのパターンで形成され、 上記2つのゲート電極は、上記積層絶縁膜上に、上記2
つのソース・ドレイン不純物領域と交差し、互いに離れ
た平行ストライプのパターンで形成されている請求項1
7記載の不揮発性半導体記憶装置。 - 【請求項19】上記不純物領域は、そのストライプパタ
ーンと直交する方向に隣り合う記憶素子で共有されるよ
うに、当該直交する方向に繰り返し形成されている請求
項18に記載の不揮発性半導体記憶装置。 - 【請求項20】上記2つの不純物領域は、隣の他の記憶
素子のソースまたはドレインとなる2つの不純物領域と
の間に素子分離領域を挟んで、当該不純物領域のストラ
イプパターンと直交する方向に繰り返し形成されている
請求項18に記載の不揮発性半導体記憶装置。 - 【請求項21】上記2つのソース・ドレイン不純物領域
の一方は、そのストライプパターンと直交する方向の記
憶素子群の2つのソース・ドレイン不純物領域の一方と
兼用され、 当該3つのソース・ドレイン不純物領域が、さらに隣の
他の3つのソース・ドレイン不純物領域との間に素子分
離領域を挟んで繰り返し形成されている請求項18記載
の不揮発性半導体記憶装置。 - 【請求項22】上記積層絶縁膜は窒化膜と酸化膜を含
み、 上記離散化された電荷蓄積手段は、上記窒化膜中および
当該窒化膜と上記酸化膜との界面を中心とした領域に分
布した電荷トラップである請求項17記載の不揮発性半
導体記憶装置。 - 【請求項23】上記積層絶縁膜は窒化膜と窒化酸化膜を
含み、 上記離散化された電荷蓄積手段は、上記窒化膜中および
当該窒化膜と上記窒化酸化膜との界面を中心とした領域
に分布した電荷トラップである請求項17記載の不揮発
性半導体記憶装置。 - 【請求項24】上記積層絶縁膜は、半導体基板上のボト
ム絶縁膜と、 上記ボトム絶縁膜上の窒化膜と、 上記窒化膜上のトップ絶縁膜とからなる請求項17記載
の不揮発性半導体記憶装置。 - 【請求項25】上記積層絶縁膜は、半導体基板上の絶縁
膜と、 上記絶縁膜上の窒化膜とからなる請求項17記載の不揮
発性半導体記憶装置。 - 【請求項26】上記離散化された電荷蓄積手段は、上記
蓄積絶縁膜を構成する2つの絶縁膜の間に分散して埋め
込まれた小粒径導電体である請求項17記載の不揮発性
半導体記憶装置。 - 【請求項27】上記離散化された電荷蓄積手段は、上記
蓄積絶縁膜を構成する2つの絶縁膜の形成工程間で導電
膜を細かく分割して形成され、上記2つの絶縁膜間に埋
め込まれた導電体である請求項17記載の不揮発性半導
体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000084729A JP2001267437A (ja) | 2000-03-22 | 2000-03-22 | 不揮発性半導体記憶装置およびその製造方法 |
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---|---|---|---|
JP2000084729A JP2001267437A (ja) | 2000-03-22 | 2000-03-22 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001267437A true JP2001267437A (ja) | 2001-09-28 |
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ID=18601172
Family Applications (1)
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---|---|---|---|
JP2000084729A Pending JP2001267437A (ja) | 2000-03-22 | 2000-03-22 | 不揮発性半導体記憶装置およびその製造方法 |
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---|---|
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-
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- 2000-03-22 JP JP2000084729A patent/JP2001267437A/ja active Pending
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061012 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090630 |
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A131 | Notification of reasons for refusal |
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A02 | Decision of refusal |
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