JP3181406B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置及びそ
の製造方法に係り、特に、半導体記憶装置のうちＤＲＡ
Ｍに関する。
【０００２】
【従来の技術】近年、半導体記憶装置では限られたチッ
プ面積内における高密度化を実現するため、スイッチン
グトランジスタの上方に容量蓄積部を形成してメモリセ
ルの平面面積を縮小して素子の高密度化を図っている。
メモリセルには、ビット線を容量蓄積部の上方に形成す
るビット線上置き型セルと、ビット線を容量蓄積部の下
方に形成するビット線下置き型セルとがある。
【０００３】以下図面を参照しながら、上記従来の半導
体記憶装置の例について説明する。
【０００４】図２０及び図２１は、それぞれ従来のビッ
ト線下置き型セル構造の半導体記憶装置の構造を示す断
面図及び平面図である。各図において、１はＰ型半導体
基板、２はＰ型半導体基板１の一部に形成されたドレイ
ン３およびソース４からなる基板拡散層、５は隣接する
基板拡散層２を電気的に分離する素子分離領域、６はワ
ード線、７はゲート酸化膜であり、ワード線６のうちゲ
ート酸化膜７上にある部分がゲート８である。ドレイン
３，ソース４及びゲート８により、スイッチングトラン
ジスタ９が形成されている。１０はＢＰＳＧ（Ｂ，Ｐ添
加ＳｉＯ2 ）よりなる１層目層間絶縁膜、１１はドレイ
ン３上に形成されたビット線コンタクト、１２はｎ+ ポ
リシリコンおよびＷＳｉ2.7 からなるビット線であり、
ビット線コンタクト１１を介してドレイン３に電気的に
接続されている。１３はＢＰＳＧからなる２層目層間絶
縁膜、１８はソース４上に形成された容量蓄積部コンタ
クト、２０はｎ+ ポリシリコンからなる容量蓄積電極で
あり容量蓄積部コンタクト１８を介してソース４に電気
的に接続されている。２１はＳｉＯ2 とＳｉ3 Ｎ4の多
層膜からなる容量絶縁膜、２２はｎ+ ポリシリコンから
なるプレート電極であり、容量蓄積電極２０、容量絶縁
膜２１及びプレート電極２２により容量蓄積部２３が形
成されている。また、１５はＢＰＳＧからなる３層目層
間絶縁膜、１４はＴｉ，ＴｉＮ，ＡｌＳｉＣｕ（Ｓｉ，
Ｃｕ添加Ａｌ）の多層膜からなる１層目上層配線、１７
はＴＥＯＳ（テトラエトキシシランより合成されたＳｉ
Ｏ2 ）からなる４層目層間絶縁膜、１６はＴｉ，Ｔｉ
Ｎ，ＡｌＳｉＣｕの多層膜からなる２層目上層配線であ
る。
【０００５】また、図２２は従来のビット線上置き型の
半導体記憶装置の構造を示す平面図であって、各部の構
造は上記図２０及び図２１と同一の符号で示されてい
る。
【０００６】
【発明が解決しようとする課題】ここで、容量蓄積部２
３を有する半導体記憶装置において、上記のような構成
では、下記のような問題があった。
【０００７】第１に、周辺回路領域には容量蓄積部２３
がないので１層目上層配線１４と２層目上層配線１６の
下地の高さがメモリセル領域と大きく異なることにな
り、そのため、フォトリソ工程で１層目上層配線１４と
２層目上層配線１６をメモリセル領域と周辺回路領域に
同時にパターンニングする際に、フォーカスの余裕度が
減少するという問題点を有していた。
【０００８】第２に、容量蓄積部２３を形成する工程の
後に、１層目上層配線１４の下地を平坦化する為の高温
熱処理工程が存在するため、容量蓄積部２３の容量絶縁
膜２１には、高温熱処理で誘電特性が変化するＴａＯx
のような高誘電体膜や、ＰＺＴ（Ｐｂ（Ｚｒx Ｔｉ
1-x ）Ｏ3 ）のような強誘電体膜は使用できないという
問題点を有していた。
【０００９】第３に、図２２に示すビット線上置き型セ
ル構造の半導体記憶装置では、容量蓄積電極２０上方の
ビット線１２と容量蓄積電極２０下方のスイッチングト
ランジスタ９のドレイン３とのビット線コンタクト１１
が、容量蓄積電極２０と同じ層に存在するため、容量蓄
積電極２０の面積がビット線コンタクト１１の占める面
積だけ小さくなり、図２１に示すビット線下置き型セル
と比較して容量蓄積部の容量が小さくなる。一方、ビッ
ト線下置き型セル構造の半導体記憶装置では、ビット線
１２−ドレイン３間のビット線コンタクト１１はビット
線１２の下方に、容量蓄積電極２０−ソース４間の容量
蓄積部コンタクト１８はビット線１２の横に位置しなけ
ればならないため、ドレイン３とソース４がワード線６
に対して非対称な配置となる。このため、対称な配置を
とるビット線上置き型セルと比較して基板拡散層２の面
積が図２１に示す余分箇所３０だけ増加して、ビット線
上置き型セルと比較して単位セルの面積が大きくなり、
集積度の向上を妨げているという問題点があった。
【００１０】一方、容量蓄積部の容量の増大を図る手段
として、例えば特開平２−１３７３６３号公報に開示さ
れるごとく、層間絶縁膜を挟んで上下２箇所の容量蓄積
部を形成することにより、半導体記憶装置の面積を増大
させることなく記憶容量の増大を図るものがあるが、こ
のように上下２層に亘る容量蓄積部を設けると、上層配
線に至る厚みが増大するので、上述のように、フォトリ
ソグラフィー工程におけるフォーカスの余裕度の減少を
招くことになる。
【００１１】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、半導体記憶装置及びその製造方法に
おいて、１層目上層配線および２層目上層配線を形成す
る際にフォトリソグラフィー工程でのフォーカスの余裕
度を大きくすること、容量絶縁膜に高温熱処理に弱いＴ
ａＯx のような高誘電体膜やＰＺＴのような強誘電体膜
の使用を可能とすること、及びビット線下置き型セルと
同様に容量蓄積部の面積を大きくしかもビット線上置き
型セルと同様に単位セルあたりの基板拡散層の面積を小
さくすることにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明の講じた手段は、半導体記憶装置と
して、半導体基板の一部に設けられたスイッチングトラ
ンジスタと、上記スイッチングトランジスタの上方に設
けられたビット線と、上記ビット線の上方に設けられた
上層配線と、該上層配線の上方に設けられた容量蓄積部
とを備えるとともに、上記容量蓄積部と上記スイッチン
グトランジスタの基板拡散層とを接続する容量蓄積部コ
ンタクトの少なくとも一部が上記ビット線を貫通して形
成されている構成としたものである。
【００１３】請求項２の発明の講じた手段は、上記請求
項１の発明において、上記容量蓄積部の容量絶縁膜を強
誘電体物質で構成したものである。
【００１４】請求項３の発明の講じた手段は、上記請求
項１又は２の発明において、上記容量蓄積部と上記スイ
ッチングトランジスタの基板拡散層とを接続する容量蓄
積部コンタクトを上記上層配線を貫通して設ける構成と
したものである。
【００１５】
【００１６】請求項４の発明の講じた手段は、半導体記
憶装置として、半導体基板の一部に設けられたスイッチ
ングトランジスタと、上記スイッチングトランジスタの
上方に設けられたビット線と、上記ビット線の上方に設
けられた容量蓄積部とを備えるものとする。さらに、上
記容量蓄積部と上記スイッチングトランジスタの基板拡
散層とを接続する容量蓄積部コンタクトの少なくとも一
部が上記ビット線を貫通しており、上記引き出し電極の
上には容量絶縁膜とプレート電極とが順次形成されてお
り、上記容量蓄積部コンタクトは上記プレート電極と上
記容量絶縁膜とを貫通して形成されている構成としたも
のである。
【００１７】請求項５の発明の講じた手段は、上記請求
項３又は４の発明において、少なくとも上記容量蓄積部
コンタクトが接続される上記基板拡散層の上に引き出し
電極を設け、上記容量蓄積部コンタクトを上記引出し電
極を介して上記基板拡散層に接続する構成としたもので
ある。
【００１８】
【００１９】
【作用】以上の構成により、請求項１の発明では、半導
体基板のメモリセル領域の容量蓄積部が上層配線の上方
に位置しているので、半導体記憶装置の製造の際、メモ
リセル領域と周辺回路領域とで上層配線を形成する際の
下地の高さは等しくなり、フォトリソグラフィー工程で
上層配線をメモリセル領域と周辺回路領域に同時にパタ
ーンニングする際のフォーカス余裕度が向上するととも
に、容量蓄積部の面積を大きくすることが可能になる。
また、半導体記憶装置の集積度の増大が可能となる。
【００２０】請求項２の発明では、上記請求項１の発明
において、容量蓄積部の容量絶縁膜がＰＺＴのような強
誘電体膜で構成されているので、優れた電荷保持特性が
得られる一方、容量蓄積部の形成工程を上層配線の下地
を平坦化する高温熱処理工程の後に行うことが可能とな
るので、高温熱処理による強誘電体特性の劣化を招くこ
とはない。
【００２１】請求項３の発明では、上記請求項１又は２
の発明において、容量蓄積部コンタクトが上層配線を貫
通して形成されているので、容量蓄積部コンタクトと上
層配線の平面的な配置の自由度が向上する。
【００２２】
【００２３】請求項４の発明では、ビット線下置き型セ
ルの構造を採りながら、容量蓄積部コンタクトがビット
線を貫通して形成されているので、ドレインとソースを
ワード線に対して対称に配置することが可能となり、ビ
ット線上置き型セル構造と同様に単位セルあたりの基板
拡散層の面積が縮小されることになる。したがって、容
量蓄積部の面積を大きく確保しながら、半導体記憶装置
の集積度の増大が可能となる。しかも、その下方に設け
られた下層容量蓄積部により、記憶容量がさらに増大す
ることになる。
【００２４】請求項５の発明では、上記請求項３又は４
の発明において、容量蓄積部コンタクトを形成するため
の目標が拡大して、容量蓄積部と基板拡散層との接続が
より確実となる。
【００２５】
【００２６】
【実施例】以下、本発明の実施例の半導体記憶装置につ
いて、図面を参照しながら説明する。
【００２７】まず、第１実施例について説明する。図１
は、第１実施例における半導体記憶装置の構成を示す平
面図であり、図２は図１のＡ−Ａ線断面図である。上述
の従来例を示す図中の構成要素と同符号のものは同一の
構成要素を示し、上記従来の半導体記憶装置と基本的な
構造は同じである。すなわち、Ｐ型半導体基板１の一部
に設けられたスイッチングトランジスタ９の構成は上記
従来のものと同様であり、その上方に１層目上層配線１
４および２層目上層配線１６が、各層間絶縁膜１３，１
５を介して形成されている。ただし、１９はＮＳＧ（Ｃ
ＶＤ形成ＳｉＯ2 ）などの低温形成絶縁膜からなる側壁
保護膜であり、３層目層間絶縁膜１５はＴＥＯＳより形
成されている。
【００２８】ここで、本発明の特徴として、容量蓄積電
極２０はｎ+ ポリシリコン、Ｔａ、Ｐｔからなり、２層
目上層配線１６の上方に形成されており、２層目上層配
線１６上の容量蓄積電極２０とスイッチングトランジス
タ９のソース４とは、容量蓄積部コンタクト１８を介し
て接続されている。また、容量絶縁膜２１は、強誘電体
物質であるＰＺＴにより形成されている。
【００２９】次に、この第１実施例に係る半導体記憶装
置の製造方法について、図３を参照しながら説明する。
【００３０】まず、同図（ａ）に示すように、従来法に
より、Ｐ型半導体基板１上に、ドレイン３およびソース
４からなる基板拡散層２、基板拡散層２を電気的に分離
する素子分離領域５、ワード線６、ドレイン３とソース
４の間にゲート絶縁膜７及びゲート８を形成し、ドレイ
ン３，ソース４，ゲート８からなるスイッチングトラン
ジスタ９を形成する。
【００３１】次に、同図（ｂ）に示すように１層目層間
絶縁膜１０として常圧ＣＶＤでＢＰＳＧを約４００ｎｍ
堆積する。次にフォト及びウエットエッチングでドレイ
ン３上にビット線コンタクト１１を形成した後、約９０
０度、約６０分の熱処理を行ない、１層目間絶縁膜１０
を平坦化する。次に、減圧ＣＶＤにてポリシリコンを約
９０ｎｍ堆積し、砒素をエネルギー約８０ＫｅＶで１ｃ
ｍ2 あたり約１×１０15個注入し、スパッタ法でＷＳｉ
2.7 を約２００ｎｍ堆積した後、フォトにてレジストパ
ターンを形成し、ＲＩＥ（反応性イオンエッチング）に
てＷＳｉ2.7 およびポリシリコンをエッチングして、ド
レイン３の上にビット線１２を形成する。次に、常圧Ｃ
ＶＤでＮＳＧを約２５０ｎｍ、ＢＰＳＧを約４５０ｎｍ
堆積して２層目層間絶縁膜１３を形成し、約９００度、
約３０分の熱処理にて２層目層間絶縁膜１３を平坦化す
る。
【００３２】次に、同図（ｃ）に示すように、スパッタ
法にてＴｉを約２５ｎｍ、ＴｉＮを約１００ｎｍ、Ａｌ
ＳｉＣｕを約７００ｎｍ、ＴｉＮを約３５ｎｍ堆積した
後、フォトにてレジストパターンを形成し、ＲＩＥにて
Ｔｉ，ＴｉＮ，ＡｌＳｉＣｕの多層膜をエッチングして
１層目上層配線１４を形成する。次に減圧ＣＶＤでＴＥ
ＯＳを約５００ｎｍ堆積し、Ａｒスパッタ法にてＴＥＯ
Ｓを約１００ｎｍエッチバックし、さらにＴＥＯＳを約
１６００ｎｍ堆積して、３層目層間絶縁膜１５を形成す
る。次にレジストを約８００ｎｍ堆積し、フォトにて１
層目上層配線１４の反転パターンを形成し、さらにレジ
ストを約１５００ｎｍ堆積する。次にＴＥＯＳを約８０
０ｎｍ残してレジストとＴＥＯＳをエッチバックし、３
層目層間絶縁膜１５を平坦化する。次にスパッタ法にて
Ｔｉを約２５ｎｍ、ＡｌＳｉＣｕを約８００ｎｍ、Ｔｉ
Ｎを約３５ｎｍ堆積した後、フォトにてレジストパター
ンを形成し、ＲＩＥにてＴｉ，ＴｉＮ，ＡｌＳｉＣｕの
多層膜をエッチングして２層目上層配線１６を形成す
る。次に減圧ＣＶＤでＴＥＯＳを約５００ｎｍ堆積し、
Ａｒスパッタ法にてＴＥＯＳを約１００ｎｍエッチバッ
クし、さらにＴＥＯＳを約１６００ｎｍ堆積して、４層
目層間絶縁膜１７を形成する。次にレジストを約８００
ｎｍ堆積し、フォトにて２層目上層配線１６の反転パタ
ーンを形成し、さらにレジストを約１５００ｎｍ堆積す
る。次にＴＥＯＳを約８００ｎｍ残してレジストとＴＥ
ＯＳをエッチバックし、４層目層間絶縁膜１７を平坦化
する。
【００３３】次に、同図（ｄ）に示すように、ソース４
の上方位置にレジストパターンを形成し、最初にＣＨＦ
3 ，Ｏ2 ，Ｎ2 のガスにて、４層目層間絶縁膜１７であ
るＴＥＯＳをエッチングする。次にガスをＳｉＣｌ4 ，
Ｃｌ2 ，ＣＨＣｌ3 ，Ｎ2 に変更して、２層目上層配線
１６であるＴｉ，ＴｉＮ，ＡｌＳｉＣｕをエッチングす
る。最後にガスをＣＨＦ3 ，Ｏ2 に変更して３層目層間
絶縁膜１５であるＴＥＯＳ、２層目層間絶縁膜１３であ
るＢＰＳＧとＮＳＧ、１層目層間絶縁膜１０であるＢＰ
ＳＧをエッチングして容量蓄積部コンタクト１８を形成
する。次に減圧ＣＶＤにてＮＳＧを約１００ｎｍ堆積し
た後、ＣＨＦ3 ，Ｏ2 のガスでＲＩＥによりこのＮＳＧ
をエッチバックして、容量蓄積部コンタクト１８の側壁
に側壁保護膜１９を形成する。
【００３４】次に、同図（ｅ）に示すように、減圧ＣＶ
Ｄによりリンドープポリシリコンを約３００ｎｍ堆積
し、ＲＩＥでこのリンドープポリシリコンをエッチバッ
クして、容量蓄積部コンタクト１８内部にリンドープポ
リシリコンを埋め込む。次にスパッタ法にてＴａを５０
ｎｍ、Ｐｔを５０ｎｍ堆積した後、フォトにてレジスト
パターンを形成し、ＲＩＥにてＰｔ，Ｔａをエッチング
して容量蓄積電極２０を形成する。次にスパッタ法にて
ＰＺＴを約１００ｎｍ堆積し、容量絶縁膜２１を形成す
る。最後にスパッタ法にてＴｉＮを約１００ｎｍ堆積し
てプレート電極２２を形成する。
【００３５】以上のように、上記第１実施例によれば、
Ｐ型半導体基板１の一部にスイッチングトランジスタ９
と、スイッチングトランジスタ９の上方に１層目上層配
線１４および２層目上層配線１６を形成し、この２層目
上層配線１６の上方に容量蓄積電極２０とを形成してい
る。すなわち、メモリセル領域の容量蓄積部２３が１層
目上層配線１４と２層目上層配線１６の上方に位置する
ことで、メモリセル領域と周辺回路領域とで１層目上層
配線１４及び２層目上層配線１６を形成する際の下地の
高さは等しくなり、フォトリソグラフィー工程で１層目
上層配線１４及び２層目上層配線１６をメモリセル領域
と周辺回路領域に同時にパターンニングする際に、フォ
ーカス余裕度が向上する。
【００３６】また、容量蓄積電極２０が上層配線１４，
１６の上方に位置するため、上述のビット線下置き型セ
ル構造と同様に、容量蓄積電極２０の面積を大きくする
ことができる。
【００３７】なお、２層目上層配線１６の上方の容量蓄
積部コンタクト１８は、上記第１実施例のごとく上層配
線１４，１６を貫通して形成する必要はなく、配置を工
夫すれば上層配線１４，１６と干渉することなく形成す
ることも可能であるが、特に、容量蓄積部コンタクト１
８を２層目上層配線１６を貫通して形成することによ
り、容量蓄積部コンタクト１８と２層目上層配線１６の
平面的な配置の自由度が向上する。
【００３８】さらに、容量蓄積部２３の形成工程は１層
目上層配線１４の下地を平坦化する高温熱処理工程の後
になるため、容量蓄積部２３の容量絶縁膜２１を構成す
る材料として、高温熱処理で誘電特性が劣化するＴａＯ
x のような高誘電体膜やＰＺＴのような強誘電体膜を使
用することが可能となる。
【００３９】なお、上記第１実施例において、１層目上
層配線１４と２層目上層配線１６はＴｉ，ＴｉＮ，Ａｌ
ＳｉＣｕの多層膜としたが、１層目上層配線１４と２層
目上層配線はＴｉ，ＴｉＮ，Ｗの多層膜、またはＴｉ，
ＴｉＮ，ＷＳｉ2.7 の多層膜としてもよい。また容量蓄
積電極２０はリンドープポリシリコン，Ｔａ，Ｐｔの多
層膜、容量絶縁膜２１はＰＺＴ、プレート電極２２はＴ
ｉＮとしたが、容量蓄積電極２０はリンドープポリシリ
コン、容量絶縁膜２１はＳｉＯ2 とＴａＯx の多層膜、
プレート電極２２はＷとするか、または容量蓄積電極２
０はリンドープポリシリコン、容量絶縁膜２１はＳｉＯ
2 とＳｉ3 Ｎ4 の多層膜、プレート電極２２はリンドー
プポリシリコンとしてもよい。
【００４０】なお、上記第１実施例において、容量蓄積
部コンタクト１８をビット線１２を貫通した構造とする
ことができる。図４は、上記第１実施例の変形例を示す
ものである。この変形例においても、容量蓄積部コンタ
クト１８内部においてソース４および容量蓄積電極２０
と、上層配線１４，１６及びビット線１２とは側壁保護
膜１９で電気的に分離されるため、後述の第２実施例と
同様に、容量蓄積部コンタクト１８をビット線１２に重
ねて形成し、ドレイン３とソース４をワード線６に対し
て対称に配置することができる。
【００４１】特に、この変形例では、上記第１実施例と
比較して、ビット線上置き型セル構造と同様に単位セル
あたりの基板拡散層の面積を縮小することができ、記憶
素子のより一層の高密度化を図り得る利点がある。
【００４２】次に、第２実施例について説明する。
【００４３】図５は、第２実施例における半導体記憶装
置の構成を示す平面図、図６は図５のＢ−Ｂ線断面図で
ある。上記図１及び図２中の構成要素と同符号のものは
同一の構成要素を示す。
【００４４】本第２実施例では、スイッチングトランジ
スタ９の上方にビット線１２が設けられ、該ビット線１
２の上方に容量蓄積電極２０が設けられているととも
に、容量蓄積電極２０とスイッチングトランジスタ９の
ソース４とを接続する容量蓄積部コンタクト１８がビッ
ト線１２を貫通して形成されている。さらに、容量蓄積
部コンタクト１８の側壁部には、ＨＴＯ（高温形成シリ
コン酸化膜）とＨＴＯ堆積時にタングステンシリサイド
の異常酸化を防止するためのＮＳＧからなる絶縁膜であ
る側壁保護膜１４が形成されている。
【００４５】なお、図示しないが、上記第１実施例で示
した各上層配線１４，１６は、プレート電極２２の上方
に層間絶縁膜を介して形成されている。
【００４６】ここで、第２実施例に係る半導体記憶装置
の製造方法について、図７を参照しながら説明する。
【００４７】まず、同図（ａ）に示すように、従来法に
より、Ｐ型半導体基板１上にドレイン３およびソース４
からなる基板拡散層２、基板拡散層２を電気的に分離す
る素子分離領域５を形成し、ドレイン３とソース４の間
を通りドレイン３とソース４方向から垂直にワード線６
およびゲート７を形成して、ドレイン３、ソース４、ゲ
ート８からなるスイッチングトランジスタ９を形成す
る。
【００４８】次に、同図（ｂ）に示すように１層目層間
絶縁膜１０として常圧ＣＶＤでＢＰＳＧを約４００ｎｍ
堆積して後、フォトおよびウエットエッチングによって
ドレイン３上にビット線コンタクト１１を形成する。そ
して、約９００度、約６０分の熱処理にて１層目層間絶
縁膜１０を平坦化して後、減圧ＣＶＤにてポリシリコン
を約９０ｎｍ堆積し、砒素をエネルギー約８０ＫｅＶで
１ｃｍ2 あたり約１×１０15個注入し、スパッタ法でタ
ングステンシリサイドを約２００ｎｍ堆積した後、フォ
トにてレジストパターンを形成し、ＲＩＥにてタングス
テンシリサイドおよびポリシリコンをエッチングしてド
レイン３およびソース４の上にドレイン３からソース４
方向に平行にビット線１２を形成する。
【００４９】次に、同図（ｃ）に示すように、常圧ＣＶ
ＤでＮＳＧを約２５０ｎｍ、ＢＰＳＧを約４５０ｎｍ堆
積して２層目層間絶縁膜１３を形成し、約９００度、約
３０分の熱処理にて２層目層間絶縁膜１３を平坦化す
る。そしてソース４の上にレジストパターンを形成し、
レジストパターンをマスクとして２層目層間絶縁膜１３
であるＢＰＳＧをＣＨＦ3 のガスでエッチングしてビッ
ト線１２であるタングステンシリサイドを露出させて
後、エッチングガスをＨＢr 、ＨＣｌ、ＳＦ6 に変更し
てタングステンシリサイドおよびポリシリコンをエッチ
ングし、最後に１層目層間絶縁膜１０であるＢＰＳＧを
ＣＨＦ3 のガスでエッチングして容量蓄積部コンタクト
１８を形成する。
【００５０】次に、同図（ｄ）に示すように、常圧ＣＶ
ＤにてＮＳＧを約１００ｎｍ、ＨＴＯを約１５０ｎｍ堆
積した後、ＣＨＦ3 のガスでＲＩＥによりＨＴＯとＮＳ
Ｇをエッチバックして容量蓄積部コンタクト１８の側壁
部に側壁保護膜１９を形成する。
【００５１】次に、同図（ｅ）に示すように、減圧ＣＶ
Ｄによりリンドープポリシリコンを約５００ｎｍ堆積さ
せ、フォトにてレジストパターンを形成し、レジストパ
ターンをマスクにしてＲＩＥでリンドープポリシリコン
をエッチングして容量蓄積電極２０を形成する。次に減
圧ＣＶＤにて窒化膜を約８．５ｎｍ堆積し、約８５０
度、約２０分の熱酸化にて容量絶縁膜２１を形成する。
最後に、減圧ＣＶＤにてリンドープポリシリコンを約２
５０ｎｍ堆積してプレート電極２２を形成する。以上の
ように、この第２実施例によれば、Ｐ型半導体基板１の
一部に設けられたスイッチングトランジスタ９と、スイ
ッチングトランジスタ９の上方に設けられたビット線１
２と、ビット線１２の上方に設けられた容量蓄積電極２
０とを備えた半導体記憶装置において、容量蓄積電極２
０とスイッチングトランジスタ９のソース４との容量蓄
積部コンタクト１８をビット線１２を貫通して形成し、
さらに容量蓄積部コンタクト１８の側壁部に、絶縁膜の
ＨＴＯとＨＴＯ堆積時にタングステンシリサイドの異常
酸化を防止するためのＮＳＧからなる側壁保護膜１９が
形成されることにより、容量蓄積部コンタクト１８内部
においてソース４および容量蓄積電極２０とビット線１
２とは側壁保護膜１９で電気的に分離されるため、容量
蓄積部コンタクト１８をビット線１２に重ねて形成し、
ドレイン３とソース４をワード線６に対して対称に配置
することができる。
【００５２】このため、ビット線上置き型セル構造と同
様に単位セルあたりの基板拡散層の面積の縮小が図れ、
記憶素子のより一層の高密度化を図ることができる。ま
た、容量蓄積電極２０がビット線１２の上方に位置する
ため、容量蓄積電極２０の面積を大きくすることができ
る。具体的に、基板拡散層および単位セルの面積は、従
来例のビット線下置き型セルではそれぞれ１．８６３７
５μｍ2 および４．４８μｍ2 であったが、上記第２実
施例では従来例のビット線上置き型セルと同じ１．６６
μｍ2 および４．２７μｍ2 となる。また、容量蓄積電
極２０の面積は、従来例のビット線上置き型セルでは
１．８９μｍ2 であったが、上記第２実施例ではビット
線下置き型セルと同じ２．４３μｍ2 となり、ビット線
上置き型セルおよびビット線下置き型セルのそれぞれの
長所を発揮することができる。
【００５３】次に、第３実施例について説明する。図８
は第３実施例における半導体記憶装置の構成を示す平面
図であり、図９は図８のＣ−Ｃ断面図、図１０は図８の
Ｄ−Ｄ断面図である。上記第１，第２実施例の各図中の
構成要素と同符号のものは同一の構成要素を示す。
【００５４】すなわち、上記第２実施例と基本的には略
同様の構造であるが、本第３実施例では、容量蓄積部コ
ンタクト１８がビット線１２と交差する部位において、
容量蓄積部コンタクト１８の一部のみをビット線１２を
貫通して設け、残部はビット線１２の外側を通過するよ
うになされている。
【００５５】ここで、第３実施例に係る半導体記憶装置
の製造方法について、図１１を参照しながら説明する。
【００５６】まず、同図（ａ），（ｂ）に示すように、
上記第２実施例（図７）と同様にして、ドレイン３およ
びソース４からなる基板拡散層２、基板拡散層２を電気
的に分離する素子分離領域５、ワード線６、ゲート絶縁
膜７、ゲート８を形成し、ドレイン３、ソース４、ゲー
ト８からなるスイッチングトランジスタ９を形成した
後、１層目層間絶縁膜１０、ビット線コンタクト１１、
ビット線１２及び２層目層間絶縁膜１３を形成する。
【００５７】次に、同図（ｃ）に示すように、ソース４
の上方位置で、かつその中心位置がビット線１２の平面
上の中心線上からオフセットして一部がビット線１２の
上方位置から外れるようにレジストパターンを形成し、
最初にＣＨＦ3 ，Ｏ2 ，Ｎ2のガスにて、２層目層間絶
縁膜１３であるＢＰＳＧとＮＳＧをエッチングして、ビ
ット線１２であるＷＳｉ2.7 を露出させ、次にエッチン
グガスをＨＢr ，ＨＣｌ，ＳＦ6 に変更しＷＳｉ2.7 お
よびポリシリコンをエッチングし、最後に１層目層間絶
縁膜１０であるＢＰＳＧをＣＨＦ3 ，Ｏ2 のガスでエッ
チングし、容量蓄積部コンタクト１８を形成する。
【００５８】次に、同図（ｄ），（ｅ）に示すように、
上記第２実施例（図７）と同様にして、側壁保護膜１
９、容量蓄積電極２０、容量絶縁膜２１及びプレート電
極２２を形成する。
【００５９】上記第３実施例では、容量蓄積部コンタク
ト１８の一部をビット線１２を貫通して設け、残りの部
分をビット線１２を貫通せずに設けることにより、ビッ
ト線１２が非常に薄い側壁保護膜１９を介して容量蓄積
部コンタクト１８と隣接する面積が減少する為（図１０
参照）、上記第２実施例に比べ、容量蓄積電極２０に対
するビット線容量つまり寄生容量を減少させることがで
きる。
【００６０】なお、図は省略するが、上記第３実施例と
同様に、上記第１実施例における上層配線１４，１６上
に容量蓄積電極２０を設けたものについても、容量蓄積
部コンタクト１８を上層配線１４，１６を貫通させ、か
つ容量蓄積部コンタクト１８がビット線１２と交差する
部位において、容量蓄積部コンタクト１８の一部のみが
ビット線１２を貫通し、残部がビット線の外側を通過す
る構造とすることができる。その場合、上記第３実施例
と同様に、容量蓄積電極２０に対するビット線容量を減
少させることができる利点がある。
【００６１】次に、第４実施例について説明する。図１
２は本発明の第４実施例における半導体記憶装置の構成
を示す平面図であり、図１３は図１２のＥ−Ｅ線断面
図、図１４は図１２のＦ−Ｆ線断面図である。上記第１
〜第３実施例における各図中の構成要素と同符号のもの
は同一の構成要素を示す。これらの各図において、上記
各図で示されなかった２５はＨＴＯからなるエッチング
ストッパー、２６はソース４上に形成されたｎ+ ポリシ
リコンからなる引き出し電極である。
【００６２】すなわち、本第４実施例では、容量蓄積部
コンタクト１８が設けられる基板拡散層２の上にエッチ
ングストッパー２５を介して引き出し電極２６が形成さ
れ、容量蓄積部コンタクト１８はこの引き出し電極２６
を介して基板拡散層２に接続されている。
【００６３】ここで、第４実施例に係る半導体記憶装置
の製造方法について図１５を参照しながら説明する。
【００６４】まず、同図（ａ）に示すように、上記各実
施例と同様にして、Ｐ型半導体基板１上に、ドレイン３
およびソース４からなる基板拡散層２、基板拡散層２を
電気的に分離する素子分離領域５、ワード線６、ゲート
絶縁膜７、ゲート８を形成し、ドレイン３、ソース４、
ゲート８からなるスイッチングトランジスタ９を形成す
る。
【００６５】次に、同図（ｂ）に示すように、減圧ＣＶ
ＤにてＨＴＯを約１００ｎｍ堆積してエッチングストッ
パー２５を形成する。次にフォトにてソース４上にレジ
ストパターンを形成し、ＣＨＦ3 ，Ｏ2 のガスにてソー
ス４上のＨＴＯをエッチングする。次に減圧ＣＶＤによ
りリンドープポリシリコンを約１５０ｎｍ堆積し、フォ
トにてレジストパターンを形成し、レジストパターンを
マスクとしてＨＣｌ，ＨＢｒ，Ｏ2 のガスにてリンドー
プポリシリコンをエッチングして引き出し電極２６を形
成する。
【００６６】次に、同図（ｃ）に示すように、上記第３
実施例と同様にして、１層目層間絶縁膜１０、ビット線
コンタクト１１、ビット線１２及び２層目層間絶縁膜１
３を形成する。
【００６７】次に、同図（ｄ）に示すように、引き出し
電極２６上で、かつその中心位置がビット線１２の平面
上の中心線上からオフセットして一部がビット線１２の
上方位置から外れるようにレジストパターンを形成し、
最初にＣＨＦ2 ，Ｏ2 ，Ｎ2のガスにて、２層目層間絶
縁膜１３であるＢＰＳＧとＮＳＧをエッチングして、ビ
ット線１２であるＷＳｉ2.7 を露出させ、次にエッチン
グガスをＨＢr ，ＨＣｌ，ＳＦ6 に変更しＷＳｉ2.7 お
よびポリシリコンをエッチングし、最後に１層目層間絶
縁膜１０であるＢＰＳＧをＣＨＦ3 ，Ｏ2 のガスでエッ
チングし、容量蓄積部コンタクト１８を形成する。
【００６８】次に、同図（ｅ），（ｆ）に示すように、
上記第３実施例と同様にして、側壁保護膜１９、容量蓄
積電極２０、容量絶縁膜２１及びプレート電極２２を形
成する。
【００６９】上記第４実施例では、少なくとも容量蓄積
部コンタクト１８が接続される基板拡散層２の上に引き
出し電極２６を設けることにより、容量蓄積部コンタク
ト１８は基板拡散層２よりも面積が大きい引き出し電極
２６上に形成すればよくなる為、容量蓄積部コンタクト
１８の平面上の中心をビット線１２の平面上の中心線上
から大きくずらし（図１４参照）、ビット線１２が容量
蓄積部コンタクト１８に隣接する面積を減少させ、容量
蓄積電極２０との間のビット線容量を減少させることが
できるとともに、容量蓄積部コンタクト１８を形成する
ための目標が拡大して、容量蓄積部２３と基板拡散層２
との接続がより確実となり、製造の容易化を図ることが
できる。
【００７０】なお、上記第１実施例のごとく、上層配線
１４，１６の上に容量蓄積電極２０を設けたものについ
ても、基板拡散層２の上に引き出し電極２６を設け、こ
の引き出し電極２６に容量蓄積部コンタクト１８を接続
することにより、容量蓄積部コンタクト１８を形成する
ための目標が拡大して、容量蓄積部２３と基板拡散層２
との接続がより確実となり、製造の容易化を図ることが
できる利点がある。
【００７１】次に、第５実施例について説明する。
【００７２】図１６は第５実施例における半導体記憶装
置の構成を示す平面図であり、図１７は図１６のＧ−Ｇ
線断面図、図１８は図１６のＨ−Ｈ線断面図である。こ
れらの各図においても、上記第１〜第４実施例の各図中
の構成要素と同符号のものは同一の構成要素を示す。こ
れらの各図において、２７はＳｉＯ2 とＳｉ3 Ｎ4 から
なる下層容量絶縁膜、２８はリンドープポリシリコンか
らなる下層プレート電極であり、２９は上記引き出し電
極２６，下層容量絶縁膜２７及び下層プレート電極２８
により形成される下層容量蓄積部である。つまり、引き
出し電極２６の上に下層容量絶縁膜２７と下層プレート
電極２８が設けられ、容量蓄積部コンタクト１８は下層
プレート電極２８と下層容量絶縁膜２７を貫通して設け
られていて、上記各実施例と同様の引き出し電極２０，
容量絶縁膜２１，プレート電極２２により構成される容
量蓄積部２３に加えて、下層容量蓄積部２９が設けられ
た構造となっている。
【００７３】ここで、第５実施例に係る半導体記憶装置
の製造方法について、図１９を参照しながら説明する。
【００７４】まず、同図（ａ）に示すように、上記各実
施例と同様にして、Ｐ型半導体基板１上に、ドレイン３
およびソース４からなる基板拡散層２、基板拡散層２を
電気的に分離する素子分離領域５、ワード線６、ゲート
絶縁膜７、ゲート８を形成し、ドレイン３、ソース４、
ゲート８からなるスイッチングトランジスタ９を形成す
る。
【００７５】次に、同図（ｂ）に示すように、減圧ＣＶ
ＤにてＨＴＯを約１００ｎｍ堆積してエッチングストッ
パー２５を形成する。次にフォトにてソース４上にレジ
ストパターンを形成し、ＣＨＦ3 ，Ｏ2 のガスにてソー
ス４上のＨＴＯをエッチングする。次に減圧ＣＶＤによ
りリンドープポリシリコンを約１５０ｎｍ堆積し、フォ
トにてレジストパターンを形成し、レジストパターンを
マスクとしてＨＣｌ，ＨＢｒ，Ｏ2 のガスにてリンドー
プポリシリコンをエッチングして引き出し電極２６を形
成する。次に減圧ＣＶＤにて窒化膜を約８．５ｎｍ堆積
し、約８５０℃、約２０分の熱酸化にて下層容量絶縁膜
２７を形成する。最後に減圧ＣＶＤにてリンドープポリ
シリコンを約２５０ｎｍ堆積し、フォトにてドレイン２
０上にレジストパターンを形成し、レジストパターンを
マスクとしてＨＣｌ，ＨＢｒ，Ｏ2 のガスにてドレイン
２０上のリンドープポリシリコンをエッチングして下層
プレート電極２８を形成する。
【００７６】次に、同図（ｃ）に示すように、上記第４
実施例と同様にして、１層目層間絶縁膜１０、ビット線
コンタクト１１、ビット線１２及び２層目層間絶縁膜１
３を形成する。
【００７７】次に同図（ｄ）に示すように、引き出し電
極２６上で、かつその中心位置がビット線１２の平面上
の中心線上から外れた位置で、その一部はビット線１２
の上方以外の位置になる位置にレジストパターンを形成
し、最初にＣＨＦ3 ，Ｏ2 ，Ｎ2 のガスにて、２層目層
間絶縁膜１３であるＢＰＳＧとＮＳＧをエッチングし
て、ビット線１２であるＷＳｉ2.7 を露出させ、次にエ
ッチングガスをＨＢr ，ＨＣｌ，ＳＦ6 に変更しＷＳｉ
2.7 およびポリシリコンをエッチングし、次に１層目層
間絶縁膜１０であるＢＰＳＧをＣＨＦ3 ，Ｏ2 のガスで
エッチングして下層プレート電極２８であるリンドープ
ポリシリコンを露出させ、最後にエッチングガスをＨＣ
ｌ，ＨＢｒ，Ｏ2 に変更して、下層プレート電極２８で
あるリンドープポリシリコン、下層容量絶縁膜２７であ
るＳｉＯ2 ，Ｓｉ3 Ｎ4 、引き出し電極２６であるリン
ドープポリシリコンの一部をエッチングして容量蓄積部
コンタクト１８を形成する。
【００７８】次に、同図（ｅ），（ｆ）に示すように、
上記第４実施例と同様にして、容量蓄積部コンタクト１
８の側壁保護膜１９、容量蓄積電極２０、容量絶縁膜２
１及びプレート電極２２を形成する。
【００７９】上記第５実施例によれば、引き出し電極２
６の上に下層容量絶縁膜２７と下層プレート電極２８を
設け、容量蓄積部コンタクト１８を下層プレート電極２
８と下層容量絶縁膜２７を貫通して設けることにより、
引き出し電極２６、下層容量絶縁膜２７、下層プレート
電極２８より下層容量蓄積部２９が形成されて、従来の
容量蓄積電極２０に加えて引き出し電極２６も容量蓄積
部として機能するため、従来より記憶容量が増大する。
【００８０】なお、上記第１実施例のごとく、上層配線
１４，１６の上に容量蓄積電極２０を設けたものについ
ても、基板拡散層２の上に引き出し電極２６を設け、さ
らにこの引き出し電極２６の上に下層容量絶縁膜２７及
び下層プレート電極２８を設けて、容量蓄積部コンタク
ト１８を下層プレート電極２８と下層容量絶縁膜２７を
貫通して設けることにより、容量蓄積部コンタクト１８
を下層接続させて、製造の容易化を図りながら、引き出
し電極２６をも容量蓄積部として機能させて記憶容量の
増大を図ることができる利点がある。
【００８１】
【発明の効果】以上説明したように、請求項１の発明に
よれば、半導体記憶装置の構成として、半導体基板の一
部にスイッチングトランジスタを設け、このスイッチン
グトランジスタの上方にビット線を設け、このビット線
の上方に上層配線を設け、さらに、上層配線の上方に容
量蓄積部を設けたので、メモリセル領域と周辺回路領域
とで上層配線を形成する際の下地の高さを等しくするこ
とができ、よって、フォトリソグラフィー工程で上層配
線をメモリセル領域と周辺回路領域に同時にパターンニ
ングする際のフォーカス余裕度の向上と、容量蓄積部の
面積の増大とを図ることができる。しかも、フォトリソ
グラフィー工程で、下地の高さが等しい状態で上層配線
をメモリセル領域と周辺回路領域に同時にパターンニン
グすることができ、よって、大きなフォーカス余裕度
で、面積の大きい容量蓄積部を形成することができる。
【００８２】請求項２の発明によれば、上記請求項１の
発明において、容量蓄積部の容量絶縁膜を強誘電体物質
で構成したので、優れた電荷保持特性が得られる一方、
容量蓄積部の形成工程を上層配線の下地を平坦化する高
温熱処理工程の後に行うことで、強誘電体特性の劣化を
防止することができる。
【００８３】請求項３の発明によれば、上記請求項１又
は２の発明において、容量蓄積部とスイッチングトラン
ジスタの基板拡散層とを接続する容量蓄積部コンタクト
を上層配線を貫通して設けたので、容量蓄積部コンタク
トと上層配線の平面的な配置の自由度の向上を図ること
ができる。
【００８４】
【００８５】
【００８６】請求項４の発明によれば、半導体記憶装置
として、半導体基板の一部にスイッチングトランジスタ
を設け、このスイッチングトランジスタの上方にビット
線を設け、さらにこの該ビット線の上方に容量蓄積部を
設けるとともに、容量蓄積部とスイッチングトランジス
タの基板拡散層とを接続する容量蓄積部コンタクトの少
なくとも一部がビット線を貫通する構成としたので、ビ
ット線下置き型セルの構造を採りながら、ドレインとソ
ースをワード線に対して対称に配置することが可能とな
り、よって、容量蓄積部の面積を大きく確保しながら、
半導体記憶装置の集積度の増大を図ることができる。し
かも、容量蓄積部とそのの下方に設けられた下層容量蓄
積部により、記憶容量の顕著な増大を図ることができ
る。
【００８７】請求項５の発明によれば、上記請求項３又
は４の発明において、少なくとも容量蓄積部コンタクト
が接続される基板拡散層の上に引き出し電極を設け、容
量蓄積部コンタクトを引出し電極を介して基板拡散層に
接続する構成としたので、容量蓄積部コンタクトを形成
するための目標の拡大により、容量蓄積部と基板拡散層
との接続の確実化を図ることができる。
【００８８】
【図面の簡単な説明】
【図１】第１実施例に係る半導体記憶装置の構成を示す
平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】第１実施例に係る半導体記憶装置の製造方法を
説明するための工程図である。
【図４】第１実施例の変形例に係る半導体記憶装置の構
成を示す上記図２相当の断面図である。
【図５】第２実施例に係る半導体記憶装置の構成を示す
平面図である。
【図６】図５のＢ−Ｂ線断面図である。
【図７】第２実施例に係る半導体記憶装置の製造方法を
説明するための工程図である。
【図８】第３実施例に係る半導体記憶装置の構成を示す
平面図である。
【図９】図８のＣ−Ｃ線断面図である。
【図１０】図８のＤ−Ｄ線断面図である。
【図１１】第３実施例に係る半導体記憶装置の製造方法
を説明するための工程図である。
【図１２】第４実施例に係る半導体記憶装置の構成を示
す平面図である。
【図１３】図１２のＥ−Ｅ線断面図である。
【図１４】図１２のＦ−Ｆ線断面図である。
【図１５】第４実施例に係る半導体記憶装置の製造方法
を説明するための工程図である。
【図１６】第５実施例に係る半導体記憶装置の構成を示
す平面図である。
【図１７】図１７のＧ−Ｇ線断面図である。
【図１８】図１７のＨ−Ｈ線断面図である。
【図１９】第５実施例に係る半導体記憶装置の製造方法
を説明するための工程図である。
【図２０】従来のビット線下置き型の半導体記憶装置の
構成を示す断面図。
【図２１】従来のビット線下置き型の半導体記憶装置の
構成を示す平面図である。
【図２２】従来のビット線上置き型の半導体記憶装置の
構成を示す平面図である。
【符号の説明】
１ Ｐ型半導体基板 ２ 基板拡散層 ３ ドレイン ４ ソース ５ 素子分離領域 ６ ワード線 ７ ゲート酸化膜 ８ ゲート ９ スイッチングトランジスタ １０ １層目層間絶縁膜 １１ ビット線コンタクト １２ ビット線 １３ ２層目層間絶縁膜 １４ １層目上層配線 １５ ３層目層間絶縁膜 １６ ２層目上層配線 １７ ４層目層間絶縁膜 １８ 容量蓄積部コンタクト １９ 側壁保護膜 ２０ 容量蓄積電極 ２１ 容量絶縁膜 ２２ プレート電極 ２３ 容量蓄積部 ２５ エッチングストッパー ２６ 引き出し電極 ２７ 下層容量絶縁膜 ２８ 下層プレート電極 ２９ 下層容量蓄積部 ３０ 余分箇所
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−175756（ＪＰ，Ａ) 特開 平２−94558（ＪＰ，Ａ) 特開 平４−14867（ＪＰ，Ａ) 特開 昭63−278363（ＪＰ，Ａ) 特開 平５−218347（ＪＰ，Ａ) 特開 平４−82262（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の一部に設けられたスイッチ
    ングトランジスタと、 上記スイッチングトランジスタの上方に設けられたビッ
    ト線と、 上記ビット線の上方に設けられた上層配線と、 該上層配線の上方に設けられた容量蓄積部とを備えると
    ともに、 上記容量蓄積部と上記スイッチングトランジスタの基板
    拡散層とを接続する容量蓄積部コンタクトの少なくとも
    一部が上記ビット線を貫通して形成されている ことを特
    徴とする半導体記憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、 上記容量蓄積部の容量絶縁膜は強誘電体物質からなるこ
    とを特徴とする半導体記憶装置。
  3. 【請求項３】 請求項１又は２記載の半導体記憶装置に
    おいて、 上記容量蓄積部と上記スイッチングトランジスタの基板
    拡散層とを接続する容量蓄積部コンタクトが、上記上層
    配線を貫通して形成されていることを特徴とする半導体
    記憶装置。
  4. 【請求項４】 半導体基板の一部に設けられたスイッチ
    ングトランジスタと、 上記スイッチングトランジスタの上方に設けられたビッ
    ト線と、 上記ビット線の上方に設けられた容量蓄積部とを備える
    とともに、 上記容量蓄積部と上記スイッチングトランジスタの基板
    拡散層とを接続する容量蓄積部コンタクトの少なくとも
    一部が上記ビット線を貫通して形成されており、 上記引き出し電極の上には容量絶縁膜とプレート電極と
    が順次形成されており、 上記容量蓄積部コンタクトは上記プレート電極と上記容
    量絶縁膜とを貫通して形成されている ことを特徴とする
    半導体記憶装置。
  5. 【請求項５】 請求項３又は４記載の半導体記憶装置に
    おいて、 少なくとも上記容量蓄積部コンタクトが接続される上記
    基板拡散層の上には引き出し電極が設けられ、 上記容量蓄積部コンタクトは上記引出し電極を介して上
    記基板拡散層に接続されていることを特徴とする半導体
    記憶装置。
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