JP3181406B2 - 半導体記憶装置 - Google Patents
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置及びそ
の製造方法に係り、特に、半導体記憶装置のうちDRA
Mに関する。
の製造方法に係り、特に、半導体記憶装置のうちDRA
Mに関する。
【0002】
【従来の技術】近年、半導体記憶装置では限られたチッ
プ面積内における高密度化を実現するため、スイッチン
グトランジスタの上方に容量蓄積部を形成してメモリセ
ルの平面面積を縮小して素子の高密度化を図っている。
メモリセルには、ビット線を容量蓄積部の上方に形成す
るビット線上置き型セルと、ビット線を容量蓄積部の下
方に形成するビット線下置き型セルとがある。
プ面積内における高密度化を実現するため、スイッチン
グトランジスタの上方に容量蓄積部を形成してメモリセ
ルの平面面積を縮小して素子の高密度化を図っている。
メモリセルには、ビット線を容量蓄積部の上方に形成す
るビット線上置き型セルと、ビット線を容量蓄積部の下
方に形成するビット線下置き型セルとがある。
【0003】以下図面を参照しながら、上記従来の半導
体記憶装置の例について説明する。
体記憶装置の例について説明する。
【0004】図20及び図21は、それぞれ従来のビッ
ト線下置き型セル構造の半導体記憶装置の構造を示す断
面図及び平面図である。各図において、1はP型半導体
基板、2はP型半導体基板1の一部に形成されたドレイ
ン3およびソース4からなる基板拡散層、5は隣接する
基板拡散層2を電気的に分離する素子分離領域、6はワ
ード線、7はゲート酸化膜であり、ワード線6のうちゲ
ート酸化膜7上にある部分がゲート8である。ドレイン
3,ソース4及びゲート8により、スイッチングトラン
ジスタ9が形成されている。10はBPSG(B,P添
加SiO2 )よりなる1層目層間絶縁膜、11はドレイ
ン3上に形成されたビット線コンタクト、12はn+ ポ
リシリコンおよびWSi2.7 からなるビット線であり、
ビット線コンタクト11を介してドレイン3に電気的に
接続されている。13はBPSGからなる2層目層間絶
縁膜、18はソース4上に形成された容量蓄積部コンタ
クト、20はn+ ポリシリコンからなる容量蓄積電極で
あり容量蓄積部コンタクト18を介してソース4に電気
的に接続されている。21はSiO2 とSi3 N4の多
層膜からなる容量絶縁膜、22はn+ ポリシリコンから
なるプレート電極であり、容量蓄積電極20、容量絶縁
膜21及びプレート電極22により容量蓄積部23が形
成されている。また、15はBPSGからなる3層目層
間絶縁膜、14はTi,TiN,AlSiCu(Si,
Cu添加Al)の多層膜からなる1層目上層配線、17
はTEOS(テトラエトキシシランより合成されたSi
O2 )からなる4層目層間絶縁膜、16はTi,Ti
N,AlSiCuの多層膜からなる2層目上層配線であ
る。
ト線下置き型セル構造の半導体記憶装置の構造を示す断
面図及び平面図である。各図において、1はP型半導体
基板、2はP型半導体基板1の一部に形成されたドレイ
ン3およびソース4からなる基板拡散層、5は隣接する
基板拡散層2を電気的に分離する素子分離領域、6はワ
ード線、7はゲート酸化膜であり、ワード線6のうちゲ
ート酸化膜7上にある部分がゲート8である。ドレイン
3,ソース4及びゲート8により、スイッチングトラン
ジスタ9が形成されている。10はBPSG(B,P添
加SiO2 )よりなる1層目層間絶縁膜、11はドレイ
ン3上に形成されたビット線コンタクト、12はn+ ポ
リシリコンおよびWSi2.7 からなるビット線であり、
ビット線コンタクト11を介してドレイン3に電気的に
接続されている。13はBPSGからなる2層目層間絶
縁膜、18はソース4上に形成された容量蓄積部コンタ
クト、20はn+ ポリシリコンからなる容量蓄積電極で
あり容量蓄積部コンタクト18を介してソース4に電気
的に接続されている。21はSiO2 とSi3 N4の多
層膜からなる容量絶縁膜、22はn+ ポリシリコンから
なるプレート電極であり、容量蓄積電極20、容量絶縁
膜21及びプレート電極22により容量蓄積部23が形
成されている。また、15はBPSGからなる3層目層
間絶縁膜、14はTi,TiN,AlSiCu(Si,
Cu添加Al)の多層膜からなる1層目上層配線、17
はTEOS(テトラエトキシシランより合成されたSi
O2 )からなる4層目層間絶縁膜、16はTi,Ti
N,AlSiCuの多層膜からなる2層目上層配線であ
る。
【0005】また、図22は従来のビット線上置き型の
半導体記憶装置の構造を示す平面図であって、各部の構
造は上記図20及び図21と同一の符号で示されてい
る。
半導体記憶装置の構造を示す平面図であって、各部の構
造は上記図20及び図21と同一の符号で示されてい
る。
【0006】
【発明が解決しようとする課題】ここで、容量蓄積部2
3を有する半導体記憶装置において、上記のような構成
では、下記のような問題があった。
3を有する半導体記憶装置において、上記のような構成
では、下記のような問題があった。
【0007】第1に、周辺回路領域には容量蓄積部23
がないので1層目上層配線14と2層目上層配線16の
下地の高さがメモリセル領域と大きく異なることにな
り、そのため、フォトリソ工程で1層目上層配線14と
2層目上層配線16をメモリセル領域と周辺回路領域に
同時にパターンニングする際に、フォーカスの余裕度が
減少するという問題点を有していた。
がないので1層目上層配線14と2層目上層配線16の
下地の高さがメモリセル領域と大きく異なることにな
り、そのため、フォトリソ工程で1層目上層配線14と
2層目上層配線16をメモリセル領域と周辺回路領域に
同時にパターンニングする際に、フォーカスの余裕度が
減少するという問題点を有していた。
【0008】第2に、容量蓄積部23を形成する工程の
後に、1層目上層配線14の下地を平坦化する為の高温
熱処理工程が存在するため、容量蓄積部23の容量絶縁
膜21には、高温熱処理で誘電特性が変化するTaOx
のような高誘電体膜や、PZT(Pb(Zrx Ti
1-x )O3 )のような強誘電体膜は使用できないという
問題点を有していた。
後に、1層目上層配線14の下地を平坦化する為の高温
熱処理工程が存在するため、容量蓄積部23の容量絶縁
膜21には、高温熱処理で誘電特性が変化するTaOx
のような高誘電体膜や、PZT(Pb(Zrx Ti
1-x )O3 )のような強誘電体膜は使用できないという
問題点を有していた。
【0009】第3に、図22に示すビット線上置き型セ
ル構造の半導体記憶装置では、容量蓄積電極20上方の
ビット線12と容量蓄積電極20下方のスイッチングト
ランジスタ9のドレイン3とのビット線コンタクト11
が、容量蓄積電極20と同じ層に存在するため、容量蓄
積電極20の面積がビット線コンタクト11の占める面
積だけ小さくなり、図21に示すビット線下置き型セル
と比較して容量蓄積部の容量が小さくなる。一方、ビッ
ト線下置き型セル構造の半導体記憶装置では、ビット線
12−ドレイン3間のビット線コンタクト11はビット
線12の下方に、容量蓄積電極20−ソース4間の容量
蓄積部コンタクト18はビット線12の横に位置しなけ
ればならないため、ドレイン3とソース4がワード線6
に対して非対称な配置となる。このため、対称な配置を
とるビット線上置き型セルと比較して基板拡散層2の面
積が図21に示す余分箇所30だけ増加して、ビット線
上置き型セルと比較して単位セルの面積が大きくなり、
集積度の向上を妨げているという問題点があった。
ル構造の半導体記憶装置では、容量蓄積電極20上方の
ビット線12と容量蓄積電極20下方のスイッチングト
ランジスタ9のドレイン3とのビット線コンタクト11
が、容量蓄積電極20と同じ層に存在するため、容量蓄
積電極20の面積がビット線コンタクト11の占める面
積だけ小さくなり、図21に示すビット線下置き型セル
と比較して容量蓄積部の容量が小さくなる。一方、ビッ
ト線下置き型セル構造の半導体記憶装置では、ビット線
12−ドレイン3間のビット線コンタクト11はビット
線12の下方に、容量蓄積電極20−ソース4間の容量
蓄積部コンタクト18はビット線12の横に位置しなけ
ればならないため、ドレイン3とソース4がワード線6
に対して非対称な配置となる。このため、対称な配置を
とるビット線上置き型セルと比較して基板拡散層2の面
積が図21に示す余分箇所30だけ増加して、ビット線
上置き型セルと比較して単位セルの面積が大きくなり、
集積度の向上を妨げているという問題点があった。
【0010】一方、容量蓄積部の容量の増大を図る手段
として、例えば特開平2−137363号公報に開示さ
れるごとく、層間絶縁膜を挟んで上下2箇所の容量蓄積
部を形成することにより、半導体記憶装置の面積を増大
させることなく記憶容量の増大を図るものがあるが、こ
のように上下2層に亘る容量蓄積部を設けると、上層配
線に至る厚みが増大するので、上述のように、フォトリ
ソグラフィー工程におけるフォーカスの余裕度の減少を
招くことになる。
として、例えば特開平2−137363号公報に開示さ
れるごとく、層間絶縁膜を挟んで上下2箇所の容量蓄積
部を形成することにより、半導体記憶装置の面積を増大
させることなく記憶容量の増大を図るものがあるが、こ
のように上下2層に亘る容量蓄積部を設けると、上層配
線に至る厚みが増大するので、上述のように、フォトリ
ソグラフィー工程におけるフォーカスの余裕度の減少を
招くことになる。
【0011】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、半導体記憶装置及びその製造方法に
おいて、1層目上層配線および2層目上層配線を形成す
る際にフォトリソグラフィー工程でのフォーカスの余裕
度を大きくすること、容量絶縁膜に高温熱処理に弱いT
aOx のような高誘電体膜やPZTのような強誘電体膜
の使用を可能とすること、及びビット線下置き型セルと
同様に容量蓄積部の面積を大きくしかもビット線上置き
型セルと同様に単位セルあたりの基板拡散層の面積を小
さくすることにある。
あり、その目的は、半導体記憶装置及びその製造方法に
おいて、1層目上層配線および2層目上層配線を形成す
る際にフォトリソグラフィー工程でのフォーカスの余裕
度を大きくすること、容量絶縁膜に高温熱処理に弱いT
aOx のような高誘電体膜やPZTのような強誘電体膜
の使用を可能とすること、及びビット線下置き型セルと
同様に容量蓄積部の面積を大きくしかもビット線上置き
型セルと同様に単位セルあたりの基板拡散層の面積を小
さくすることにある。
【0012】
【課題を解決するための手段】上記目的を達成するた
め、請求項1の発明の講じた手段は、半導体記憶装置と
して、半導体基板の一部に設けられたスイッチングトラ
ンジスタと、上記スイッチングトランジスタの上方に設
けられたビット線と、上記ビット線の上方に設けられた
上層配線と、該上層配線の上方に設けられた容量蓄積部
とを備えるとともに、上記容量蓄積部と上記スイッチン
グトランジスタの基板拡散層とを接続する容量蓄積部コ
ンタクトの少なくとも一部が上記ビット線を貫通して形
成されている構成としたものである。
め、請求項1の発明の講じた手段は、半導体記憶装置と
して、半導体基板の一部に設けられたスイッチングトラ
ンジスタと、上記スイッチングトランジスタの上方に設
けられたビット線と、上記ビット線の上方に設けられた
上層配線と、該上層配線の上方に設けられた容量蓄積部
とを備えるとともに、上記容量蓄積部と上記スイッチン
グトランジスタの基板拡散層とを接続する容量蓄積部コ
ンタクトの少なくとも一部が上記ビット線を貫通して形
成されている構成としたものである。
【0013】請求項2の発明の講じた手段は、上記請求
項1の発明において、上記容量蓄積部の容量絶縁膜を強
誘電体物質で構成したものである。
項1の発明において、上記容量蓄積部の容量絶縁膜を強
誘電体物質で構成したものである。
【0014】請求項3の発明の講じた手段は、上記請求
項1又は2の発明において、上記容量蓄積部と上記スイ
ッチングトランジスタの基板拡散層とを接続する容量蓄
積部コンタクトを上記上層配線を貫通して設ける構成と
したものである。
項1又は2の発明において、上記容量蓄積部と上記スイ
ッチングトランジスタの基板拡散層とを接続する容量蓄
積部コンタクトを上記上層配線を貫通して設ける構成と
したものである。
【0015】
【0016】請求項4の発明の講じた手段は、半導体記
憶装置として、半導体基板の一部に設けられたスイッチ
ングトランジスタと、上記スイッチングトランジスタの
上方に設けられたビット線と、上記ビット線の上方に設
けられた容量蓄積部とを備えるものとする。さらに、上
記容量蓄積部と上記スイッチングトランジスタの基板拡
散層とを接続する容量蓄積部コンタクトの少なくとも一
部が上記ビット線を貫通しており、上記引き出し電極の
上には容量絶縁膜とプレート電極とが順次形成されてお
り、上記容量蓄積部コンタクトは上記プレート電極と上
記容量絶縁膜とを貫通して形成されている構成としたも
のである。
憶装置として、半導体基板の一部に設けられたスイッチ
ングトランジスタと、上記スイッチングトランジスタの
上方に設けられたビット線と、上記ビット線の上方に設
けられた容量蓄積部とを備えるものとする。さらに、上
記容量蓄積部と上記スイッチングトランジスタの基板拡
散層とを接続する容量蓄積部コンタクトの少なくとも一
部が上記ビット線を貫通しており、上記引き出し電極の
上には容量絶縁膜とプレート電極とが順次形成されてお
り、上記容量蓄積部コンタクトは上記プレート電極と上
記容量絶縁膜とを貫通して形成されている構成としたも
のである。
【0017】請求項5の発明の講じた手段は、上記請求
項3又は4の発明において、少なくとも上記容量蓄積部
コンタクトが接続される上記基板拡散層の上に引き出し
電極を設け、上記容量蓄積部コンタクトを上記引出し電
極を介して上記基板拡散層に接続する構成としたもので
ある。
項3又は4の発明において、少なくとも上記容量蓄積部
コンタクトが接続される上記基板拡散層の上に引き出し
電極を設け、上記容量蓄積部コンタクトを上記引出し電
極を介して上記基板拡散層に接続する構成としたもので
ある。
【0018】
【0019】
【作用】以上の構成により、請求項1の発明では、半導
体基板のメモリセル領域の容量蓄積部が上層配線の上方
に位置しているので、半導体記憶装置の製造の際、メモ
リセル領域と周辺回路領域とで上層配線を形成する際の
下地の高さは等しくなり、フォトリソグラフィー工程で
上層配線をメモリセル領域と周辺回路領域に同時にパタ
ーンニングする際のフォーカス余裕度が向上するととも
に、容量蓄積部の面積を大きくすることが可能になる。
また、半導体記憶装置の集積度の増大が可能となる。
体基板のメモリセル領域の容量蓄積部が上層配線の上方
に位置しているので、半導体記憶装置の製造の際、メモ
リセル領域と周辺回路領域とで上層配線を形成する際の
下地の高さは等しくなり、フォトリソグラフィー工程で
上層配線をメモリセル領域と周辺回路領域に同時にパタ
ーンニングする際のフォーカス余裕度が向上するととも
に、容量蓄積部の面積を大きくすることが可能になる。
また、半導体記憶装置の集積度の増大が可能となる。
【0020】請求項2の発明では、上記請求項1の発明
において、容量蓄積部の容量絶縁膜がPZTのような強
誘電体膜で構成されているので、優れた電荷保持特性が
得られる一方、容量蓄積部の形成工程を上層配線の下地
を平坦化する高温熱処理工程の後に行うことが可能とな
るので、高温熱処理による強誘電体特性の劣化を招くこ
とはない。
において、容量蓄積部の容量絶縁膜がPZTのような強
誘電体膜で構成されているので、優れた電荷保持特性が
得られる一方、容量蓄積部の形成工程を上層配線の下地
を平坦化する高温熱処理工程の後に行うことが可能とな
るので、高温熱処理による強誘電体特性の劣化を招くこ
とはない。
【0021】請求項3の発明では、上記請求項1又は2
の発明において、容量蓄積部コンタクトが上層配線を貫
通して形成されているので、容量蓄積部コンタクトと上
層配線の平面的な配置の自由度が向上する。
の発明において、容量蓄積部コンタクトが上層配線を貫
通して形成されているので、容量蓄積部コンタクトと上
層配線の平面的な配置の自由度が向上する。
【0022】
【0023】請求項4の発明では、ビット線下置き型セ
ルの構造を採りながら、容量蓄積部コンタクトがビット
線を貫通して形成されているので、ドレインとソースを
ワード線に対して対称に配置することが可能となり、ビ
ット線上置き型セル構造と同様に単位セルあたりの基板
拡散層の面積が縮小されることになる。したがって、容
量蓄積部の面積を大きく確保しながら、半導体記憶装置
の集積度の増大が可能となる。しかも、その下方に設け
られた下層容量蓄積部により、記憶容量がさらに増大す
ることになる。
ルの構造を採りながら、容量蓄積部コンタクトがビット
線を貫通して形成されているので、ドレインとソースを
ワード線に対して対称に配置することが可能となり、ビ
ット線上置き型セル構造と同様に単位セルあたりの基板
拡散層の面積が縮小されることになる。したがって、容
量蓄積部の面積を大きく確保しながら、半導体記憶装置
の集積度の増大が可能となる。しかも、その下方に設け
られた下層容量蓄積部により、記憶容量がさらに増大す
ることになる。
【0024】請求項5の発明では、上記請求項3又は4
の発明において、容量蓄積部コンタクトを形成するため
の目標が拡大して、容量蓄積部と基板拡散層との接続が
より確実となる。
の発明において、容量蓄積部コンタクトを形成するため
の目標が拡大して、容量蓄積部と基板拡散層との接続が
より確実となる。
【0025】
【0026】
【実施例】以下、本発明の実施例の半導体記憶装置につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【0027】まず、第1実施例について説明する。図1
は、第1実施例における半導体記憶装置の構成を示す平
面図であり、図2は図1のA−A線断面図である。上述
の従来例を示す図中の構成要素と同符号のものは同一の
構成要素を示し、上記従来の半導体記憶装置と基本的な
構造は同じである。すなわち、P型半導体基板1の一部
に設けられたスイッチングトランジスタ9の構成は上記
従来のものと同様であり、その上方に1層目上層配線1
4および2層目上層配線16が、各層間絶縁膜13,1
5を介して形成されている。ただし、19はNSG(C
VD形成SiO2 )などの低温形成絶縁膜からなる側壁
保護膜であり、3層目層間絶縁膜15はTEOSより形
成されている。
は、第1実施例における半導体記憶装置の構成を示す平
面図であり、図2は図1のA−A線断面図である。上述
の従来例を示す図中の構成要素と同符号のものは同一の
構成要素を示し、上記従来の半導体記憶装置と基本的な
構造は同じである。すなわち、P型半導体基板1の一部
に設けられたスイッチングトランジスタ9の構成は上記
従来のものと同様であり、その上方に1層目上層配線1
4および2層目上層配線16が、各層間絶縁膜13,1
5を介して形成されている。ただし、19はNSG(C
VD形成SiO2 )などの低温形成絶縁膜からなる側壁
保護膜であり、3層目層間絶縁膜15はTEOSより形
成されている。
【0028】ここで、本発明の特徴として、容量蓄積電
極20はn+ ポリシリコン、Ta、Ptからなり、2層
目上層配線16の上方に形成されており、2層目上層配
線16上の容量蓄積電極20とスイッチングトランジス
タ9のソース4とは、容量蓄積部コンタクト18を介し
て接続されている。また、容量絶縁膜21は、強誘電体
物質であるPZTにより形成されている。
極20はn+ ポリシリコン、Ta、Ptからなり、2層
目上層配線16の上方に形成されており、2層目上層配
線16上の容量蓄積電極20とスイッチングトランジス
タ9のソース4とは、容量蓄積部コンタクト18を介し
て接続されている。また、容量絶縁膜21は、強誘電体
物質であるPZTにより形成されている。
【0029】次に、この第1実施例に係る半導体記憶装
置の製造方法について、図3を参照しながら説明する。
置の製造方法について、図3を参照しながら説明する。
【0030】まず、同図(a)に示すように、従来法に
より、P型半導体基板1上に、ドレイン3およびソース
4からなる基板拡散層2、基板拡散層2を電気的に分離
する素子分離領域5、ワード線6、ドレイン3とソース
4の間にゲート絶縁膜7及びゲート8を形成し、ドレイ
ン3,ソース4,ゲート8からなるスイッチングトラン
ジスタ9を形成する。
より、P型半導体基板1上に、ドレイン3およびソース
4からなる基板拡散層2、基板拡散層2を電気的に分離
する素子分離領域5、ワード線6、ドレイン3とソース
4の間にゲート絶縁膜7及びゲート8を形成し、ドレイ
ン3,ソース4,ゲート8からなるスイッチングトラン
ジスタ9を形成する。
【0031】次に、同図(b)に示すように1層目層間
絶縁膜10として常圧CVDでBPSGを約400nm
堆積する。次にフォト及びウエットエッチングでドレイ
ン3上にビット線コンタクト11を形成した後、約90
0度、約60分の熱処理を行ない、1層目間絶縁膜10
を平坦化する。次に、減圧CVDにてポリシリコンを約
90nm堆積し、砒素をエネルギー約80KeVで1c
m2 あたり約1×1015個注入し、スパッタ法でWSi
2.7 を約200nm堆積した後、フォトにてレジストパ
ターンを形成し、RIE(反応性イオンエッチング)に
てWSi2.7 およびポリシリコンをエッチングして、ド
レイン3の上にビット線12を形成する。次に、常圧C
VDでNSGを約250nm、BPSGを約450nm
堆積して2層目層間絶縁膜13を形成し、約900度、
約30分の熱処理にて2層目層間絶縁膜13を平坦化す
る。
絶縁膜10として常圧CVDでBPSGを約400nm
堆積する。次にフォト及びウエットエッチングでドレイ
ン3上にビット線コンタクト11を形成した後、約90
0度、約60分の熱処理を行ない、1層目間絶縁膜10
を平坦化する。次に、減圧CVDにてポリシリコンを約
90nm堆積し、砒素をエネルギー約80KeVで1c
m2 あたり約1×1015個注入し、スパッタ法でWSi
2.7 を約200nm堆積した後、フォトにてレジストパ
ターンを形成し、RIE(反応性イオンエッチング)に
てWSi2.7 およびポリシリコンをエッチングして、ド
レイン3の上にビット線12を形成する。次に、常圧C
VDでNSGを約250nm、BPSGを約450nm
堆積して2層目層間絶縁膜13を形成し、約900度、
約30分の熱処理にて2層目層間絶縁膜13を平坦化す
る。
【0032】次に、同図(c)に示すように、スパッタ
法にてTiを約25nm、TiNを約100nm、Al
SiCuを約700nm、TiNを約35nm堆積した
後、フォトにてレジストパターンを形成し、RIEにて
Ti,TiN,AlSiCuの多層膜をエッチングして
1層目上層配線14を形成する。次に減圧CVDでTE
OSを約500nm堆積し、Arスパッタ法にてTEO
Sを約100nmエッチバックし、さらにTEOSを約
1600nm堆積して、3層目層間絶縁膜15を形成す
る。次にレジストを約800nm堆積し、フォトにて1
層目上層配線14の反転パターンを形成し、さらにレジ
ストを約1500nm堆積する。次にTEOSを約80
0nm残してレジストとTEOSをエッチバックし、3
層目層間絶縁膜15を平坦化する。次にスパッタ法にて
Tiを約25nm、AlSiCuを約800nm、Ti
Nを約35nm堆積した後、フォトにてレジストパター
ンを形成し、RIEにてTi,TiN,AlSiCuの
多層膜をエッチングして2層目上層配線16を形成す
る。次に減圧CVDでTEOSを約500nm堆積し、
Arスパッタ法にてTEOSを約100nmエッチバッ
クし、さらにTEOSを約1600nm堆積して、4層
目層間絶縁膜17を形成する。次にレジストを約800
nm堆積し、フォトにて2層目上層配線16の反転パタ
ーンを形成し、さらにレジストを約1500nm堆積す
る。次にTEOSを約800nm残してレジストとTE
OSをエッチバックし、4層目層間絶縁膜17を平坦化
する。
法にてTiを約25nm、TiNを約100nm、Al
SiCuを約700nm、TiNを約35nm堆積した
後、フォトにてレジストパターンを形成し、RIEにて
Ti,TiN,AlSiCuの多層膜をエッチングして
1層目上層配線14を形成する。次に減圧CVDでTE
OSを約500nm堆積し、Arスパッタ法にてTEO
Sを約100nmエッチバックし、さらにTEOSを約
1600nm堆積して、3層目層間絶縁膜15を形成す
る。次にレジストを約800nm堆積し、フォトにて1
層目上層配線14の反転パターンを形成し、さらにレジ
ストを約1500nm堆積する。次にTEOSを約80
0nm残してレジストとTEOSをエッチバックし、3
層目層間絶縁膜15を平坦化する。次にスパッタ法にて
Tiを約25nm、AlSiCuを約800nm、Ti
Nを約35nm堆積した後、フォトにてレジストパター
ンを形成し、RIEにてTi,TiN,AlSiCuの
多層膜をエッチングして2層目上層配線16を形成す
る。次に減圧CVDでTEOSを約500nm堆積し、
Arスパッタ法にてTEOSを約100nmエッチバッ
クし、さらにTEOSを約1600nm堆積して、4層
目層間絶縁膜17を形成する。次にレジストを約800
nm堆積し、フォトにて2層目上層配線16の反転パタ
ーンを形成し、さらにレジストを約1500nm堆積す
る。次にTEOSを約800nm残してレジストとTE
OSをエッチバックし、4層目層間絶縁膜17を平坦化
する。
【0033】次に、同図(d)に示すように、ソース4
の上方位置にレジストパターンを形成し、最初にCHF
3 ,O2 ,N2 のガスにて、4層目層間絶縁膜17であ
るTEOSをエッチングする。次にガスをSiCl4 ,
Cl2 ,CHCl3 ,N2 に変更して、2層目上層配線
16であるTi,TiN,AlSiCuをエッチングす
る。最後にガスをCHF3 ,O2 に変更して3層目層間
絶縁膜15であるTEOS、2層目層間絶縁膜13であ
るBPSGとNSG、1層目層間絶縁膜10であるBP
SGをエッチングして容量蓄積部コンタクト18を形成
する。次に減圧CVDにてNSGを約100nm堆積し
た後、CHF3 ,O2 のガスでRIEによりこのNSG
をエッチバックして、容量蓄積部コンタクト18の側壁
に側壁保護膜19を形成する。
の上方位置にレジストパターンを形成し、最初にCHF
3 ,O2 ,N2 のガスにて、4層目層間絶縁膜17であ
るTEOSをエッチングする。次にガスをSiCl4 ,
Cl2 ,CHCl3 ,N2 に変更して、2層目上層配線
16であるTi,TiN,AlSiCuをエッチングす
る。最後にガスをCHF3 ,O2 に変更して3層目層間
絶縁膜15であるTEOS、2層目層間絶縁膜13であ
るBPSGとNSG、1層目層間絶縁膜10であるBP
SGをエッチングして容量蓄積部コンタクト18を形成
する。次に減圧CVDにてNSGを約100nm堆積し
た後、CHF3 ,O2 のガスでRIEによりこのNSG
をエッチバックして、容量蓄積部コンタクト18の側壁
に側壁保護膜19を形成する。
【0034】次に、同図(e)に示すように、減圧CV
Dによりリンドープポリシリコンを約300nm堆積
し、RIEでこのリンドープポリシリコンをエッチバッ
クして、容量蓄積部コンタクト18内部にリンドープポ
リシリコンを埋め込む。次にスパッタ法にてTaを50
nm、Ptを50nm堆積した後、フォトにてレジスト
パターンを形成し、RIEにてPt,Taをエッチング
して容量蓄積電極20を形成する。次にスパッタ法にて
PZTを約100nm堆積し、容量絶縁膜21を形成す
る。最後にスパッタ法にてTiNを約100nm堆積し
てプレート電極22を形成する。
Dによりリンドープポリシリコンを約300nm堆積
し、RIEでこのリンドープポリシリコンをエッチバッ
クして、容量蓄積部コンタクト18内部にリンドープポ
リシリコンを埋め込む。次にスパッタ法にてTaを50
nm、Ptを50nm堆積した後、フォトにてレジスト
パターンを形成し、RIEにてPt,Taをエッチング
して容量蓄積電極20を形成する。次にスパッタ法にて
PZTを約100nm堆積し、容量絶縁膜21を形成す
る。最後にスパッタ法にてTiNを約100nm堆積し
てプレート電極22を形成する。
【0035】以上のように、上記第1実施例によれば、
P型半導体基板1の一部にスイッチングトランジスタ9
と、スイッチングトランジスタ9の上方に1層目上層配
線14および2層目上層配線16を形成し、この2層目
上層配線16の上方に容量蓄積電極20とを形成してい
る。すなわち、メモリセル領域の容量蓄積部23が1層
目上層配線14と2層目上層配線16の上方に位置する
ことで、メモリセル領域と周辺回路領域とで1層目上層
配線14及び2層目上層配線16を形成する際の下地の
高さは等しくなり、フォトリソグラフィー工程で1層目
上層配線14及び2層目上層配線16をメモリセル領域
と周辺回路領域に同時にパターンニングする際に、フォ
ーカス余裕度が向上する。
P型半導体基板1の一部にスイッチングトランジスタ9
と、スイッチングトランジスタ9の上方に1層目上層配
線14および2層目上層配線16を形成し、この2層目
上層配線16の上方に容量蓄積電極20とを形成してい
る。すなわち、メモリセル領域の容量蓄積部23が1層
目上層配線14と2層目上層配線16の上方に位置する
ことで、メモリセル領域と周辺回路領域とで1層目上層
配線14及び2層目上層配線16を形成する際の下地の
高さは等しくなり、フォトリソグラフィー工程で1層目
上層配線14及び2層目上層配線16をメモリセル領域
と周辺回路領域に同時にパターンニングする際に、フォ
ーカス余裕度が向上する。
【0036】また、容量蓄積電極20が上層配線14,
16の上方に位置するため、上述のビット線下置き型セ
ル構造と同様に、容量蓄積電極20の面積を大きくする
ことができる。
16の上方に位置するため、上述のビット線下置き型セ
ル構造と同様に、容量蓄積電極20の面積を大きくする
ことができる。
【0037】なお、2層目上層配線16の上方の容量蓄
積部コンタクト18は、上記第1実施例のごとく上層配
線14,16を貫通して形成する必要はなく、配置を工
夫すれば上層配線14,16と干渉することなく形成す
ることも可能であるが、特に、容量蓄積部コンタクト1
8を2層目上層配線16を貫通して形成することによ
り、容量蓄積部コンタクト18と2層目上層配線16の
平面的な配置の自由度が向上する。
積部コンタクト18は、上記第1実施例のごとく上層配
線14,16を貫通して形成する必要はなく、配置を工
夫すれば上層配線14,16と干渉することなく形成す
ることも可能であるが、特に、容量蓄積部コンタクト1
8を2層目上層配線16を貫通して形成することによ
り、容量蓄積部コンタクト18と2層目上層配線16の
平面的な配置の自由度が向上する。
【0038】さらに、容量蓄積部23の形成工程は1層
目上層配線14の下地を平坦化する高温熱処理工程の後
になるため、容量蓄積部23の容量絶縁膜21を構成す
る材料として、高温熱処理で誘電特性が劣化するTaO
x のような高誘電体膜やPZTのような強誘電体膜を使
用することが可能となる。
目上層配線14の下地を平坦化する高温熱処理工程の後
になるため、容量蓄積部23の容量絶縁膜21を構成す
る材料として、高温熱処理で誘電特性が劣化するTaO
x のような高誘電体膜やPZTのような強誘電体膜を使
用することが可能となる。
【0039】なお、上記第1実施例において、1層目上
層配線14と2層目上層配線16はTi,TiN,Al
SiCuの多層膜としたが、1層目上層配線14と2層
目上層配線はTi,TiN,Wの多層膜、またはTi,
TiN,WSi2.7 の多層膜としてもよい。また容量蓄
積電極20はリンドープポリシリコン,Ta,Ptの多
層膜、容量絶縁膜21はPZT、プレート電極22はT
iNとしたが、容量蓄積電極20はリンドープポリシリ
コン、容量絶縁膜21はSiO2 とTaOx の多層膜、
プレート電極22はWとするか、または容量蓄積電極2
0はリンドープポリシリコン、容量絶縁膜21はSiO
2 とSi3 N4 の多層膜、プレート電極22はリンドー
プポリシリコンとしてもよい。
層配線14と2層目上層配線16はTi,TiN,Al
SiCuの多層膜としたが、1層目上層配線14と2層
目上層配線はTi,TiN,Wの多層膜、またはTi,
TiN,WSi2.7 の多層膜としてもよい。また容量蓄
積電極20はリンドープポリシリコン,Ta,Ptの多
層膜、容量絶縁膜21はPZT、プレート電極22はT
iNとしたが、容量蓄積電極20はリンドープポリシリ
コン、容量絶縁膜21はSiO2 とTaOx の多層膜、
プレート電極22はWとするか、または容量蓄積電極2
0はリンドープポリシリコン、容量絶縁膜21はSiO
2 とSi3 N4 の多層膜、プレート電極22はリンドー
プポリシリコンとしてもよい。
【0040】なお、上記第1実施例において、容量蓄積
部コンタクト18をビット線12を貫通した構造とする
ことができる。図4は、上記第1実施例の変形例を示す
ものである。この変形例においても、容量蓄積部コンタ
クト18内部においてソース4および容量蓄積電極20
と、上層配線14,16及びビット線12とは側壁保護
膜19で電気的に分離されるため、後述の第2実施例と
同様に、容量蓄積部コンタクト18をビット線12に重
ねて形成し、ドレイン3とソース4をワード線6に対し
て対称に配置することができる。
部コンタクト18をビット線12を貫通した構造とする
ことができる。図4は、上記第1実施例の変形例を示す
ものである。この変形例においても、容量蓄積部コンタ
クト18内部においてソース4および容量蓄積電極20
と、上層配線14,16及びビット線12とは側壁保護
膜19で電気的に分離されるため、後述の第2実施例と
同様に、容量蓄積部コンタクト18をビット線12に重
ねて形成し、ドレイン3とソース4をワード線6に対し
て対称に配置することができる。
【0041】特に、この変形例では、上記第1実施例と
比較して、ビット線上置き型セル構造と同様に単位セル
あたりの基板拡散層の面積を縮小することができ、記憶
素子のより一層の高密度化を図り得る利点がある。
比較して、ビット線上置き型セル構造と同様に単位セル
あたりの基板拡散層の面積を縮小することができ、記憶
素子のより一層の高密度化を図り得る利点がある。
【0042】次に、第2実施例について説明する。
【0043】図5は、第2実施例における半導体記憶装
置の構成を示す平面図、図6は図5のB−B線断面図で
ある。上記図1及び図2中の構成要素と同符号のものは
同一の構成要素を示す。
置の構成を示す平面図、図6は図5のB−B線断面図で
ある。上記図1及び図2中の構成要素と同符号のものは
同一の構成要素を示す。
【0044】本第2実施例では、スイッチングトランジ
スタ9の上方にビット線12が設けられ、該ビット線1
2の上方に容量蓄積電極20が設けられているととも
に、容量蓄積電極20とスイッチングトランジスタ9の
ソース4とを接続する容量蓄積部コンタクト18がビッ
ト線12を貫通して形成されている。さらに、容量蓄積
部コンタクト18の側壁部には、HTO(高温形成シリ
コン酸化膜)とHTO堆積時にタングステンシリサイド
の異常酸化を防止するためのNSGからなる絶縁膜であ
る側壁保護膜14が形成されている。
スタ9の上方にビット線12が設けられ、該ビット線1
2の上方に容量蓄積電極20が設けられているととも
に、容量蓄積電極20とスイッチングトランジスタ9の
ソース4とを接続する容量蓄積部コンタクト18がビッ
ト線12を貫通して形成されている。さらに、容量蓄積
部コンタクト18の側壁部には、HTO(高温形成シリ
コン酸化膜)とHTO堆積時にタングステンシリサイド
の異常酸化を防止するためのNSGからなる絶縁膜であ
る側壁保護膜14が形成されている。
【0045】なお、図示しないが、上記第1実施例で示
した各上層配線14,16は、プレート電極22の上方
に層間絶縁膜を介して形成されている。
した各上層配線14,16は、プレート電極22の上方
に層間絶縁膜を介して形成されている。
【0046】ここで、第2実施例に係る半導体記憶装置
の製造方法について、図7を参照しながら説明する。
の製造方法について、図7を参照しながら説明する。
【0047】まず、同図(a)に示すように、従来法に
より、P型半導体基板1上にドレイン3およびソース4
からなる基板拡散層2、基板拡散層2を電気的に分離す
る素子分離領域5を形成し、ドレイン3とソース4の間
を通りドレイン3とソース4方向から垂直にワード線6
およびゲート7を形成して、ドレイン3、ソース4、ゲ
ート8からなるスイッチングトランジスタ9を形成す
る。
より、P型半導体基板1上にドレイン3およびソース4
からなる基板拡散層2、基板拡散層2を電気的に分離す
る素子分離領域5を形成し、ドレイン3とソース4の間
を通りドレイン3とソース4方向から垂直にワード線6
およびゲート7を形成して、ドレイン3、ソース4、ゲ
ート8からなるスイッチングトランジスタ9を形成す
る。
【0048】次に、同図(b)に示すように1層目層間
絶縁膜10として常圧CVDでBPSGを約400nm
堆積して後、フォトおよびウエットエッチングによって
ドレイン3上にビット線コンタクト11を形成する。そ
して、約900度、約60分の熱処理にて1層目層間絶
縁膜10を平坦化して後、減圧CVDにてポリシリコン
を約90nm堆積し、砒素をエネルギー約80KeVで
1cm2 あたり約1×1015個注入し、スパッタ法でタ
ングステンシリサイドを約200nm堆積した後、フォ
トにてレジストパターンを形成し、RIEにてタングス
テンシリサイドおよびポリシリコンをエッチングしてド
レイン3およびソース4の上にドレイン3からソース4
方向に平行にビット線12を形成する。
絶縁膜10として常圧CVDでBPSGを約400nm
堆積して後、フォトおよびウエットエッチングによって
ドレイン3上にビット線コンタクト11を形成する。そ
して、約900度、約60分の熱処理にて1層目層間絶
縁膜10を平坦化して後、減圧CVDにてポリシリコン
を約90nm堆積し、砒素をエネルギー約80KeVで
1cm2 あたり約1×1015個注入し、スパッタ法でタ
ングステンシリサイドを約200nm堆積した後、フォ
トにてレジストパターンを形成し、RIEにてタングス
テンシリサイドおよびポリシリコンをエッチングしてド
レイン3およびソース4の上にドレイン3からソース4
方向に平行にビット線12を形成する。
【0049】次に、同図(c)に示すように、常圧CV
DでNSGを約250nm、BPSGを約450nm堆
積して2層目層間絶縁膜13を形成し、約900度、約
30分の熱処理にて2層目層間絶縁膜13を平坦化す
る。そしてソース4の上にレジストパターンを形成し、
レジストパターンをマスクとして2層目層間絶縁膜13
であるBPSGをCHF3 のガスでエッチングしてビッ
ト線12であるタングステンシリサイドを露出させて
後、エッチングガスをHBr 、HCl、SF6 に変更し
てタングステンシリサイドおよびポリシリコンをエッチ
ングし、最後に1層目層間絶縁膜10であるBPSGを
CHF3 のガスでエッチングして容量蓄積部コンタクト
18を形成する。
DでNSGを約250nm、BPSGを約450nm堆
積して2層目層間絶縁膜13を形成し、約900度、約
30分の熱処理にて2層目層間絶縁膜13を平坦化す
る。そしてソース4の上にレジストパターンを形成し、
レジストパターンをマスクとして2層目層間絶縁膜13
であるBPSGをCHF3 のガスでエッチングしてビッ
ト線12であるタングステンシリサイドを露出させて
後、エッチングガスをHBr 、HCl、SF6 に変更し
てタングステンシリサイドおよびポリシリコンをエッチ
ングし、最後に1層目層間絶縁膜10であるBPSGを
CHF3 のガスでエッチングして容量蓄積部コンタクト
18を形成する。
【0050】次に、同図(d)に示すように、常圧CV
DにてNSGを約100nm、HTOを約150nm堆
積した後、CHF3 のガスでRIEによりHTOとNS
Gをエッチバックして容量蓄積部コンタクト18の側壁
部に側壁保護膜19を形成する。
DにてNSGを約100nm、HTOを約150nm堆
積した後、CHF3 のガスでRIEによりHTOとNS
Gをエッチバックして容量蓄積部コンタクト18の側壁
部に側壁保護膜19を形成する。
【0051】次に、同図(e)に示すように、減圧CV
Dによりリンドープポリシリコンを約500nm堆積さ
せ、フォトにてレジストパターンを形成し、レジストパ
ターンをマスクにしてRIEでリンドープポリシリコン
をエッチングして容量蓄積電極20を形成する。次に減
圧CVDにて窒化膜を約8.5nm堆積し、約850
度、約20分の熱酸化にて容量絶縁膜21を形成する。
最後に、減圧CVDにてリンドープポリシリコンを約2
50nm堆積してプレート電極22を形成する。以上の
ように、この第2実施例によれば、P型半導体基板1の
一部に設けられたスイッチングトランジスタ9と、スイ
ッチングトランジスタ9の上方に設けられたビット線1
2と、ビット線12の上方に設けられた容量蓄積電極2
0とを備えた半導体記憶装置において、容量蓄積電極2
0とスイッチングトランジスタ9のソース4との容量蓄
積部コンタクト18をビット線12を貫通して形成し、
さらに容量蓄積部コンタクト18の側壁部に、絶縁膜の
HTOとHTO堆積時にタングステンシリサイドの異常
酸化を防止するためのNSGからなる側壁保護膜19が
形成されることにより、容量蓄積部コンタクト18内部
においてソース4および容量蓄積電極20とビット線1
2とは側壁保護膜19で電気的に分離されるため、容量
蓄積部コンタクト18をビット線12に重ねて形成し、
ドレイン3とソース4をワード線6に対して対称に配置
することができる。
Dによりリンドープポリシリコンを約500nm堆積さ
せ、フォトにてレジストパターンを形成し、レジストパ
ターンをマスクにしてRIEでリンドープポリシリコン
をエッチングして容量蓄積電極20を形成する。次に減
圧CVDにて窒化膜を約8.5nm堆積し、約850
度、約20分の熱酸化にて容量絶縁膜21を形成する。
最後に、減圧CVDにてリンドープポリシリコンを約2
50nm堆積してプレート電極22を形成する。以上の
ように、この第2実施例によれば、P型半導体基板1の
一部に設けられたスイッチングトランジスタ9と、スイ
ッチングトランジスタ9の上方に設けられたビット線1
2と、ビット線12の上方に設けられた容量蓄積電極2
0とを備えた半導体記憶装置において、容量蓄積電極2
0とスイッチングトランジスタ9のソース4との容量蓄
積部コンタクト18をビット線12を貫通して形成し、
さらに容量蓄積部コンタクト18の側壁部に、絶縁膜の
HTOとHTO堆積時にタングステンシリサイドの異常
酸化を防止するためのNSGからなる側壁保護膜19が
形成されることにより、容量蓄積部コンタクト18内部
においてソース4および容量蓄積電極20とビット線1
2とは側壁保護膜19で電気的に分離されるため、容量
蓄積部コンタクト18をビット線12に重ねて形成し、
ドレイン3とソース4をワード線6に対して対称に配置
することができる。
【0052】このため、ビット線上置き型セル構造と同
様に単位セルあたりの基板拡散層の面積の縮小が図れ、
記憶素子のより一層の高密度化を図ることができる。ま
た、容量蓄積電極20がビット線12の上方に位置する
ため、容量蓄積電極20の面積を大きくすることができ
る。具体的に、基板拡散層および単位セルの面積は、従
来例のビット線下置き型セルではそれぞれ1.8637
5μm2 および4.48μm2 であったが、上記第2実
施例では従来例のビット線上置き型セルと同じ1.66
μm2 および4.27μm2 となる。また、容量蓄積電
極20の面積は、従来例のビット線上置き型セルでは
1.89μm2 であったが、上記第2実施例ではビット
線下置き型セルと同じ2.43μm2 となり、ビット線
上置き型セルおよびビット線下置き型セルのそれぞれの
長所を発揮することができる。
様に単位セルあたりの基板拡散層の面積の縮小が図れ、
記憶素子のより一層の高密度化を図ることができる。ま
た、容量蓄積電極20がビット線12の上方に位置する
ため、容量蓄積電極20の面積を大きくすることができ
る。具体的に、基板拡散層および単位セルの面積は、従
来例のビット線下置き型セルではそれぞれ1.8637
5μm2 および4.48μm2 であったが、上記第2実
施例では従来例のビット線上置き型セルと同じ1.66
μm2 および4.27μm2 となる。また、容量蓄積電
極20の面積は、従来例のビット線上置き型セルでは
1.89μm2 であったが、上記第2実施例ではビット
線下置き型セルと同じ2.43μm2 となり、ビット線
上置き型セルおよびビット線下置き型セルのそれぞれの
長所を発揮することができる。
【0053】次に、第3実施例について説明する。図8
は第3実施例における半導体記憶装置の構成を示す平面
図であり、図9は図8のC−C断面図、図10は図8の
D−D断面図である。上記第1,第2実施例の各図中の
構成要素と同符号のものは同一の構成要素を示す。
は第3実施例における半導体記憶装置の構成を示す平面
図であり、図9は図8のC−C断面図、図10は図8の
D−D断面図である。上記第1,第2実施例の各図中の
構成要素と同符号のものは同一の構成要素を示す。
【0054】すなわち、上記第2実施例と基本的には略
同様の構造であるが、本第3実施例では、容量蓄積部コ
ンタクト18がビット線12と交差する部位において、
容量蓄積部コンタクト18の一部のみをビット線12を
貫通して設け、残部はビット線12の外側を通過するよ
うになされている。
同様の構造であるが、本第3実施例では、容量蓄積部コ
ンタクト18がビット線12と交差する部位において、
容量蓄積部コンタクト18の一部のみをビット線12を
貫通して設け、残部はビット線12の外側を通過するよ
うになされている。
【0055】ここで、第3実施例に係る半導体記憶装置
の製造方法について、図11を参照しながら説明する。
の製造方法について、図11を参照しながら説明する。
【0056】まず、同図(a),(b)に示すように、
上記第2実施例(図7)と同様にして、ドレイン3およ
びソース4からなる基板拡散層2、基板拡散層2を電気
的に分離する素子分離領域5、ワード線6、ゲート絶縁
膜7、ゲート8を形成し、ドレイン3、ソース4、ゲー
ト8からなるスイッチングトランジスタ9を形成した
後、1層目層間絶縁膜10、ビット線コンタクト11、
ビット線12及び2層目層間絶縁膜13を形成する。
上記第2実施例(図7)と同様にして、ドレイン3およ
びソース4からなる基板拡散層2、基板拡散層2を電気
的に分離する素子分離領域5、ワード線6、ゲート絶縁
膜7、ゲート8を形成し、ドレイン3、ソース4、ゲー
ト8からなるスイッチングトランジスタ9を形成した
後、1層目層間絶縁膜10、ビット線コンタクト11、
ビット線12及び2層目層間絶縁膜13を形成する。
【0057】次に、同図(c)に示すように、ソース4
の上方位置で、かつその中心位置がビット線12の平面
上の中心線上からオフセットして一部がビット線12の
上方位置から外れるようにレジストパターンを形成し、
最初にCHF3 ,O2 ,N2のガスにて、2層目層間絶
縁膜13であるBPSGとNSGをエッチングして、ビ
ット線12であるWSi2.7 を露出させ、次にエッチン
グガスをHBr ,HCl,SF6 に変更しWSi2.7 お
よびポリシリコンをエッチングし、最後に1層目層間絶
縁膜10であるBPSGをCHF3 ,O2 のガスでエッ
チングし、容量蓄積部コンタクト18を形成する。
の上方位置で、かつその中心位置がビット線12の平面
上の中心線上からオフセットして一部がビット線12の
上方位置から外れるようにレジストパターンを形成し、
最初にCHF3 ,O2 ,N2のガスにて、2層目層間絶
縁膜13であるBPSGとNSGをエッチングして、ビ
ット線12であるWSi2.7 を露出させ、次にエッチン
グガスをHBr ,HCl,SF6 に変更しWSi2.7 お
よびポリシリコンをエッチングし、最後に1層目層間絶
縁膜10であるBPSGをCHF3 ,O2 のガスでエッ
チングし、容量蓄積部コンタクト18を形成する。
【0058】次に、同図(d),(e)に示すように、
上記第2実施例(図7)と同様にして、側壁保護膜1
9、容量蓄積電極20、容量絶縁膜21及びプレート電
極22を形成する。
上記第2実施例(図7)と同様にして、側壁保護膜1
9、容量蓄積電極20、容量絶縁膜21及びプレート電
極22を形成する。
【0059】上記第3実施例では、容量蓄積部コンタク
ト18の一部をビット線12を貫通して設け、残りの部
分をビット線12を貫通せずに設けることにより、ビッ
ト線12が非常に薄い側壁保護膜19を介して容量蓄積
部コンタクト18と隣接する面積が減少する為(図10
参照)、上記第2実施例に比べ、容量蓄積電極20に対
するビット線容量つまり寄生容量を減少させることがで
きる。
ト18の一部をビット線12を貫通して設け、残りの部
分をビット線12を貫通せずに設けることにより、ビッ
ト線12が非常に薄い側壁保護膜19を介して容量蓄積
部コンタクト18と隣接する面積が減少する為(図10
参照)、上記第2実施例に比べ、容量蓄積電極20に対
するビット線容量つまり寄生容量を減少させることがで
きる。
【0060】なお、図は省略するが、上記第3実施例と
同様に、上記第1実施例における上層配線14,16上
に容量蓄積電極20を設けたものについても、容量蓄積
部コンタクト18を上層配線14,16を貫通させ、か
つ容量蓄積部コンタクト18がビット線12と交差する
部位において、容量蓄積部コンタクト18の一部のみが
ビット線12を貫通し、残部がビット線の外側を通過す
る構造とすることができる。その場合、上記第3実施例
と同様に、容量蓄積電極20に対するビット線容量を減
少させることができる利点がある。
同様に、上記第1実施例における上層配線14,16上
に容量蓄積電極20を設けたものについても、容量蓄積
部コンタクト18を上層配線14,16を貫通させ、か
つ容量蓄積部コンタクト18がビット線12と交差する
部位において、容量蓄積部コンタクト18の一部のみが
ビット線12を貫通し、残部がビット線の外側を通過す
る構造とすることができる。その場合、上記第3実施例
と同様に、容量蓄積電極20に対するビット線容量を減
少させることができる利点がある。
【0061】次に、第4実施例について説明する。図1
2は本発明の第4実施例における半導体記憶装置の構成
を示す平面図であり、図13は図12のE−E線断面
図、図14は図12のF−F線断面図である。上記第1
〜第3実施例における各図中の構成要素と同符号のもの
は同一の構成要素を示す。これらの各図において、上記
各図で示されなかった25はHTOからなるエッチング
ストッパー、26はソース4上に形成されたn+ ポリシ
リコンからなる引き出し電極である。
2は本発明の第4実施例における半導体記憶装置の構成
を示す平面図であり、図13は図12のE−E線断面
図、図14は図12のF−F線断面図である。上記第1
〜第3実施例における各図中の構成要素と同符号のもの
は同一の構成要素を示す。これらの各図において、上記
各図で示されなかった25はHTOからなるエッチング
ストッパー、26はソース4上に形成されたn+ ポリシ
リコンからなる引き出し電極である。
【0062】すなわち、本第4実施例では、容量蓄積部
コンタクト18が設けられる基板拡散層2の上にエッチ
ングストッパー25を介して引き出し電極26が形成さ
れ、容量蓄積部コンタクト18はこの引き出し電極26
を介して基板拡散層2に接続されている。
コンタクト18が設けられる基板拡散層2の上にエッチ
ングストッパー25を介して引き出し電極26が形成さ
れ、容量蓄積部コンタクト18はこの引き出し電極26
を介して基板拡散層2に接続されている。
【0063】ここで、第4実施例に係る半導体記憶装置
の製造方法について図15を参照しながら説明する。
の製造方法について図15を参照しながら説明する。
【0064】まず、同図(a)に示すように、上記各実
施例と同様にして、P型半導体基板1上に、ドレイン3
およびソース4からなる基板拡散層2、基板拡散層2を
電気的に分離する素子分離領域5、ワード線6、ゲート
絶縁膜7、ゲート8を形成し、ドレイン3、ソース4、
ゲート8からなるスイッチングトランジスタ9を形成す
る。
施例と同様にして、P型半導体基板1上に、ドレイン3
およびソース4からなる基板拡散層2、基板拡散層2を
電気的に分離する素子分離領域5、ワード線6、ゲート
絶縁膜7、ゲート8を形成し、ドレイン3、ソース4、
ゲート8からなるスイッチングトランジスタ9を形成す
る。
【0065】次に、同図(b)に示すように、減圧CV
DにてHTOを約100nm堆積してエッチングストッ
パー25を形成する。次にフォトにてソース4上にレジ
ストパターンを形成し、CHF3 ,O2 のガスにてソー
ス4上のHTOをエッチングする。次に減圧CVDによ
りリンドープポリシリコンを約150nm堆積し、フォ
トにてレジストパターンを形成し、レジストパターンを
マスクとしてHCl,HBr,O2 のガスにてリンドー
プポリシリコンをエッチングして引き出し電極26を形
成する。
DにてHTOを約100nm堆積してエッチングストッ
パー25を形成する。次にフォトにてソース4上にレジ
ストパターンを形成し、CHF3 ,O2 のガスにてソー
ス4上のHTOをエッチングする。次に減圧CVDによ
りリンドープポリシリコンを約150nm堆積し、フォ
トにてレジストパターンを形成し、レジストパターンを
マスクとしてHCl,HBr,O2 のガスにてリンドー
プポリシリコンをエッチングして引き出し電極26を形
成する。
【0066】次に、同図(c)に示すように、上記第3
実施例と同様にして、1層目層間絶縁膜10、ビット線
コンタクト11、ビット線12及び2層目層間絶縁膜1
3を形成する。
実施例と同様にして、1層目層間絶縁膜10、ビット線
コンタクト11、ビット線12及び2層目層間絶縁膜1
3を形成する。
【0067】次に、同図(d)に示すように、引き出し
電極26上で、かつその中心位置がビット線12の平面
上の中心線上からオフセットして一部がビット線12の
上方位置から外れるようにレジストパターンを形成し、
最初にCHF2 ,O2 ,N2のガスにて、2層目層間絶
縁膜13であるBPSGとNSGをエッチングして、ビ
ット線12であるWSi2.7 を露出させ、次にエッチン
グガスをHBr ,HCl,SF6 に変更しWSi2.7 お
よびポリシリコンをエッチングし、最後に1層目層間絶
縁膜10であるBPSGをCHF3 ,O2 のガスでエッ
チングし、容量蓄積部コンタクト18を形成する。
電極26上で、かつその中心位置がビット線12の平面
上の中心線上からオフセットして一部がビット線12の
上方位置から外れるようにレジストパターンを形成し、
最初にCHF2 ,O2 ,N2のガスにて、2層目層間絶
縁膜13であるBPSGとNSGをエッチングして、ビ
ット線12であるWSi2.7 を露出させ、次にエッチン
グガスをHBr ,HCl,SF6 に変更しWSi2.7 お
よびポリシリコンをエッチングし、最後に1層目層間絶
縁膜10であるBPSGをCHF3 ,O2 のガスでエッ
チングし、容量蓄積部コンタクト18を形成する。
【0068】次に、同図(e),(f)に示すように、
上記第3実施例と同様にして、側壁保護膜19、容量蓄
積電極20、容量絶縁膜21及びプレート電極22を形
成する。
上記第3実施例と同様にして、側壁保護膜19、容量蓄
積電極20、容量絶縁膜21及びプレート電極22を形
成する。
【0069】上記第4実施例では、少なくとも容量蓄積
部コンタクト18が接続される基板拡散層2の上に引き
出し電極26を設けることにより、容量蓄積部コンタク
ト18は基板拡散層2よりも面積が大きい引き出し電極
26上に形成すればよくなる為、容量蓄積部コンタクト
18の平面上の中心をビット線12の平面上の中心線上
から大きくずらし(図14参照)、ビット線12が容量
蓄積部コンタクト18に隣接する面積を減少させ、容量
蓄積電極20との間のビット線容量を減少させることが
できるとともに、容量蓄積部コンタクト18を形成する
ための目標が拡大して、容量蓄積部23と基板拡散層2
との接続がより確実となり、製造の容易化を図ることが
できる。
部コンタクト18が接続される基板拡散層2の上に引き
出し電極26を設けることにより、容量蓄積部コンタク
ト18は基板拡散層2よりも面積が大きい引き出し電極
26上に形成すればよくなる為、容量蓄積部コンタクト
18の平面上の中心をビット線12の平面上の中心線上
から大きくずらし(図14参照)、ビット線12が容量
蓄積部コンタクト18に隣接する面積を減少させ、容量
蓄積電極20との間のビット線容量を減少させることが
できるとともに、容量蓄積部コンタクト18を形成する
ための目標が拡大して、容量蓄積部23と基板拡散層2
との接続がより確実となり、製造の容易化を図ることが
できる。
【0070】なお、上記第1実施例のごとく、上層配線
14,16の上に容量蓄積電極20を設けたものについ
ても、基板拡散層2の上に引き出し電極26を設け、こ
の引き出し電極26に容量蓄積部コンタクト18を接続
することにより、容量蓄積部コンタクト18を形成する
ための目標が拡大して、容量蓄積部23と基板拡散層2
との接続がより確実となり、製造の容易化を図ることが
できる利点がある。
14,16の上に容量蓄積電極20を設けたものについ
ても、基板拡散層2の上に引き出し電極26を設け、こ
の引き出し電極26に容量蓄積部コンタクト18を接続
することにより、容量蓄積部コンタクト18を形成する
ための目標が拡大して、容量蓄積部23と基板拡散層2
との接続がより確実となり、製造の容易化を図ることが
できる利点がある。
【0071】次に、第5実施例について説明する。
【0072】図16は第5実施例における半導体記憶装
置の構成を示す平面図であり、図17は図16のG−G
線断面図、図18は図16のH−H線断面図である。こ
れらの各図においても、上記第1〜第4実施例の各図中
の構成要素と同符号のものは同一の構成要素を示す。こ
れらの各図において、27はSiO2 とSi3 N4 から
なる下層容量絶縁膜、28はリンドープポリシリコンか
らなる下層プレート電極であり、29は上記引き出し電
極26,下層容量絶縁膜27及び下層プレート電極28
により形成される下層容量蓄積部である。つまり、引き
出し電極26の上に下層容量絶縁膜27と下層プレート
電極28が設けられ、容量蓄積部コンタクト18は下層
プレート電極28と下層容量絶縁膜27を貫通して設け
られていて、上記各実施例と同様の引き出し電極20,
容量絶縁膜21,プレート電極22により構成される容
量蓄積部23に加えて、下層容量蓄積部29が設けられ
た構造となっている。
置の構成を示す平面図であり、図17は図16のG−G
線断面図、図18は図16のH−H線断面図である。こ
れらの各図においても、上記第1〜第4実施例の各図中
の構成要素と同符号のものは同一の構成要素を示す。こ
れらの各図において、27はSiO2 とSi3 N4 から
なる下層容量絶縁膜、28はリンドープポリシリコンか
らなる下層プレート電極であり、29は上記引き出し電
極26,下層容量絶縁膜27及び下層プレート電極28
により形成される下層容量蓄積部である。つまり、引き
出し電極26の上に下層容量絶縁膜27と下層プレート
電極28が設けられ、容量蓄積部コンタクト18は下層
プレート電極28と下層容量絶縁膜27を貫通して設け
られていて、上記各実施例と同様の引き出し電極20,
容量絶縁膜21,プレート電極22により構成される容
量蓄積部23に加えて、下層容量蓄積部29が設けられ
た構造となっている。
【0073】ここで、第5実施例に係る半導体記憶装置
の製造方法について、図19を参照しながら説明する。
の製造方法について、図19を参照しながら説明する。
【0074】まず、同図(a)に示すように、上記各実
施例と同様にして、P型半導体基板1上に、ドレイン3
およびソース4からなる基板拡散層2、基板拡散層2を
電気的に分離する素子分離領域5、ワード線6、ゲート
絶縁膜7、ゲート8を形成し、ドレイン3、ソース4、
ゲート8からなるスイッチングトランジスタ9を形成す
る。
施例と同様にして、P型半導体基板1上に、ドレイン3
およびソース4からなる基板拡散層2、基板拡散層2を
電気的に分離する素子分離領域5、ワード線6、ゲート
絶縁膜7、ゲート8を形成し、ドレイン3、ソース4、
ゲート8からなるスイッチングトランジスタ9を形成す
る。
【0075】次に、同図(b)に示すように、減圧CV
DにてHTOを約100nm堆積してエッチングストッ
パー25を形成する。次にフォトにてソース4上にレジ
ストパターンを形成し、CHF3 ,O2 のガスにてソー
ス4上のHTOをエッチングする。次に減圧CVDによ
りリンドープポリシリコンを約150nm堆積し、フォ
トにてレジストパターンを形成し、レジストパターンを
マスクとしてHCl,HBr,O2 のガスにてリンドー
プポリシリコンをエッチングして引き出し電極26を形
成する。次に減圧CVDにて窒化膜を約8.5nm堆積
し、約850℃、約20分の熱酸化にて下層容量絶縁膜
27を形成する。最後に減圧CVDにてリンドープポリ
シリコンを約250nm堆積し、フォトにてドレイン2
0上にレジストパターンを形成し、レジストパターンを
マスクとしてHCl,HBr,O2 のガスにてドレイン
20上のリンドープポリシリコンをエッチングして下層
プレート電極28を形成する。
DにてHTOを約100nm堆積してエッチングストッ
パー25を形成する。次にフォトにてソース4上にレジ
ストパターンを形成し、CHF3 ,O2 のガスにてソー
ス4上のHTOをエッチングする。次に減圧CVDによ
りリンドープポリシリコンを約150nm堆積し、フォ
トにてレジストパターンを形成し、レジストパターンを
マスクとしてHCl,HBr,O2 のガスにてリンドー
プポリシリコンをエッチングして引き出し電極26を形
成する。次に減圧CVDにて窒化膜を約8.5nm堆積
し、約850℃、約20分の熱酸化にて下層容量絶縁膜
27を形成する。最後に減圧CVDにてリンドープポリ
シリコンを約250nm堆積し、フォトにてドレイン2
0上にレジストパターンを形成し、レジストパターンを
マスクとしてHCl,HBr,O2 のガスにてドレイン
20上のリンドープポリシリコンをエッチングして下層
プレート電極28を形成する。
【0076】次に、同図(c)に示すように、上記第4
実施例と同様にして、1層目層間絶縁膜10、ビット線
コンタクト11、ビット線12及び2層目層間絶縁膜1
3を形成する。
実施例と同様にして、1層目層間絶縁膜10、ビット線
コンタクト11、ビット線12及び2層目層間絶縁膜1
3を形成する。
【0077】次に同図(d)に示すように、引き出し電
極26上で、かつその中心位置がビット線12の平面上
の中心線上から外れた位置で、その一部はビット線12
の上方以外の位置になる位置にレジストパターンを形成
し、最初にCHF3 ,O2 ,N2 のガスにて、2層目層
間絶縁膜13であるBPSGとNSGをエッチングし
て、ビット線12であるWSi2.7 を露出させ、次にエ
ッチングガスをHBr ,HCl,SF6 に変更しWSi
2.7 およびポリシリコンをエッチングし、次に1層目層
間絶縁膜10であるBPSGをCHF3 ,O2 のガスで
エッチングして下層プレート電極28であるリンドープ
ポリシリコンを露出させ、最後にエッチングガスをHC
l,HBr,O2 に変更して、下層プレート電極28で
あるリンドープポリシリコン、下層容量絶縁膜27であ
るSiO2 ,Si3 N4 、引き出し電極26であるリン
ドープポリシリコンの一部をエッチングして容量蓄積部
コンタクト18を形成する。
極26上で、かつその中心位置がビット線12の平面上
の中心線上から外れた位置で、その一部はビット線12
の上方以外の位置になる位置にレジストパターンを形成
し、最初にCHF3 ,O2 ,N2 のガスにて、2層目層
間絶縁膜13であるBPSGとNSGをエッチングし
て、ビット線12であるWSi2.7 を露出させ、次にエ
ッチングガスをHBr ,HCl,SF6 に変更しWSi
2.7 およびポリシリコンをエッチングし、次に1層目層
間絶縁膜10であるBPSGをCHF3 ,O2 のガスで
エッチングして下層プレート電極28であるリンドープ
ポリシリコンを露出させ、最後にエッチングガスをHC
l,HBr,O2 に変更して、下層プレート電極28で
あるリンドープポリシリコン、下層容量絶縁膜27であ
るSiO2 ,Si3 N4 、引き出し電極26であるリン
ドープポリシリコンの一部をエッチングして容量蓄積部
コンタクト18を形成する。
【0078】次に、同図(e),(f)に示すように、
上記第4実施例と同様にして、容量蓄積部コンタクト1
8の側壁保護膜19、容量蓄積電極20、容量絶縁膜2
1及びプレート電極22を形成する。
上記第4実施例と同様にして、容量蓄積部コンタクト1
8の側壁保護膜19、容量蓄積電極20、容量絶縁膜2
1及びプレート電極22を形成する。
【0079】上記第5実施例によれば、引き出し電極2
6の上に下層容量絶縁膜27と下層プレート電極28を
設け、容量蓄積部コンタクト18を下層プレート電極2
8と下層容量絶縁膜27を貫通して設けることにより、
引き出し電極26、下層容量絶縁膜27、下層プレート
電極28より下層容量蓄積部29が形成されて、従来の
容量蓄積電極20に加えて引き出し電極26も容量蓄積
部として機能するため、従来より記憶容量が増大する。
6の上に下層容量絶縁膜27と下層プレート電極28を
設け、容量蓄積部コンタクト18を下層プレート電極2
8と下層容量絶縁膜27を貫通して設けることにより、
引き出し電極26、下層容量絶縁膜27、下層プレート
電極28より下層容量蓄積部29が形成されて、従来の
容量蓄積電極20に加えて引き出し電極26も容量蓄積
部として機能するため、従来より記憶容量が増大する。
【0080】なお、上記第1実施例のごとく、上層配線
14,16の上に容量蓄積電極20を設けたものについ
ても、基板拡散層2の上に引き出し電極26を設け、さ
らにこの引き出し電極26の上に下層容量絶縁膜27及
び下層プレート電極28を設けて、容量蓄積部コンタク
ト18を下層プレート電極28と下層容量絶縁膜27を
貫通して設けることにより、容量蓄積部コンタクト18
を下層接続させて、製造の容易化を図りながら、引き出
し電極26をも容量蓄積部として機能させて記憶容量の
増大を図ることができる利点がある。
14,16の上に容量蓄積電極20を設けたものについ
ても、基板拡散層2の上に引き出し電極26を設け、さ
らにこの引き出し電極26の上に下層容量絶縁膜27及
び下層プレート電極28を設けて、容量蓄積部コンタク
ト18を下層プレート電極28と下層容量絶縁膜27を
貫通して設けることにより、容量蓄積部コンタクト18
を下層接続させて、製造の容易化を図りながら、引き出
し電極26をも容量蓄積部として機能させて記憶容量の
増大を図ることができる利点がある。
【0081】
【発明の効果】以上説明したように、請求項1の発明に
よれば、半導体記憶装置の構成として、半導体基板の一
部にスイッチングトランジスタを設け、このスイッチン
グトランジスタの上方にビット線を設け、このビット線
の上方に上層配線を設け、さらに、上層配線の上方に容
量蓄積部を設けたので、メモリセル領域と周辺回路領域
とで上層配線を形成する際の下地の高さを等しくするこ
とができ、よって、フォトリソグラフィー工程で上層配
線をメモリセル領域と周辺回路領域に同時にパターンニ
ングする際のフォーカス余裕度の向上と、容量蓄積部の
面積の増大とを図ることができる。しかも、フォトリソ
グラフィー工程で、下地の高さが等しい状態で上層配線
をメモリセル領域と周辺回路領域に同時にパターンニン
グすることができ、よって、大きなフォーカス余裕度
で、面積の大きい容量蓄積部を形成することができる。
よれば、半導体記憶装置の構成として、半導体基板の一
部にスイッチングトランジスタを設け、このスイッチン
グトランジスタの上方にビット線を設け、このビット線
の上方に上層配線を設け、さらに、上層配線の上方に容
量蓄積部を設けたので、メモリセル領域と周辺回路領域
とで上層配線を形成する際の下地の高さを等しくするこ
とができ、よって、フォトリソグラフィー工程で上層配
線をメモリセル領域と周辺回路領域に同時にパターンニ
ングする際のフォーカス余裕度の向上と、容量蓄積部の
面積の増大とを図ることができる。しかも、フォトリソ
グラフィー工程で、下地の高さが等しい状態で上層配線
をメモリセル領域と周辺回路領域に同時にパターンニン
グすることができ、よって、大きなフォーカス余裕度
で、面積の大きい容量蓄積部を形成することができる。
【0082】請求項2の発明によれば、上記請求項1の
発明において、容量蓄積部の容量絶縁膜を強誘電体物質
で構成したので、優れた電荷保持特性が得られる一方、
容量蓄積部の形成工程を上層配線の下地を平坦化する高
温熱処理工程の後に行うことで、強誘電体特性の劣化を
防止することができる。
発明において、容量蓄積部の容量絶縁膜を強誘電体物質
で構成したので、優れた電荷保持特性が得られる一方、
容量蓄積部の形成工程を上層配線の下地を平坦化する高
温熱処理工程の後に行うことで、強誘電体特性の劣化を
防止することができる。
【0083】請求項3の発明によれば、上記請求項1又
は2の発明において、容量蓄積部とスイッチングトラン
ジスタの基板拡散層とを接続する容量蓄積部コンタクト
を上層配線を貫通して設けたので、容量蓄積部コンタク
トと上層配線の平面的な配置の自由度の向上を図ること
ができる。
は2の発明において、容量蓄積部とスイッチングトラン
ジスタの基板拡散層とを接続する容量蓄積部コンタクト
を上層配線を貫通して設けたので、容量蓄積部コンタク
トと上層配線の平面的な配置の自由度の向上を図ること
ができる。
【0084】
【0085】
【0086】請求項4の発明によれば、半導体記憶装置
として、半導体基板の一部にスイッチングトランジスタ
を設け、このスイッチングトランジスタの上方にビット
線を設け、さらにこの該ビット線の上方に容量蓄積部を
設けるとともに、容量蓄積部とスイッチングトランジス
タの基板拡散層とを接続する容量蓄積部コンタクトの少
なくとも一部がビット線を貫通する構成としたので、ビ
ット線下置き型セルの構造を採りながら、ドレインとソ
ースをワード線に対して対称に配置することが可能とな
り、よって、容量蓄積部の面積を大きく確保しながら、
半導体記憶装置の集積度の増大を図ることができる。し
かも、容量蓄積部とそのの下方に設けられた下層容量蓄
積部により、記憶容量の顕著な増大を図ることができ
る。
として、半導体基板の一部にスイッチングトランジスタ
を設け、このスイッチングトランジスタの上方にビット
線を設け、さらにこの該ビット線の上方に容量蓄積部を
設けるとともに、容量蓄積部とスイッチングトランジス
タの基板拡散層とを接続する容量蓄積部コンタクトの少
なくとも一部がビット線を貫通する構成としたので、ビ
ット線下置き型セルの構造を採りながら、ドレインとソ
ースをワード線に対して対称に配置することが可能とな
り、よって、容量蓄積部の面積を大きく確保しながら、
半導体記憶装置の集積度の増大を図ることができる。し
かも、容量蓄積部とそのの下方に設けられた下層容量蓄
積部により、記憶容量の顕著な増大を図ることができ
る。
【0087】請求項5の発明によれば、上記請求項3又
は4の発明において、少なくとも容量蓄積部コンタクト
が接続される基板拡散層の上に引き出し電極を設け、容
量蓄積部コンタクトを引出し電極を介して基板拡散層に
接続する構成としたので、容量蓄積部コンタクトを形成
するための目標の拡大により、容量蓄積部と基板拡散層
との接続の確実化を図ることができる。
は4の発明において、少なくとも容量蓄積部コンタクト
が接続される基板拡散層の上に引き出し電極を設け、容
量蓄積部コンタクトを引出し電極を介して基板拡散層に
接続する構成としたので、容量蓄積部コンタクトを形成
するための目標の拡大により、容量蓄積部と基板拡散層
との接続の確実化を図ることができる。
【0088】
【図1】第1実施例に係る半導体記憶装置の構成を示す
平面図である。
平面図である。
【図2】図1のA−A線断面図である。
【図3】第1実施例に係る半導体記憶装置の製造方法を
説明するための工程図である。
説明するための工程図である。
【図4】第1実施例の変形例に係る半導体記憶装置の構
成を示す上記図2相当の断面図である。
成を示す上記図2相当の断面図である。
【図5】第2実施例に係る半導体記憶装置の構成を示す
平面図である。
平面図である。
【図6】図5のB−B線断面図である。
【図7】第2実施例に係る半導体記憶装置の製造方法を
説明するための工程図である。
説明するための工程図である。
【図8】第3実施例に係る半導体記憶装置の構成を示す
平面図である。
平面図である。
【図9】図8のC−C線断面図である。
【図10】図8のD−D線断面図である。
【図11】第3実施例に係る半導体記憶装置の製造方法
を説明するための工程図である。
を説明するための工程図である。
【図12】第4実施例に係る半導体記憶装置の構成を示
す平面図である。
す平面図である。
【図13】図12のE−E線断面図である。
【図14】図12のF−F線断面図である。
【図15】第4実施例に係る半導体記憶装置の製造方法
を説明するための工程図である。
を説明するための工程図である。
【図16】第5実施例に係る半導体記憶装置の構成を示
す平面図である。
す平面図である。
【図17】図17のG−G線断面図である。
【図18】図17のH−H線断面図である。
【図19】第5実施例に係る半導体記憶装置の製造方法
を説明するための工程図である。
を説明するための工程図である。
【図20】従来のビット線下置き型の半導体記憶装置の
構成を示す断面図。
構成を示す断面図。
【図21】従来のビット線下置き型の半導体記憶装置の
構成を示す平面図である。
構成を示す平面図である。
【図22】従来のビット線上置き型の半導体記憶装置の
構成を示す平面図である。
構成を示す平面図である。
1 P型半導体基板 2 基板拡散層 3 ドレイン 4 ソース 5 素子分離領域 6 ワード線 7 ゲート酸化膜 8 ゲート 9 スイッチングトランジスタ 10 1層目層間絶縁膜 11 ビット線コンタクト 12 ビット線 13 2層目層間絶縁膜 14 1層目上層配線 15 3層目層間絶縁膜 16 2層目上層配線 17 4層目層間絶縁膜 18 容量蓄積部コンタクト 19 側壁保護膜 20 容量蓄積電極 21 容量絶縁膜 22 プレート電極 23 容量蓄積部 25 エッチングストッパー 26 引き出し電極 27 下層容量絶縁膜 28 下層プレート電極 29 下層容量蓄積部 30 余分箇所
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平1−175756(JP,A) 特開 平2−94558(JP,A) 特開 平4−14867(JP,A) 特開 昭63−278363(JP,A) 特開 平5−218347(JP,A) 特開 平4−82262(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/108 H01L 21/8242
Claims (5)
- 【請求項1】 半導体基板の一部に設けられたスイッチ
ングトランジスタと、 上記スイッチングトランジスタの上方に設けられたビッ
ト線と、 上記ビット線の上方に設けられた上層配線と、 該上層配線の上方に設けられた容量蓄積部とを備えると
ともに、 上記容量蓄積部と上記スイッチングトランジスタの基板
拡散層とを接続する容量蓄積部コンタクトの少なくとも
一部が上記ビット線を貫通して形成されている ことを特
徴とする半導体記憶装置。 - 【請求項2】 請求項1記載の半導体記憶装置におい
て、 上記容量蓄積部の容量絶縁膜は強誘電体物質からなるこ
とを特徴とする半導体記憶装置。 - 【請求項3】 請求項1又は2記載の半導体記憶装置に
おいて、 上記容量蓄積部と上記スイッチングトランジスタの基板
拡散層とを接続する容量蓄積部コンタクトが、上記上層
配線を貫通して形成されていることを特徴とする半導体
記憶装置。 - 【請求項4】 半導体基板の一部に設けられたスイッチ
ングトランジスタと、 上記スイッチングトランジスタの上方に設けられたビッ
ト線と、 上記ビット線の上方に設けられた容量蓄積部とを備える
とともに、 上記容量蓄積部と上記スイッチングトランジスタの基板
拡散層とを接続する容量蓄積部コンタクトの少なくとも
一部が上記ビット線を貫通して形成されており、 上記引き出し電極の上には容量絶縁膜とプレート電極と
が順次形成されており、 上記容量蓄積部コンタクトは上記プレート電極と上記容
量絶縁膜とを貫通して形成されている ことを特徴とする
半導体記憶装置。 - 【請求項5】 請求項3又は4記載の半導体記憶装置に
おいて、 少なくとも上記容量蓄積部コンタクトが接続される上記
基板拡散層の上には引き出し電極が設けられ、 上記容量蓄積部コンタクトは上記引出し電極を介して上
記基板拡散層に接続されていることを特徴とする半導体
記憶装置。
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US08/235,710 US5449934A (en) | 1992-02-18 | 1994-04-29 | Semiconductor memory device and process |
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JP22559392 | 1992-08-25 | ||
JP4-30451 | 1992-08-25 | ||
JP4-225593 | 1992-08-25 | ||
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JPH06125059A JPH06125059A (ja) | 1994-05-06 |
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Family
ID=27286965
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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US5401680A (en) * | 1992-02-18 | 1995-03-28 | National Semiconductor Corporation | Method for forming a ceramic oxide capacitor having barrier layers |
KR950009813B1 (ko) * | 1993-01-27 | 1995-08-28 | 삼성전자주식회사 | 반도체장치 및 그 제조방법 |
JPH0745717A (ja) * | 1993-07-29 | 1995-02-14 | Oki Electric Ind Co Ltd | 半導体メモリ装置及びその製造方法 |
JP3124473B2 (ja) * | 1994-08-19 | 2001-01-15 | セイコーインスツルメンツ株式会社 | 半導体装置とその製造方法 |
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-
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- 1992-12-03 JP JP32420892A patent/JP3181406B2/ja not_active Expired - Fee Related
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1993
- 1993-02-18 US US08/019,577 patent/US5365095A/en not_active Expired - Lifetime
-
1994
- 1994-04-29 US US08/235,710 patent/US5449934A/en not_active Expired - Fee Related
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