KR100668347B1 - 금속-절연체 천이막 저항체를 포함하는 반도체 메모리 소자 - Google Patents

금속-절연체 천이막 저항체를 포함하는 반도체 메모리 소자 Download PDF

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Abstract

낮은 누설 전류 및 높은 신뢰성, 예컨대 긴 리텐션 시간 및 짧은 리프레시 시간을 갖는 반도체 메모리 소자가 제공된다. 본 발명에 따른 반도체 메모리 소자는 스위칭 소자 및 커패시터를 포함한다. 스위칭 소자의 소오스는 금속-절연체 천이막 저항체의 일단에 연결되고, 커패시터의 하나의 전극은 금속-절연체 천이막 저항체의 다른 단에 연결된다. 금속-절연체 천이막 저항체는 양단에 인가된 전압에 따라서 절연체와 도전체 사이에서 천이가 가능하다.

Description

금속-절연체 천이막 저항체를 포함하는 반도체 메모리 소자{Semiconductor memory device having a metal insulator transition film resistor}
도 1은 종래 디램 소자를 보여주는 회로도이고;
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 보여주는 회로도이고;
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 보여주는 회로도이고;
도 4는 금속-절연체 천이막 저항체의 전압-전류 특성을 보여주는 그래프이고;
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 보여주는 단면도이고;
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 보여주는 단면도이고;
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 등가 회로도이고;
도 8 및 도 9는 도 3의 반도체 메모리 소자의 시뮬레이션에 의한 센싱 마진을 보여주는 그래프들이다.
본 발명은 반도체 소자에 관한 것으로서, 특히 데이터를 저장할 수 있는 반도체 메모리 소자에 관한 것이다. 예를 들어, 반도체 메모리 소자는 디램(DRAM) 소자를 포함할 수 있다.
최근 반도체 메모리 소자의 데이터 처리 양 및 데이터의 처리 속도가 증가되고, 이에 따라 반도체 메모리 소자는 고용량화되고 더불어 고집적화되고 있다. 하지만, 반도체 메모리 소자, 예컨대 디램 소자가 고집적화됨에 따라, 누설 전류(leakage current)가 증가되고 있다. 누설 전류의 증가는 디램 소자의 신뢰성, 예컨대 리프레시(refresh) 특성 및 리텐션(retention) 특성을 나쁘게 할 수 있다.
예를 들어, 리프레시 시간의 증가 및 리텐션 시간의 감소는 디램 소자의 전력 소모를 크게 할 수 있다. 또한, 리프레시 제어를 위한 ECC(error correction code) 회로의 큰 면적은 디램 소자의 집적도 증가를 저해하고 있다.
도 1은 종래 디램 소자를 보여주는 회로도이다.
도 1을 참조하면, 디램 소자는 트랜지스터(T) 및 커패시터(C)를 포함할 수 있다. 트랜지스터(T)는 게이트(G), 소오스(S) 및 드레인(D)을 포함하고, 커패시터(C)는 두 전극(E1, E2)을 포함할 수 있다. 트랜지스터(T)의 드레인(D)은 비트 라인(BL)에 연결되고, 소오스(S)는 커패시터(C)의 하나의 전극(E2)에 연결될 수 있다. 트랜지스터(T)의 게이트(G)는 워드 라인(WL)에 연결될 수 있다. 비트 라인(BL)은 파워를 공급하는 역할을 하고, 워드 라인(WL)은 트랜지스터(T)를 제어하는 역할을 할 수 있다.
커패시터(C)에 저장된 전하는 누설 전류에 의해서 점점 소멸될 수 있다. 예를 들어, 누설 전류는 첫째, 커패시터의 전극들(E1, E2) 사이의 누설 전류, 둘째, 트랜지스터(T)의 소오스(S) 및 드레인(D) 사이의 오프(off) 전류, 셋째, 트랜지스터(T)의 소오스(S) 및 드레인(D)의 접합 누설 전류, 그리고 넷째, 트랜지스터(T)의 게이트(G)의 누설 전류를 포함할 수 있다.
첫 번째의 누설 전류는 커패시터(C)에 관계되고, 두 번째 내지 네 번째의 누설 전류들은 트랜지스터(T)에 관계된다. 디램 소자의 고집적화는 트랜지스터(T)의 치수 감소로 이어진다. 트랜지스터(T)의 치수 감소는 전술한 두 번째 내지 네 번째의 누설 전류를 증가시킬 수 있다. 예를 들어, 트랜지스터(T)의 치수 감소는 게이트(G)의 길이 감소, 소오스(S) 및 드레인(D)의 접합 깊이의 감소, 게이트(G)를 절연시키기 위한 게이트 절연막(미도시)의 두께 감소를 초래할 수 있다.
보다 구체적으로 보면, 게이트(G)의 길이가 감소는 단채널 효과(short channel effect)를 유발하여 트랜지스터(T)의 오프 전류를 급격하게 증가시킬 수 있다. 소오스(S) 및 드레인(D)의 접합 깊이의 감소는 접합 누설 전류를 증가시킬 수 있다. 게이트 절연막의 감소는 F-N 터널링을 크게 증가시키고, 이로 인해 게이트(G)의 누설 전류가 크게 증가될 수 있다.
따라서, 고집적 디램 소자의 신뢰성을 높이기 위해서는 트랜지스터(T) 부분에서 누설 전류의 감소가 절실하게 요구되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전술한 문제점을 극복하기 위한 것으로서, 낮은 누설 전류 및 높은 신뢰성, 예컨대 긴 리텐션 시간 및 짧은 리프레시 시간을 갖는 반도체 메모리 소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 게이트, 소오스 및 드레인을 포함하는 스위칭 소자; 상기 스위칭 소자의 게이트에 전기적으로 연결된 워드 라인; 상기 스위칭 소자의 드레인에 전기적으로 연결된 비트 라인; 일단이 상기 스위칭 소자의 소오스에 연결되고, 양단에 인가된 전압에 따라서 절연체와 도전체 사이에서 천이가 가능한 금속-절연체 천이(MIT)막 저항체; 및 전하의 저장을 위한 한 쌍의 전극들을 포함하고, 상기 한 쌍의 전극들 중 하나가 상기 금속-절연체 천이막 저항체의 다른 단에 연결된 커패시터를 포함하는 반도체 메모리 소자가 제공된다.
상기 본 발명의 일 측면에 따르면, 상기 스위칭 소자는 전계효과 트랜지스터(FET) 또는 모스 전계효과 트랜지스터(MOSFET)일 수 있다.
상기 본 발명의 다른 측면에 따르면, 상기 금속-절연체 천이막 저항체는 바나듐 산화물, 니켈 산화물, 세륨 산화물 또는 LTO(LaTiOx)을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 소오스 영역 및 드레인 영역을 포함하는 반도체 기판; 상기 소오스 영역 및 드레인 영역 사이의 상기 반도체 기판 부분 상에 게이트 절연막을 개재하여 형성된 게이트 전 극; 상기 반도체 기판의 소오스 영역 상의 스토리지 노드 전극; 및 상기 반도체 기판의 소오스 영역 및 상기 스토리지 노드 전극 사이에 개재되고, 인가된 전압에 따라서 절연체 및 도전체 사이에서 천이가 가능한 금속-절연체 천이막을 포함하는 반도체 메모리 소자가 제공된다.
상기 본 발명의 일 측면에 따르면, 상기 금속-절연체 천이막은 상기 반도체 기판의 소오스 영역과 접하도록 형성되고, 상기 반도체 메모리 소자는 상기 금속-절연체 천이막 및 상기 스토리지 노드 전극을 연결하는 스토리지 노드 플러그를 더 포함할 수 있다.
상기 본 발명의 다른 측면에 따르면, 상기 금속-절연체 천이막은 상기 스토리지 노드 전극과 접하도록 형성되고, 상기 반도체 메모리 소자는 상기 금속-절연체 천이막 및 상기 반도체 기판의 소오스 영역을 연결하는 스토리지 노드 플러그를 더 포함할 수 있다.
상기 본 발명의 또 다른 측면에 따르면, 상기 금속-절연체 천이막은 스토리지 노드 전극 및 상기 반도체 기판의 소오스 영역과 접하도록 형성될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 보여주는 회로도이다.
도 2를 참조하면, 반도체 메모리 소자는 트랜지스터(T), 커패시터(C) 및 금속-절연체 천이(metal-insulator transition; MIT)막 저항체(Rv)를 포함할 수 있다. 예를 들어, 반도체 메모리 소자는 커패시터(C)에 전하를 저장할 수 있는 디램(DRAM) 소자를 포함할 수 있다.
보다 구체적으로 보면, 커패시터(C)는 유전막(미도시)에 의해 절연된 한 쌍의 제 1 및 제 2 전극들(E1, E2)에 전하를 저장할 수 있다. 커패시터(C)의 제 2 전극(E2)은 스토리지 노드 전극으로서 기능할 수 있으며, 제 1 전극(E1)은 플레이트 전극으로서 기능할 수 있다. 반도체 메모리 소자의 동작에 따라서, 제 1 전극(E1)에는 소정의 전압 또는 접지 전압이 인가될 수 있다.
트랜지스터(T)는 스위칭 소자의 예시적인 것으로서, 전계효과 트랜지스터(FET) 또는 모스 전계효과 트랜지스터(MOSFET)를 포함할 수 있다. 보다 구체적으로 보면, 트랜지스터(T)는 게이트(G), 소오스(S) 및 드레인(D)을 포함할 수 있다. 트랜지스터(T)는 게이트(G)에 인가된 전압을 조절함으로써, 소오스(S) 및 드레인(D) 사이의 턴-온 또는 턴-오프 여부를 제어할 수 있다. 소오스(S) 및 드레인(D)은 그 기능에 의해서 구분될 뿐, 단순히 그 명칭에 의해 구분되지 않는다. 따라서, 본 발명에서 소오스(S) 및 드레인(D)은 서로 바뀌어 불릴 수도 있다.
트랜지스터(T)의 드레인(D)은 비트 라인(BL)에 연결되고, 게이트(G)는 워드 라인(WL)에 연결될 수 있다. 비트 라인(BL)은 파워를 공급하는 역할을 하고, 워드 라인(WL)은 트랜지스터(T)를 제어하는 역할을 수행할 수 있다. 트랜지스터(T) 및 커패시터(C) 사이에는 MIT막 저항체(Rv)가 개재될 수 있다. 보다 구체적으로 보면, 트랜지스터(T)의 소오스(S)는 MIT막 저항체(Rv)의 일단(a)에 연결되고, MIT막 저항체(Rv)의 다른 단(b)은 커패시터(C)의 제 2 전극(E2)에 연결될 수 있다.
MIT막 저항체(Rv)는 양단(a, b)에 인가되는 전압을 조절함으로써 도전체 및 절연체 사이를 천이할 수 있다. 도 4에 도시된 바와 같이, MIT막 저항체(Rv) 양단(a, b)에 임계 전압(Vth) 이하의 전압이 인가된 경우(V < Vth), MIT막 저항체(Rv)를 통해서 전류가 거의 흐르지 않는다. 즉, MIT막 저항체(Rv)는 절연체로서 기능할 수 있다. 하지만, MIT막 저항체(Rv) 양단(a, b)에 임계 전압(Vth) 이상의 전압이 인가되면(V > Vth), MIT막 저항체(Rv)를 통한 전류가 급격하게 증가한다. 즉, MIT막 저항체(Rv)는 도전체로서 기능할 수 있다.
MIT막 저항체(Rv)는 바나듐 산화물(VOx), 니켈 산화물(NiOx), 세륨 산화물(CeOx), 또는 LTO(LaTiOx)을 포함할 수 있다. MIT막 저항체(Rv)에 관한 부가적인 설명은, 김현탁 등에 의한 한국공개특허번호 2003-024156호의 모트 절연체에 대한 설명을 더 참조할 수 있다.
본 발명에 따른 반도체 메모리 소자, 예컨대 디램 소자가 쓰기, 지우기 또는 읽기와 같은 동작 상태인 경우, 트랜지스터(T)는 턴-온 될 것이고 그에 따라 MIT막 저항체(Rv)에는 비트 라인(BL)으로부터의 파워가 인가될 것이다. 비트 라인(BL)으 로부터의 파워는 통상 임계 전압(Vth) 보다는 클 것이므로, 디램 소자가 동작 상태인 경우, MIT막 저항체는 도전체로서 기능할 수 있다.
하지만, 디램 소자가 스탠-바이 상태인 경우, 트랜지스터(T)는 턴-오프 상태에 있게 된다. 따라서, MIT막 저항체(Rv)는 이상적으로는 플로팅될 것이나, 트랜지스터(T)의 누설 전류를 감안하면, MIT막 저항체(Rv)의 양단(a, b)에는 매우 낮은 전압, 예컨대 임계 전압(Vth) 이하의 전압이 인가될 것이다. 따라서, 디램 소자가 스탠-바이 상태인 경우, MIT막 저항체(Rv)는 절연체로서 기능할 것이다.
따라서, 스탠-바이 상태에서 MIT막 저항체(Rv)의 양단(a, b)은 이상적으로는 개방될 것이다. 이 경우, 커패시터(C)는 이상적으로는 트랜지스터(T)와는 분리되고, 이에 따라 트랜지스터(T)를 통한 종래의 누설 전류 성분은 모두 제거될 수 있다. 다만, 커패시터(C)의 전극들(E1, E2)을 통한 누설 전류만 남게 될 수 있다. 따라서, MIT막 저항체(Rv)가 완전한 절연체로 기능하는 경우, 반도체 메모리 소자, 예컨대 디램 소자의 누설 전류는 종래보다 크게 감소할 수 있다.
하지만, 실제적으로는 MIT막 저항체(Rv)도 스탠-바이 상태에서 그 자체의 누설 전류 성분을 가질 수 있다. 따라서, MIT막 저항체(Rv)가 완전한 절연체로서 기능할 수는 없고, 트랜지스터(T)를 통한 약간의 누설 전류 성분이 존재할 수 있다. 하지만, 도 1과 같은 종래와 비교하면, MIT 저항체(Rv)의 저항은 매우 크기 때문에 트랜지스터(T)를 통한 누설 전류 성분은 매우 작을 것이다.
따라서, 본 발명에 따른 반도체 메모리 소자에 따르면, 트랜지스터(T)를 통 한 누설 전류 성분이 크게 감소될 수 있다. 이에 따라, 디램 소자의 경우 리프레시 시간이 감소되고 리텐션 시간이 증가될 수 있다. 즉, 디램 소자의 신뢰성이 크게 향상될 수 있다. 또한, 리프레시 시간이 감소함에 따라, 리프레시 제어를 위한 ECC(error correcting code) 회로의 수를 줄일 수 있다. ECC 회로가 셀영역의 50% 이상의 부피를 차지한다는 것을 감안하면, ECC 회로의 수의 감소는 반도체 메모리 소자의 집적도의 증가로 이어질 수 있다.
본 발명에 따른 반도체 메모리 소자는 도 2의 회로 배치에 제한되지 않는다. 예를 들어, 반도체 메모리 소자는 도 2의 회로 배치를 단위셀 배치로 하고, 그 단위셀들이 매트릭스로 배열된 어레이 회로 배치를 포함할 수도 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자, 즉 두 개의 단위셀이 배치된 구조를 예시적으로 보여주고 있다. 좌측의 제 1 단위셀은 도 2를 참조할 수 있다.
도 3을 참조하면, 제 2 단위셀은 트랜지스터(T') 및 MIT막 저항체(Rv') 및 커패시터(C')를 포함한다. 트랜지스터(T')는 드레인(D'), 소오스(S') 및 게이트(G')를 포함할 수 있다. 워드 라인(WL)은 게이트(G')에 연결될 수 있다. 비트 라인바(BLB)는 트랜지스터(T')의 드레인(D')에 연결될 수 있다.
비트 라인(BL) 및 비트 라인바(BLB) 사이에는 감지 증폭기(sense amplifier, 미도시)가 연결될 수 있다. 감지 증폭기는 비트 라인(BL) 및 비트 라인바(BLB) 사이의 전압 차이를 읽어낼 수 있다. 감지 증폭기는 해당 기술 분야에서 통상의 지식을 가진 자에게 알려진 일반적인 구조일 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 소자(100)를 보여주는 단면도이다. 예를 들어, 반도체 메모리 소자(100)는 디램 소자를 포함할 수 있다.
도 5를 참조하면, 반도체 기판(105)은 드레인 영역(110) 및 소오스 영역(115)을 포함할 수 있다. 소오스 영역(115) 및 드레인 영역(110)은 반도체 기판(105)에 불순물을 도핑하여 형성될 수 있다. 소오스 영역(115) 및 드레인 영역(110) 사이의 반도체 기판(105) 상에는 게이트 절연막(120)을 개재하여 게이트 전극(125)이 형성된다. 소오스 영역(115), 드레인 영역(110) 및 게이트 전극(125)은 MOSFET 구조를 형성할 수 있다. MOSFET 구조는 해당 기술 분야에서 통상의 지식을 가진 자에게 잘 알려져 있으므로, 보다 상세한 설명은 생략한다.
소오스 영역(115) 상에는 MIT막(140)을 개재하여 스토리지 노드 전극(150)이 배치될 수 있다. 예를 들어, 소오스 영역(115) 상에 MIT막(140)이 형성되고, MIT막(140) 및 스토리지 노드 전극(150) 사이에는 스토리지 노드 플러그(145)가 개재될 수 있다. 다른 예로, 스토리지 노드 플러그(145) 없이 스토리지 노드 전극(150)이 MIT막(140)과 접할 수도 있다.
MIT막(140)은 전술한 도 4의 설명을 참조할 수 있다. 예컨대, MIT막(140)은 바나듐 산화물(VOx), 니켈 산화물(NiOx), 세륨 산화물(CeOx), 또는 LTO(LaTiOx)을 포함할 수 있다.
스토리지 노드 전극(150) 상에는 유전막(155)이 형성되고, 유전막(155) 상에는 플레이트 전극(160)이 형성될 수 있다. 스토리지 노드 전극(150)-유전막(155)- 플레이트 전극(160)은 커패시터 구조를 형성할 수 있다. 도면에서, 스토리지 노드 전극(150), 유전막(155) 및 플레이트 전극(160)의 구조는 예시적인 것이다. 예를 들어, 유전막(155) 및 플레이트 전극(160)은 스토리지 노드 전극(150)의 외측벽 상에도 더 형성될 수 있다.
드레인 영역(110) 상에는 비트 라인 전극(135)이 배치될 수 있다. 예를 들어, 드레인 영역(110)과 비트 라인 전극(135)은 비트 라인 플러그(130)를 이용하여 연결될 수 있다.
반도체 메모리 소자(100)의 동작은 도 2의 설명을 참조할 수 있다. 이 경우, MOSFET 구조는 트랜지스터(도 2의 T)에 대응하고, 커패시터 구조는 커패시터(도 2의 C)에 대응할 수 있다.
전술한 바와 같이, 반도체 메모리 소자, 예컨대 디램 소자가 동작 상태인 경우 MIT막(140)은 도전체로서 기능할 수 있고, 디램 소자가 스탠-바이 상태인 경우, MIT막(140)은 이상적인 절연체로서 기능하거나 매우 높은 저항을 가질 수 있다. 따라서, 스탠-바이 상태에서, 스토리지 노드 전극(150)에 저장된 전하의 MIT막(140)을 경유한 누설 전류가 크게 감소될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 소자(100')를 보여주는 단면도이다. 반도체 메모리 소자(100')는 일 실시예의 설명을 참조할 수 있고, 두 실시예들에서 중복되는 부분에 대한 설명은 생략된다. 두 실시예에서, 동일한 참조 부호는 동일 또는 유사한 구성 요소를 나타낸다.
도 6을 참조하면, MIT막(140')은 스토리지 노드 전극(150) 아래에 접하여 배 치되고, MIT막(140') 및 소오스 영역(115) 사이에 스토리지 노드 플러그(145')가 개재될 수 있다. 즉, MIT막(140')은 스토리지 노드 전극(150) 및 스토리지 노드 플러그(145') 사이를 연결하거나 개방할 수 있다.
다만, 스토리지 노드 플러그(145')가 소오스 영역(115)과 연결되어 있다는 점에서, 반도체 메모리 소자(100')는 일 실시예에 따른 반도체 메모리 소자(도 3의 100)와 유사하게 동작할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 센싱 마진에 대해서 보다 상세하게 설명한다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 센싱 마진을 계산하기 위한 등가 회로도이다.
도 7을 참조하면, 스위치(S)는 트랜지스터(도 2의 T)의 등가물일 수 있고, 제 1 커패시터(C1)는 커패시터(도 2의 C)를 참조할 수 있고, 제 2 커패시터는 도 2의 비트 라인(BL) 부분의 등가 커패시터일 수 있다.
데이터 "1" 상태에서, 제 2 노드(b)의 전위를 VDD - Vth라고 하고, 제 1 커패시터(C1)의 커패시턴스를 Cs라고 하고, 제 2 커패시터(C2)의 커패시턴스를 CBL라고 할 경우, 센싱 마진(Vs)은 다음의 수학식 1과 같이 구해질 수 있다.
Vs = 1/2 VDD/(k+1) - Vth/(k+1), 단, k = CBL/Cs
예를 들어, k 값이 약 2이고 VDD가 약 1.5V인 경우에 있어서, 최소 센싱 마진(Vs)이 약 150 mV라면, 임계 전압(Vth)은 0.3 V보다 작아야 한다. 다른 예로, k 값이 약 2.5인 경우, 최소 센싱 마진(Vs)이 약 150 mV라면, 임계 전압(Vth)은 약 0.225 V보다 작아야 하는 것을 알 수 있다.
따라서, 본 발명에서 MIT막 저항체(Rv) 또는 MIT막(도 5의 140)의 임계 전압(Vth)은 바람직하게는 0보다 크고 0.3 V 보다는 작거나 같고, 보다 바람직하게는 약 0.2 V 내외일 수 있다.
도 8 및 도 9는 도 3의 반도체 메모리 소자의 시뮬레이션에 의한 센싱 마진을 보여주는 그래프들이다. 도 8은 반도체 메모리 소자가 데이터 "0" 상태인 경우 센싱 마진을 보여주고, 도 9는 반도체 메모리 소자가 데이터 "1" 상태인 경우 센싱 마진을 보여준다. 시뮬레이션의 정밀도를 높이기 위해서, 도 3의 반도체 메모리 소자에 부가하여 콘택 저항과 같은 기생 저항(미도시)이 더 고려될 수도 있다.
도 8 및 도 9를 참조하면, 데이터 "0" 상태 및 데이터 "1" 상태 모두의 경우에서 센싱 마진(Vs)이 확보될 수 있음을 알 수 있다. 전술한 바와 같이, 센싱 마진(Vs)의 크기는 MIT막 저항체(도 7의 Rv)의 임계 전압(Vth)을 감소시킴으로써 더 증가될 수 있다.
따라서, 본 발명에 따른 반도체 메모리 소자는 누설 전류를 낮추면서도 적절한 센싱 마진을 확보할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 반도체 메모리 소자에 따르면, 트랜지스터를 통한 누설 전류 성분이 거의 없거나 적어도 크게 감소될 수 있다. 이에 따라, 디램 소자의 경우 리프레시 시간이 감소되고 리텐션 시간이 증가될 수 있다. 즉, 디램 소자의 신뢰성이 크게 향상될 수 있다.
또한, 리프레시 시간이 감소함에 따라, 리프레시 제어를 위한 ECC 회로의 수가 감소될 수 있다. ECC 회로가 셀영역의 50% 이상의 부피를 차지한다는 것을 감안하면, ECC 회로의 수의 감소는 반도체 메모리 소자의 집적도의 증가로 이어질 수 있다.
또한, 본 발명에 따른 반도체 소자는 적절한 레벨의 센싱 마진을 확보할 수 있다.

Claims (12)

  1. 게이트, 소오스 및 드레인을 포함하는 스위칭 소자;
    상기 스위칭 소자의 게이트에 전기적으로 연결된 워드 라인;
    상기 스위칭 소자의 드레인에 전기적으로 연결된 비트 라인;
    일단이 상기 스위칭 소자의 소오스에 연결되고, 양단에 인가된 전압에 따라서 절연체와 도전체 사이에서 천이가 가능한 금속-절연체 천이막 저항체; 및
    전하의 저장을 위한 한 쌍의 전극들을 포함하고, 상기 한 쌍의 전극들 중 하나가 상기 금속-절연체 천이막 저항체의 다른 단에 연결된 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 스위칭 소자는 전계효과 트랜지스터(FET)인 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 1 항에 있어서, 상기 금속-절연체 천이막 저항체는 양단에 임계 전압 이상이 인가된 경우 도전체로 천이되고, 상기 임계 전압은 0 보다 크고 0.3 V보다 작거나 같은 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 1 항 내지 제 3 항에 있어서, 상기 금속-절연체 천이막 저항체는 바나듐 산화물, 니켈 산화물, 세륨 산화물 또는 LTO(LaTiOx)을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 소오스 영역 및 드레인 영역을 포함하는 반도체 기판;
    상기 소오스 영역 및 드레인 영역 사이의 상기 반도체 기판 부분 상에 게이트 절연막을 개재하여 형성된 게이트 전극;
    상기 반도체 기판의 소오스 영역 상의 스토리지 노드 전극; 및
    상기 반도체 기판의 소오스 영역 및 상기 스토리지 노드 전극 사이에 개재되고, 인가된 전압에 따라서 절연체 및 도전체 사이에서 천이가 가능한 금속-절연체 천이막을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제 5 항에 있어서, 상기 금속-절연체 천이막은 상기 반도체 기판의 소오스 영역과 접하도록 형성되고, 상기 금속-절연체 천이막 및 상기 스토리지 노드 전극을 연결하는 스토리지 노드 플러그를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제 5 항에 있어서, 상기 금속-절연체 천이막은 상기 스토리지 노드 전극과 접하도록 형성되고, 상기 금속-절연체 천이막 및 상기 반도체 기판의 소오스 영역을 연결하는 스토리지 노드 플러그를 더 포함하는 것을 특징으로 하는 반도체 메모 리 소자.
  8. 제 5 항에 있어서, 상기 금속-절연체 천이막은 스토리지 노드 전극 및 상기 반도체 기판의 소오스 영역과 접하도록 형성된 것을 특징으로 하는 반도체 메모리 소자.
  9. 제 5 항에 있어서, 상기 스토리지 노드 전극 상의 유전체막 및 상기 유전체막 상의 플레이트 전극을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제 5 항에 있어서, 상기 반도체 기판의 드레인 영역과 연결되는 비트 라인 전극을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제 5 항에 있어서, 상기 금속-절연체 천이막은 양단에 임계 전압 이상이 인가된 경우 도전체로 천이되고, 상기 임계 전압은 0 보다 크고 0.3 V보다 작거나 같은 것을 특징으로 하는 반도체 메모리 소자.
  12. 제 5 항 내지 제 11 항의 어느 한 항에 있어서, 상기 금속-절연체 천이막은 바나듐 산화물, 니켈 산화물, 세륨 산화물 또는 LTO(LaTiOx)을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
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