JP2009518843A - メモリマトリクスを有する電子回路 - Google Patents

メモリマトリクスを有する電子回路 Download PDF

Info

Publication number
JP2009518843A
JP2009518843A JP2008543965A JP2008543965A JP2009518843A JP 2009518843 A JP2009518843 A JP 2009518843A JP 2008543965 A JP2008543965 A JP 2008543965A JP 2008543965 A JP2008543965 A JP 2008543965A JP 2009518843 A JP2009518843 A JP 2009518843A
Authority
JP
Japan
Prior art keywords
row
electronic circuit
conductor
column
conductors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008543965A
Other languages
English (en)
Inventor
ランバート ニコラス
エム ハー ヴァン アヒト ビクトール
ハー ウールレー ピエール
メイーリツスキー アンドレイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
NXP BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP BV filed Critical NXP BV
Publication of JP2009518843A publication Critical patent/JP2009518843A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/78—Array wherein the memory cells of a group share an access device, all the memory cells of the group having a common electrode and the access device being not part of a word line or a bit line driver
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Abstract

電子回路は、メモリセル(16)の行及び列を含むメモリマトリクス(60)を備える。各行に対して、第１行導体(10,12)を設ける。隣接する行の連続的にオーバーラップする対に対して、第２行導体(12)を設ける。各列に対して、列導体(14)を設ける。メモリセル(16)のそれぞれは、アクセストランジスタ(160)と、ノード(166)と、第１及び第２の抵抗メモリ素子(162,164)とを含む。アクセストランジスタ(160)は、好適には、メモリセル(16)の行の第１行導体(10)に結合される制御電極と、メモリセル(16)の列に対する列導体(14)とノード(166)との間を結合する主電流チャネルとを有する。第１及び第２の抵抗メモリ素子(162,164)は、ノード(166)と、メモリセルが属する行の対に対する第２行導体(12)との間を結合する。

Description

本発明はメモリマトリクスを有する電子回路に関する。
メモリマトリクスに対する主要な設計目標は、ビット当りの平均領域、すなわちマトリクス領域とマトリクスに格納されるビット数との間の比率を、最小値にまで削減することである。米国特許出願２００４／１８４３３１には、例えば相変化素子のような抵抗メモリ素子と直列接続された、主電流チャネルを有するアクセストランジスタを含むメモリセルを有するメモリマトリクスが記載されている。セルの各行それぞれに対して行導体を設け、さらに、各行におけるセルのアクセストランジスタのゲートを、当該行に対する行導体に接続している。各行には列導体の対を設け、さらに、アクセストランジスタのチャネルと、列におけるセルの抵抗メモリ素子との直列回路を、列導体の対の間に結合させている。各対における双方の列導体は、スイッチによってドライバ回路に選択的に結合される。又は、各対の列導体のうちの1つを接地導体とする。
米国特許出願２００４／１８４３３１は、アクセストランジスタを縦型トランジスタとして実装する可能性について記載している。縦型電界効果トランジスタでは、チャネルは、水平方向の範囲が限られた半導体本体（例えば垂直円筒）によって形成され、これは列導体構造から垂直に延在する。ゲート導体は、半導体本体に隣接して水平に設けられる。概して、半導体本体は、ゲート電極を形成する行導体のホールを経て延在する。
相変化材料が、半導体本体の頂部に設けられる。相変化材料の上には、第２の列導体が設けられる。相変化材料の抵抗は、最後の書き込み動作中に印加される波形に依存する。セルの読み出しは、選択した行のアクセストランジスタが導通するように、選択した行の行導体を駆動した際の、列導体間の抵抗値を測定することによって行われる。
米国特許出願２００４／１８４３３１は小型のメモリ構造を提供するが、ビット当りの平均領域を更に削減することが望ましい。
とりわけ、本発明の目的は、ビット当りの平均領域が小さいメモリ構造を提供することにある。
本発明は、請求項に記載の電子回路を提供する。本発明による各メモリセルは、第１行導体に結合される制御電極を有するアクセストランジスタ、並びに、このアクセストランジスタの主電流チャネルと第２のそれぞれの行導体との間に結合される第１及び第２の抵抗メモリ素子を備える。抵抗メモリ素子は、例えば、ヒューズか、アンチヒューズか、或いは可逆性相変化材料又はヒステリシス材料から成る素子とすることができる。従って、独立情報を格納することができる第１及び第２の抵抗メモリ素子にアクセスするのに、単一のトランジスタを用いることができる。このことは、アクセストランジスタを縦型トランジスタとして実現する場合に特に有利である。その理由は、垂直チャネルに対する制御電極として第１行導体を用いるのに必要とされるサイズを増大させることによって、領域に対する不利益を殆ど被ることなく、アクセストランジスタ当りに、１つに代わって２つの抵抗メモリ素子を用いることができるからである。第１及び第２の抵抗メモリ素子を有する前述のセルに加えて、マトリクスの例えば端には、斯様な素子をただ１つだけ含む他のセルを存在させることもできる。
実施形態では、アクセス期間中にそれぞれ選択した１つの行の互いに反対側における第２の行導体全てにそれぞれ互いに異なる第１及び第２電圧を印加する。このことは、寄生電流による消費電力をセーブする。
本発明のこれら及び他の特徴及び利点を、添付の図面を用いて実施例で明らかにする。
図１は、メモリマトリクスの概略回路図である。マトリクスは、第１行導体１０、第２行導体１２、列導体１４及びセル１６を備える。ここには、行導体、列導体及びセルの一部分のみを示す。各セルは、アクセストランジスタ１６０、第１の抵抗メモリ素子１６２及び第２の抵抗メモリ素子１６４を備える。なお、１つのセルのコンポーネントのみに参照番号を付してある。アクセストランジスタ１６０は、縦型トランジスタで実現する。ここで用いているような、抵抗メモリ素子は、第１及び第２の端子を有し、その両端子間に電圧を印加すると電流が流れ、その電流値が格納データ値を表すような回路素子とする。例として、ヒューズ及びアンチヒューズ、相変化材料から成る素子等が挙げられる。
各第１行導体１０は、セル１６のそれぞれの行に対応する。各セル１６において、アクセストランジスタ１６０は、当該セル１６の行に対する第１行導体１０に結合される制御電極を有する。各列導体１４は、セル１６のそれぞれの列に対応する。各セルにおいて、アクセストランジスタ１６０は、当該セル１６におけるノード１６６とセル１６の列の列導体１４との間に結合される主電流チャネルを有する。
第２行導体１２は、行の対に対応しており、各連続する行は、その行の先行する１つとそれぞれの対を成して、各対が、その次の対の１つの行とオーバーラップするようにしている。ノード１６６は、第１及び第２の抵抗メモリ素子１６２，１６４をそれぞれを介して、セル１６が属する行の対の、第２行導体１２に結合されている。
明瞭化のため、数個の行及び列のみを示す。当然のことながら、マトリクスの端のセルは異なる構成とし、例えば抵抗メモリ素子を１つしか含まないようにして、第２行導体を除去することができる。また、例えば幾つかの列または行のセルに含まれる抵抗メモリ素子を少なくして、第２の行導体を除去することもできる。
図２は、第１及び第２行導体１０，１２を別々の層に設けて、上面図においてそれらがオーバーラップしているように見えるマトリクスのレイアウトである。同様に、列導体１４も別個の層に設ける。各アクセストランジスタ１６０は、第１行導体１０におけるホールを経て延在するチャネル２０（上面図に示す）を備える。代わりに、第１行導体１０におけるくぼみを通るか、又は第１行導体１０に隣接するチャネルを用いることができる。抵抗メモリ素子１６２，１６４は、列方向に延在する、抵抗メモリ材料製トラック２２の個別の部分とする。一実施例では、抵抗メモリ材料を全くパターニングしないで、１つの大きなシート状の抵抗材料を用いるようにする。この実施例は、例えば、セル間の水平抵抗が相対的に大きい場合など、材料に応じて用いることができる。
チャネル２０が第１行導体１０を貫通できる（又は隣接する）ように、第１行導体１０には比較的大きいピッチを必要とする。このピッチにより、あまり大きなピッチを必要とすることなく、又は、少なくともピッチをほんの少し増大させるだけで（ピッチの２倍以下）、第１行導体１０の一対あたりに２つ以上の抵抗メモリ素子１６２，１６４用のスペースを用立てる。
図３ａは、図２における線Ａ−Ａ′に沿うメモリマトリクスの断面図を示す。チャネル２０は、その片側が列導体１４と、反対側がトラック２２とコンタクトしていることが分かる。この実施例において、第２行導体１２とトラック２２との間のコンタクトは、チャネル２０とトラック２２との間の界面にオーバーラップしていることが分かる。代わりに、コンタクト間により広いスペースを用い、コンタクトがオーバーラップしないようにしてもよい。第１行導体１０（断面にて示す）は、チャネル２０を取り囲んでいる。ゲート分離として機能するように、絶縁層３０を、第１行導体１０とチャネル２０との間に設ける。第２行導体１２（断面にて示す）は、アクセストランジスタ対のチャネルに対するコンタクト間のトラック２２へのコンタクトを有する。一実施例では、コンタクト及び第２行導体を、同一の材料で、１回のステップにて堆積することができる。絶縁層（明確に示さず）を、列導体１４、第１行導体１０及びトラック２２の間に設ける。各種コンポーネントの水平方向の寸法及び水平方向の距離は、必要な場所で電気的な伝導及び分離を可能にする製造技術が許す限り小さく、又はそれらの寸法に近付けるのが好ましい。垂直方向の厚み及び距離も、同様に選択する。
絶縁層（明確に示さず）は、トラック２２と第２行導体１２との間におけるコンタクトが設けられる箇所を除く、トラック２２と第２行導体１２との間にも設ける。一実施例では、絶縁層は、トラック２２と第２行導体１２との間におけるコンタクトが設けられる箇所を除く、トラック２２と第２行導体１２との間にも設ける。同様に、例えば、導体又はトラックを（例えばエッチングによって）画成した後に絶縁材料を堆積することによって、又は、絶縁材料に導体又はトラック用のスペースを（例えばエッチングによって）画成し、この画成スペースに導体／トラックを堆積することによって、絶縁材料を、第１行導体１０の隣接する対の間、第２行導体１２の隣接する対の間、及び、隣接するトラック２２間に設けることができる。列導体１４は、半導体基板における拡散領域として実現することができ、異なる拡散領域は、電流遮断領域によって分離させる。又は、列導体１４は、任意タイプの基板上に堆積した導体によって規定することもできる。
一実施例では、チャネル２０をＳｉで作成する。Ｇｅの薄層を、第１行導体１０と列導体１４との間のチャネル内か、又は、チャネルとそれら導体との間の界面に設けるのが好ましい。このＧｅ層は、アクセストランジスタ１６０の降伏電圧を高めるのに役立ち、従って、有効な最大動作電圧を高くする。Ｇｅの代わりに、例えばシリサイドを用いることもできる。トラック２２は、アンチヒューズ材料として機能するＳｉ３Ｎ４又はＳｉＯ２で作ることができるが、他の好都合なヒューズ材料、相変化材料のアンチヒューズ材料を用いることができる。そのような材料は本来既知である。縦型トランジスタ及び導体層の製造技術も本来既知であるため、ここでは詳細に説明しない。
図３ｂは、別の構成を示す図である。図３ｂでは、トラック２２とチャネル２０との間に、各アクセストランジスタ用の中間導電領域３２（例えばポリシリコン）を設ける。トラック２２と第２行導体１２との間のコンタクトは、水平方向において少なくとも部分的に、トラック２２と中間導電領域３２との間の界面にオーバーラップしている。従って、プログラミング用の高電界強度を簡単に実現することができる。同様の効果は、チャネル２０のドレインを形成する部分であって、チャネル２０が第１行導体を貫通する高さ以上の箇所におけるチャネル２０の部分を広げることにより実現できる。トラック２２は、１つのトランジスタから他のトランジスタまで連続的につなげる必要はないことに留意されたい。すなわち、トラックは、チャネル２０の上部及び／又は隣接するチャネル２０間の位置で中断していてもよい。別の実施例では、トラック２２の材料を、全くパターニングせずに、実際上、第２行導体１２と中間導電領域３２との間の１つの大きなシート状の抵抗材料とすることもできる。さらに、図３ａの実施例においても、トラック２２と第２行導体１２との間のコンタクトが、水平方向にてチャネル２０と少なくとも部分的にオーバーラップしていることに留意されたい。
動作中、選択した行におけるアクセストランジスタ１６０を導電状態に、かつ、他の行におけるアクセストランジスタ１６０を非導電状態に切り替えるために、選択した行の第１行導体１０を用いて、選択した行に隣接する第２行導体１２と列導体１４との間に電位差を印加しながら、列導体１４を通る電流を測定することによって、読み出し動作を行う。
図４は、読み出し動作中の電圧を示す。トレース４０，４１は、それぞれ、選択した行及び選択していない行の第１行導体１０における電圧を示す。トレース４２，４３は、それぞれ、選択した第２行導体１２及び選択していない第２行導体１２における電圧を示す。トレース４４は、列導体１４における電圧を示す。列導体１４における電圧は、実質的に、選択していない第２行導体１２における電圧に等しい。選択した行及びもう一方の選択していない行における電圧と、列導体における電圧との間の電位差は、選択した行及び選択していない行におけるアクセストランジスタ１６０が、それぞれ導通状態及び非導通状態に切り替わるような電位差とする。トレース４５，４６は、列導体１４を通る電流であり、この列導体１４は、抵抗メモリ素子１６２（又は抵抗メモリ素子１６４、選択した第２行導体１２間に結合されたもののいずれか）と、選択した行におけるアクセストランジスタ１６０とがそれぞれ異なるデジタル値を表す列に対する列導体である。
この電圧の組により、選択した第２行導体１２と隣接する行導体１２との間で、抵抗メモリ素子１６２，１６４を通過する電流が流れることになる。この電流は、列導体電流を妨げないが、電力消費量を増大させる。別の実施例では、選択した第２行導体１２に印加されるものと同じ電圧を、選択した第２行導体１２の一端部であって、導体アクセストランジスタ１６０の列から離れた端部にて、全ての第２行導体１２に印加する。これにより、余分な電流が低減される。同様に、列導体１４の電圧に実質的に等しい同電位を、選択した第２行導体１２の他端にて、全ての第２行導体１２に印加することができる。当然のことながら、前記一端での第２行導体１２の電圧が、他端での電圧よりも高い限り、印加電圧が実質的に同じでない場合にも、余分な電流が低減される。前述した全ての電圧は同時に上昇及び下降させたが、実際は、それぞれ異なるタイミングを用い得ることを理解されたい。
書き込み動作は、読み出し動作と部分的に同様である。セル１６の行におけるアクセストランジスタ１６０は、第１行導体１０によって導電状態に切り替えられ、データを書き込むべき抵抗メモリ素子１６２又は１６４に対する第２行導体１２に電圧が印加される。第１データ値を書き込むべきセル１６に対する列導体１４のデータに依存する（及びオプションで列アドレスに依存する）第１の列導体１４が、低電圧レベルに駆動される。しかしながら、読み出し動作とは逆に、第２の、残りの列導体１４は、書き込みを防止するために一層高いレベルに駆動される。読み出し動作中よりも高い電圧が、データを書き込むべき抵抗メモリ素子１６２又は１６４に対する第２行導体１２に印加される。この電圧は、第１の列導体１４との間の電位差が、抵抗メモリ素子１６２又は１６４の抵抗値に少なくとも不可逆変化が生じるのに十分なものとなるように、非常に高くする。（不可逆変化によって、読み出し期間の一連の抵抗値が、以前と異なるようになり、さらに、少なくとも読み出し動作中に元に戻らなくなる。ここで、“抵抗値”とは、読み出し期間に流れる電流値のことを指す。十分な電位差が発生するのを防ぐべく、列導体１４の第２の、残りの列導体を高いレベルにすることによって、書き込みの防止、及び／又はアクセストランジスタ１６０の導通状態への切り変えが防止される。
書き込み動作は、抵抗メモリ素子１６２，１６４として、ヒューズ材料、アンチヒューズ材料又は相変化材料のいずれを用いるかによって異なる。
図５は、ヒューズ材料に対する書き込み動作中の電圧を示す。ヒューズ材料の場合は、低抵抗値が、恒久的に高抵抗値へと変化する。電圧は、読み出し動作中に用いられる電圧に定性的に等しい。データを書き込むべき列に対する列導体１４に電圧５４ｂが印加され、一層高い電圧５４ａが、データを書き込まない列に対する列導体１４に印加される。また、選択した第２行導体１２上の電圧５２は、データが書き込まれる箇所で、選択した第２行導体１２と列導体１４との間に読み出し期間中よりも高い電位差が生じるように選択する。
一般に、隣接する第２行導体間の電位差が非常に大きくなるのを防止して、抵抗値に不可逆変化が生じるのに十分な電位差が、メモリセル１６における両抵抗素子１６２，１６４間に発生するのを防がなければならない。これは、例えば、選択していない第２行導体１２をデータが書き込まれない列導体と同じ電圧で駆動した際に、選択した第２行導体上の電圧を、ヒューズを溶断するのに必要な電圧の２倍未満とすることによって実現できる。
選択していない第２行導体１２上の電圧に対し、様々なオプションが存在する。例えば、他の全ての第２行導体１２は、選択した第２行導体１２における電圧５２からの距離が不可逆変化に影響を及ぼすには小さ過ぎる程度の、中間のレベル５３まで駆動することができる。この場合は、一層高い書き込み電圧を、選択した第２行導体１２で用いることができる。代わりに、選択した第１行導体１０と同じ側の選択した第２行導体１２より向こう側の全ての第２行導体１２を、選択した第２行導体１２と同じ電圧で駆動することもできる。これにより、電力をセーブできる。同様に、選択した行導体に関連する選択した第１行導体１０の反対側にある全ての第２行導体１２を、同じ電圧、例えば、中間の電圧で駆動することもできる。
アンチヒューズ材料を溶断するための動作（高抵抗値から低抵抗値への恒久的な変化をもたらす）は、溶断したアンチヒューズを流れる電流が、列への不所望な書き込みをもたらす危険性があるため、一層警戒を要する。最初に、選択した第１行導体１０及び選択した第２行導体１２に対して、選択した第１行導体１０の反対側にある第２行導体１２である、いわゆるその付随第２列導体１２上の電圧について考察する。
図５ａは、選択した第２行導体１２上の電圧レベルＶ１、及び付随第２行導体１２上の電圧レベルＶ２を示す図である。参考のため、データを書き込むべき列に対する列導体１４上の電圧ＣＣも示す。さらに、破線は、Ｖ１から距離ＶＴの電圧レベルを示す。ＶＴは、アンチヒューズを溶断するのに要する、抵抗メモリ素子１６２，１６４にわたる最小の電圧降下である。
トレース５８，５９は、ドレインと付随第２列導体１２との間の抵抗メモリ素子１６２，１６４が、既に溶断した場合と、まだ溶断していない場合とに対する、アクセストランジスタ１６０のドレイン上の電圧を示す。図において、導体上の電圧は一定のまま、アクセストランジスタ１６０を導通状態に切り替えるものとする。図に示すように、アンチヒューズを溶断した場合、最初のうち（アクセストランジスタ１６０がまだ非導通状態にあるとき）は、関連する抵抗メモリ素子１６２，１６４が低抵抗値を有するため、ドレイン電圧５８は、付随第２行導体１２上の電圧Ｖ２に近付く。アンチヒューズが溶断していない場合は、関連する抵抗メモリ素子１６２，１６４の双方が高抵抗値を有するため、ドレイン電圧５８は、最初のうちは、選択した第２行導体１２及び付随第２行導体１２上の、電圧Ｖ１とＶ２との間の中間にある。
付随第２行導体１２上の電圧Ｖ２は、選択した行導体１２上の電圧Ｖ１に近付くように選択して、アクセストランジスタ１６０がまだ非導通状態にないときに、不可逆変化が起こらないようにする。
アクセストランジスタ１６０が導通状態に切り替わると、トレース５８，５９の双方においてドレイン電圧が降下する。ドレインと付随第２行導体１２との間の隣接する抵抗メモリ素子１６２，１６４が早くに溶断した場合に、電圧降下ＤＶが最も小さくなる。電圧、アクセストランジスタ及び抵抗メモリ素子１６２，１６４は、電圧降下ＤＶがドレイン電圧をＶ１−ＶＴより下まで降下させるように設計して、隣接する抵抗メモリ素子１６２，１６４が、それらが早くに溶断しているために低抵抗値を有する場合にも、アンチヒューズを溶断するようにする。
明らかに、これは、隣接する抵抗メモリ素子１６２，１６４が溶断されていない場合にも溶断が生じ得ることを示す。この隣接する抵抗メモリ素子１６２，１６４が偶然に溶断されないようにするために、付随第２行導体１２の電圧Ｖ２を、ＶＴが隣接する抵抗メモリ素子１６２，１６４を超える最大値よりも大きくならないようにする。一実施例では、これは、
Ｖ１−ＣＣ＝２＊（Ｖ２−ＣＣ）
かつ ２＊（Ｖ１−ＣＣ）＞ＶＴ
かつ （Ｖ２−Ｖｃｃ）＜ＶＴ
とすることで実現できる。しかしながら、他の電圧値も、不慮の書き込みを防止するのに用いられることに留意されたい。
ここで、Ｖ１，Ｖ２及びＣＣは、常に等しいとした。しかしながら、当然、“付随”メモリセルがまだプログラムされていないか、又は、全ての“付随”メモリセルが既にプログラムされている場合に、異なるＶ１，Ｖ２，ＣＣを用いることができる。これにより、電圧の選択が容易となる。
当然のことながら、選択していない行のアクセストランジスタ１６０に結合している抵抗メモリ素子１６２，１６４にも書き込みが生じないように注意しなければならない。ヒューズの場合、これは、選択した第２行導体１２の一端の第２行導体の電圧を全て、選択した第２行導体１２上の電圧と等しくし、かつ、他端の電圧を、付随第２行導体１２上の電圧と等しくするか、又は、他の全ての第２行導体１２上の電圧を、付随行導体１２上の電圧と等しくすることによって実現できる。
抵抗メモリ素子１６２，１６４が、相変化又はヒステリシスを呈する材料のような、前後で低抵抗から高抵抗へと変化して戻る半永久的変化をするタイプである場合は、両タイプ（ヒューズ及びアンチヒューズ）の書き込みを用いることができる。しかしながら、代わりに、メモリセル１６における抵抗メモリ素子１６２，１６４の内容を“消去”するように、隣接する第２行導体の対間に十分に大きな電位差を与えることによって、全ての列に対して、これらの書き込みタイプのいずれか１つ、例えばアンチヒューズ書き込みを、集団的に実現することもできる。
図６は、メモリ回路である。メモリ回路は、上述のようなマトリクス６０、行選択回路６２、及び列回路６４を備える。行選択回路６２は、マトリクス６０の第１及び第２行導体１０，１２に結合されている。実施例において、列回路６４は、読み出し回路と、マトリクス６０の列導体１４に結合する書き込み回路とをオプションで含む。
行選択回路６２は、行アドレス入力部、読み出し電圧入力部、書き込み電圧入力部、及び、読み出し、書き込み制御入力部を有する。列回路６４は、読み出し／書き込み制御入力部と、オプションで、列アドレス入力部も有する。データ処理回路６６は、少なくとも行選択回路６２に結合するアドレス出力部、列選択回路６４に結合する読み出しデータ入力部、及びオプションで、列選択回路６４に結合する書き込みデータ出力部（後者は、読み出し入力部と組み合わせることができる）を有する。
読み出し動作中に、行選択回路６２は、前述したように、第１及び第２の行導体１０，１２に電圧を印加し、行選択回路６２は、受信したアドレスによって、選択する第１及び第２の行導体１０，１２を決定する。読み出し動作中に、列回路６４は、列導体１４を流れる電流を検出し、これらの電流に対応するデータ値を決定する。典型的に、バイナリデータ値（１又は０）が選択されるが、さらなる実施例では、電流差の範囲に応じ、２つ以上のデジタルデータ値からの選択を用いることもできる。
書き込み動作をサポートする場合、行選択回路６２が、前述したように、第１及び第２の行導体１０，１２に電圧を印加する。読み出し動作中に、列回路６４は、データに依存する列導体１４を、書き込み及び非書き込み電圧にそれぞれ駆動する。書き込み動作の詳細は、使用する抵抗メモリ素子のタイプに依存する。ヒューズ又はアンチヒューズの場合は、ヒューズ（又はアンチヒューズ）を溶断するための電圧を印加すれば十分である。相変化材料の場合は、材料を選択した状態に保つために、既知の技術を用いて、波形（例えば、緩慢な又は急激な下降を有する波形）を印加する必要がある。オプションで、メモリ素子の行を同じ状態にした後に、続けて、行の選択した列におけるセルを異なる状態にして書き込み動作を行うような、別の消去動作を実行することもできる。
さらに別の方法として、ヒステリシス効果を有する抵抗メモリ素子１６２，１６４を用いることもできる。そのような素子は本来周知である。ヒステリシス効果を有する素子は、最後に印加された大きい電圧の極性に依存する抵抗値を呈する。ヒステリシス効果を用いる場合は、列導体１４の電圧が第２行導体１２の電圧よりも上昇する負パルスを印加して、抵抗メモリ素子１６２，１６４間に逆電圧を印加する。
特定の実施例を説明したが、代わりの実施態様も可能であることも理解されたい。例えば、一実施例では、基板に第２行導体１２、頂部に列導体１４を有するような、“上下逆”の回路を実現することもできる。他の実施例として、本実施例のものと比べて反極性の電位差を有する、異なる導電型のトランジスタを用いることもできる。
メモリマトリクスの概略回路図である。 メモリマトリクスのレイアウトである。 メモリマトリクスの断面図である。 メモリマトリクスの断面図である。 読み出し信号である。 書き込み信号である。 書き込み信号である。 メモリ回路である。

Claims (11)

  1. メモリセルの行及び列から成るメモリマトリクスを備え、
    当該メモリマトリクスが、
    前記各行に対する第１行導体と、隣接する行の連続的にオーバーラップする対に対する第２行導体と、前記各列に対する列導体とを備え、
    前記メモリセルのそれぞれが、
    アクセストランジスタと、ノードと、第１及び第２の抵抗メモリ素子とを備え、
    前記アクセストランジスタが、
    前記メモリセルの前記行の前記第１行導体に結合される制御電極、及び前記メモリセルの前記列に対する前記列導体と前記ノードとの間に結合される主電流チャネルを有し、
    前記第１及び第２の抵抗メモリ素子が、
    前記ノードと、前記メモリセルが属する行の対に対する前記第２行導体との間に結合されている、
    ことを特徴とする電子回路。
  2. 請求項１に記載の電子回路において、
    前記アクセストランジスタが縦型トランジスタであり、
    前記主電流チャネルが、前記第１及び第２行導体と前記列導体に対して垂直で、前記第１行導体を横切って延在して、前記第１行導体が前記アクセストランジスタに対するゲート電極として機能するようにし、
    前記列導体及び前記第２行導体のそれぞれが、前記第１行導体の互いに反対側の各平面に存在し、
    前記主電流チャネルと前記第２行導体との間に、抵抗メモリ材料から成る単一または複数の領域が存在する、
    ことを特徴とする電子回路。
  3. 請求項２に記載の電子回路において、
    前記列導体が、半導体基板にそれぞれ平行にドープした領域から成り、前記半導体基板上に、前記電子回路の残りが堆積される、
    ことを特徴とする電子回路。
  4. 請求項２に記載の電子回路において、
    前記第２行導体が、半導体基板にそれぞれ平行にドープした領域から成り、前記半導体基板上に、前記電子回路の残りが堆積される、
    ことを特徴とする電子回路。
  5. 請求項２に記載の電子回路において、
    前記主電流チャネルのそれぞれと、抵抗メモリ材料から成る前記単一又は複数の領域との間に中間の導電領域を備え、該中間の導電領域が、少なくとも列方向において、前記主電流チャネルよりも広い、
    ことを特徴とする電子回路。
  6. 請求項１に記載の電子回路において、
    前記第１及び第２行導体と、前記列導体とに結合された読み出し回路を備え、前記読み出し回路が、
    ‐ 前記行の選択した１つの前記第１行導体を選択電圧レベルに、かつ、前記行の残りの前記第１行導体を非選択電圧レベルに駆動し、
    ‐ 前記行の前記選択した１つの行の互いに反対側における全ての第２行導体を、それぞれ互いに異なる第１及び第２電圧に駆動し、
    ‐ 前記列導体の少なくとも１つを通過する電流を測定する、
    ことによって、メモリセルの行を読み出すように構成したことを特徴とする電子回路。
  7. 請求項１に記載の電子回路において、
    前記第１及び第２行導体と、前記列導体とに結合された書き込み回路を備え、該書き込み回路が、
    ‐ 前記行の選択した１つの前記第１行導体を選択電圧レベルに、かつ、前記行の残りの前記第１行導体を非選択電圧レベルに駆動し、
    ‐ 前記選択した行における、前記メモリセルの前記第１及び第２の抵抗メモリ素子に結合された第２行導体を、それぞれ、互いに異なる第１及び第２電圧に駆動し、
    ‐ 前記列導体をデータに依存する電圧に駆動する、
    ことによって、メモリセルの選択した行における前記抵抗メモリ素子に書き込むように構成したことを特徴とする電子回路。
  8. 請求項１に記載の電子回路において、
    前記第１及び第２行導体に結合され、選択した列における前記メモリセルの前記第１及び第２の抵抗メモリ素子に結合された前記第２行導体間に電位差を印加することによって、前記選択した行における前記メモリセルの前記第１及び第２の抵抗メモリ素子から情報を消去するように構成された行選択回路を備える、
    ことを特徴とする電子回路。
  9. 請求項１に記載の電子回路において、
    前記第１及び第２の抵抗メモリ素子が、前記抵抗メモリ素子間にしきい値電圧以上の電圧を印加した後に抵抗値の不可逆変化を呈するヒューズ材料又はアンチヒューズ材料から成る、
    ことを特徴とする電子回路。
  10. 請求項１に記載の電子回路において、
    前記第１及び第２の抵抗メモリ素子が、前記抵抗メモリ素子間に印加される書き込み波形に依存する抵抗値を呈する相変化材料から成る、
    ことを特徴とする電子回路。
  11. 請求項１に記載の電子回路において、
    前記第１及び第２の抵抗メモリ素子が、前記抵抗メモリ素子間に印加される最終の書き込み電圧の極性に依存する抵抗値を呈するヒステリシス特性を有する材料から成る、
    ことを特徴とする電子回路。
JP2008543965A 2005-12-07 2006-12-04 メモリマトリクスを有する電子回路 Withdrawn JP2009518843A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP05111777 2005-12-07
PCT/IB2006/054583 WO2007066276A2 (en) 2005-12-07 2006-12-04 An electronic circuit with a memory matrix

Publications (1)

Publication Number Publication Date
JP2009518843A true JP2009518843A (ja) 2009-05-07

Family

ID=38006855

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008543965A Withdrawn JP2009518843A (ja) 2005-12-07 2006-12-04 メモリマトリクスを有する電子回路

Country Status (5)

Country Link
US (1) US7679952B2 (ja)
EP (1) EP1961010B1 (ja)
JP (1) JP2009518843A (ja)
CN (1) CN101322195B (ja)
WO (1) WO2007066276A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016134193A (ja) * 2015-01-21 2016-07-25 力旺電子股▲分▼有限公司 抵抗変化型ランダムアクセスメモリのメモリセルアレイ

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101947386A (zh) * 2010-09-21 2011-01-19 浙江大学 基于空间位置推算技术玩音乐指挥家类游戏的实现方法和装置
US8605479B2 (en) 2010-10-25 2013-12-10 Infineon Technologies Ag Nonvolatile memory architecture
US8395139B1 (en) * 2011-12-06 2013-03-12 Nanya Technology Corp. 1T1R resistive memory device and fabrication method thereof
US10879311B2 (en) 2019-02-08 2020-12-29 International Business Machines Corporation Vertical transport Fin field effect transistors combined with resistive memory structures

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NO973993L (no) * 1997-09-01 1999-03-02 Opticom As Leseminne og leseminneinnretninger
US6473336B2 (en) * 1999-12-16 2002-10-29 Kabushiki Kaisha Toshiba Magnetic memory device
JP2002230965A (ja) * 2001-01-24 2002-08-16 Internatl Business Mach Corp <Ibm> 不揮発性メモリ装置
JP4218527B2 (ja) * 2002-02-01 2009-02-04 株式会社日立製作所 記憶装置
JP4660095B2 (ja) 2002-04-04 2011-03-30 株式会社東芝 相変化メモリ装置
US6952034B2 (en) * 2002-04-05 2005-10-04 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried source line and floating gate
JP3816022B2 (ja) * 2002-05-28 2006-08-30 松下電器産業株式会社 半導体記憶装置
JP4355136B2 (ja) * 2002-12-05 2009-10-28 シャープ株式会社 不揮発性半導体記憶装置及びその読み出し方法
US6962401B2 (en) 2003-07-15 2005-11-08 Hewlett-Packard Development Company, L.P. Methods and systems for operating inkjet printers on production lines
JP4192060B2 (ja) * 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
US7286378B2 (en) * 2003-11-04 2007-10-23 Micron Technology, Inc. Serial transistor-cell array architecture
CN1898749B (zh) 2003-12-26 2012-01-18 松下电器产业株式会社 具有可变电阻的存储器件、存储电路及半导体集成电路
US20050212022A1 (en) 2004-03-24 2005-09-29 Greer Edward C Memory cell having an electric field programmable storage element, and method of operating same
US7145795B2 (en) * 2004-04-13 2006-12-05 Micron Technology, Inc. Multi-cell resistive memory array architecture with select transistor
DE102004041907B3 (de) 2004-08-30 2006-03-23 Infineon Technologies Ag Resistive Speicheranordnung, insbesondere CBRAM-Speicher

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016134193A (ja) * 2015-01-21 2016-07-25 力旺電子股▲分▼有限公司 抵抗変化型ランダムアクセスメモリのメモリセルアレイ

Also Published As

Publication number Publication date
US20080316805A1 (en) 2008-12-25
WO2007066276A3 (en) 2007-10-11
EP1961010A2 (en) 2008-08-27
CN101322195A (zh) 2008-12-10
CN101322195B (zh) 2012-02-22
EP1961010B1 (en) 2013-05-15
US7679952B2 (en) 2010-03-16
WO2007066276A2 (en) 2007-06-14

Similar Documents

Publication Publication Date Title
US9209196B2 (en) Memory circuit, method of driving the same, nonvolatile storage device using the same, and liquid crystal display device
US8482950B2 (en) Non-volatile semiconductor memory device that changes a load capacitance of a sense node in accordance with a logic value of read information
EP2162887B1 (en) Electric device comprising phase change material and heating element
US7274587B2 (en) Semiconductor memory element and semiconductor memory device
CN100459069C (zh) 熔丝及其形成方法
US7746683B2 (en) NOR and NAND memory arrangement of resistive memory elements
US10783961B2 (en) Memory cells, memory systems, and memory programming methods
KR100668347B1 (ko) 금속-절연체 천이막 저항체를 포함하는 반도체 메모리 소자
JPWO2006137111A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
US20030189851A1 (en) Non-volatile, multi-level memory device
JPWO2010147029A1 (ja) 半導体デバイス
US6711045B2 (en) Methods and memory structures using tunnel-junction device as control element
JP2015230919A (ja) 不揮発性メモリ、この不揮発性メモリを用いた不揮発性プログラマブルロジックスイッチおよび不揮発性プログラマブルロジック回路
JP2009518843A (ja) メモリマトリクスを有する電子回路
US20150103579A1 (en) Memory device, writing method, and reading method
JP2014179481A (ja) 半導体装置および電子機器
JP2017037689A (ja) 半導体装置およびスイッチセルの書き換え方法
US9865601B2 (en) Semiconductor integrated circuit
JP6753104B2 (ja) 相補型スイッチユニットのプログラム方法、および半導体装置
JP2013254539A (ja) 半導体記憶装置
US7805687B2 (en) One-time programmable (OTP) memory cell
WO2016117225A1 (ja) メモリセルおよびメモリ装置
KR20080009315A (ko) 불휘발성 반도체 기억 장치 및 그 기입 방법
WO2007052207A1 (en) Memory matrix composed of memory cells each constituted by a transistor and a memory element connected in parallel

Legal Events

Date Code Title Description
A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090907