KR20080009315A - 불휘발성 반도체 기억 장치 및 그 기입 방법 - Google Patents

불휘발성 반도체 기억 장치 및 그 기입 방법 Download PDF

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Abstract

고저항 상태와 저저항 상태를 기억하고, 전압의 인가에 의하여 상기 고저항 상태와 상기 저저항 상태를 절환하는 저항 기억 소자를 갖는 불휘발성 반도체 기억 장치의 기입 방법으로서, 저항 기억 소자에 전압을 인가하여 고저항 상태로부터 저저항 상태로 절환할 때에, 저항 기억 소자에 흐르는 전류치를 규정함으로써, 저항 기억 소자에, 규정한 전류치에 따른 저저항치의 저저항 상태를 기억시킨다.
저항 기억 소자, 고저항 상태, 저저항 상태, 셀 선택 트랜지스터, 비트선 선택 트랜지스터, 채널 저항

Description

불휘발성 반도체 기억 장치 및 그 기입 방법{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE AND WRITE METHOD THEREFOR}
본 발명은, 불휘발성 반도체 기억 장치에 관한 것으로, 특히, 저항치가 서로 다른 복수의 저항 상태를 기억하는 저항 기억 소자를 이용한 불휘발성 반도체 기억 장치 및 그 기입 방법에 관한 것이다.
최근, 새로운 메모리 소자로서, RRAM(Resistance Random Access Memory)이라고 불리는 불휘발성 반도체 기억 장치가 주목받고 있다. RRAM은, 저항치가 서로 다른 복수의 저항 상태를 기억하고, 외부로부터 전기적 자극을 줌으로써, 저항 상태가 변화하는 저항 기억 소자를 이용하여, 저항 기억 소자의 고저항 상태와 저저항 상태를 예를 들면 정보의 "0"과 "1"에 대응시킴으로써, 메모리 소자로서 이용하는 것이다. RRAM은, 고속성, 대용량성, 저소비 전력성 등, 그 포텐셜의 높이로부터, 그 장래성이 기대되고 있다.
저항 기억 소자는, 전압의 인가에 의해 저항 상태가 변화하는 저항 기억 재료를 한 쌍의 전극 사이에 협지한 것이다. 저항 기억 재료로서는, 대표적인 것으로서 천이 금속을 포함하는 산화물 재료가 알려져 있으며, 전기적 특성의 차이로부터 크게 2가지로 분류할 수 있다.
하나는, 고저항 상태와 저저항 상태의 사이에서 저항 상태를 변화하기 위해서 서로 다른 극성의 전압을 이용하는 것으로서, 크롬(Cr) 등의 불순물을 미량으로 도핑한 SrTiO3이나 SrZrO3, 혹은 초거대 자기 저항(CMR: Colossal Magneto-Resistance)을 나타내는 Pr1 - xCaxMn03이나 La1 - xCaxMn03 등이 해당된다. 이와 같은 쌍극성의 재료를 이용한 RRAM은, 예를 들면 특허 문헌 1, 비특허 문헌 1 및 비특허 문헌 2에 기재되어 있다.
또 하나는, 고저항 상태와 저저항 상태의 사이에서 저항 상태를 변화하기 위해서 동일한 극성의 전압을 이용하는 것으로서, 예를 들면 NiOx나 TiOx와 같은 단일의 천이 금속의 산화물 등이 해당된다. 이와 같은 단극성의 재료를 이용한 RRAM은, 예를 들면 비특허 문헌 3에 기재되어 있다.
특허 문헌 1: 미국 특허 제6473332호 명세서
특허 문헌 2: 일본 특허 공개 2005-025914호 공보
비특허 문헌 1: A.Beck et al., Appl. Phys. Lett. Vol.77, p.139(2001)
비특허 문헌 2: W.W.Zhuang et al., Tech. Digest IEDM 2002, p.193
비특허 문헌 3: I.G.Baek et al., Tech. Digest IEDM 2004, p.587
<발명의 개시>
<발명이 해결하고자 하는 과제>
반도체 기억 장치에서는, 단위 면적당의 기억 용량을 증가시키기 위해서, 소자 자체를 미세화하는 검토 외에, 다치 메모리에 관한 검토도 행해지고 있다. 다 치 메모리란, 하나의 메모리 셀이 "0" 또는 "1" 중 어느 하나의 상태를 취할 수 있는 통상의 2치 메모리와는 달리, 하나의 메모리 셀이 3 이상의 상태를 취할 수 있는 메모리 소자이다.
RRAM에 있어서도, 다치 메모리에 관한 검토는 행해지고 있다. 예를 들면 특허 문헌 1 및 비특허 문헌 2에는, 쌍극성의 저항 기억 재료에 인가하는 전압 펄스의 진폭 또는 폭을 변화시키면, 거기에 대응하여 저저항 상태의 저항의 절대치가 변하는 것이 기재되어 있다. 그리고, 고저항·저저항의 2개의 저항뿐만 아니라 양자의 중간 저항을 갖는 저저항 상태 등도 이용함으로써, 다치 메모리를 구성할 수 있는 가능성이 개시되어 있다.
그러나, 인가 전압 펄스의 진폭 또는 폭에 의해 저항치를 제어하는 방법에서는, 2 상태보다도 많은 저항 상태를 재현성 있게 실현하는 것이 곤란하며, 쌍극성의 저항 기억 재료를 이용한 다치 메모리는 실현되어 있지 않다.
또한, 단극성의 저항 기억 재료에 대해서는, 예를 들면 비특허 문헌 3에 2치 메모리로서의 보고가 있을 뿐이며, 다치화의 방법은 제공되어 있지 않았다.
또한, 저항 기억 소자에 전압을 인가하여 저항 기억 재료를 고저항 상태로부터 저저항 상태로 변화시키는 종래의 방법에서는, 급격한 저항치의 감소에 의해 재기입에 필요로 하는 이상의 대전류가 흐른다. 이와 같은 대전류는, 저항 기억 재료의 열화를 빠르게 하는 원인이 되고 있었다.
본 발명의 목적은, 저항치가 서로 다른 복수의 저항 상태를 기억하는 저항 기억 소자를 이용한 불휘발성 반도체 기억 장치에 있어서, 2 이상의 저항 상태를 재현성 있게 실현할 수 있는 불휘발성 반도체 기억 장치 및 그 기입 방법을 제공하는 데에 있다.
또한, 본 발명의 다른 목적은, 저항 기억 소자를 고저항 상태로부터 저저항 상태로 스위치시킬 때에, 소자에 대전류가 흐르는 것을 방지할 수 있는 불휘발성 반도체 기억 장치 및 그 기입 방법을 제공하는 데에 있다.
<과제를 해결하기 위한 수단>
본 발명의 일 관점에 따르면, 고저항 상태와 저저항 상태를 기억하고, 전압의 인가에 의해 상기 고저항 상태와 상기 저저항 상태를 절환하는 저항 기억 소자를 갖는 불휘발성 반도체 기억 장치의 기입 방법으로서, 상기 저항 기억 소자에 전압을 인가하여 상기 고저항 상태로부터 상기 저저항 상태로 절환할 때에, 상기 저항 기억 소자에 흐르는 전류치를 규정함으로써, 상기 저항 기억 소자에, 규정한 상기 전류치에 따른 저저항치의 상기 저저항 상태를 기억시키는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법이 제공된다.
또한, 본 발명의 다른 관점에 따르면, 고저항 상태와 저저항 상태를 기억하고, 전압의 인가에 의해 상기 고저항 상태와 상기 저저항 상태를 절환하는 저항 기억 소자와, 상기 저항 기억 소자에 직렬로 접속된 가변 저항 소자와, 상기 저항 기억 소자에 전압을 인가하여 상기 고저항 상태로부터 상기 저저항 상태로 절환할 때에, 상기 저항 기억 소자에 흐르는 전류치를 규정함으로써, 상기 저항 기억 소자에, 규정한 상기 전류치에 따른 저저항치의 상기 저저항 상태를 기억시키는 전류 제한 회로를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
또한, 본 발명의 또 다른 관점에 따르면, 고저항 상태와 저저항 상태를 기억하고, 전압의 인가에 의해 상기 고저항 상태와 상기 저저항 상태를 절환하는 저항 기억 소자와, 상기 저항 기억 소자의 한쪽의 단부에 한쪽의 단부가 직렬로 접속된 선택 트랜지스터를 각각 갖고, 매트릭스 형상으로 배치된 복수의 메모리 셀과, 제1 방향으로 연장하여 병행으로 배치된 복수의 신호선으로서, 각 신호선이, 상기 제1 방향으로 배열되는 상기 메모리 셀의 상기 선택 트랜지스터의 게이트 전극에 접속된 복수의 제1 신호선과, 제1 방향과 교차하는 제2 방향으로 연장하여 병행으로 배치된 복수의 신호선으로서, 각 신호선이, 상기 제2 방향으로 배열되는 상기 메모리 셀의 상기 저항 기억 소자의 다른 쪽의 단부측에 접속된 복수의 제2 신호선과, 상기 제1 방향으로 연장하여 병행으로 배치된 복수의 신호선으로서, 각 신호선이, 상기 제1 방향으로 배열되는 상기 메모리 셀의 상기 선택 트랜지스터의 다른 쪽의 단부측에 접속된 복수의 제3 신호선과, 상기 저항 기억 소자의 상기 다른 쪽의 단부측에 직렬로 접속된 가변 저항 소자와, 상기 저항 기억 소자에 전압을 인가하여 상기 고저항 상태로부터 상기 저저항 상태로 절환할 때에, 상기 저항 기억 소자에 흐르는 전류치를 규정함으로써, 상기 저항 기억 소자에, 규정한 상기 전류치에 따른 저저항치의 상기 저저항 상태를 기억시키는 전류 제한 회로를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
<발명의 효과>
본 발명에 따르면, 저항치가 서로 다른 복수의 저항 상태를 기억하는 저항 기억 소자를 이용한 불휘발성 반도체 기억 장치에 있어서, 저항 기억 소자를 고저 항 상태로부터 저저항 상태로 스위치할 때에, 저항 기억 소자에 직렬로 저항 소자를 접속하여, 저항 기억 소자에 대전류가 흐르는 것을 방지하므로, 대전류가 흐르는 것에 의한 저항 기억 소자의 파괴나 열화를 방지할 수 있다. 또한, 이 저항 소자의 저항치에 의해, 저항 기억 소자가 저저항 상태일 때의 저항치를 제어할 수 있다. 이에 의해, 다치 메모리를 용이하게 실현할 수 있다.
도 1은 쌍극성 저항 기억 재료를 이용한 저항 기억 소자의 전류-전압 특성을 도시하는 그래프.
도 2는 단극성 저항 기억 재료를 이용한 저항 기억 소자의 전류-전압 특성을 도시하는 그래프.
도 3은 전류 제한의 설정치를 변화했을 때의 단극성 저항 기억 재료를 이용한 저항 기억 소자의 전류-전압 특성을 도시하는 그래프.
도 4는 단극성 저항 기억 재료를 이용한 저항 기억 소자의 포밍 처리를 설명하는 전류-전압 특성의 그래프.
도 5는 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 회로도(그 1).
도 6은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 회로도(그 1).
도 7은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 기입 방법을 나타내는 타임 차트(그 1).
도 8은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 기입 방법을 나타내는 타임 차트(그 2).
도 9는 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 판독 방법을 나타내는 타임 차트.
도 10은 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 회로도(그 1).
도 11은 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 회로도(그 2).
도 12는 본 발명의 제5 실시 형태에 따른 불휘발성 반도체 기억 장치 및 그 기입 방법을 도시하는 회로도.
도 13은 본 발명의 제6 실시 형태에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 평면도.
도 14는 본 발명의 제6 실시 형태에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 개략 단면도.
도 15는 본 발명의 제6 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 도시하는 공정 단면도(그 1).
도 16은 본 발명의 제6 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법을 도시하는 공정 단면도(그 2).
도 17은 본 발명의 실시 형태의 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 회로도(그 1).
도 18은 본 발명의 실시 형태의 변형예에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 회로도(그 2).
<도면의 주요부분에 대한 부호의 설명>
10 : 메모리 셀
12 : 저항 기억 소자
14 : 셀 선택 트랜지스터
16 : 비트선 선택 트랜지스터
18 : 전류 제어용 트랜지스터
20 : 실리콘 기판
22 : 소자 분리막
24, 30 : 게이트 전극
26, 28, 32, 34 : 소스/드레인 영역
36, 56, 64 : 층간 절연막
38, 40, 42, 44, 58, 60, 66 : 컨택트 플러그
46 : 소스선
48 : 하부 전극
50 : 저항 기억 재료층
52 : 상부 전극
54 : 저항 기억 소자
62 : 배선층
68 : 비트선
<발명을 실시하기 위한 최선의 형태>
[제1 실시 형태]
본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치 및 그 기입 방법에 대하여 도 1 내지 도 9를 이용하여 설명한다.
도 1은 쌍극성 저항 기억 재료를 이용한 저항 기억 소자의 전류-전압 특성을 도시하는 그래프, 도 2는 단극성 저항 기억 재료를 이용한 저항 기억 소자의 전류-전압 특성을 도시하는 그래프, 도 3은 전류 제한의 설정치를 변화했을 때의 단극성 저항 기억 재료의 전류-전압 특성을 도시하는 그래프, 도 4는 단극성 저항 기억 재료를 이용한 저항 기억 소자의 포밍 처리를 설명하는 전류-전압 특성의 그래프, 도 5 및 도 6은 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 회로도, 도 7 및 도 8은 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 기입 방법을 나타내는 타임 차트, 도 9는 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 판독 방법을 나타내는 타임 차트이다.
처음에, 저항 기억 소자의 기본 동작에 대하여 도 1 및 도 2를 이용하여 설명한다.
저항 기억 소자는, 한 쌍의 전극 사이에 저항 기억 재료가 협지된 것이다. 저항 기억 재료는, 그 대부분이 천이 금속을 포함하는 산화물 재료이며, 전기적 특성의 차이로부터 크게 2가지로 분류할 수 있다.
하나는, 고저항 상태와 저저항 상태의 사이에서 저항 상태를 변화하기 위해 서 서로 다른 극성의 전압을 이용하는 것으로서, 크롬(Cr) 등의 불순물을 미량으로 도핑한 SrTiO3이나 SrZrO3, 혹은 초거대 자기 저항(CMR: Colossal Magneto-Resistance)을 나타내는 Pr1 - xCaxMn03이나 La1 - xCaxMn03 등이 해당된다. 이하, 저항 상태의 재기입에 극성이 서로 다른 전압을 요하는 이와 같은 저항 기억 재료를, 쌍극성 저항 기억 재료라고 부른다.
다른 쪽은, 고저항 상태와 저저항 상태의 사이에서 저항치를 변화하기 위해서, 극성이 동일한 전압을 필요로 하는 재료로서, 예를 들면 NiOx나 TiOx와 같은 단일의 천이 금속의 산화물 등이 해당된다. 이하, 저항 상태의 재기입에 극성이 동일한 전압을 요하는 이와 같은 저항 기억 재료를, 단극성 저항 기억 재료라고 부른다.
도 1은, 쌍극성 저항 기억 재료를 이용한 저항 기억 소자의 전류-전압 특성을 도시하는 그래프로서, 비특허 문헌 1에 기재된 것이다. 이 그래프는, 전형적인 쌍극성 저항 기억 재료인 Cr 도프의 SrZrO3을 이용한 경우이다.
초기 상태에 있어서, 저항 기억 소자는 고저항 상태인 것으로 생각한다.
인가 전압이 0V인 상태로부터 서서히 부전압을 증가하여 가면, 이 때에 흐르는 전류는 곡선 a를 따라서 화살표의 방향으로 변화하고, 그 절대치는 서서히 증가한다. 인가하는 부전압이 더욱 커져 약 -0.5V를 초과하면, 저항 기억 소자가 고저항 상태로부터 저저항 상태로 스위치한다. 이에 수반하여, 전류의 절대치가 급격히 증가하고, 전류-전압 특성은 점 A로부터 점 B로 천이한다. 또한, 이하의 설명 에서는, 저항 기억 소자를 고저항 상태로부터 저저항 상태로 변화하는 동작을 「세트」라고 부른다.
점 B의 상태로부터 서서히 부전압을 감소하여 가면, 전류는 곡선 b를 따라서 화살표의 방향으로 변화하고, 그 절대치는 서서히 감소한다. 인가 전압이 0V로 되돌아가면, 전류도 0A로 된다.
인가 전압이 0V인 상태로부터 서서히 정전압을 증가하여 가면, 전류치는 곡선 c를 따라서 화살표의 방향으로 변화하고, 그 절대치는 서서히 증가한다. 인가하는 정전압이 더욱 커져 약 0.5V를 초과하면, 저항 기억 소자가 저저항 상태로부터 고저항 상태로 스위치한다. 이에 수반하여, 전류의 절대치가 급격히 감소하고, 전류-전압 특성은 점 C로부터 점 D로 천이한다. 또한, 이하의 설명에서는, 저항 기억 소자를 저저항 상태로부터 고저항 상태로 변화하는 동작을 「리세트」라고 부른다.
점 D의 상태로부터 서서히 정전압을 감소하여 가면, 전류는 곡선 d를 따라서 화살표의 방향으로 변화하고, 그 절대치는 서서히 감소한다. 인가 전압이 0V로 되돌아가면, 전류도 0A로 된다.
각각의 저항 상태는, 약 ±0.5V의 범위에서 안정되고, 전원을 끄더라도 유지된다. 즉, 고저항 상태에서는, 인가 전압이 점 A의 전압의 절대치보다도 낮으면, 전류-전압 특성은 곡선 a, d를 따라서 선형적으로 변화하고, 고저항 상태가 유지된다. 마찬가지로, 저저항 상태에서는, 인가 전압이 점 C의 전압의 절대치보다도 낮으면, 전류-전압 특성은 곡선 b, c를 따라서 선형적으로 변화하고, 저저항 상태가 유지된다.
이와 같이, 쌍극성 저항 기억 재료를 이용한 저항 기억 소자는, 고저항 상태와 저저항 상태의 사이에서 저항 상태를 변화하기 위해서, 서로 다른 극성의 전압을 인가하는 것이다.
도 2는, 단극성 저항 기억 재료를 이용한 저항 기억 소자의 전류-전압 특성을 도시하는 그래프이다. 이 그래프는, 전형적인 단극성 저항 기억 재료인 TiOx를 이용한 경우이다.
초기 상태에 있어서, 저항 기억 소자는 고저항 상태인 것으로 생각한다.
인가 전압을 0V부터 서서히 증가하여 가면, 전류는 곡선 a를 따라서 화살표의 방향으로 변화하고, 그 절대치는 서서히 증가한다. 인가 전압이 더욱 커져 약 1.3V를 초과하면, 저항 기억 소자가 고저항 상태로부터 저저항 상태로 스위치(세트)한다. 이에 수반하여, 전류의 절대치가 급격히 증가하고, 전류-전압 특성은 점 A로부터 점 B로 천이한다. 또한, 도 2에 있어서 점 B에서의 전류치가 약 20㎃로 일정하게 되어 있는 것은, 급격한 전류의 증가에 의한 소자의 파괴를 방지하기 위해서 전류 제한을 실시하고 있기 때문이다.
점 B의 상태로부터 서서히 전압을 감소하여 가면, 전류는 곡선 b를 따라서 화살표의 방향으로 변화하고, 그 절대치는 서서히 감소한다. 인가 전압이 0V로 되돌아가면, 전류도 0A로 된다.
인가 전압을 0V부터 재차 서서히 증가하여 가면, 전류는 곡선 c를 따라서 화 살표의 방향으로 변화하고, 그 절대치는 서서히 증가한다. 인가하는 정전압이 더욱 커져 약 1.2V를 초과하면, 저항 기억 소자가 저저항 상태로부터 고저항 상태로 스위치(리세트)한다. 이에 수반하여, 전류의 절대치가 급격히 감소하고, 전류-전압 특성은 점 C로부터 점 D로 천이한다.
점 D의 상태로부터 서서히 전압을 감소하여 가면, 전류는 곡선 d를 따라서 화살표의 방향으로 변화하고, 그 절대치는 서서히 감소한다. 인가 전압이 0V로 되돌아가면, 전류도 0A로 된다.
각각의 저항 상태는, 약 1.0V 이하에서 안정되고, 전원을 끄더라도 유지된다. 즉, 고저항 상태에서는, 인가 전압이 점 A의 전압보다도 낮으면, 전류-전압 특성은 곡선 a를 따라서 선형적으로 변화하고, 고저항 상태가 유지된다. 마찬가지로, 저저항 상태에서는, 인가 전압이 점 C의 전압보다도 낮으면, 전류-전압 특성은 곡선 c를 따라서 변화하고, 저저항 상태가 유지된다.
이와 같이, 단극성 저항 기억 재료를 이용한 저항 기억 소자는, 고저항 상태와 저저항 상태의 사이에서 저항 상태를 변화하기 위해서, 극성이 동일한 전압을 인가하는 것이다.
전술한 바와 같이, 저항 기억 소자를 저저항 상태로 세트하는 경우, 저항치의 급격한 변화를 수반하기 때문에, 흐르는 전류가 급격히 증가하여 소자를 파괴할 우려가 있다. 이 때문에, 저항 기억 소자를 저저항 상태로 세트할 때는, 소자에 소정치 이상의 전류가 흐르지 않도록 전류 제한을 실시하는 것이 바람직하다. 전류 제한은, 저항 기억 소자가 저저항 상태일 때의 저항치에 대하여 무시할 수 없을 정도의 저항치를 갖는 저항 소자를, 저항 기억 소자에 직렬로 접속함으로써 간단히 실현할 수 있다.
이 전류 제한에 대하여 본원 발명자가 예의 검토를 한 바, 전류 제한의 설정치에 의해, 저저항 상태로 세트했을 때의 저항치를 제어할 수 있음이 비로소 명백해졌다. 이하, 단극성 저항 기억 재료를 이용한 저항 기억 소자를 예로 하여, 전류 제한의 설정치에 의해 저항치를 제어하는 방법에 대하여 설명한다.
도 3은, 전류 제한의 설정치를 10㎃, 15㎃, 20㎃로 변화시킨 경우에서의 저항 기억 소자의 전류-전압 특성을 도시하는 그래프이다. 도면 중, 점선이 10㎃인 경우, 일점쇄선이 15㎃인 경우, 실선이 20㎃인 경우이다.
도 3에 도시한 바와 같이, 전류 제한의 설정치를 변화하면, 저항 기억 소자의 전류-전압 특성이 변화한다. 전류 제한의 설정치가 10㎃인 경우, 저저항 상태로 세트한 후에 인가 전압을 낮추어 가면, 전류치는 곡선 a를 따라서 감소하여 가고, 원점까지 되돌아간다. 전류 제한의 설정치가 15㎃인 경우, 저저항 상태로 세트한 후에 인가 전압을 낮추어 가면, 전류치는 곡선 a보다도 가파른 곡선 b를 따라서 감소하여 가고, 원점까지 되돌아간다. 전류 제한의 설정치가 20㎃인 경우, 저저항 상태로 세트한 후에 인가 전압을 낮추어 가면, 전류치는 곡선 b보다도 더욱 가파른 곡선 c를 따라서 감소하여 가고, 원점까지 되돌아간다.
원점까지 되돌아간 후에 재차 전압을 서서히 인가하여 가면, 전류 제한의 설정치가 10㎃인 경우에는 곡선 a를 따라서 전류치가 증가하여 가고, 전류 제한의 설정치가 15㎃인 경우에는 곡선 b를 따라서 전류치가 증가하여 가고, 전류 제한의 설 정치가 20㎃인 경우에는 곡선 c를 따라서 전류치가 증가해 간다. 즉, 저항 기억 소자는, 전류 제한의 설정치가 클수록 작은 저항치로 세트되어 있다.
인가 전압을 더욱 증가하여 가면, 전류치가 급격히 감소하고, 저항 기억 소자는 고저항 상태로 리세트된다. 그 후 인가 전압을 낮추어 가면, 전류치는 곡선 d를 따라서 감소하여 가고, 원점까지 되돌아간다. 또한, 리세트에 필요한 전압은, 도 3에 도시한 바와 같이, 세트 시의 전류 제한의 설정치가 높을수록 높아진다.
이와 같이, 저항 기억 소자를 저저항 상태로 세트할 때의 전류 제한의 설정치를 변화함으로써, 저저항 상태에서의 저항 기억 소자의 저항치를 제어할 수 있다. 또한, 이 때의 저항치는, 저항 기억 소자를 리세트하지 않는 한 보존된다. 따라서, 전류 제한의 설정치를 변화하여 저항 기억 소자를 세트함으로써, 저항 기억 소자를 다치의 메모리로서 이용할 수 있다.
또한, 상기 재료를 이용하여 저항 기억 소자를 형성하는 경우, 소자 형성 직후의 초기 상태에서는 도 1 및 도 2에 도시한 바와 같은 특성은 얻어지지 않는다. 저항 기억 재료를 고저항 상태와 저저항 상태의 사이에서 가역적으로 변화할 수 있는 상태로 하기 위해서는, 포밍이라고 불리는 처리가 필요하다.
도 4는, 도 2 및 도 3의 경우와 동일한 단극성 저항 기억 재료를 이용한 저항 기억 소자의 포밍 처리를 설명하는 전류-전압 특성이다.
소자 형성 직후의 초기 상태에서는, 도 4에 도시한 바와 같이, 고저항이면서 또한 절연 내압은 8V 정도로 매우 높게 되어 있다. 이 절연 내압은, 세트나 리세트에 필요한 전압과 비교하여 매우 높은 값이다. 초기 상태에서는, 세트나 리세트 라고 하는 저항 상태의 변화는 발생하지 않는다.
초기 상태에 있어서 이 절연 내압보다도 높은 전압을 인가하면, 도 4에 도시한 바와 같이, 소자에 흐르는 전류치가 급격히 증가하고, 즉 저항 기억 소자의 포밍이 행해진다. 이와 같은 포밍을 행함으로써, 저항 기억 소자는 도 2에 도시한 바와 같은 전류-전압 특성을 나타내게 되고, 저저항 상태와 고저항 상태를 가역적으로 변화할 수 있도록 된다. 한번 포밍을 행한 후에는, 저항 기억 소자가 초기 상태로 되돌아가는 일은 없다.
포밍 전의 초기 상태에서의 저항 기억 소자는, 높은 저항치를 갖고 있어, 포밍 후의 고저항 상태와 혼동할 우려가 있다. 따라서, 본원 명세서에 있어서 고저항 상태라고 할 때에는 포밍 후의 저항 기억 소자의 고저항 상태를 나타내는 것으로 하고, 저저항 상태라고 할 때는 포밍 후의 저항 기억 소자의 저저항 상태를 나타내는 것으로 하고, 초기 상태라고 할 때는 포밍을 행하기 전의 저항 기억 소자의 상태를 나타내는 것으로 한다.
또한, 이상의 설명에서는 단극성 저항 기억 재료인 경우에 대하여 설명했지만, 쌍극성 저항 기억 재료인 경우도 마찬가지이다.
다음으로, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구조에 대하여 도 5 및 도 6을 이용하여 설명한다.
도 5 및 도 6은 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 회로도이다.
본 실시 형태에 따른 불휘발성 반도체 기억 장치의 메모리 셀(10)은, 도 5에 도시한 바와 같이, 저항 기억 소자(12)와, 셀 선택 트랜지스터(14)를 갖고 있다. 저항 기억 소자(12)는, 그 일단이 비트선 BL에 접속되고, 타단이 셀 선택 트랜지스터(14)의 드레인 단자에 접속되어 있다. 셀 선택 트랜지스터(14)의 소스 단자는 소스선 SL에 접속되고, 게이트 단자는 워드선 WL에 접속되어 있다.
저항 기억 소자(12)는, 한 쌍의 전극 사이에 저항 기억 재료가 협지된 것이다. 저항 기억 재료는, 쌍극성 저항 기억 재료 및 단극성 저항 기억 재료의 어느 것이어도 된다. 또한, 본 실시 형태에서는, 저항 기억 재료가 예를 들면 TiOx로 이루어지는 단극성 저항 기억 재료인 것으로 한다.
도 6은, 도 5에 도시하는 메모리 셀(10)을 매트릭스 형상으로 배치한 메모리 셀 어레이를 도시하는 회로도이다. 복수의 메모리 셀(10)이, 열 방향(도면 세로 방향) 및 행 방향(도면 가로 방향)으로 인접하여 형성되어 있다.
열 방향으로는, 복수의 워드선 WL1, /WL1, WL2, /WL2…가 배치되어 있고, 열 방향으로 배열되는 메모리 셀(10)에 공통의 신호선을 구성하고 있다. 또한, 열 방향으로는, 소스선 SL1, SL2…가 배치되고, 열 방향으로 배열되는 메모리 셀(10)에 공통의 신호선을 구성하고 있다. 또한, 소스선 SL은, 워드선 WL2개에 1개씩 마련되어 있다.
행 방향(도면 가로 방향)으로는, 복수의 비트선 BL1, BL2, BL3, BL4…이 배치되어 있고, 행 방향으로 배열되는 메모리 셀(10)에 공통의 신호선을 구성하고 있다. 각 비트선 BL에는, 가변 저항 소자로서의 비트선 선택 트랜지스터(16)가 접속 되어 있다.
다음으로, 도 6에 도시하는 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 기입 방법에 대하여 도 7 및 도 8을 이용하여 설명한다.
처음에, 고저항 상태로부터 저저항 상태로의 재기입 동작, 즉 세트의 동작에 대하여 도 7을 이용하여 설명한다. 재기입 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 비트선 BL1에 접속된 비트선 선택 트랜지스터(16)의 게이트 단자에 소정의 전압을 인가하여, 비트선 선택 트랜지스터(16)를 온 상태로 한다(도 7 참조). 이 때, 게이트 단자에 인가하는 전압은, 비트선 선택 트랜지스터(16)의 채널 저항 RBS가, 저항 BS 기억 소자(12)가 고저항 상태일 때의 저항치 RH보다도 충분히 작고, 또한, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL과 비교하여 무시할 수 없을 정도의 값으로 되도록, 제어한다.
또한, 비트선 선택 트랜지스터(16)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다(도 7 참조). 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL에 비하여 무시할 수 있을 정도로 작은 값으로 되도록, 제어한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다(도 7 참조).
이어서, 비트선 선택 트랜지스터(16)의 드레인 단자에, 저항 기억 소자(12)를 세트하기 위해서 요하는 전압과 동일 혹은 이보다 약간 큰 바이어스 전압을 인가한다(도 7 참조). 이에 의해, 비트선 선택 트랜지스터(16), 비트선 BL1, 저항 기억 소자(12) 및 셀 선택 트랜지스터(14)를 통해서 소스선 SL1을 향하는 전류 경로가 형성되고, 인가한 바이어스 전압은, 저항 기억 소자(12)의 저항치 RH, 비트선 선택 트랜지스터(16)의 채널 저항 RBS 및 셀 선택 트랜지스터(14)의 채널 저항 RCS에 따라서 각각에 분배된다.
이 때, 저항 기억 소자(12)의 저항치 RH는, 비트선 선택 트랜지스터(16)의 채널 저항 RBS 및 셀 선택 트랜지스터의 채널 저항 RCS에 비하여 충분히 크기 때문에, 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 의해, 저항 기억 소자(12)는, 고저항 상태로부터 저저항 상태로 변화한다.
저항 기억 소자(12)의 저항치가 저항치 RH로부터 저항치 RL로 변화하면, 비트선 선택 트랜지스터(16)의 채널 저항 RBS가 저항치 RL과 비교하여 무시할 수 없을 정도의 크기로 되고, 저항 기억 소자(12)와 비트선 선택 트랜지스터(16)에 배분되는 전압의 비는, RL:RBS로 된다. 따라서, 비트선 선택 트랜지스터(16)의 채널 저항 RBS가 예를 들면 RBS=2×RL로 되도록 비트선 선택 트랜지스터(16)의 게이트 전압을 설정해 두면, 저항 기억 소자(12)에는 바이어스 전압의 1/3이 배분되게 된다.
비트선 선택 트랜지스터(16)의 채널 저항 RBS는, 비트선 선택 트랜지스터(16)의 성능상 가능한 한도의 임의의 값으로 설정할 수 있기 때문에, 저항 기억 소자(12)에 가해지는 전압, 즉 저항 기억 소자(12)에 흐르는 전류를, 비트선 선택 트랜지스터(16)의 게이트 전압에 의해 임의의 값으로 설정할 수 있다.
즉, 비트선 선택 트랜지스터(16)의 게이트 전압에 의해 저항 기억 소자(12)에 흐르는 전류를 소정치로 제한할 수 있으며, 이 전류 제한에 의해 저항 기억 소자(12)의 저항치를 제어할 수 있다. 예를 들면, 도 3에 도시한 바와 같이, 저항 기억 소자(12)에 흐르는 전류치를 10㎃로 제한하면, 저항 기억 소자(12)는 곡선 a로 나타내어지는 저항 특성을 갖게 되고, 저항 기억 소자(12)에 흐르는 전류치를 15㎃로 제한하면, 저항 기억 소자(12)는 곡선 b로 나타내어지는 저항 특성을 갖게 되고, 저항 기억 소자(12)에 흐르는 전류치를 20㎃로 제한하면, 저항 기억 소자(12)는 곡선 c에 나타내어지는 저항 특성을 갖게 되다.
이어서, 비트선 BL1에 인가하는 바이어스 전압을 제로로 복귀시킨 후, 비트선 선택 트랜지스터(16)의 게이트 단자에 인가하는 전압 및 워드선 WL1에 인가하는 전압을 오프로 하고, 세트의 동작을 완료한다(도 7 참조).
또한, 제1 저항치를 갖는 저저항 상태로부터 제2 저항치를 갖는 저저항 상태로 재기입할 때는, 후술하는 리세트의 동작을 행한 후, 다시 제2 저항치로 되도록 저저항 상태로 세트한다.
다음으로, 저저항 상태로부터 고저항 상태로의 재기입 동작, 즉 리세트의 동 작에 대하여 도 8을 이용하여 설명한다. 재기입 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 비트선 BL1에 접속된 비트선 선택 트랜지스터(16)의 게이트 단자에 소정의 전압을 인가하여, 비트선 선택 트랜지스터(16)를 온 상태로 한다(도 8 참조). 이 때, 게이트 단자에 인가하는 전압은, 비트선 선택 트랜지스터(16)의 채널 저항 RBS가, 저항 BS 기억 소자(12)가 저저항 상태일 때의 저항치 RL보다도 충분히 작아지도록, 제어한다.
또한, 비트선 선택 트랜지스터(16)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다(도 8 참조). 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL보다도 충분히 작아지도록, 제어한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다(도 8 참조).
이어서, 비트선 선택 트랜지스터(16)의 드레인 단자에, 저항 기억 소자(12)를 리세트하기 위해서 요하는 전압과 동일 혹은 이보다 약간 큰 바이어스 전압을 인가한다(도 8 참조). 이에 의해, 비트선 선택 트랜지스터(16), 비트선 BL1, 저항 기억 소자(12) 및 셀 선택 트랜지스터(14)를 통해서 소스선 SL1로 향하는 전류 경로가 형성되고, 인가한 바이어스 전압은, 저항 기억 소자(12)의 저항치 RL, 비트선 선택 트랜지스터(16)의 채널 저항 RBS 및 셀 선택 트랜지스터(14)의 채널 저항 RCS에 따라서 각각에 분배된다.
이 때, 비트선 선택 트랜지스터(16)의 채널 저항 RBS 및 셀 선택 트랜지스터(14)의 채널 저항 RCS는, 저항 기억 소자(12)의 저항치 RL보다도 충분히 작기 때문에, 인가한 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 의해, 저항 기억 소자(12)는, 저저항 상태로부터 고저항 상태로 변화한다.
이와 같이 리세트 과정에서는, 저항 기억 소자(12)가 고저항 상태로 절환된 순간, 거의 전체 바이어스 전압이 저항 기억 소자(12)에 배분되기 때문에, 이 바이어스 전압에 의해 저항 기억 소자(12)가 다시 세트되는 것을 방지할 필요가 있다. 이를 위해서는, 비트선 BL에 인가하는 바이어스 전압은, 세트에 요하는 전압보다도 작게 해야 한다.
즉, 리세트 과정에서는, 비트선 선택 트랜지스터(16)의 채널 저항 RBS 및 셀 선택 트랜지스터(14)의 채널 저항 RCS가 저항 기억 소자(12)의 저항치 RL보다도 충분히 작아지도록, 이들 트랜지스터의 게이트 전압을 조정함과 함께, 비트선 BL에 인가하는 바이어스 전압을, 리세트에 필요한 전압 이상, 세트에 필요한 전압 미만으로 설정한다.
이어서, 비트선 BL1에 인가하는 바이어스 전압을 제로로 복귀시킨 후, 비트선 선택 트랜지스터(16)의 게이트 단자에 인가하는 전압 및 워드선 WL에 인가하는 전압을 오프로 하고, 리세트의 동작을 완료한다(도 8 참조).
본 실시 형태에 따른 불휘발성 반도체 기억 장치에서는, 도 6에 도시한 바와 같이, 워드선 WL과 소스선 SL이 열 방향으로 배치되어 있고, 하나의 워드선(예를 들면 WL1)에 접속된 메모리 셀(10)은, 동일한 소스선 SL(예를 들면 SL1)에 접속되어 있다. 따라서, 상기 리세트 동작에 있어서 복수의 비트선 BL(예를 들면 BL1∼BL4)을 동시에 구동하면, 선택 워드선(예를 들면 WL1)에 연속해 있는 복수의 메모리 셀(10)을 일괄하여 리세트하는 것도 가능하다.
다음으로, 도 6에 도시하는 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 판독 방법에 대하여 도 9를 이용하여 설명한다. 판독 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 비트선 선택 트랜지스터(16)의 게이트 단자에 소정의 전압을 인가하여, 비트선 선택 트랜지스터(16)를 온 상태로 한다(도 9 참조). 이 때, 게이트 단자에 인가하는 전압은, 비트선 선택 트랜지스터(16)의 채널 저항 RBS가, 저항 기억 소자(12)의 저항치 RL보다도 충분히 작아지도록, 제어한다.
또한, 비트선 선택 트랜지스터(16)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다(도 9 참조). 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL보다도 충분히 작아지도록, 제어한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다(도 9 참조).
이어서, 비트선 선택 트랜지스터(16)의 드레인 단자에, 소정의 바이어스 전압을 인가한다(도 9 참조). 이 바이어스 전압은, 최하위의 전류 제한치로 얻어지는 메모리 특성에 맞추어 설정된다. 즉, 저항 기억 소자(12)가 어떤 저항 상태에 있을 때에도 인가 전압에 의해 세트나 리세트가 발생하지 않도록, 바이어스 전압의 값을 설정한다.
예를 들면, 저항 기억 소자(12)가 도 3에 도시하는 전류-전압 특성을 갖고, 최하위의 전류 제한치가 예를 들면 10㎃인 경우, 바이어스 전압이 약 0.6V 정도 이하에서는 세트나 리세트는 발생하지 않는다. 따라서, 판독용의 바이어스 전압은, 0.6V 이하의 전압에서 충분히 마진을 확보할 수 있는 전압(예를 들면 0.5V)으로 설정한다.
비트선 선택 트랜지스터(16)의 드레인 단자에 이와 같은 바이어스 전압을 인가하면, 비트선 BL1에는 저항 기억 소자(12)의 저항치에 따른 전류가 흐른다. 따라서, 비트선 BL1에 흐르는 이 전류치를 검출함으로써, 저항 기억 소자(12)가 어떤 저항 상태에 있는지를 판독할 수 있다.
이와 같이, 본 실시 형태에 따르면, 저항 기억 소자를 고저항 상태로부터 저저항 상태로 스위치할 때에, 저항 기억 소자에 직렬로 저항 소자를 접속하여, 저항 기억 소자에 대전류가 흐르는 것을 방지하므로, 대전류가 흐르는 것에 의한 저항 기억 소자의 파괴나 열화를 방지할 수 있다. 또한, 이 저항 소자의 저항치에 의 해, 저항 기억 소자가 저저항 상태일 때의 저항치를 제어할 수 있다. 이에 의해, 다치 메모리를 용이하게 실현할 수 있다.
[제2 실시 형태]
본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치 및 그 기입 방법에 대하여 설명한다. 또한, 도 1 내지 도 9에 도시하는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치 배열에 그 기입 방법 및 판독 방법과 마찬가지의 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간결하게 한다.
본 실시 형태에 따른 불휘발성 반도체 기억 장치는, 저항 기억 소자(12)가 쌍극성 저항 기억 재료에 의해 구성되어 있는 점을 제외하고, 도 5 및 도 6에 도시하는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치와 마찬가지이다. 또한, 쌍극성 저항 기억 재료로서는, 예를 들면 Cr 도프의 SrZrO3 등을 적용할 수 있다. 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 저항 기억 소자는, 예를 들면 도 1에 도시된 바와 같이, 세트 시에 마이너스 바이어스 전압을 인가하고, 리세트 시에 플러스 바이어스 전압을 인가하는 것으로 한다.
다음으로, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 기입 방법에 대하여 설명한다. 또한, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 기입 방법은, 바이어스 전압의 극성을 제외하고, 기본적으로 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 기입 방법과 마찬가지이다.
처음에, 고저항 상태로부터 저저항 상태로의 재기입 동작, 즉 세트의 동작에 대하여 설명한다. 재기입 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 비트선 BL1에 접속된 비트선 선택 트랜지스터(16)의 게이트 단자에 소정의 전압을 인가하여, 비트선 선택 트랜지스터(16)를 온 상태로 한다. 이 때, 게이트 단자에 인가하는 전압은, 비트선 선택 트랜지스터(16)의 채널 저항 RBS가, 저항 기억 소자(12)가 고저항 상태일 때의 저항치 RH보다도 충분히 작고, 또한, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL에 비하여 무시할 수 없을 정도의 값으로 되도록, 제어한다.
또한, 비트선 선택 트랜지스터(16)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다. 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL에 비하여 무시할 수 있을 정도로 작은 값으로 되도록, 제어한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다.
이어서, 비트선 선택 트랜지스터(16)의 드레인 단자에, 저항 기억 소자(12)를 세트하기 위해서 요하는 전압과 동일 혹은 이보다 절대치가 약간 큰 마이너스 바이어스 전압을 인가한다. 이에 의해, 소스선 SL1로부터 셀 선택 트랜지스터(14), 저항 기억 소자(12), 비트선 BL1 및 비트선 선택 트랜지스터(16)를 통해서 흐르는 전류 경로가 형성되고, 인가한 바이어스 전압은, 저항 기억 소자(12)의 저항치 RH, 비트선 선택 트랜지스터(16)의 채널 저항 RBS 및 셀 선택 트랜지스터(14)의 채널 저항 RCS에 따라서 각각에 분배된다.
이 때, 저항 기억 소자(12)의 저항치 RH는, 비트선 선택 트랜지스터(16)의 채널 저항 RBS 및 셀 선택 트랜지스터의 채널 저항 RCS에 비하여 충분히 크기 때문에, 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 의해, 저항 기억 소자(12)는, 고저항 상태로부터 저저항 상태로 변화한다.
저항 기억 소자(12)의 저항치가 저항치 RH로부터 저항치 RL로 변화하면, 비트선 선택 트랜지스터(16)의 채널 저항 RBS가 저항치 RL과 비교하여 무시할 수 없을 정도의 크기로 되고, 저항 기억 소자(12)와 비트선 선택 트랜지스터(16)에 배분되는 전압의 비는, RL:RBS로 된다. 따라서, 비트선 선택 트랜지스터(16)의 채널 저항 RBS가 예를 들면 RBS=2×RL로 되도록 비트선 선택 트랜지스터(16)의 게이트 전압을 설정해 두면, 저항 기억 소자(12)에는 바이어스 전압의 1/3이 배분되게 된다.
비트선 선택 트랜지스터(16)의 채널 저항 RBS는, 비트선 선택 트랜지스터(16)의 성능상 가능한 한도의 임의의 값으로 설정할 수 있기 때문에, 저항 기억 소자(12)에 가해지는 전압, 즉 저항 기억 소자(12)에 흐르는 전류를, 비트선 선택 트랜지스터(16)의 게이트 전압에 의해 임의의 값으로 설정할 수 있다. 즉, 비트선 선택 트랜지스터(16)의 게이트 전압에 의해 저항 기억 소자(12)에 흐르는 전류를 소정치로 제한할 수 있고, 이 전류 제한에 의해 저항 기억 소자(12)의 저항치를 제어할 수 있다.
이어서, 비트선 BL1에 인가하는 바이어스 전압을 제로로 복귀시킨 후, 비트선 선택 트랜지스터(16)의 게이트 단자에 인가하는 전압 및 워드선 WL1에 인가하는 전압을 오프로 하고, 세트의 동작을 완료한다.
다음으로, 저저항 상태로부터 고저항 상태로의 재기입 동작, 즉 리세트의 동작에 대하여 설명한다. 재기입 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 비트선 BL1에 접속된 비트선 선택 트랜지스터(16)의 게이트 단자에 소정의 전압을 인가하여, 비트선 선택 트랜지스터(16)를 온 상태로 한다. 이 때, 게이트 단자에 인가하는 전압은, 비트선 선택 트랜지스터(16)의 채널 저항 RBS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL보다도 충분히 작아지도록, 제어한다.
또한, 비트선 선택 트랜지스터(16)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다. 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL보다도 충분히 작아지도록, 제어한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다.
이어서, 비트선 선택 트랜지스터(16)의 드레인 단자에, 저항 기억 소자(12)를 리세트하기 위해서 요하는 전압과 동일 혹은 이보다 절대치가 약간 큰 플러스 바이어스 전압을 인가한다. 이에 의해, 소스선 SL1로부터 셀 선택 트랜지스터(14), 저항 기억 소자(12), 비트선 BL1 및 비트선 선택 트랜지스터(16)를 통해서 흐르는 전류 경로가 형성되고, 인가한 바이어스 전압은, 저항 기억 소자(12)의 저항치 RL, 비트선 선택 트랜지스터(16)의 채널 저항 RBS 및 셀 선택 트랜지스터(14)의 채널 저항 RCS에 따라서 각각에 분배된다.
이 때, 비트선 선택 트랜지스터(16)의 채널 저항 RBS 및 셀 선택 트랜지스터(14)의 채널 저항 RCS는, 저항 기억 소자(12)의 저항치 RL보다도 충분히 작기 때문에, 인가한 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 의해, 저항 기억 소자(12)는, 저저항 상태로부터 고저항 상태로 변화한다.
이어서, 비트선 BL1에 인가하는 바이어스 전압을 제로로 복귀시킨 후, 비트선 선택 트랜지스터(16)의 게이트 단자에 인가하는 전압 및 워드선 WL1에 인가하는 전압을 오프로 하고, 리세트의 동작을 완료한다.
본 실시 형태에 따른 불휘발성 반도체 기억 장치에서는, 도 6에 도시한 바와 같이, 워드선 WL과 소스선 SL이 열 방향으로 배치되어 있고, 하나의 워드선(예를 들면 WL1)에 접속된 메모리 셀(10)은, 동일한 소스선 SL(예를 들면 SL1)에 접속되어 있다. 따라서, 상기 리세트 동작에 있어서 복수의 비트선 BL(예를 들면 BL1∼ BL4)을 동시에 구동하면, 선택 워드선(예를 들면 WL1)에 연속해 있는 복수의 메모리 셀(10)을 일괄하여 리세트하는 것도 가능하다.
다음으로, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 판독 방법에 대하여 설명한다. 판독 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 비트선 선택 트랜지스터(16)의 게이트 단자에 소정의 전압을 인가하여, 비트선 선택 트랜지스터(16)를 온 상태로 한다. 이 때, 게이트 단자에 인가하는 전압은, 비트선 선택 트랜지스터(16)의 채널 저항 RBS가, 저항 기억 소자(12)의 저항치 RL보다도 충분히 작아지도록, 제어한다.
또한, 비트선 선택 트랜지스터(16)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다. 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL보다도 충분히 작아지도록, 제어한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다.
이어서, 비트선 선택 트랜지스터(16)의 드레인 단자에, 소정의 바이어스 전압을 인가한다. 이 바이어스 전압은, 최하위의 전류 제한치로 얻어지는 메모리 특성에 맞추어 설정된다. 즉, 저항 기억 소자(12)가 어떤 저항 상태에 있을 때에도 인가 전압에 의해 세트나 리세트가 발생하지 않도록, 바이어스 전압의 값을 설정한 다.
비트선 선택 트랜지스터(16)의 드레인 단자에 이와 같은 바이어스 전압을 인가하면, 비트선 BL1에는 저항 기억 소자(12)의 저항치에 따른 전류가 흐른다. 따라서, 비트선 BL1에 흐르는 이 전류치를 검출함으로써, 저항 기억 소자(12)가 어떤 저항 상태에 있는지를 판독할 수 있다.
이와 같이, 본 실시 형태에 따르면, 저항 기억 소자를 고저항 상태로부터 저저항 상태로 스위치할 때에, 저항 기억 소자에 직렬로 저항 소자를 접속하여, 저항 기억 소자에 대전류가 흐르는 것을 방지하므로, 대전류가 흐르는 것에 의한 저항 기억 소자의 파괴나 열화를 방지할 수 있다. 또한, 이 저항 소자의 저항치에 의해, 저항 기억 소자가 저저항 상태일 때의 저항치를 제어할 수 있다. 이에 의해, 다치 메모리를 용이하게 실현할 수 있다.
[제3 실시 형태]
본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치 및 그 기입 방법에 대하여 도 10 및 도 11을 이용하여 설명한다. 또한, 도 1 내지 도 9에 도시하는 제1 실시 형태에 의한 불휘발성 반도체 기억 장치 및 그 기입 방법 및 판독 방법과 마찬가지의 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간결하게 한다.
도 10 및 도 11은 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 회로도이다.
처음에, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구조에 대하여 도 10 및 도 11을 이용하여 설명한다.
본 실시 형태에 따른 불휘발성 반도체 기억 장치의 메모리 셀(10)은, 도 10에 도시한 바와 같이, 저항 기억 소자(12)와, 셀 선택 트랜지스터(14)와, 가변 저항 소자로서의 전류 제어용 트랜지스터(18)를 갖고 있다. 저항 기억 소자(12)는, 그 일단이 셀 선택 트랜지스터(14)의 드레인 단자에 접속되고, 타단이 전류 제어용 트랜지스터(18)의 소스 단자에 접속되어 있다. 셀 선택 트랜지스터(14)의 소스 단자는 소스선 SL에 접속되고, 게이트 단자는 워드선 WL에 접속되어 있다. 전류 제어용 트랜지스터의 드레인 단자는 비트선 BL에 접속되고, 게이트 단자는 컨트롤선 CL에 접속되어 있다.
저항 기억 소자(12)는, 한 쌍의 전극 사이에 저항 기억 재료가 협지된 것이다. 저항 기억 재료는, 쌍극성 저항 기억 재료 및 단극성 저항 기억 재료의 어느 것이어도 된다. 또한, 본 실시 형태에서는, 저항 기억 재료가 예를 들면 TiOx로 이루어지는 단극성 저항 기억 재료인 것으로 한다.
도 11은, 도 10에 도시하는 메모리 셀(10)을 매트릭스 형상으로 배치한 메모리 셀 어레이를 도시하는 회로도이다. 복수의 메모리 셀(10)이, 열 방향(도면 세로 방향) 및 행 방향(도면 가로 방향)으로 인접하여 형성되어 있다.
열 방향으로는, 복수의 워드선 WL1, /WL1, WL2, /WL2…와, 컨트롤선 CL1, /CL1, CL2, /CL2…와, 소스선 SL1, SL2…가 배치되어 있고, 열 방향으로 배열되는 메모리 셀(10)에 공통의 신호선을 각각 구성하고 있다. 또한, 소스선 SL은, 워드 선 WL2개에 1개씩 형성되어 있다.
행 방향(도면 가로 방향)으로는, 복수의 비트선 BL1, BL2, BL3, BL4…가 배치되어 있고, 행 방향으로 배열되는 메모리 셀(10)에 공통의 신호선을 구성하고 있다.
다음으로, 도 11에 도시하는 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 기입 방법에 대하여 도 7 및 도 8을 참조하여 설명한다. 또한, 본 실시 형태에서의 컨트롤선 CL의 전압은, 도 7 및 도 8에서의 비트선 선택 트랜지스터의 게이트 전압에 상당한다.
처음에, 고저항 상태로부터 저저항 상태로의 재기입 동작, 즉 세트의 동작에 대하여 도 7을 이용하여 설명한다. 재기입 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리셀(10)인 것으로 한다.
우선, 컨트롤선 CL1에 소정의 전압을 인가하고, 전류 제어용 트랜지스터(18)를 온 상태로 한다(도 7 참조). 이 때, 컨트롤선 CL1에 인가하는 전압은, 전류 제어용 트랜지스터(18)의 채널 저항 RCL이, 저항 기억 소자(12)가 고저항 상태일 때의 CL저항치 RH보다도 충분히 작고, 또한, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL와 비교하여 무시할 수 없을 정도의 값으로 되도록, 제어한다.
또한, 전류 제어용 트랜지스터(18)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다(도 7 참조). 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL에 비하여 무시 가능할 정도로 작은 값으로 되도록, 제어한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다(도 7 참조).
이어서, 비트선 BL1에, 저항 기억 소자(12)를 세트하기 위해서 요하는 전압과 동일 혹은 이보다 약간 큰 바이어스 전압을 인가한다(도 7 참조). 이에 의해, 비트선 BL1, 전류 제어용 트랜지스터(18), 저항 기억 소자(12) 및 셀 선택 트랜지스터(14)를 통해서 소스선 SL1로 향하는 전류 경로가 형성되고, 인가한 바이어스 전압은, 저항 기억 소자(12)의 저항치 RH, 전류 제어용 트랜지스터(16)의 채널 저항 RCL 및 셀 선택 트랜지스터(14)의 채널 저항 RCS에 따라서 각각에 분배된다.
이 때, 저항 기억 소자(12)의 저항치 RH는, 전류 제어용 트랜지스터(18)의 채널 저항 RCL 및 셀 선택 트랜지스터의 채널 저항 RCS에 비하여 충분히 크기 때문에, 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 의해, 저항 기억 소자(12)는, 고저항 상태로부터 저저항 상태로 변화한다.
저항 기억 소자(12)의 저항치가 저항치 RH로부터 저항치 RL로 변화하면, 전류 제어용 트랜지스터(18)의 채널 저항 RCL이 저항치 RL과 비교하여 무시할 수 없을 정도의 크기로 되고, 저항 기억 소자(12)와 전류 제어용 트랜지스터(18)에 배분되는 전압의 비는, RL:RCL로 된다. 따라서, 전류 제어용 트랜지스터(16)의 채널 저항 RCL이 예를 들면 RCL=2×RL로 되도록 컨트롤선 CL1의 전압을 설정하여 놓으면, 저항 기억 소자(12)에는 바이어스 전압의 1/3이 배분되게 된다.
전류 제어용 트랜지스터(18)의 채널 저항 RCL은, 전류 제어용 트랜지스터(18)의 성능상 가능한 한도의 임의의 값으로 설정할 수 있기 때문에, 저항 기억 소자(12)에 가해지는 전압, 즉 저항 기억 소자(12)에 흐르는 전류를, 전류 제어용 트랜지스터(18)의 게이트 전압, 즉 컨트롤선 CL1에의 인가 전압에 의해 임의의 값으로 설정할 수 있다.
즉, 컨트롤선 CL1의 전압에 의해 저항 기억 소자(12)에 흐르는 전류를 소정치로 제한할 수 있고, 이 전류 제한에 의해 저항 기억 소자(12)의 저항치를 제어할 수 있다. 예를 들면, 도 3에 도시한 바와 같이, 저항 기억 소자(12)에 흐르는 전류치를 10㎃로 제한하면, 저항 기억 소자(12)는 곡선 a로 나타내어지는 저항 특성을 갖게 되고, 저항 기억 소자(12)에 흐르는 전류치를 15㎃로 제한하면, 저항 기억 소자(12)는 곡선 b로 나타내어지는 저항 특성을 갖게 되고, 저항 기억 소자(12)에 흐르는 전류치를 20㎃로 제한하면, 저항 기억 소자(12)는 곡선 c로 나타내어지는 저항 특성을 갖게 된다.
이어서, 비트선 BL1에 인가하는 바이어스 전압을 제로로 복귀시킨 후, 컨트롤선 CL1 및 워드선 WL1에 인가하는 전압을 오프로 하고, 세트의 동작을 완료한다(도 7 참조).
다음으로, 저저항 상태로부터 고저항 상태로의 재기입 동작, 즉 리세트의 동 작에 대하여 도 8을 참조하여 설명한다. 재기입 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 컨트롤선 CL1에 소정의 전압을 인가하고, 전류 제어용 트랜지스터(18)를 온 상태로 한다(도 8 참조). 이 때, 컨트롤선 CL1에 인가하는 전압은, 전류 제어용 트랜지스터(18)의 채널 저항 RCL이, 저항 기억 소자(12)가 저저항 상태일 때의 CL저항치 RL보다도 충분히 작아지도록, 제어한다.
또한, 전류 제어용 트랜지스터(18)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다(도 8 참조). 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL보다도 충분히 작아지도록, 제어한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다(도 8 참조).
이어서, 비트선 BL1에, 저항 기억 소자(12)를 리세트하기 위해서 요하는 전압과 동일 혹은 이보다 약간 큰 바이어스 전압을 인가한다(도 8 참조). 이에 의해, 비트선 BL1, 전류 제어용 트랜지스터(18), 저항 기억 소자(12) 및 셀 선택 트랜지스터(14)를 통해서 소스선 SL1에 향하는 전류 경로가 형성되고, 인가한 바이어스 전압은, 저항 기억 소자(12)의 저항치 RL, 전류 제어용 트랜지스터(18)의 채널 저항 RCL 및 셀 선택 트랜지스터(14)의 채널 저항 RCS에 따라서 각각에 분배된다.
이 때, 전류 제어용 트랜지스터(18)의 채널 저항 RCL 및 셀 선택 트랜지스터(14)의 채널 저항 RCS는, 저항 기억 소자(12)의 저항치 RL보다도 충분히 작기 때문에, 인가한 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 의해, 저항 기억 소자(12)는, 저저항 상태로부터 고저항 상태로 변화한다.
이와 같이 리세트 과정에서는, 저항 기억 소자(12)가 고저항 상태로 절환한 순간, 거의 전체 바이어스 전압이 저항 기억 소자(12)에 배분되기 때문에, 이 바이어스 전압에 의해 저항 기억 소자(12)가 다시 세트되는 것을 방지할 필요가 있다. 이를 위해서는, 비트선 BL에 인가하는 바이어스 전압은, 세트에 요하는 전압보다도 작게 하여야 한다.
즉, 리세트 과정에서는, 전류 제어용 트랜지스터(18)의 채널 저항 RCL 및 셀 선택 트랜지스터(14)의 채널 저항 RCS가 저항 기억 소자(12)의 저항치 RL보다도 충분히 작아지도록, 이들 트랜지스터의 게이트 전압을 조정함과 함께, 비트선 BL에 인가하는 바이어스 전압을, 리세트에 필요한 전압 이상, 세트에 필요한 전압 미만으로 설정한다.
이어서, 비트선 BL1에 인가하는 바이어스 전압을 제로로 복귀시킨 후, 컨트롤선 CL1에 인가하는 전압 및 워드선 WL1에 인가하는 전압을 오프로 하고, 리세트의 동작을 완료한다(도 8 참조).
본 실시 형태에 따른 불휘발성 반도체 기억 장치에서는, 도 6에 도시한 바와 같이, 워드선 WL과 소스선 SL이 열 방향으로 배치되어 있고, 하나의 워드선(예를 들면 WL1)에 접속된 메모리 셀(10)은, 동일한 소스선 SL(예를 들면 SL1)에 접속되어 있다. 따라서, 상기 리세트 동작에 있어서 복수의 비트선 BL(예를 들면 BL1∼BL4)을 동시에 구동하면, 선택 워드선(예를 들면 WL1)에 연속해 있는 복수의 메모리 셀(10)을 일괄하여 리세트하는 것도 가능하다.
다음으로, 도 11에 도시하는 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 판독 방법에 대하여 도 9를 참조하여 설명한다. 판독 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 컨트롤선 CL1에 소정의 전압을 인가하고, 전류 제어용 트랜지스터(18)를 온 상태로 한다(도 9 참조). 이 때, 컨트롤선 CL1에 인가하는 전압은, 전류 제어용 트랜지스터(18)의 채널 저항 RCL이, 저항 기억 소자(12)의 저항치 RL보다도 충분히 작아지도록, 제어한다.
또한, 전류 제어용 트랜지스터(18)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다(도 9 참조). 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL보다도 충분히 작아지도록, 제어한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다(도 9 참조 ).
이어서, 비트선 BL1에, 소정의 바이어스 전압을 인가한다(도 9 참조). 이 바이어스 전압은, 최하위의 전류 제한치로 얻어지는 메모리 특성에 맞추어 설정된다. 즉, 저항 기억 소자(12)가 어떤 저항 상태에 있을 때에도 인가 전압에 의해 세트나 리세트가 발생하지 않도록, 바이어스 전압의 값을 설정한다.
예를 들면, 저항 기억 소자(12)가 도 3에 도시하는 전류-전압 특성을 갖고, 최하위의 전류 제한치가 예를 들면 10㎃인 경우, 바이어스 전압이 약 0.6V 정도 이하에서는 세트나 리세트는 발생하지 않는다. 따라서, 판독용의 바이어스 전압은, 0.6V 이하의 전압에서 충분히 마진을 확보할 수 있는 전압(예를 들면 0.5V)으로 설정한다.
비트선 BL1에 이와 같은 바이어스 전압을 인가하면, 비트선 BL1에는 저항 기억 소자(12)의 저항치에 따른 전류가 흐른다. 따라서, 비트선 BL1에 흐르는 이 전류치를 검출함으로써, 저항 기억 소자(12)가 어떤 저항 상태에 있는지를 판독할 수 있다.
이와 같이, 본 실시 형태에 따르면, 저항 기억 소자를 고저항 상태로부터 저저항 상태로 스위치할 때에, 저항 기억 소자에 직렬로 저항 소자를 접속하여, 저항 기억 소자에 대전류가 흐르는 것을 방지하므로, 대전류가 흐르는 것에 의한 저항 기억 소자의 파괴나 열화를 방지할 수 있다. 또한, 이 저항 소자의 저항치에 의해, 저항 기억 소자가 저저항 상태일 때의 저항치를 제어할 수 있다. 이에 의해, 다치 메모리를 용이하게 실현할 수 있다.
[제4 실시 형태]
본 발명의 제4 실시 형태에 따른 불휘발성 반도체 기억 장치 및 그 기입 방법에 대하여 설명한다. 또한, 도 10 및 도 11에 도시하는 제3 실시 형태에 따른 불휘발성 반도체 기억 장치 및 그 기입 방법 및 판독 방법과 마찬가지의 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간결하게 한다.
본 실시 형태에 따른 불휘발성 반도체 기억 장치는, 저항 기억 소자(12)가 쌍극성 저항 기억 재료에 의해 구성되어 있는 점을 제외하고, 도 10 및 도 11에 도시하는 제3 실시 형태에 따른 불휘발성 반도체 기억 장치와 마찬가지이다. 또한, 쌍극성 저항 기억 재료로서는, 예를 들면 Cr 도프의 SrZrO3 등을 적용할 수 있다. 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 저항 기억 소자는, 예를 들면 도 1에 도시된 바와 같이, 세트 시에 마이너스 바이어스 전압을 인가하고, 리세트 시에 플러스 바이어스 전압을 인가하는 것으로 한다.
다음으로, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 기입 방법에 대하여 설명한다. 또한, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 기입 방법은, 바이어스 전압의 극성을 제외하고, 기본적으로 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 기입 방법과 마찬가지이다.
처음에, 고저항 상태로부터 저저항 상태로의 재기입 동작, 즉 세트의 동작에 대하여 설명한다. 재기입 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 컨트롤선 CL1에 소정의 전압을 인가하고, 전류 제어용 트랜지스터(18)를 온 상태로 한다. 이 때, 컨트롤선 CL1에 인가하는 전압은, 전류 제어용 트랜지스터(18)의 채널 저항 RCL이, 저항 기억 소자(12)가 고저항 상태일 때의 저항치 RH보다도 충분히 작고, 또한, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL과 비교하여 무시할 수 없을 정도의 값으로 되도록, 제어한다.
또한, 전류 제어용 트랜지스터(18)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다. 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL에 비하여 무시할 수 있을 정도로 작은 값으로 되도록, 제어한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다.
이어서, 비트선 BL1에, 저항 기억 소자(12)를 세트하기 위해서 요하는 전압과 동일 혹은 이보다 절대치가 약간 큰 마이너스 바이어스 전압을 인가한다. 이에 의해, 소스선 SL1로부터 셀 선택 트랜지스터(14), 저항 기억 소자(12), 전류 제어용 트랜지스터(18) 및 비트선 BL1을 통해서 흐르는 전류 경로가 형성되고, 인가한 바이어스 전압은, 저항 기억 소자(12)의 저항치 RH, 전류 제어용 트랜지스터(18)의 채널 저항 RCL 및 셀 선택 트랜지스터(14)의 채널 저항 RCS에 따라서 각각에 분배된다.
이 때, 저항 기억 소자(12)의 저항치 RH는, 전류 제어용 트랜지스터(18)의 채널 저항 RCL 및 셀 선택 트랜지스터의 채널 저항 RCS에 비하여 충분히 크기 때문에, 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 의해, 저항 기억 소자(12)는, 고저항 상태로부터 저저항 상태로 변화한다.
저항 기억 소자(12)의 저항치가 저항치 RH로부터 저항치 RL로 변화하면, 전류 제어용 트랜지스터(18)의 채널 저항 RCL이 저항치 RL과 비교하여 무시할 수 없을 정도의 크기로 되고, 저항 기억 소자(12)와 전류 제어용 트랜지스터(18)에 배분되는 전압의 비는, RL:RCL로 된다. 따라서, 전류 제어용 트랜지스터(18)의 채널 저항 RCL이 예를 들면 RCL=2×RL로 되도록 컨트롤선 CL1의 전압을 설정해 두면, 저항 기억 소자(12)에는 바이어스 전압의 1/3이 배분되게 된다.
전류 제어용 트랜지스터(18)의 채널 저항 RCL은, 전류 제어용 트랜지스터(18)의 성능상 가능한 한도의 임의의 값으로 설정할 수 있기 때문에, 저항 기억 소자(12)에 가해지는 전압, 즉 저항 기억 소자(12)에 흐르는 전류를, 전류 제어용 트랜지스터(18)의 게이트 전압, 즉 컨트롤선 CL1에의 인가 전압에 의해 임의의 값으로 설정할 수 있다. 즉, 컨트롤선 CL1의 전압에 의해 저항 기억 소자(12)에 흐르는 전류를 소정치로 제한할 수 있고, 이 전류 제한에 의해 저항 기억 소자(12)의 저항치를 제어할 수 있다.
이어서, 비트선 BL1에 인가하는 바이어스 전압을 제로로 복귀시킨 후, 컨트 롤선 CL1에 인가하는 전압 및 워드선 WL1에 인가하는 전압을 오프로 하고, 세트의 동작을 완료한다.
다음으로, 저저항 상태로부터 고저항 상태로의 재기입 동작, 즉 리세트의 동작에 대하여 설명한다. 재기입 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 컨트롤선 CL1에 소정의 전압을 인가하고, 전류 제어용 트랜지스터(18)를 온 상태로 한다. 이 때, 컨트롤선 CL1에 인가하는 전압은, 전류 제어용 트랜지스터(18)의 채널 저항 RCL이, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL보다도 충분히 작아지도록, 제어한다.
또한, 전류 제어용 트랜지스터(18)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다. 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL보다도 충분히 작아지도록, 제어한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다.
이어서, 비트선 BL1에, 저항 기억 소자(12)를 리세트하기 위해서 요하는 전압과 동일 혹은 이보다 절대치가 약간 큰 플러스 바이어스 전압을 인가한다. 이에 의해, 소스선 SL1로부터 셀 선택 트랜지스터(14), 저항 기억 소자(12), 전류 제어용 트랜지스터(18) 및 비트선 BL1을 통해서 흐르는 전류 경로가 형성되고, 인가한 바이어스 전압은, 저항 기억 소자(12)의 저항치 RL, 전류 제어용 트랜지스터(18)의 채널 저항 RCL 및 셀 선택 트랜지스터(14)의 채널 저항 RCS에 따라서 각각에 분배된다.
이 때, 전류 제어용 트랜지스터(18)의 채널 저항 RBS 및 셀 선택 트랜지스터(14)의 채널 저항 RCS는, 저항 기억 소자(12)의 저항치 RL보다도 충분히 작기 때문에, 인가한 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 의해, 저항 기억 소자(12)는, 저저항 상태로부터 고저항 상태로 변화한다.
이어서, 비트선 BL1에 인가하는 바이어스 전압을 제로로 복귀시킨 후, 컨트롤선 CL1에 인가하는 전압 및 워드선 WL1에 인가하는 전압을 오프로 하고, 세트의 동작을 완료한다.
본 실시 형태에 따른 불휘발성 반도체 기억 장치에서는, 도 11에 도시한 바와 같이, 워드선 WL과 소스선 SL이 열 방향으로 배치되어 있고, 하나의 워드선(예를 들면 WL1)에 접속된 메모리 셀(10)은, 동일한 소스선 SL(예를 들면 SL1)에 접속되어 있다. 따라서, 상기 리세트 동작에 있어서 복수의 비트선 BL(예를 들면 BL1∼BL4)을 동시에 구동하면, 선택 워드선(예를 들면 WL1)에 연속해 있는 복수의 메모리 셀(10)을 일괄하여 리세트하는 것도 가능하다.
다음으로, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 판독 방법에 대하여 설명한다. 판독 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 컨트롤선 CL1에 소정의 전압을 인가하고, 전류 제어용 트랜지스터(18)를 온 상태로 한다. 이 때, 컨트롤선 CL1에 인가하는 전압은, 전류 제어용 트랜지스터(18)의 채널 저항 RCL이, 저항 기억 소자(12)의 저항치 RL보다도 충분히 작아지도록, 제어한다.
또한, 전류 제어용 트랜지스터(18)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다. 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL보다도 충분히 작아지도록, 제어한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다.
이어서, 비트선 BL1에, 소정의 바이어스 전압을 인가한다. 이 바이어스 전압은, 최하위의 전류 제한치로 얻어지는 메모리 특성에 맞추어 설정된다. 즉, 저항 기억 소자(12)가 어떤 저항 상태에 있을 때에도 인가 전압에 의해 세트나 리세트가 발생하지 않도록, 바이어스 전압의 값을 설정한다.
비트선 선택 트랜지스터(16)의 드레인 단자에 이와 같은 바이어스 전압을 인가하면, 비트선 BL1에는 저항 기억 소자(12)의 저항치에 따른 전류가 흐른다. 따라서, 비트선 BL1에 흐르는 이 전류치를 검출함으로써, 저항 기억 소자(12)가 어떤 저항 상태에 있는지를 판독할 수 있다.
이와 같이, 본 실시 형태에 따르면, 저항 기억 소자를 고저항 상태로부터 저 저항 상태로 스위치할 때에, 저항 기억 소자에 직렬로 저항 소자를 접속하여, 저항 기억 소자에 대전류가 흐르는 것을 방지하므로, 대전류가 흐르는 것에 의한 저항 기억 소자의 파괴나 열화를 방지할 수 있다. 또한, 이 저항 소자의 저항치에 의해, 저항 기억 소자가 저저항 상태일 때의 저항치를 제어할 수 있다. 이에 의해, 다치 메모리를 용이하게 실현할 수 있다.
[제5 실시 형태]
본 발명의 제5 실시 형태에 따른 불휘발성 반도체 기억 장치 및 그 기입 방법에 대하여 도 12를 이용하여 설명한다. 또한, 도 1 내지 도 11에 도시하는 제1 내지 제4 실시 형태에 따른 불휘발성 반도체 기억 장치 및 그 기입 방법 및 판독 방법과 마찬가지의 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간결하게 한다.
도 12는 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 회로도이다.
제1 및 제2 실시 형태에서는, 비트선 선택 트랜지스터(16)의 채널 저항 RBS를 제어함으로써 비트선 BL에 흐르는 전류를 제어했지만, 비트선 BL에 흐르는 전류를 제어하는 방법은, 이것에 한정되는 것은 아니다. 예를 들면, 도 12에 도시하는 가변 저항 회로를, 도 6의 비트선 선택 트랜지스터(16) 대신에 형성할 수 있다.
도 12에 도시하는 회로는, 저항 소자 r과 선택 트랜지스터 Tr의 직렬 접속체가, 복수 병렬로 접속된 것이다. 저항 소자 r1, r2, … , rn의 저항치는, 불휘발성 반도체 기억 장치의 기입/판독 특성에 따라서 적절히 설정된다.
도 12에 도시하는 회로를 이용하여, 선택 트랜지스터 Tr1, Tr2, … , Trn 중의 적어도 하나를 온 상태로 함으로써, 비트선 BL에는 저항 소자 r1, r2, … , rn이 직렬로 접속되게 된다. 따라서, 저항 소자 r1, r2, … , rn의 저항치에 의해, 세트 시에 저항 기억 소자(12)에 흐르는 전류의 제한치를 적절하게 제어할 수 있다. 또한, 이 전류 제한치는, 온으로 하는 선택 트랜지스터 Tr1, Tr2, … , Trn을 절환하는 것만으로 변경할 수 있으므로, 비트선 선택 트랜지스터(16)의 채널 저항 RBS를 제어하는 경우와 비교하여 제어가 용이하다.
또한, 리세트 및 판독 시에는, 저항 기억 소자(12)가 저저항 상태일 때의 저항치 RL보다도 충분히 작은 저항치를 갖는 저항 소자(예를 들면 rn)에 접속하면 되며, 이 경우에도, 비트선 선택 트랜지스터(16)의 채널 저항 RBS를 제어하는 경우와 비교하여 제어가 용이하다.
또한, 선택 트랜지스터 Tr은, 동시에 2개 이상을 온 상태로 하여도 된다. 예를 들면, 저항 소자 r1과 저항 소자 r2를 갖는 회로의 경우, 선택 트랜지스터 Tr1을 온 상태로 했을 때의 저항치는 r1이고, 선택 트랜지스터 Tr2를 온 상태로 했을 때의 저항치는 r2이다. 또한, 선택 트랜지스터 Tr1, Tr2를 동시에 온 상태로 했을 때의 저항치는 r1r2/(r1+r2)이다. 따라서, 온으로 하는 선택 트랜지스터 Tr을 적절 히 조합함으로써, 보다 많은 저항 상태를 실현할 수 있어, 회로 구성을 간략화할 수 있다.
이와 같이, 본 실시 형태에 따르면, 저항 기억 소자에 직렬로 접속하는 저항 소자의 저항치를 용이하게 제어할 수 있다. 이에 의해, 다치 메모리를 용이하게 실현할 수 있다.
[제6 실시 형태]
본 발명의 제6 실시 형태에 따른 불휘발성 반도체 기억 장치 및 그 제조 방법에 대하여 도 13 내지 도 16을 이용하여 설명한다.
도 13은 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 구조를 도시하는 평면도, 도 14는 본 실시 형태에 따른 불휘발성 반도체 장치의 구조를 도시하는 개략 단면도, 도 15 및 도 16은 본 실시 형태에 따른 불휘발성 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
본 실시 형태에서는, 상기 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 구체적인 구조 및 그 제조 방법에 대하여 설명한다.
처음에, 본 실시 형태에 따른 불휘발성 반도체 장치의 구조에 대하여 도 13 및 도 14를 이용하여 설명한다.
실리콘 기판(20)에는, 소자 영역을 획정하는 소자 분리막(22)이 형성되어 있다. 실리콘 기판(20)의 소자 영역에는, 게이트 전극(24) 및 소스/드레인 영역(26, 28)을 갖는 셀 선택 트랜지스터와, 게이트 전극(30) 및 소스/드레인 영역(32, 34)을 갖는 전류 제어용 트랜지스터가 형성되어 있다.
게이트 전극(24)은, 도 13에 도시한 바와 같이, 열 방향(도면 세로 방향)으로 인접하는 셀 선택 트랜지스터의 게이트 전극(24)을 공통 접속하는 워드선 WL로서도 기능하고, 게이트 전극(30)은, 열 방향으로 인접하는 전류 제어용 트랜지스터의 게이트 전극(30)을 공통 접속하는 컨트롤선 CL로서도 기능한다.
셀 선택 트랜지스터 및 전류 제어용 트랜지스터가 형성된 실리콘 기판(10) 상에는, 소스/드레인 영역(26)에 전기적으로 접속된 컨택트 플러그(38)와, 소스/드레인 영역(28)에 전기적으로 접속된 컨택트 플러그(40)와, 소스/드레인 영역(32)에 전기적으로 접속된 컨택트 플러그(42)와, 소스/드레인 영역(34)에 전기적으로 접속된 컨택트 플러그(44)가 매립된 층간 절연막(36)이 형성되어 있다.
컨택트 플러그(38, 40, 42, 44)가 매립된 층간 절연막(36) 상에는, 컨택트 플러그(38)를 통해서 소스/드레인 영역(28)에 전기적으로 접속된 소스선(46)과, 컨택트 플러그(40)를 통해서 소스/드레인 영역(30)에 전기적으로 접속된 저항 기억 소자(54)가 형성되어 있다.
소스선(46) 및 저항 기억 소자(54)가 형성된 층간 절연막(36) 상에는, 저항 기억 소자(54)에 전기적으로 접속된 컨택트 플러그(58)와, 컨택트 플러그(42)에 전기적으로 접속된 컨택트 플러그(60)가 매립된 층간 절연막(56)이 형성되어 있다.
컨택트 플러그(58, 60)가 매립되고 층간 절연막(56) 상에는, 컨택트 플러그(58, 60) 사이를 접속하는 배선층(62)이 형성되어 있다.
배선층(62)이 형성된 층간 절연막(56) 상에는, 층간 절연막(64)이 형성되어 있다. 층간 절연막(64) 상에는, 층간 절연막(64, 56)에 매립된 컨택트 플러그(66) 와, 컨택트 플러그(44)를 통해서 소스/드레인 영역(34)에 전기적으로 접속된 비트선(68)이 형성되어 있다.
이렇게 해서, 도 11에 도시하는 제3 실시 형태에 따른 불휘발성 반도체 기억 장치가 구성되어 있다.
다음으로, 본 실시 형태에 따른 불휘발성 반도체 장치의 제조 방법에 대하여 도 15 및 도 16을 이용하여 설명한다.
우선, 실리콘 기판(20) 내에, 예를 들면 STI(Shallow Trench Isolation)법에 의해, 소자 영역을 획정하는 소자 분리막(22)을 형성한다.
이어서, 실리콘 기판(20)의 소자 영역 상에, 통상의 MOS 트랜지스터의 제조 방법과 마찬가지로 해서, 게이트 전극(24) 및 소스/드레인 영역(26, 28)을 갖는 셀 선택 트랜지스터와, 게이트 전극(30) 및 소스/드레인 영역(32, 34)을 갖는 전류 제어용 트랜지스터를 형성한다(도 15의 (a)).
이어서, 셀 선택 트랜지스터 및 전류 제어용 트랜지스터가 형성된 실리콘 기판(20) 상에, 예를 들면 CVD법에 의해 실리콘 산화막을 퇴적하여, 실리콘 산화막으로 이루어지는 층간 절연막(36)을 형성한다.
이어서, 리소그래피 및 드라이 에칭에 의해, 층간 절연막(36)에, 소스/드레인 영역(26, 28, 32, 34)에 도달하는 컨택트 홀을 형성한다.
이어서, 예를 들면 CVD법에 의해 배리어 메탈 및 텅스텐막을 퇴적한 후, 이들 도전막을 에치백하여, 층간 절연막(36) 내에, 소스/드레인 영역(26, 28, 32, 34)에 전기적으로 접속된 컨택트 플러그(38, 40, 42, 44)를 형성한다(도 15의 (b)).
이어서, 컨택트 플러그(38, 40, 42, 44)가 매립된 층간 절연막(36) 상에, 컨택트 플러그(38)를 통해서 소스/드레인 영역(26)에 전기적으로 접속된 소스선(46)과, 컨택트 플러그(40)를 통해서 소스/드레인 영역(28)에 전기적으로 접속된 저항 기억 소자(54)를 형성한다(도 15의 (c)).
저항 기억 소자(54)는, 컨택트 플러그(40)에 접속된 하부 전극(48)과, 하부 전극(48) 상에 형성된 저항 기억 재료층(50)과, 저항 기억 재료층(50) 상에 형성된 상부 전극(52)을 갖고 있다.
저항 기억 재료층(50)을 쌍극성의 저항 기억 재료에 의해 구성하는 경우에는, 예를 들면, Pr1 - xCaxMnO3(x≤1), La1 - xCaxMn03(x≤1), Cr 또는 Nb 등을 도핑한 SrTiO3이나 SrZrO3 등을, 레이저 어블레이션, 졸겔, 스퍼터, MOCVD 등에 의해 성막한다. 또한, 저항 기억 재료(50)를 단극성의 저항 기억 재료에 의해 구성하는 경우에는, 예를 들면, NiOy(y≤1), TiOz(z≤2), HfOz(z≤2) 등을 졸겔, 스퍼터, MOCVD 등에 의해 성막한다.
이어서, 소스선(46) 및 저항 기억 소자(54)가 형성된 층간 절연막(36) 상에, 예를 들면 CVD법에 의해 실리콘 산화막을 퇴적하여, 실리콘 산화막으로 이루어지는 층간 절연막(56)을 형성한다.
이어서, 리소그래피 및 드라이 에칭에 의해, 층간 절연막(56)에, 저항 기억 소자(54)의 상부 전극(52)에 도달하는 컨택트 홀 및 컨택트 플러그(42)에 도달하는 컨택트 홀을 형성한다.
이어서, 예를 들면 CVD법에 의해 배리어 메탈 및 텅스텐막을 퇴적후, 이들 도전막을 에치백하여, 층간 절연막(56) 내에, 저항 기억 소자(54)의 상부 전극(52)에 전기적으로 접속된 컨택트 플러그(58)와, 컨택트 플러그(42)에 전기적으로 접속된 컨택트 플러그(60)를 형성한다(도 16의 (a)).
이어서, 컨택트 플러그(58, 60)가 매립된 층간 절연막(56) 상에 도전막을 퇴적후, 포토리소그래피 및 드라이 에칭에 의해 이 도전막을 패터닝하여, 컨택트 플러그(58)와 컨택트 플러그(60)를 전기적으로 접속하는 배선층(62)을 형성한다(도 16의 (b)).
이어서, 배선층(62)이 형성된 층간 절연막(56) 상에, 예를 들면 CVD법에 의해 실리콘 산화막을 퇴적하여, 실리콘 산화막으로 이루어지는 층간 절연막(64)을 형성한다.
이어서, 리소그래피 및 드라이 에칭에 의해, 층간 절연막(64, 56)에, 컨택트 플러그(44)에 도달하는 컨택트 홀을 형성한다.
이어서, 예를 들면 CVD법에 의해 배리어 메탈 및 텅스텐막을 퇴적후, 이들 도전막을 에치백하여, 층간 절연막(64, 56) 내에, 컨택트 플러그(44)에 전기적으로 접속된 컨택트 플러그(66)를 형성한다.
이어서, 컨택트 플러그(66)가 매립된 층간 절연막(64) 상에 도전막을 퇴적후, 포토리소그래피 및 드라이 에칭에 의해 이 도전막을 패터닝하여, 컨택트 플러그(66, 44)를 통해서 소스/드레인 영역(34)에 전기적으로 접속된 비트선(68)을 형 성한다(도 16의 (c)).
이 후, 필요에 따라서 더욱 상층의 배선층을 형성하여, 불휘발성 반도체 장치를 완성된다.
[변형 실시 형태]
본 발명은 상기 실시 형태에 한하지 않고 다양한 변형이 가능하다.
예를 들면, 상기 실시 형태에서는, 단극성 저항 기억 재료로서 TiOx를 이용한 경우를 설명하고, 쌍극성 저항 기억 재료로서 Cr 도프의 SrZrO3을 이용한 경우를 설명했지만, 저항 기억 소자를 구성하는 재료는 이들에 한정되는 것은 아니다. 예를 들면, 단극성 저항 기억 재료로서는, NiOx 등을 적용할 수 있고, 쌍극성 저항 기억 재료로서는 Cr 도프의 SrTiO3, 초거대 자기 저항(CMR: Colossal Magneto-Resistance)을 나타내는 Pr1 - xCaxMn03이나 La1 - xCaxMn03 등을 적용할 수 있다. 세트 및 리세트 시의 인가 전압이나 전류 제한치에 대해서는, 저항 기억 재료의 종류, 저항 기억 소자의 구조 등에 따라서 적절하게 설정하는 것이 바람직하다.
또한, 상기 실시 형태에서는, 소스선 SL을 워드선 WL에 대하여 병행으로 배치했지만, 비트선 BL에 대하여 병행으로 되도록 배치하여도 된다. 예를 들면 제1 및 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 경우, 도 17에 도시한 바와 같이, 열 방향으로 인접하는 메모리 셀간에, 행 방향으로 연장하는 소스선 SL1, SL2, …를 배치할 수 있다. 마찬가지로, 제3 및 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 경우, 도 18에 도시한 바와 같이, 열 방향으로 인접하는 메모리 셀간에, 행 방향으로 연장하는 소스선 SL1, SL2, …을 배치할 수 있다.
또한, 상기 실시 형태에서는, 1개의 셀 선택 트랜지스터와 1개의 저항 기억 소자에 의해, 1개의 메모리 셀을 구성했지만, 메모리 셀 구성은 이것에 한정되는 것은 아니다. 예를 들면, 1개의 셀 선택 트랜지스터와 2개의 저항 기억 소자에 의해 1개의 메모리 셀을 구성해도 되고, 2개의 셀 선택 트랜지스터와 2개의 저항 기억 소자에 의해 1개의 메모리 셀을 구성하여도 된다. 이들 구성에 의하면, 판독 마진 향상 등의 효과를 기대할 수 있다.
본 발명에 따른 불휘발성 반도체 기억 장치 및 그 기입 방법은, 저항 상태를 절환할 때의 소자의 열화를 방지할 수 있음과 함께, 2 이상의 저항 상태를 재현성 있게 실현할 수 있는 것이다. 따라서, 본 발명에 따른 불휘발성 반도체 기억 장치 및 그 기입 방법은, 불휘발성 반도체 기억 장치의 신뢰성 및 기억 용량을 향상하는 데에 있어서 극히 유용하다.

Claims (13)

  1. 고저항 상태와 저저항 상태를 기억하고, 전압의 인가에 의해 상기 고저항 상태와 상기 저저항 상태를 절환하는 저항 기억 소자를 갖는 불휘발성 반도체 기억 장치의 기입 방법으로서,
    상기 저항 기억 소자에 전압을 인가하여 상기 고저항 상태로부터 상기 저저항 상태로 절환할 때에, 상기 저항 기억 소자에 흐르는 전류치를 규정함으로써, 상기 저항 기억 소자에, 규정한 상기 전류치에 따른 저저항치의 상기 저저항 상태를 기억시키는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법.
  2. 제1항에 있어서,
    상기 저항 기억 소자에 제1 저저항치의 상기 저저항 상태를 기억시키는 경우에는, 상기 저항 기억 소자에 흐르는 상기 전류치를 제1 전류치로 규정하고,
    상기 저항 기억 소자에 상기 제1 저저항치보다도 높은 제2 저저항치의 상기 저저항 상태를 기억시키는 경우에는, 상기 저항 기억 소자에 흐르는 상기 전류치를 상기 제1 전류치보다도 낮은 제2 전류치로 규정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 저항 기억 소자에 직렬로 접속된 가변 저항 소자의 저항치에 의해, 상 기 저항 기억 소자에 흐르는 상기 전류치를 규정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법.
  4. 제3항에 있어서,
    상기 가변 저항 소자는, MIS 트랜지스터이고,
    상기 MIS 트랜지스터의 채널 저항에 의해, 상기 가변 저항 소자의 상기 저항치를 규정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법.
  5. 제3항에 있어서,
    상기 가변 저항 소자는, 병렬로 접속된 복수의 저항 소자를 갖고,
    상기 저항 기억 소자에 접속하는 상기 저항 소자를 선택함으로써, 상기 가변 저항 소자의 상기 저항치를 규정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 저항 기억 소자에 전압을 인가하여 상기 저저항 상태로부터 상기 고저항 상태로 절환할 때에, 상기 저항 기억 소자의 상기 저저항치보다도 충분히 작아지도록, 상기 가변 저항 소자의 저항치를 규정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 저항 기억 소자에 직렬로 접속된 선택 트랜지스터를 갖고,
    상기 저항 기억 소자에 전압을 인가하여 상기 저항 상태를 절환할 때에, 상기 저항 기억 소자의 저항치보다도 충분히 작아지도록, 상기 선택 트랜지스터의 채널 저항을 규정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법.
  8. 고저항 상태와 저저항 상태를 기억하고, 전압의 인가에 의해 상기 고저항 상태와 상기 저저항 상태를 절환하는 저항 기억 소자와,
    상기 저항 기억 소자에 직렬로 접속된 가변 저항 소자와,
    상기 저항 기억 소자에 전압을 인가하여 상기 고저항 상태로부터 상기 저저항 상태로 절환할 때에, 상기 저항 기억 소자에 흐르는 전류치를 규정함으로써, 상기 저항 기억 소자에, 규정한 상기 전류치에 따른 저저항치의 상기 저저항 상태를 기억시키는 전류 제한 회로
    를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 가변 저항 소자는 MIS 트랜지스터이고,
    상기 전류 제한은, 상기 MIS 트랜지스터의 채널 저항에 의해, 상기 가변 저항 소자의 상기 저항치를 규정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제8항에 있어서,
    상기 가변 저항 소자는, 병렬로 접속된 복수의 저항 소자를 갖고,
    상기 전류 제한 회로에 의해 상기 저항 기억 소자에 접속하는 상기 저항 소자를 선택함으로써, 상기 가변 저항 소자의 저항치를 규정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 고저항 상태와 저저항 상태를 기억하고, 전압의 인가에 의해 상기 고저항 상태와 상기 저저항 상태를 절환하는 저항 기억 소자와, 상기 저항 기억 소자의 한쪽의 단부에 한쪽의 단부가 직렬로 접속된 선택 트랜지스터를 각각 갖고, 매트릭스 형상으로 배치된 복수의 메모리 셀과,
    제1 방향으로 연장하여 병행으로 배치된 복수의 신호선으로서, 각 신호선이, 상기 제1 방향으로 배열되는 상기 메모리 셀의 상기 선택 트랜지스터의 게이트 전극에 접속된 복수의 제1 신호선과,
    제1 방향과 교차하는 제2 방향으로 연장하여 병행으로 배치된 복수의 신호선으로서, 각 신호선이, 상기 제2 방향으로 배열되는 상기 메모리 셀의 상기 저항 기억 소자의 다른 쪽의 단부측에 접속된 복수의 제2 신호선과,
    상기 제1 방향으로 연장하여 병행으로 배치된 복수의 신호선으로서, 각 신호선이, 상기 제1 방향으로 배열되는 상기 메모리 셀의 상기 선택 트랜지스터의 다른 쪽의 단부측에 접속된 복수의 제3 신호선과,
    상기 저항 기억 소자의 상기 다른 쪽의 단부측에 직렬로 접속된 가변 저항 소자와,
    상기 저항 기억 소자에 전압을 인가하여 상기 고저항 상태로부터 상기 저저항 상태로 절환할 때에, 상기 저항 기억 소자에 흐르는 전류치를 규정함으로써, 상기 저항 기억 소자에, 규정한 상기 전류치에 따른 저저항치의 상기 저저항 상태를 기억시키는 전류 제한 회로
    를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 가변 저항 소자는, 복수의 상기 제2 신호선의 각각에 하나씩 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제11항에 있어서,
    상기 가변 저항 소자는, 복수의 상기 메모리 셀의 각각에 형성되어 있고,
    상기 제1 방향으로 연장하여 병행으로 배치된 복수의 신호선으로서, 각 신호선이, 상기 제1 방향으로 배열되는 상기 메모리 셀의 상기 가변 저항 소자의 게이트 전극에 접속된 복수의 제4 신호선을 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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