KR20110072452A - 저항 변화 메모리 장치 - Google Patents

저항 변화 메모리 장치 Download PDF

Info

Publication number
KR20110072452A
KR20110072452A KR1020090129386A KR20090129386A KR20110072452A KR 20110072452 A KR20110072452 A KR 20110072452A KR 1020090129386 A KR1020090129386 A KR 1020090129386A KR 20090129386 A KR20090129386 A KR 20090129386A KR 20110072452 A KR20110072452 A KR 20110072452A
Authority
KR
South Korea
Prior art keywords
write
read
data
cells
memory device
Prior art date
Application number
KR1020090129386A
Other languages
English (en)
Other versions
KR101101999B1 (ko
Inventor
강희복
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090129386A priority Critical patent/KR101101999B1/ko
Publication of KR20110072452A publication Critical patent/KR20110072452A/ko
Application granted granted Critical
Publication of KR101101999B1 publication Critical patent/KR101101999B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트 할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 제 1데이터의 라이트 동작 모드시 제 1라이트 전압을 공급하는 리드/라이트 비트라인, 제 2데이터의 라이트 동작 모드시 제 2라이트 전압을 공급하는 소스 라인, 리드/라이트 비트라인과 연결되어 워드라인에 의해 제어되는 선택 수단, 선택수단과 소스라인 사이에 직렬 연결되어 제 1라이트 전압 또는 제 2라이트 전압에 따라 저항 스위치 소자에 제 1데이터 또는 제 2데이터를 라이트 하는 복수개의 셀, 및 복수개의 셀과 각각 병렬 연결되어 복수개의 비트라인에 의해 선택적으로 제어되는 복수개의 스위칭 소자를 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 저항 스위치 소자(RSD;Resistive Switch Device)를 이용한 저항변화 기억소자(ReRAM; Resistive random access memory device)에 관한 기술이다.
일반적으로, 저항변화 기억소자(ReRAM; Resistive random access memory device)는 외부 전압을 박막에 인가함으로써 물질의 전기 저항을 변화시켜 그 저항 차이를 온/오프로 이용하는 비휘발성 기억소자이다.
도 1 및 도 2는 종래의 ReRAM에서 저항 스위치 소자(RSD;Resistive Switch Device) 관한 단면 구조 및 동작 원리를 설명하기 위한 도면이다.
RSD는 탑 전극(10)과 버텀 전극(12) 사이에 저항 스위치(11) 물질이 위치하는 구조를 갖는다. 여기서, 탑 전극(10)과 버텀 전극(12)은 금속(Pt) 물질로 형성되고, 저항 스위치(11) 물질은 TiOx 등의 저항 절연층으로 형성된다.
이러한 구성을 갖는 ReRAM은 1960 년대부터 연구되어 왔다. 일반적으로 ReRAM(MEMRISTOR)은 전이금속산화물을 이용한 MIM(Metal Insulator Metal) 구조로 이루어진다. 이에 따라, 적당한 전기적 신호를 가하면 저항이 크며 전도가 되지 않는 상태(오프 상태)에서 저항이 작으며 전도가 가능한 상태(온 상태)로 바뀌는 메모리 특성이 나타난다.
ReRAM은 온/오프 특성을 구현하는 전기적 방법에 따라 전류 제어 네가티브 차동 저항(Current Controlled Negative Differential Resistance) 또는 전압 제어 네가티브 차동 저항(Voltage Controlled Negative Differential Resistance)으로 구분될 수 있다.
그리고, ReRAM(MEMRISTOR) 특성을 나타내는 재료들은 몇 가지 종류로 분류될 수 있다.
첫 번째, 초거대 자기저항 물질(CMR; Colossal Magneto-Resistance), Pr1-xCaMnO3(PCMO) 등의 물질을 전극 사이에 삽입하여 전기장에 의한 저항 변화를 이용하는 경우이다.
두 번째, Nb2O5, TiO2, Nio, Al2O3 등과 같은 이성분계 산화물을 비화학양론 조성을 갖게 제조하여 저항 변화 물질로 이용할 수 있다.
세 번째, 화합물(chalcogenide) 물질로 PRAM처럼 높은 전류를 흘려 상변화를 시키지 않고 비정질 구조를 유지하면서 오보닉 스위치(Ovonic Switch)의 문턱 전압의 변화로 인한 저항 차이를 이용할 수 있다.
네 번째, SrTiO3, SrZrO3 등의 물질에 크롬(Cr) 이나 니오비움(Nb) 등을 도핑하여 저항 상태를 바꾸는 방법이다.
마지막으로, GeSe 같은 고체 전해질에 이온 이동도가 큰 은(Ag) 등을 도핑하여 전기화학적 반응에 의한 매질 내 전도성 채널의 형성 유무에 따라 두 저항 상태 를 만드는 PMC(Programmable Metallization Cell)이 있다.
그 외에 안정한 두 저항 상태 구현을 통한 메모리 특성이 있는 물질이나 공정 방법이 보고되어 지고 있다.
하지만, 이러한 저항 스위치 소자(RSD)를 이용한 ReRAM의 가장 큰 문제점 중의 하나가 바로 셀에 데이터를 라이트 하기 위한 라이트 전류가 너무 크다는 것이다. 따라서, 데이터를 동시에 라이트할 수 있는 셀의 수가 제한적이어서 라이트 성능이 현격히 저하되는 단점이 있다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 저항 스위치 소자(RSD)를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도록 하는데 그 목적이 있다.
둘째, 데이터 '1'과 데이터 '0'의 라이트 동작시 직렬 셀에 흐르는 전류의 방향을 변경하여 데이터를 라이트할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 제 1데이터의 라이트 동작 모드시 제 1라이트 전압을 공급하는 리드/라이트 비트라인; 제 2데이터의 라이트 동작 모드시 제 2라이트 전압을 공급하는 소스 라인; 리드/라이트 비트라인과 연결되어 워드라인에 의해 제어되는 선택 수단; 선택수단과 소스라인 사이에 직렬 연결되어 제 1라이트 전압 또는 제 2라이트 전압에 따라 저항 스위치 소자에 제 1데이터 또는 제 2데이터를 라이트 하는 복수개의 셀; 및 복수개의 셀과 각각 병렬 연결되어 복수개의 비트라인에 의해 선택적으로 제어되는 복수개의 스위칭 소자를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 저항 스위치 소자(RSD)를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도록 한다.
둘째, 데이터 '1'과 데이터 '0'의 라이트 동작시 직렬 셀에 흐르는 전류의 방향을 변경하여 데이터를 라이트할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 멤리스터(MEMRISTOR)의 특성을 설명하기 위한 도면이다.
레지스터(resistor), 커패시터 (capacitor), 인덕터 (inductor)에 이어 4번째 전자회로 구성요소라 불리는 멤리스터(MEMRISTOR)는 메모리 저항(Memory resistor) 또는 저항성 메모리를 줄여서 붙인 이름이다.
이러한 멤리스터(MEMRISTOR)가 다른 회로 요소와 가장 큰 차이점은 이전의 정보에 대한 자료를 비휘발성으로 저장할 수 있다는 것이다. 즉, 멤리스터(MEMRISTOR)는 전류의 흐름에 따라 저항값이 변하는데, 변화된 저항값이 그대로 유지되는 특성을 갖는다.
저항변화 기억소자(ReRAM)는 제 1전극, 전이금속산화막 및 제 2전극이 차례 로 적층 된 구조를 갖는다. 저항변화 기억소자(ReRAM)는 외부 전압을 박막에 인가함으로써 물질의 전기 저항을 변화시켜 그 저항 차이를 온/오프로 이용하는 비휘발성 기억소자이다.
이에 따라, (D)에서와 같이, 전압(Voltage)이 양의 방향으로 증가하면 전류가 일정 기울기로 상승하게 된다. 그리고, 전압이 임계 전압 이상이 되면, 전류(Current)가 급격히 상승하는 특성을 나타낸다.
이후에, 전압이 감소하면 전류가 일정한 기울기로 하강하게 된다. 그리고, 전압이 음의 방향으로 감소하면 전류가 일정 기울기로 감소하게 된다. 그리고, 전압이 임계 전압 이하가 되면, 전류가 급격히 상승하는 특성을 나타낸다. 이후에, 전압이 다시 증가하면 전류가 일정한 기울기로 상승하게 된다.
즉, 저항변화 기억소자(ReRAM)는 전이금속산화막(331)에 의해 멤리스터(MEMRISTOR) 특성을 갖게 되는데, 전압에 따라 전류가 급격히 증가하고 감소하게 되는 특성을 반복하게 된다.
도 4는 본 발명에 따른 저항 스위치 소자(RSD;Resistive Switch Device)를 포함하는 반도체 메모리 장치의 회로도이다.
본 발명은 선택 스위치 SW0와, 복수개의 저항 스위치 셀 RSD1~RSDn 및 복수개의 스위칭 소자 SW1~SWn를 포함한다.
여기서, 워드라인 WL은 복수개의 비트를 공통으로 선택하기 위해 로오 디코더(Row Decode)에서 출력된 신호를 나타낸다. 이에 따라, 본 발명은 하나의 워드라인 WL의 활성화시 선택 스위치 SW0의 턴온에 따라 복수개의 단위 셀 들에 복수개 의 비트를 동시에 저장할 수 있도록 한다. 이때, 각각의 비트라인 BL1~BLn들은 이와 대응하는 각각의 단위 셀 들에 1개의 비트 데이터 정보를 전달하기 위한 데이터 라인에 해당한다.
그리고, 선택 스위치 SW0와 복수개의 스위칭 소자 SW1~SWn는 NMOS트랜지스터로 이루어지는 것이 바람직하다. 선택 스위치 SW0는 리드/라이트 비트라인 RWBL과 단위 셀 UC 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.
그리고, 각각의 단위 셀 UC은 하나의 저항 스위치 셀 RSD1과 하나의 스위칭 소자 SW1가 병렬로 연결된다. 저항 스위치 셀 RSD1의 한쪽 전극은 스위칭 소자 SW1의 소스 단자와 연결되고, 저항 스위치 셀 RSD1의 다른 쪽 전극은 스위칭 소자 SW1의 드레인 단자와 연결된다. 또한, 스위칭 소자 SW1~SWn의 게이트 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.
또한, 복수개의 저항 스위치 셀 RSD1~RSDn 들은 선택 스위치 SW0와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 저항 스위치 셀 RSD1의 소스 단자는 인접한 저항 스위치 셀 RSD2의 드레인 단자에 연결된다. 직렬 연결된 복수개의 저항 스위치 셀 RSD1~RSDn들 중 첫 번째 저항 스위치 셀 RSD1은 선택 스위치 SW0에 연결되고, 마지막 저항 스위치 셀 RSDn은 소스라인 SL에 연결된다.
도 5a 및 도 5b는 본 발명에 따른 반도체 메모리 장치의 회로도 및 리드 모드시의 동작 파형도이다.
본 발명에서는 리드 모드시 저항 스위치 셀 RSD1과 스위칭 소자 SW1를 포함하는 첫 번째 단위 셀이 선택된 경우를 가정한다. 이러한 경우 선택된 셀과 연결 되는 비트라인 BL1에 로우 전압이 인가되어 선택된 단위 셀은 오프 상태를 유지하게 된다. 그리고, 나머지 비선택된 셀과 연결된 비트라인 BL2~BLn 들에 하이 전압이 인가되어 비선택된 단위 셀 들은 모두 온 상태를 유지하게 된다.
먼저, t0 구간에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수개의 비트라인 BL1~BLn 들은 모두 로우 레벨을 유지하게 된다. 이에 따라, 선택 스위치 SW0가 턴오프 상태를 유지하게 되어 단위 셀과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다.
이후에, 리드 구간 t1의 진입시 워드라인 WL이 하이 레벨로 천이하게 된다. 이에 따라, 선택 스위치 SW0가 턴온되어 선택된 단위 셀의 저항 스위치 셀 RSD1이 리드/라이트 비트라인 RWBL과 연결된다.
이때, 소스 라인 SL은 그라운드 전압 레벨을 유지하게 된다. 그리고, 선택 셀과 연결된 비트라인 BL1에 그라운드 전압이 인가되어 스위칭 소자 SW1가 턴오프 상태를 유지하게 된다.
그리고, 비선택된 셀과 연결된 나머지 비트라인 BL2~BLn 들은 하이 전압 레벨로 천이하게 된다. 이에 따라, 나머지 비트라인 BL2~BLn 들과 연결된 스위칭 소자 SW2~SWn는 모두 턴온되어, 저항 스위치 셀 RSD1과 소스 라인 SL 사이에서 직렬 연결된 상태가 된다.
또한, 리드/라이트 비트라인 RWBL에 셀 구동 전압 중 데이터를 센싱하기 위한 센싱 전압 Vsense을 인가한다. 이에 따라, 선택된 단위 셀에 해당하는 저항 스위치 셀 RSD1에서 리드된 전류가 리드/라이트 비트라인 RWBL과 소스 라인 SL 사이 에 흐르게 된다.
도 6은 본 발명에 따른 반도체 메모리 장치의 데이터 '1' 라이트 모드시의 동작 파형도이다.
본 발명에서는 라이트 모드시 선택 스위치 SW0과 소스 라인 SL 사이에 연결된 모든 단위 셀이 선택된 경우를 가정한다. 이러한 경우 모든 단위 셀과 연결되는 비트라인 BL1~BLn 들에 인가되는 전압을 선택적으로 조정하여 해당 데이터를 복수개의 저항 스위치 셀 RSD1~RSDn에 동시에 라이트 하게 된다.
먼저, t0 구간에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수개의 비트라인 BL1~BLn 들은 모두 로우 레벨을 유지하게 된다. 이에 따라, 선택 스위치 SW0가 턴오프 상태를 유지하게 되어 단위 셀과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다.
이후에, 라이트 구간 t1의 진입시 워드라인 WL이 하이 레벨로 천이하게 된다. 이에 따라, 선택 스위치 SW0가 턴온되어 모든 단위 셀 중 저항 스위치 셀 RSD1이 리드/라이트 비트라인 RWBL과 연결된다.
이때, 소스 라인 SL은 그라운드 전압 레벨을 유지하게 된다. 그리고, 리드/라이트 비트라인 RWBL에 셀 구동 전압 중 데이터를 라이트 하기 위한 라이트 전압 Vwrite을 인가한다. 이에 따라, 모든 저항 스위치 셀 RSD1~RSDn에 해당하는 데이터를 각각 동시에 라이트할 수 있게 된다.
예를 들어, 저항 스위치 셀 RSD2에 리셋(Reset) 상태, 즉, 데이터 "1"을 라이트 할 경우, 저항 스위치 셀 RSD2과 연결된 비트라인 BL2이 하이 전압 레벨로 천 이하게 된다. 이에 따라, 스위칭 소자 SW2가 턴온 되어 선택 스위치 SW0를 통해 인가되는 라이트 전압 Vwrite이 저항 스위치 셀 RSD2과 스위칭 소자 SW2에 인가된다.
따라서, 라이트 전류가 저항 스위치 셀 RSD2과 스위칭 소자 SW2에 나누어 흐르게 된다. 이러한 경우 저항 스위치 셀 RSD2에 흐르는 전류는 전체 세트 전류에 비해 작아지게 되어 저항 스위치 셀 RSD2에 데이터 "1"이 라이트 된다. 즉, 선택 스위치 SW0에 흐르는 전체 전류를 세트 전류(Set current)로 가정할 경우, 저항 스위치 셀 RSD2에 세트 전류보다 낮은 리셋 전류(Reset current)가 흐르게 된다.
이때, 데이터 '1'의 라이트 모드시에는 리드/라이트 비트라인 RWBL을 통해 라이트 전압 Vwrite이 저항 스위치 셀 RSD2에 인가된다. 그리고, 소스 라인 SL은 그라운드 전압 레벨을 유지하게 된다. 이러한 경우 리드/라이트 비트라인 RWBL으로부터 소스 라인 SL 쪽으로 전류가 흐르게 되어, 양(+)의 방향으로 흐르는 전류에 따라 데이터 '1'을 저장하게 된다.
도 7은 본 발명에 따른 반도체 메모리 장치의 데이터 '0' 라이트 모드시의 동작 파형도이다.
본 발명에서는 라이트 모드시 선택 스위치 SW0과 소스 라인 SL 사이에 연결된 모든 단위 셀이 선택된 경우를 가정한다. 이러한 경우 모든 단위 셀과 연결되는 비트라인 BL1~BLn 들에 인가되는 전압을 선택적으로 조정하여 해당 데이터를 복수개의 저항 스위치 셀 RSD1~RSDn에 동시에 라이트 하게 된다.
먼저, t0 구간에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수개의 비트라인 BL1~BLn 들은 모두 로우 레벨을 유지하게 된다. 이에 따라, 선택 스위치 SW0가 턴오프 상태를 유지하게 되어 단위 셀과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다.
이후에, 라이트 구간 t1의 진입시 워드라인 WL이 하이 레벨로 천이하게 된다. 이에 따라, 선택 스위치 SW0가 턴온되어 모든 단위 셀 중 저항 스위치 셀 RSD1이 리드/라이트 비트라인 RWBL과 연결된다.
이때, 리드/라이트 비트라인 RWBL은 그라운드 전압 레벨을 유지하게 된다. 그리고, 소스 라인 SL에 셀 구동 전압 중 데이터를 라이트 하기 위한 라이트 전압 Vwrite을 인가한다. 이에 따라, 모든 저항 스위치 셀 RSD1~RSDn에 해당하는 데이터를 각각 동시에 라이트할 수 있게 된다.
예를 들어, 저항 스위치 셀 RSD1에 세트(Set) 상태, 즉, 데이터 "0"을 라이트 할 경우, 저항 스위치 셀 RSD1과 연결된 비트라인 BL1이 로우 전압 레벨을 유지하게 된다. 이에 따라, 스위칭 소자 SW1가 턴오프 되어 선택 스위치 SW0를 통해 인가되는 라이트 전압 Vwrite이 저항 스위치 셀 RSD1에 인가된다.
따라서, 라이트 전류가 저항 스위치 셀 RSD1에만 흐르게 된다. 이러한 경우 저항 스위치 셀 RSD1에 흐르는 전류는 전체 전류에 해당하게 되어 저항 스위치 셀 RSD1에 데이터 "0"이 라이트 된다. 즉, 선택 스위치 N11에 흐르는 전체 전류를 세트 전류(Set current)로 가정할 경우, 저항 스위치 셀 RSD1에 세트 전류가 흐르게 된다.
이때, 데이터 '0'의 라이트 모드시에는 소스 라인 SL을 통해 라이트 전압 Vwrite이 저항 스위치 셀 RSD2에 인가된다. 그리고, 리드/라이트 비트라인 RWBL은 그라운드 전압 레벨을 유지하게 된다. 이러한 경우 소스 라인 SL으로부터 리드/라이트 비트라인 RWBL 쪽으로 전류가 흐르게 되어, 음(-)의 방향으로 흐르는 전류에 따라 데이터 '0'을 저장하게 된다.
이러한 본 발명은 직렬 연결된 저항 스위치 셀 RSD1~RSDn에 따라, 라이트 전류의 증가 없이 복수개의 저항 스위치 셀 RSD1~RSDn에 동시에 데이터를 라이트할 수 있도록 한다. 이에 따라, 본 발명은 종래 기술에 비해 셀에 데이터를 라이트 하기 위한 라이트 전류의 크기를 1/N로 줄일 수 있게 된다. 그리고, 본 발명은 종래 기술에 비해 셀에 데이터를 라이트 하기 위한 라이트 시간을 1/N로 줄일 수 있게 된다.
도 8은 본 발명에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 도면이다.
본 발명은 복수개의 리드/라이트 비트라인 RWBL1~RWBLn이 로오 방향으로 배열된다. 그리고, 복수개의 비트라인 BL1~BLn이 로오 방향으로 배열된다. 또한, 복수개의 워드라인 WL1~WLn이 컬럼 방향으로 배열된다.
또한, 복수개의 리드/라이트 비트라인 RWBL1~RWBLn과 복수개의 워드라인 WL1~WLn이 교차하는 영역에 선택 스위치 SW0가 배열된다. 이러한 선택 스위치 SW0는 로오 및 컬럼 방향으로 복수개 배열된다.
그리고, 복수개의 비트라인 BL1~BLn과 복수개의 워드라인 WL1~WLn이 교차하는 영역에 단위 셀 UC이 배열된다. 이러한 단위 셀 UC은 로오 및 컬럼 방향으로 복수개 배열된다. 여기서, 하나의 리드/라이트 비트라인 RWBL은 복수개의 선택 스 위치 SW0에 의해 공유된다. 그리고, 하나의 소스 라인 SL은 복수개의 단위 셀 UC에 의해 공유된다.
또한, 리드/라이트 비트라인 RWBL은 센스앰프 SA 및 글로벌 라이트 구동부 GWD에 연결된다. 이에 따라, 센스앰프 SA는 리드 동작 모드시 리드/라이트 비트라인 RWBL을 통해 인가되는 센싱 전압 Vsense을 센싱 및 증폭하게 된다. 그리고, 글로벌 라이트 구동부 GWD는 데이터 '1' 라이트 동작 모드시 리드/라이트 비트라인 RWBL에 라이트 전압 Vwrite을 공급하게 된다.
그리고, 각각의 비트라인 BL은 라이트 구동부 WD에 연결된다. 이에 따라, 리드 또는 라이트 동작 모드시 라이트 구동부 WD의 전압에 따라 비트라인 BL에 인가되는 전압을 선택적으로 제어하여 해당하는 단위 셀 UC을 선택하도록 한다.
또한, 소스 라인 SL은 소스 구동부 SD에 연결된다. 이에 따라, 리드 또는 라이트 동작 모드시 소스 구동부 SD의 전압(그라운드 전압)에 따라 소스 라인 SL에 인가되는 전압을 선택적으로 조정할 수 있도록 한다. 즉, 소스 구동부 SD는 데이터 '0' 라이트 동작 모드시 소스 라인 SL에 라이트 전압 Vwrite을 공급하게 된다.
도 1 및 도 2는 종래의 저항 스위치 소자를 설명하기 위한 도면.
도 3은 멤리스터의 특성을 설명하기 위한 도면,
도 4는 본 발명에 따른 반도체 메모리 장치에 관한 회로도.
도 5a 및 도 5b는 본 발명에 따른 반도체 메모리 장치의 회로도 및 리드 모드시의 동작 파형도.
도 6 및 도 7은 본 발명에 따른 반도체 메모리 장치의 라이트 모드시의 동작 파형도.
도 8은 본 발명에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 도면.

Claims (14)

  1. 제 1데이터의 라이트 동작 모드시 제 1라이트 전압을 공급하는 리드/라이트 비트라인;
    제 2데이터의 라이트 동작 모드시 제 2라이트 전압을 공급하는 소스 라인;
    상기 리드/라이트 비트라인과 연결되어 워드라인에 의해 제어되는 선택 수단;
    상기 선택수단과 상기 소스라인 사이에 직렬 연결되어 상기 제 1라이트 전압 또는 제 2라이트 전압에 따라 저항 스위치 소자에 상기 제 1데이터 또는 제 2데이터를 라이트 하는 복수개의 셀; 및
    상기 복수개의 셀과 각각 병렬 연결되어 복수개의 비트라인에 의해 선택적으로 제어되는 복수개의 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 선택 수단은 상기 워드라인에 따라 상기 리드/라이트 비트라인과 상기 복수개의 셀 중 첫 번째 셀 사이의 연결을 제어하는 선택 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서, 상기 선택 스위치는 모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 복수개의 스위칭 소자는 모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 복수개의 스위칭 소자는 상기 복수개의 셀과 일대일 대응하여 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 복수개의 비트라인에 구동 전압을 선택적으로 공급하는 라이트 구동부;
    상기 리드/라이트 비트라인에 상기 제 1라이트 전압을 공급하는 글로벌 라이트 구동부; 및
    상기 소스 라인에 상기 제 2라이트 전압을 공급하는 소스 구동부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1항에 있어서, 상기 복수개의 셀의 리드 동작시
    상기 선택 수단이 턴온되고 상기 리드/라이트 비트라인에 센싱 전압이 인가되며 상기 소스 라인이 그라운드 전압 레벨을 유지한 상태에서,
    상기 복수개의 셀 중 선택된 셀에서 리드된 전류가 상기 리드/라이트 비트라인에서 상기 소스 라인 쪽으로 흐르게 되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서, 상기 복수개의 비트라인의 전압 레벨에 따라 상기 선택된 셀과 대응하는 스위칭 소자가 턴오프되고, 선택되지 않은 나머지 셀 들과 대응하는 스위칭 소자들은 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1항에 있어서, 상기 제 1데이터의 라이트 동작시
    상기 선택 수단이 턴온되고 상기 리드/라이트 비트라인에 상기 제 1라이트 전압이 인가되며 상기 소스 라인이 그라운드 전압 레벨을 유지한 상태에서,
    상기 복수개의 셀에 상기 제 1데이터를 라이트할 경우 해당 셀과 대응하는 스위칭 소자가 턴오프되고, 나머지 셀과 대응하는 스위칭 소자가 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9항에 있어서, 상기 제 1데이터는 데이터 "1" 인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1항에 있어서, 상기 제 2데이터의 라이트 동작시
    상기 선택 수단이 턴온되고 상기 소스 라인에 상기 제 2라이트 전압이 인가되며 상기 리드/라이트 비트라인이 그라운드 전압 레벨을 유지한 상태에서,
    상기 복수개의 셀에 상기 제 2데이터를 라이트할 경우 해당 셀과 대응하는 스위칭 소자가 턴오프되고, 나머지 셀과 대응하는 스위칭 소자가 턴온되는 것을 특 징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서, 상기 제 2데이터는 데이터 "0" 인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 1항에 있어서, 상기 리드/라이트 비트라인은 복수개의 선택 수단에 의해 공유되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 1항에 있어서, 상기 소스 라인은 동일한 비트라인에 연결된 복수개의 셀에 의해 공유되는 것을 특징으로 하는 반도체 메모리 장치.
KR1020090129386A 2009-12-23 2009-12-23 저항 변화 메모리 장치 KR101101999B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090129386A KR101101999B1 (ko) 2009-12-23 2009-12-23 저항 변화 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090129386A KR101101999B1 (ko) 2009-12-23 2009-12-23 저항 변화 메모리 장치

Publications (2)

Publication Number Publication Date
KR20110072452A true KR20110072452A (ko) 2011-06-29
KR101101999B1 KR101101999B1 (ko) 2012-01-02

Family

ID=44403362

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090129386A KR101101999B1 (ko) 2009-12-23 2009-12-23 저항 변화 메모리 장치

Country Status (1)

Country Link
KR (1) KR101101999B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9105331B2 (en) 2012-06-28 2015-08-11 SK Hynix Inc. Semiconductor memory apparatus and method of operating using the same
KR20200041768A (ko) * 2018-10-12 2020-04-22 한국과학기술연구원 오보닉 임계 스위치를 이용한 인공 뉴런 소자, 그것을 포함하는 인공 신경 칩 및 사용자 장치

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101077426B1 (ko) * 2007-09-10 2011-10-26 주식회사 하이닉스반도체 반도체 메모리 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9105331B2 (en) 2012-06-28 2015-08-11 SK Hynix Inc. Semiconductor memory apparatus and method of operating using the same
KR20200041768A (ko) * 2018-10-12 2020-04-22 한국과학기술연구원 오보닉 임계 스위치를 이용한 인공 뉴런 소자, 그것을 포함하는 인공 신경 칩 및 사용자 장치
US11544541B2 (en) 2018-10-12 2023-01-03 Korea Institute Of Science And Technology Artificial neuron device using ovonic threshold switch, artificial neuron chip and user apparatus including the same

Also Published As

Publication number Publication date
KR101101999B1 (ko) 2012-01-02

Similar Documents

Publication Publication Date Title
US10770141B2 (en) Semiconductor memory devices including a memory array and related method incorporating different biasing schemes
EP2787507B1 (en) Resistive memory cells and their programming, reading and operating methods
KR101068333B1 (ko) Ｒｆｉｄ 장치
US11295822B2 (en) Multi-state programming of memory cells
JPWO2006137111A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP5069339B2 (ja) 不揮発性可変抵抗素子の抵抗制御方法
JP2015521382A (ja) スイッチングデバイスの構造および方法
US9093144B2 (en) Semiconductor memory device
US11295811B2 (en) Increase of a sense current in memory
KR20060040495A (ko) 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성메모리 소자
JP2011198445A (ja) 半導体記憶装置
KR102487755B1 (ko) 교차점 메모리 어레이 내의 셀렉터들의 서브임계 전압 형성
JPWO2007074504A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP7080178B2 (ja) 不揮発性記憶装置、及び駆動方法
KR101101999B1 (ko) 저항 변화 메모리 장치
JP2014063549A (ja) 半導体記憶装置
KR101077426B1 (ko) 반도체 메모리 장치
US12002537B2 (en) Pre-decoder circuity
US11967373B2 (en) Pre-decoder circuitry
CN117174140A (zh) 预解码器电路系统

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee