JPWO2007074504A1 - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents

不揮発性半導体記憶装置及びその書き込み方法 Download PDF

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Abstract

高抵抗状態と低抵抗状態とを記憶する抵抗記憶素子１０と、抵抗記憶素子１０に高抵抗状態を書き込むための書き込み電圧を発生する電圧発生回路１２と、抵抗記憶素子に低抵抗状態を書き込むための書き込み電流を発生する電流発生回路１４と、抵抗記憶素子１０に高抵抗状態を書き込む際に書き込み電圧を抵抗記憶素子１０に印加し、抵抗記憶素子１０に低抵抗状態を書き込む際に書き込み電流を抵抗記憶素子１０に印加する制御回路１６とを有している。

Description

本発明は、不揮発性半導体記憶装置及びその書き込み方法に係り、特に、抵抗値が異なる複数の抵抗状態を有する抵抗記憶素子を用いた不揮発性半導体記憶装置及びその書き込み方法に関する。
半導体メモリにおいて現在主流となっているＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）は高速動作が可能である、書き換え回数が無限である等の特徴を有しているが、電源を切ると記憶状態が消失する揮発性メモリである。これに対し、フラッシュメモリは、電源を切っても記憶状態が消失しない不揮発メモリであるという特徴を有している。
ＳｏＣ（System On a Chip）等に搭載されるフラッシュメモリは、フローティングゲートとコントロールゲートとを有するトランジスタによりメモリセルが構成される。このため、その製造過程においては、メモリセルのトランジスタの形成プロセスと周辺回路のＣＭＯＳトランジスタの形成プロセスとが互いのトランジスタの特性に影響を与えてしまうという難点があった。そこで、フラッシュメモリにかわる不揮発性メモリの開発が求められている。
近年、新たなメモリ素子として、ＲＲＡＭ（Resistance Random Access Memory）と呼ばれる不揮発性半導体記憶装置が注目されている（例えば非特許文献１参照）。ＲＲＡＭは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲＲＡＭは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に挟持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られている。
特開２００５−５０４２４号公報 特開２００４−１８５７５６号公報 I. G. Baek, M. S. Lee, S. Seo, M. J. Lee, D. H. Seo, D.-S. Suh, J. C. Park, S. O. Park, H. S. Kim, I. K. Yoo, U-In Chung and J. T. Moon, "Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses," Electron Devices Meeting, 2004. IEDM Technical Digest. IEEE International, pp. 587-590
しかしながら、単に抵抗記憶素子に電圧を印加して抵抗記憶材料を高抵抗状態から低抵抗状態に変化させたのでは、抵抗記憶素子の抵抗値が急激に低抵抗に変化するため、過剰な電流が抵抗記憶素子に流れてしまう。このような過剰な電流により、抵抗記憶素子が破壊される虞がある。
本発明の目的は、抵抗記憶素子を高抵抗状態から低抵抗状態に書き換える際、複雑な制御を必要とすることなく、抵抗記憶素子に過剰な電流が流れるのを防止するとともに、その書き込み時間を短縮しうる不揮発性半導体記憶装置及びその書き込み方法を提供することにある。
本発明の一観点によれば、高抵抗状態と低抵抗状態とを記憶する抵抗記憶素子と、前記抵抗記憶素子に前記高抵抗状態を書き込むための書き込み電圧を発生する電圧発生回路と、前記抵抗記憶素子に前記低抵抗状態を書き込むための書き込み電流を発生する電流発生回路と、前記抵抗記憶素子に前記高抵抗状態を書き込む際に前記書き込み電圧を前記抵抗記憶素子に印加し、前記抵抗記憶素子に前記低抵抗状態を書き込む際に前記書き込み電流を前記抵抗記憶素子に印加する制御回路とを有する不揮発性半導体記憶装置が提供される。
また、本発明の他の観点によれば、高抵抗状態と低抵抗状態とを記憶する抵抗記憶素子と、前記抵抗記憶素子の一方の端部に一方の端部が接続された選択トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記選択トランジスタのゲート電極に接続された複数の第１の信号線と、第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記抵抗記憶素子の他方の端部側に接続された複数の第２の信号線と、前記複数のメモリセルのうちの書き込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込むための書き込み電圧を発生する電圧発生回路と、前記書き込み対象のメモリセルの前記抵抗記憶素子に前記低抵抗状態を書き込むための書き込み電流を発生する電流発生回路と、前記書き込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込む際に、前記第２の信号線を介して前記書き込み電圧を前記書き込み対象のメモリセルの前記抵抗記憶素子に印加し、前記書き込み対象のメモリセルの前記抵抗記憶素子に前記低抵抗状態を書き込む際に、前記第２の信号線を介して前記書き込み電流を前記抵抗記憶素子に印加する制御回路とを有する不揮発性半導体記憶装置が提供される。
また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶する抵抗記憶素子と、前記抵抗記憶素子に前記高抵抗状態を書き込むための書き込み電圧を発生する電圧発生回路と、前記抵抗記憶素子に前記低抵抗状態を書き込むための書き込み電流を発生する電流発生回路とを有する不揮発性半導体記憶装置の書き込み方法であって、前記抵抗記憶素子に前記高抵抗状態を書き込む際には、前記書き込み電圧を前記抵抗記憶素子に印加し、前記抵抗記憶素子に前記低抵抗状態を書き込む際には、前記書き込み電流を前記抵抗記憶素子に印加する不揮発性半導体記憶装置の書き込み方法が提供される。
また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶する抵抗記憶素子と、前記抵抗記憶素子の一方の端部に一方の端部が接続された選択トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと；第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記選択トランジスタのゲート電極に接続された複数の第１の信号線と；第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記抵抗記憶素子の他方の端部側に接続された複数の第２の信号線と；前記複数のメモリセルのうちの書き込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込むための書き込み電圧を発生する電圧発生回路と；前記書き込み対象のメモリセルの前記抵抗記憶素子に前記低抵抗状態を書き込むための書き込み電流を発生する電流発生回路とを有する不揮発性半導体記憶装置の書き込み方法であって、前記書き込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込む際には、前記第２の信号線を介して前記書き込み電圧を前記書き込み対象のメモリセルの前記抵抗記憶素子に印加し、前記書き込み対象のメモリセルの前記抵抗記憶素子に前記低抵抗状態を書き込む際には、前記第２の信号線を介して前記書き込み電流を前記書き込み対象のメモリセルの前記抵抗記憶素子に印加する不揮発性半導体記憶装置の書き込み方法が提供される。
本発明によれば、電圧を印加するのではなく、電流を印加することにより抵抗記憶素子を高抵抗状態から低抵抗状態に書き換えるので、複雑な制御を必要とすることなく抵抗記憶素子に過剰な電流が流れるのを防止することができる。したがって、抵抗記憶素子を高抵抗状態から低抵抗状態に書き換える際に、過剰な電流により抵抗記憶素子が破壊されるのを確実に防止することができる。さらに、本発明によれば、抵抗記憶素子を高抵抗状態から低抵抗状態に書き換える際に複雑な制御を必要としないので、高抵抗状態から低抵抗状態への書き換え動作を高速化することができる。
図１は、単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。 図２は、本発明の第１実施形態による不揮発性半導体記憶装置の構成を示す概略図である。 図３は、本発明の第１実施形態による不揮発性半導体記憶装置における抵抗記憶素子の電流−電圧特性を示すグラフである。 図４は、本発明の第１実施形態による不揮発性半導体記憶装置における電圧発生回路により抵抗記憶素子に印加する電圧を説明するグラフである。 図５は、本発明の第１実施形態による不揮発性半導体記憶装置における電流発生回路により抵抗記憶素子に印加する電流を説明するグラフである。 図６は、本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す回路図（その１）である。 図７は、本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す回路図（その２）である。 図８は、本発明の第２実施形態による不揮発性半導体記憶装置の書き込み方法を説明するフローチャートである。 図９は、本発明の第３実施形態による不揮発性半導体記憶装置の構造を示す回路図である。 図１０は、本発明の第３実施形態による不揮発性半導体記憶装置の書き込み方法を説明するフローチャートである。 図１１は、本発明の第４実施形態による不揮発性半導体記憶装置の構造を示す回路図である。 図１２は、本発明の第５実施形態による不揮発性半導体記憶装置の構造を示す回路図である。 図１３は、本発明の第６実施形態による不揮発性半導体記憶装置の構造を示す回路図である。 図１４は、本発明の第７実施形態による不揮発性半導体記憶装置の構造を示す回路図である。 図１５は、本発明の第８実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
符号の説明
１０…抵抗記憶素子
１２…電圧発生回路
１４…電流発生回路
１６…制御回路
１８、２０…電極
２２…単極性抵抗記憶材料層
２４…メモリセル
２６…セル選択トランジスタ
２８…ロードライバー
３０…コラムスイッチ
３２…コントロール回路
３４…プリチャージ回路
３６…センス回路
３８…判定回路
４０…一括電圧書き込み回路
４２…一括電流書き込み回路
４４…一括書き込み後検査回路
［第１実施形態］
本発明の第１実施形態による不揮発性半導体記憶装置及びその書き込み方法について図１乃至図５を用いて説明する。
図１は単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図２は本実施形態による不揮発性半導体記憶装置の構成を示す概略図、図３は本実施形態による不揮発性半導体記憶装置における抵抗記憶素子の電流−電圧特性を示すグラフ、図４は本実施形態による不揮発性半導体記憶装置における電圧発生回路により抵抗記憶素子に印加する電圧を説明するグラフ、図５は本実施形態による不揮発性半導体記憶装置における電流発生回路により抵抗記憶素子に印加する電流を説明するグラフである。
はじめに、抵抗記憶素子の基本動作について図１を用いて説明する。
抵抗記憶素子は、一対の電極間に抵抗記憶材料が挟持されたものである。抵抗記憶材料は、その多くが遷移金属を含む酸化物材料であり、電気的特性の違いから大きく２つに分類することができる。
１つは、高抵抗状態と低抵抗状態との間で抵抗値を変化するために、極性の同じ電圧を必要とする材料であり、例えばＮｉＯｘやＴｉＯｘのような単一の遷移金属の酸化物等が該当する。以下、抵抗状態の書き換えに極性が同じ電圧を要するこのような抵抗記憶材料を、単極性抵抗記憶材料と呼ぶ。
他方は、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために互いに異なる極性の電圧を用いるものであり、クロム（Ｃｒ）等の不純物を微量にドープしたＳｒＴｉＯ３やＳｒＺｒＯ３、或いは超巨大磁気抵抗（ＣＭＲ：Colossal Magneto-Resistance）を示すＰｒ１−ｘＣａｘＭｎＯ３やＬａ１−ｘＣａｘＭｎＯ３等が該当する。以下、抵抗状態の書き換えに極性の異なる電圧を要するこのような抵抗記憶材料を、双極性抵抗記憶材料と呼ぶ。
図１は、単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。
初期状態において、抵抗記憶素子は高抵抗状態であると考える。なお、以下では、正の印加電圧の場合について説明するが、負の印加電圧の場合も同様の電流−電圧特性が得られる。
印加電圧を０Ｖから徐々に増加していくと、電流は曲線ａに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加電圧が更に大きくなり所定の値を超えると、抵抗記憶素子が高抵抗状態から低抵抗状態にスイッチする。なお、以下の説明では、抵抗記憶素子を高抵抗状態から低抵抗状態へ変化する動作を「セット」と呼ぶ。これに伴い、電流の絶対値が急激に増加し、電流−電圧特性は点Ａから点Ｂに遷移する。図１において点Ｂにおける電流値が一定になっているのは、急激な電流の増加による素子の破壊を防止するために電流制限を施しているためである。
点Ｂの状態から徐々に電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。
次に、電流制限を解除して、印加電圧を０Ｖから再度徐々に増加していくと、電流は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する電圧が更に大きくなり所定の値を超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスイッチする。なお、以下の説明では、抵抗記憶素子を低抵抗状態から高抵抗状態へ変化する動作を「リセット」と呼ぶ。これに伴い、電流の絶対値が急激に減少し、電流−電圧特性は点Ｃから点Ｄに遷移する。
点Ｄの状態から徐々に電圧を減少していくと、電流の絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。
それぞれの抵抗状態は、所定の電圧値以下で安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Ａの電圧よりも低ければ、電流−電圧特性は曲線ａに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Ｃの電圧よりも低ければ、電流−電圧特性は曲線ｃに沿って変化し、低抵抗状態が維持される。
上述のように、電圧を印加することにより抵抗記憶素子を高抵抗状態から低抵抗状態にセットする場合、過剰な電流によって抵抗記憶素子が破壊されるのを防止するため、抵抗状態の変化直後に抵抗記憶素子に流れる電流を制限する操作、いわゆる電流コンプライアンスを必要としていた。この電流コンプライアンスにおいては、高抵抗状態から低抵抗状態に抵抗記憶素子が変化した瞬間に電流を制限することが必要となる。
このため、抵抗記憶素子を用いた不揮発性半導体記憶装置において、電圧印加により抵抗記憶素子を高抵抗状態から低抵抗状態にセットする構成では、電流コンプライアンスを制御するための制御回路が備えられている必要があった。さらには、電流コンプライアンスのための制御に起因して、高抵抗状態から低抵抗状態へのスイッチが遅くなってしまう可能性がある等の不都合があった。このように、低抵抗状態から高抵抗状態への書き込み及び高抵抗状態から低抵抗状態への書き込みをともに電圧印加により行ったのでは、不都合な点が多かった。
本実施形態による不揮発性半導体記憶装置及びその書き込み方法は、抵抗記憶素子に電流を印加することにより抵抗記憶素子を高抵抗状態から低抵抗状態にセットすることで、電流コンプライアンスのような複雑な制御を必要とすることなく、抵抗記憶素子に過剰な電流が流れるのを防止するものである。
まず、本実施形態による不揮発性半導体記憶装置の構成について図２乃至図５を用いて説明する。
本実施形態による不揮発性半導体記憶装置は、図２に示すように、抵抗記憶素子１０と、抵抗記憶素子１０に電圧を印加するための電圧発生回路１２と、抵抗記憶素子１０に電流を印加するための電流発生回路１４と、抵抗記憶素子１０に高抵抗状態を書き込む場合に電圧発生回路１２を選択して動作させ、また、抵抗記憶素子１０に低抵抗状態を書き込む場合に電流発生回路１４を選択して動作させる制御回路１６とを有している。
抵抗記憶素子１０は、一対の電極１８、２０間に、単極性抵抗記憶材料層２２が挟持されてなるものである。単極性抵抗記憶材料層２２は、遷移金属酸化物、例えばＴｉＯｘよりなるものである。一方の電極２０には、電圧発生回路１２及び電流発生回路１４がそれぞれ接続されている。他方の電極１８は、基準電位、例えば接地電位である０Ｖに接続されている。
図３は、電圧印加により抵抗記憶素子１０の抵抗状態を変化させた場合の抵抗記憶素子１０の電流−電圧特性、及び電流印加により抵抗記憶素子１０の抵抗状態を変化させた場合の抵抗記憶素子１０の電流−電圧特性をそれぞれ示すグラフである。これらについては後述する。
制御回路１６には、電圧発生回路１２及び電流発生回路１４が接続されている。制御回路１６は、制御回路１６に接続された電圧発生回路１２及び電流発生回路１４から、抵抗記憶素子１０に高抵抗状態を書き込む場合に、抵抗記憶素子１０に電圧を印加するための電圧発生回路１２を選択して動作させる。また、抵抗記憶素子１０に低抵抗状態を書き込む場合に、抵抗記憶素子１０に電流を印加するための電流発生回路１４を選択して動作させる。
電圧発生回路１２は、制御回路１６により選択されると、抵抗記憶素子１０に高抵抗状態を書き込むための電圧を発生し、抵抗記憶素子１０に電圧を印加する。
図４は、電圧発生回路１２により抵抗記憶素子１０に印加する電圧を説明するグラフである。横軸は抵抗記憶素子１０に印加する電圧、縦軸は抵抗記憶素子１０に流れる電流を示している。
電圧発生回路１２は、抵抗記憶素子１０に印加する電圧として、抵抗記憶素子１０をリセットするのに要する電圧（リセット電圧Ｖｒｅｓｅｔ）以上、抵抗記憶素子１０をセットするのに要する電圧（セット電圧Ｖｓｅｔ）未満の電圧を発生し、この電圧を抵抗記憶素子１０に印加する。なお、電圧発生回路１２は、低電圧から連続的に増加させてＶｒｅｓｅｔ以上Ｖｓｅｔ未満の電圧の電圧を抵抗記憶素子１０に印加するものであってもよいし、或いは、Ｖｒｅｓｅｔ以上Ｖｓｅｔ未満の振幅を有するパルス電圧を抵抗記憶素子１０に印加するものであってもよい。
電圧印加前に低抵抗状態の抵抗記憶素子１０に、電圧発生回路１２によりＶｒｅｓｅｔ以上Ｖｓｅｔ未満の電圧が印加されると、抵抗記憶素子１０は、図４中ａ線に示すように、低抵抗状態から高抵抗状態に書き換えられる。
他方、電圧印加前に高抵抗状態の抵抗記憶素子１０に、電圧発生回路１２によりＶｒｅｓｅｔ以上Ｖｓｅｔ未満の電圧が印加されると、抵抗記憶素子１０は、図４中ｂ線に示すように、高抵抗状態のまま維持される。
図３に破線で示すグラフは、上述のように、電圧発生回路１２により電圧を印加することにより高抵抗状態の書き込み動作を行った場合の抵抗記憶素子１０の電流−電圧特性を示したものである。
このように、電圧印加前の抵抗記憶素子１０の抵抗状態が低抵抗状態及び高抵抗状態のいずれの場合においても、電圧発生回路１２により電圧を抵抗記憶素子１０に印加することにより、抵抗記憶素子１０には高抵抗状態が書き込まれる。具体的には、例えば数１０ｋΩの高抵抗状態を抵抗記憶素子１０に書き込む場合には、電圧発生回路１２により、Ｖｒｅｓｅｔである例えば０．５Ｖ以上、Ｖｓｅｔである例えば１．０Ｖ未満の電圧を抵抗記憶素子１０に印加する。
電流発生回路１４は、制御回路１６により選択されると、抵抗記憶素子１０に低抵抗状態を書き込むための電流を発生し、抵抗記憶素子１０に電流を印加する。
図５は、電流発生回路１４により抵抗記憶素子１０に印加する電流を説明するグラフである。横軸は抵抗記憶素子１０にかかる電圧、縦軸は抵抗記憶素子１０に印加する電流を示している。
電流発生回路１４は、抵抗記憶素子１０に印加する電流として、抵抗記憶素子１０をセットするのに要する電流（セット電流Ｉｓｅｔ）以上、抵抗記憶素子１０をリセットするのに要する電流（リセット電流Ｉｒｅｓｅｔ）未満の電流を発生し、この電流を抵抗記憶素子１０に印加する。なお、電流発生回路１４は、低電流から連続的に増加させてＩｓｅｔ以上Ｉｒｅｓｅｔ未満の電流を抵抗記憶素子１０に印加するものであってもよいし、或いは、Ｉｓｅｔ以上Ｉｒｅｓｅｔ未満の振幅を有するパルス電流を抵抗記憶素子１０に印加するものであってもよい。
電流印加前に高抵抗状態の抵抗記憶素子１０に、電流発生回路１４によりＩｓｅｔ以上Ｉｒｅｓｅｔ未満の電流が印加されると、抵抗記憶素子１０は、図５中ｃ線に示すように、高抵抗状態から低抵抗状態に書き換えられる。
他方、電圧印加前に低抵抗状態の抵抗記憶素子に、電流発生回路１４によりＩｓｅｔ以上Ｉｒｅｓｅｔ未満の電流が印加されると、抵抗記憶素子は、図５中ｄ線に示すように、低抵抗状態のまま維持される。
図３に実線で示すグラフは、上述のように、電流発生回路１４により電流を印加することにより低抵抗状態の書き込み動作を行った場合の抵抗記憶素子１０の電流−電圧特性を示したものである。
このように、電圧印加前の抵抗記憶素子１０の抵抗状態が高抵抗状態及び低抵抗状態のいずれの場合においても、電流発生回路１４により電流を抵抗記憶素子１０により印加することにより、抵抗記憶素子１０には低抵抗状態が書き込まれる。具体的には、例えば５００Ωの低抵抗状態を抵抗記憶素子１０に書き込む場合には、電流発生回路１４により、Ｉｓｅｔである例えば０．５ｍＡ以上、Ｉｒｅｓｅｔである例えば１．０ｍＡ未満の電流を抵抗記憶素子１０に印加する。
上述のように、本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換える際に、抵抗記憶素子１０に電流を印加する電流発生回路１４を有することに主たる特徴の一つがある。
本実施形態による不揮発性半導体記憶装置では、抵抗記憶素子１０に電圧を印加するのではなく、電流発生回路１４によりＩｓｅｔ以上Ｉｒｅｓｅｔ未満の電流を印加することにより、抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換える。これにより、電流コンプライアンスのような複雑な制御を必要とすることなく抵抗記憶素子１０に過剰な電流が流れるのを回避しつつ、抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換えることができる。さらに、抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換える際に複雑な制御を必要としないので、高抵抗状態から低抵抗状態への書き換え動作を高速化することができる。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図２を用いて説明する。
まず、抵抗記憶素子１０に高抵抗状態を書き込む場合について説明する。抵抗記憶素子１０は、初期状態として低抵抗状態又は高抵抗状態にあるものとする。
この場合、制御回路１６により、電圧発生回路１２及び電流発生回路１４のうち、電圧発生回路１２を選択して動作させる。
次いで、制御回路１６により選択された電圧発生回路１２により、Ｖｒｅｓｅｔ以上Ｖｓｅｔ未満の電圧を抵抗記憶素子１０に印加する。これにより、電圧印加前に低抵抗状態の抵抗記憶素子１０は、低抵抗状態から高抵抗状態に書き換えられる。電圧印加前に高抵抗状態の抵抗記憶素子１０は、高抵抗状態のまま維持される。
こうして、電圧発生回路１２により電圧を抵抗記憶素子１０に印加することにより、抵抗記憶素子１０に高抵抗状態が書き込まれる。
次に、抵抗記憶素子１０に低抵抗状態を書き込む場合について説明する。抵抗記憶素子１０は、初期状態として、高抵抗状態又は低抵抗状態にあるものとする。
この場合、制御回路１６により、電圧発生回路１２及び電流発生回路１４のうち、電流発生回路１４を選択して動作させる。
次いで、制御回路１６により選択された電流発生回路１４により、Ｉｓｅｔ以上Ｉｒｅｓｅｔ未満の電流を抵抗記憶素子１０に印加する。これにより、電流印加前に高抵抗状態の抵抗記憶素子１０は、高抵抗状態から低抵抗状態に書き換えられる。電流印加前に低抵抗状態の抵抗記憶素子１０は、低抵抗状態のまま維持される。
こうして、電流発生回路１４により電流を抵抗記憶素子１０に印加することにより、抵抗記憶素子１０に低抵抗状態が書き込まれる。
このように、本実施形態によれば、電流発生回路１４によりＩｓｅｔ以上Ｉｒｅｓｅｔ未満の電流を印加することにより、抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換えるので、電流コンプライアンスのような複雑な制御を必要とすることなく、抵抗記憶素子１０に過剰な電流が流れるのを防止することができる。したがって、抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換える際に、過剰な電流により抵抗記憶素子１０が破壊されるのを確実に防止することができる。さらに、本実施形態によれば、抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換える際に複雑な制御を必要としないので、高抵抗状態から低抵抗状態への書き換え動作を高速化することができる。
［第２実施形態］
本発明の第２実施形態による不揮発性半導体記憶装置及びその書き込み方法について図６乃至図８を用いて説明する。図６及び図７は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図８は本実施形態による不揮発性半導体記憶装置の書き込み方法を説明するフローチャートである。なお、第１実施形態による不揮発性半導体記憶装置及びその書き込み方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
まず、本実施形態による不揮発性半導体記憶装置の構造について図６及び図７を用いて説明する。本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子１０を用いたランダムアクセスメモリである。
本実施形態による不揮発性半導体記憶装置のメモリセル２４は、図６に示すように、抵抗記憶素子１０と、セル選択トランジスタ２６とを有している。抵抗記憶素子１０は、その一端がセル選択トランジスタ２６のドレイン端子に接続され、他端がビット線ＢＬに接続されている。セル選択トランジスタ２６のゲート端子はワード線ＷＬに接続され、ソース端子はソース線（図示せず）に接続されている。
抵抗記憶素子１０は、一対の電極間に例えばＴｉＯｘよりなる単極性抵抗記憶材料層が挟持されたものである。
このように、本実施形態では、抵抗記憶素子１０と、抵抗記憶素子１０に直列に接続されたセル選択トランジスタ２６とによりメモリセル２４が構成されている。これにより、書き込み対象として選択されたメモリセル２４における抵抗記憶素子１０に効率よく低抵抗状態又は高抵抗状態を書き込むことができる。
図７は、図６に示すメモリセル２４とともに周辺回路を示す回路図である。
複数のメモリセル２４が、列方向（図面縦方向）及び行方向（図面横方向）に隣接してマトリクス状に形成され、メモリセルアレイを構成している。
列方向には、複数のビット線ＢＬ０、ＢＬ１、…が配されており、列方向に並ぶメモリセル２４に共通の信号線を構成している。
行方向には、複数のワード線ＷＬ０、ＷＬ１、…が配されており、行方向に並ぶメモリセル２４に共通の信号線を構成している。
複数のワード線ＷＬ０、ＷＬ１、…は、書き込みを行うべき書き込み対象のメモリセル２４が接続されたワード線ＷＬを選択するロードライバー２８に接続されている。ロードライバー２８は、選択したワード線ＷＬに所定の電圧を印加し、選択したワード線ＷＬに接続されたメモリセル２４のセル選択トランジスタ２６をオン状態とする。複数のビット線ＢＬ０、ＢＬ１、…は、書き込み対象のメモリセル２４が接続されたビット線ＢＬを選択するコラムスイッチ３０に接続されている。コラムスイッチ３０は、選択したビット線ＢＬに後述のマスタービット線ＭＢＬから電圧又は電流を印加することができるようにスイッチを切り替える。ロードライバー２８及びコラムスイッチ３０により、書き込み対象のメモリセル２４が選択される。
コラムスイッチ３０には、マスタービット線ＭＢＬが接続されている。
マスタービット線ＭＢＬには、書き込み対象のメモリセル２４における抵抗記憶素子１０に高抵抗状態を書き込むための電圧を発生する電圧発生回路１２が接続されている。電圧発生回路１２は、マスタービット線ＭＢＬからコラムスイッチ３０を介して、書き込み対象のメモリセル２４における抵抗記憶素子１０に電圧を印加する。電圧発生回路１２により抵抗記憶素子１０に印加される電圧は、Ｖｒｅｓｅｔ以上Ｖｓｅｔ未満の電圧である。
また、マスタービット線ＭＢＬには、書き込み対象のメモリセル２４における抵抗記憶素子１０に低抵抗状態を書き込むための電流を発生する電流発生回路１４が接続されている。電流発生回路１４は、マスタービット線ＭＢＬからコラムスイッチ３０を介して、書き込み対象のメモリセル２４における抵抗記憶素子１０に電流を印加する。電流発生回路１４により抵抗記憶素子１０に印加される電流は、Ｉｓｅｔ以上Ｉｒｅｓｅｔ未満の電流である。
電圧発生回路１２及び電流発生回路１４には、書き込み対象のメモリセル２４における抵抗記憶素子１０に、高抵抗状態を書き込む場合に電圧発生回路１２を選択して動作させ、また、低抵抗状態を書き込む場合に電流発生回路１４を選択して動作させる制御回路１６が接続されている。
ロードライバー２８、コラムスイッチ３０、及び制御回路１６には、ロードライバー２８、コラムスイッチ３０、及び制御回路１６を含む周辺回路の動作を制御するコントロール回路３２が接続されている。
こうして、本実施形態による不揮発性半導体記憶装置が構成されている。
本実施形態による不揮発性半導体記憶装置は、書き込み対象のメモリセル２４における抵抗記憶素子１０に高抵抗状態を書き込むための電圧を発生し、抵抗記憶素子１０に電圧を印加する電圧発生回路１２と、書き込み対象のメモリセル２４における抵抗記憶素子１０に低抵抗状態を書き込むための電流を発生し、抵抗記憶素子１０に電流を印加する電流発生回路１４と、書き込み対象のメモリセル２４における抵抗記憶素子１０に、高抵抗状態を書き込む場合に電圧発生回路１２を選択して動作させ、また、低抵抗状態を書き込む場合に電流発生回路１４を選択して動作させる制御回路１６とを有することに主たる特徴がある。
本実施形態による不揮発性半導体記憶装置では、書き込み対象のメモリセル２４における抵抗記憶素子１０に電圧を印加するのではなく、電流発生回路１４によりＩｓｅｔ以上Ｉｒｅｓｅｔ未満の電流を印加することにより、抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換える。これにより、電流コンプライアンスのような複雑な制御を必要とすることなく抵抗記憶素子１０に過剰な電流が流れるのを回避しつつ、抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換えることができる。したがって、書き込み対象のメモリセル２４における抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換える際に、過剰な電流により抵抗記憶素子１０が破壊されるのを確実に防止することができる。さらに、抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換える際に複雑な制御を必要としないので、高抵抗状態から低抵抗状態への書き換え動作を高速化することができる。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図６乃至図８を用いて説明する。本実施形態による不揮発性半導体記憶装置の書き込み方法は任意のメモリセル２４について書き込み動作を行う方法、すなわちランダムアクセスが可能な書き込み方法である。
はじめに、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。書き込み対象のメモリセル２４は、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセル２４であるものとする。また、書き込み対象のメモリセル２４における抵抗記憶素子１０は、低抵抗状態にあるものとする。
まず、コントロール回路３２により、書き込み対象のメモリセル２４における抵抗記憶素子１０を低抵抗状態から高抵抗状態に書き換えるための書き込み命令を、コラムスイッチ３０、ロードライバー２８、及び制御回路１６にそれぞれ入力する（図８：ステップＳ１１）。
次いで、コントロール回路３２から書き込み命令が入力されたコラムスイッチ３０によりビット線ＢＬ０を選択し、マスタービット線ＭＢＬからビット線ＢＬ０に電圧を印加できるようにする（図８：ステップＳ１２）。
次いで、コントロール回路３２から書き込み命令が入力されたロードライバー２８により、ワード線ＷＬ０に所定の電圧を印加し、セル選択トランジスタ２６をオン状態にする（図８：ステップＳ１３）。
こうして、書き込み対象のメモリセル２４を選択する（図８：ステップＳ１４）。
次いで、コントロール回路３２から書き込み命令が入力された制御回路１６により、電圧発生回路１２を選択して動作させる（図８：ステップＳ１５）。
次いで、制御回路１６により選択された電圧発生回路１２により、マスタービット線ＭＢＬからコラムスイッチ３０を介して、ビット線ＢＬ０に、Ｖｒｅｓｅｔ以上Ｖｓｅｔ未満の電圧を印加する（図８：ステップＳ１６）。
こうして、書き込み対象のメモリセル２４における抵抗記憶素子１０に、ビット線ＢＬ０からＶｒｅｓｅｔ以上Ｖｓｅｔ未満の電圧が印加される。これにより、抵抗記憶素子１０の抵抗値は上昇し、抵抗記憶素子１０は、低抵抗状態から高抵抗状態に変化する。
次いで、電圧発生回路１２の動作を停止してビット線ＢＬ０に印加する電圧をゼロに戻した後、ロードライバー２８の動作を停止してワード線ＷＬ０に印加する電圧をオフにするする。こうして、リセットの動作を完了する。書き込み対象のメモリセル２４には、抵抗記憶素子１０の高抵抗状態に対応するデータ“１”が書き込まれる。
次に、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。書き込み対象のメモリセル２４は、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセル２４であるものとする。また、書き込み対象のメモリセル２４における抵抗記憶素子１０は、高抵抗状態にあるものとする。
まず、コントロール回路３２により、書き込み対象のメモリセル２４における抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換えるための書き込み命令を、コラムスイッチ３０、ロードライバー２８、及び制御回路１６にそれぞれ入力する（図８：ステップＳ１１）。
次いで、コントロール回路３２から書き込み命令が入力されたコラムスイッチ３０によりビット線ＢＬ０を選択し、マスタービット線ＭＢＬからビット線ＢＬ０に電流を印加できるようにする（図８：ステップＳ１２）。
次いで、コントロール回路３２から書き込み命令が入力されたロードライバー２８により、ワード線ＷＬ０に所定の電圧を印加し、セル選択トランジスタ２６をオン状態にする（図８：ステップＳ１３）。
こうして、書き込み対象のメモリセル２４を選択する（図８：ステップＳ１４）。
次いで、コントロール回路３２から書き込み命令が入力された制御回路１６により、電流発生回路１４を選択して動作させる（図８：ステップＳ１５）。
次いで、制御回路１６により選択された電流発生回路１４により、マスタービット線ＭＢＬからコラムスイッチ３０を介して、ビット線ＢＬ０に、Ｉｓｅｔ以上Ｉｒｅｓｅｔ未満の電流を印加する（図８：ステップＳ１７）。
こうして、書き込み対象のメモリセル２４における抵抗記憶素子１０に、ビット線ＢＬ０からＩｓｅｔ以上Ｉｒｅｓｅｔ未満の電流が印加される。これにより、抵抗記憶素子１０の抵抗値は減少し、抵抗記憶素子１０は、高抵抗状態から低抵抗状態に変化する。
次いで、電流発生回路１４の動作を停止してビット線ＢＬ０に印加する電流をゼロに戻した後、ロードライバー２８の動作を停止してワード線ＷＬ０に印加する電圧をオフにする。こうして、セットの動作を完了する。書き込み対象のメモリセル２４には、抵抗記憶素子１０の低抵抗状態に対応するデータ“０”が書き込まれる。
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図６及び図７を用いて説明する。本実施形態による不揮発性半導体記憶装置の読み出し方法は任意のメモリセル２４について読み出し動作を行う方法、すなわちランダムアクセスが可能な読み出し方法である。
読み出し対象のメモリセル２４は、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセル２４であるものとする。
まず、コントロール回路３２により、読み出し対象のメモリセル２４における抵抗記憶素子１０の抵抗状態を読み出すための読み出し命令を、コラムスイッチ３０、ロードライバー２８、及びマスタービット線ＭＢＬに接続された読み出し回路（図示せず）にそれぞれ入力する。
次いで、コントロール回路３２から読み出し命令が入力されたコラムスイッチ３０によりビット線ＢＬ０を選択し、マスタービット線ＭＢＬからビット線ＢＬ０に電圧を印加できるようにする。
次いで、コントロール回路３２から読み出し命令が入力されたロードライバー２８により、ワード線ＷＬ０に所定の電圧を印加し、セル選択トランジスタ２６をオン状態にする。
こうして、読み出し対象のメモリセル２４を選択する。
次いで、読み出し命令が入力された読み出し回路により、マスタービット線ＭＢＬからコラムスイッチ３０を介して、ビット線ＢＬ０に所定の電圧を印加する。この電圧は、抵抗記憶素子１０がいずれの抵抗状態にあるときも印加電圧によってセットやリセットが生じないように設定する。
ビット線ＢＬ０にこのような電圧を印加すると、ビット線ＢＬ０には、読み出し対象のメモリセル２４における抵抗記憶素子１０の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ０に流れるこの電流値を読み出し回路により検出することにより、抵抗記憶素子１２がどのような抵抗状態にあるかを読み出すことができる。すなわち、読み出し対象のメモリセル２４に保持されたデータが、低抵抗状態に対応する“０”なのか、高抵抗状態に対応する“１”なのかを読み出すことができる。
このように、本実施形態によれば、書き込み対象のメモリセル２４における抵抗記憶素子１０に電圧を印加するのではなく、電流発生回路１４によりＩｓｅｔ以上Ｉｒｅｓｅｔ未満の電流を印加することにより、抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換えるため、電流コンプライアンスのような複雑な制御を必要とすることなく、抵抗記憶素子１０に過剰な電流が流れるのを防止することができる。したがって、書き込み対象のメモリセル２４における抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換える際に、過剰な電流により抵抗記憶素子１０が破壊されるのを確実に防止することができる。さらに、本実施形態によれば、書き込み対象のメモリセル２４における抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換える際に複雑な制御を必要としないので、高抵抗状態から低抵抗状態への書き換え動作を高速化することができる。
［第３実施形態］
本発明の第３実施形態による不揮発性半導体記憶装置及びその書き込み方法について図９及び図１０を用いて説明する。図９は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図１０は本実施形態による不揮発性半導体記憶装置の書き込み方法を説明するフローチャートである。なお、第２実施形態による不揮発性半導体記憶装置及びその書き込み方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による不揮発性半導体記憶装置の基本的構成は、図６及び図７に示す第２実施形態による不揮発性半導体記憶装置とほぼ同様である。本実施形態による不揮発性半導体記憶装置は、マスタービット線ＭＢＬに接続されたプリチャージ回路３４を更に有している。
図９に示すように、マスタービット線ＭＢＬには、書き込み動作又は読み出し動作の前に、書き込み対象又は読み出し対象として選択されたメモリセル２４が接続されたビット線ＢＬを接地するプリチャージ回路３４が接続されている。
このように、本実施形態による不揮発性半導体記憶装置は、書き込み動作又は読み出し動作の前に、書き込み対象又は読み出し対象として選択されたメモリセル２４が接続されたビット線ＢＬを接地するプリチャージ回路３４を有することに主たる特徴がある。
書き込み動作又は読み出し動作の前に、プリチャージ回路３４により、マスタービット線ＭＢＬ及びコラムスイッチ３０を介して、書き込み対象又は読み出し対象として選択されたメモリセル２４が接続されたビット線ＢＬを接地することで、ビット線ＢＬに蓄積された電荷を除去することができる。これにより、ビット線ＢＬに蓄積された電荷による書き込み誤動作、読み出し誤動作を確実に防止することができる。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図９及び図１０を用いて説明する。
書き込み対象のメモリセル２４は、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセル２４であるものとする。
まず、図８に示す第１実施形態による不揮発性半導体記憶装置の書き込み方法と同様に、書き込み対象のメモリセル２４を選択する（図１０：ステップＳ２１〜Ｓ２４）。
次いで、プリチャージ回路３４により、マスタービット線ＭＢＬ及びコラムスイッチ３０を介して、ビット線ＢＬ０を接地する（図１０：ステップＳ２５）。
所定の時間ビット線ＢＬ０を接地した後、プリチャージ回路３４によるビット線ＢＬ０の接地を終了する（図１０：ステップＳ２６）。
こうして、プリチャージ回路３４により書き込み対象のメモリセル３４が接続されたビット線ＢＬ０を接地することにより、書き込み動作前に、ビット線ＢＬ０に蓄積された電荷を除去する。これにより、書き込み誤動作を確実に防止することができる。
以後、図８に示す第１実施形態による不揮発性半導体記憶装置の書き込み方法と同様にして、リセット動作を行い（図１０：ステップＳ２７、Ｓ２８）、又はセット動作を行う（図１０：ステップＳ２７、Ｓ２９）。
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図９を用いて説明する。
読み出し対象のメモリセル２４は、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセル２４であるものとする。
まず、第１実施形態による不揮発性半導体記憶装置の読み出し方法と同様に、読み出し対象のメモリセル２４を選択する。
次いで、プリチャージ回路３４により、マスタービット線ＭＢＬ及びコラムスイッチ３０を介して、ビット線ＢＬ０を接地する。
所定の時間ビット線ＢＬ０を接地した後、プリチャージ回路３４によるビット線ＢＬ０の接地を終了する。
こうして、プリチャージ回路３４により読み出し対象のメモリセル３４が接続されたビット線ＢＬ０を接地することにより、読み出し動作前に、ビット線ＢＬ０に蓄積された電荷を除去する。これにより、読み出し誤動作を確実に防止することができる。
以後、第１実施形態による不揮発性半導体記憶装置の読み出し方法と同様にして、読み出し対象のメモリセル２４における抵抗記憶素子１０の抵抗状態を読み出す。
なお、上記では、マスタービット線ＭＢＬにプリチャージ回路３４が接続されていたが、各ビット線ＢＬ０、ＢＬ１、…にプリチャージ回路３４が直接接続されていてもよい。
また、上記では、書き込み動作前又は読み出し動作前に、書き込み対象又は読み出し対象として選択されたメモリセル２４が接続されたビット線ＢＬをプリチャージ回路３４により接地したが、プリチャージ回路３４は、選択されたメモリセル２４が接続されたビット線ＢＬを所定の電位にプリチャージするために用いることもできる。
具体的には、書き込み動作前又は読み出し動作前に、選択されたメモリセル２４における抵抗記憶素子１０の抵抗状態が変化しない、すなわちセット又はリセットが発生しない範囲内で、メモリセル２４が接続されたビット線ＢＬを所定の電位にプリチャージする。これにより、書き込み動作又は読み出し動作を高速化することができる。
［第４実施形態］
本発明の第４実施形態による不揮発性半導体記憶装置及びその書き込み方法について図１１を用いて説明する。図１１は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。なお、第２実施形態による不揮発性半導体記憶装置及びその書き込み方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による不揮発性半導体記憶装置の基本的構成は、第２実施形態による不揮発性半導体記憶装置とほぼ同様である。本実施形態による不揮発性半導体記憶装置は、書き込み動作前に書き込み対象のメモリセル２４における抵抗記憶素子１０の抵抗状態を読み出すセンス回路３６と、センス回路３６により読み出された抵抗状態と書き込むべき抵抗状態とが同じか否かを判定する判定回路３８を更に有している。
図１１に示すように、マスタービット線ＭＢＬには、書き込み動作前に書き込み対象のメモリセル２４における抵抗記憶素子１０の抵抗状態を読み出すセンス回路３６が接続されている。センス回路３６は、利得結合型のセンスアンプ回路、カレントミラー型のセンスアンプ回路等により構成されている。
センス回路３６には、センス回路３６により読み出された抵抗記憶素子１０の抵抗状態と、抵抗記憶素子１０に書き込むべき抵抗状態とが同じか否かを判定する判定回路３８が接続されている。
判定回路３８には、制御回路１６が接続さている。
制御回路１６は、判定回路３８による判定結果に基づき、必要に応じて電圧発生回路１２又は電流発生回路１４を選択して動作させる。すなわち、本実施形態による不揮発性半導体記憶装置では、判定回路３８による判定結果に基づき、必要に応じて書き込み動作が行われる。
具体的には、判定回路３８により、書き込み動作前の抵抗記憶素子１０の抵抗状態と、抵抗記憶素子１０に書き込むべき抵抗状態とが同じであると判定された場合には、制御回路１６は電圧発生回路１２及び電流発生回路１４のいずれも動作させず、書き込み動作は行われない。
他方、判定回路３８により、書き込み動作前の抵抗記憶素子１０の抵抗状態と、抵抗記憶素子１０に書き込むべき抵抗状態とが異なると判定された場合には、書き込むべき抵抗状態に応じて、制御回路１６は電圧発生回路１２又は電流発生回路１４を選択して動作させ、書き込み動作が行われる。すなわち、書き込み対象のメモリセル２４における抵抗記憶素子１０を低抵抗状態から高抵抗状態に書き換える場合には、制御回路１６は電圧発生回路１２を選択して動作させ、リセット動作が行われる。また、書き込み対象のメモリセル２４における抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換える場合には、制御回路１６は電流発生回路１４を選択して動作させ、セット動作が行われる。
このように、本実施形態による不揮発性半導体記憶装置は、書き込み動作前に書き込み対象のメモリセル２４における抵抗記憶素子１０の抵抗状態を読み出すセンス回路３６と、センス回路３６により読み出された抵抗状態と書き込むべき抵抗状態とが同じか否かを判定する判定回路３８を有し、判定回路３８による判定結果に基づき、書き込み動作を行うことに主たる特徴がある。
本実施形態では、書き込み動作前に、書き込み対象のメモリセル２４における抵抗記憶素子１０の抵抗状態と書き込むべき抵抗状態とが同じか否かを判定し、この判定結果に基づき書き込み動作を制御するため、行う必要のない同じ抵抗状態への書き込み動作、すなわち、低抵抗状態から低抵抗状態への書き込み動作及び高抵抗状態から高抵抗状態への書き込み動作を省くことができる。これにより、書き込み動作に要する時間を短縮することができるとともに、書き込み動作時の消費電力を低減することができる。
なお、上記では、第２実施形態による不揮発性半導体記憶装置の構成にセンス回路３６及び判定回路３８を更に設ける場合について説明したが、第３実施形態による不揮発性半導体記憶装置の構成にセンス回路３６及び判定回路３８を更に設けてもよい。
［第５実施形態］
本発明の第５実施形態による不揮発性半導体記憶装置及びその書き込み方法について図１２を用いて説明する。図１２は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。なお、第２実施形態による不揮発性半導体記憶装置及びその書き込み方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による不揮発性半導体記憶装置の基本的構成は、第２実施形態による不揮発性半導体記憶装置とほぼ同様である。本実施形態による不揮発性半導体記憶装置は、第２実施形態における電圧発生回路１２に代えて、複数のメモリセル２４における抵抗記憶素子１０に高抵抗状態を一括して書き込むための電圧を発生する一括電圧書き込み回路４０を有している。
図１２に示すように、マスタービット線ＭＢＬには、複数のメモリセル２４における抵抗記憶素子１０に高抵抗状態を一括して書き込むための電圧を発生する一括電圧書き込み回路４０が接続されている。
一括電圧書き込み回路４０には、制御回路１６が接続されている。
制御回路１６は、複数のメモリセル２４における抵抗記憶素子１０に高抵抗状態を一括して書き込む場合に、一括電圧書き込み回路４０を選択して動作させる。また、制御回路１６は、一括電圧書き込み回路４０による一括書き込み後、複数のメモリセル２４の中から選択された書き込み対象のメモリセル２４における抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換える場合に、電流発生回路１４を選択して動作させる。
本実施形態による不揮発性半導体記憶装置は、複数のメモリセル２４における抵抗記憶素子１０に高抵抗状態を一括して書き込むための電圧を発生する一括電圧書き込み回路４０を有し、複数のメモリセル２４における抵抗記憶素子１０に高抵抗状態を一括して書き込んだ後に、電流発生回路１４により、書き込み対象のメモリセル２４における抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換えることに主たる特徴がある。
このように、複数のメモリセル２４における抵抗記憶素子１０に高抵抗状態を一括して書き込んだ後に、書き込み対象のメモリセル２４における抵抗記憶素子１０を高抵抗状態から低抵抗状態に書き換えることで、低抵抗状態から高抵抗状態への書き換えに要する時間が比較的長い場合であっても、全体として書き込み時間を短縮することができる。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図１２を用いて説明する。
まず、複数のメモリセル２４について行う高抵抗状態の一括書き込み動作について説明する。以下では、メモリセルアレイにおける全メモリセル２４について、高抵抗状態の一括書き込み動作を行う場合について説明する。
全メモリセル２４における抵抗記憶素子１０には、低抵抗状態のものと高抵抗状態のものとが混在しているものとする。
まず、コントロール回路３２により、全メモリセル２４における抵抗記憶素子１０に高抵抗状態を一括して書き込むための書き込み命令を、コラムスイッチ３０、ロードライバー２８、及び制御回路１６にそれぞれ入力する。
次いで、コントロール回路３２から書き込み命令が入力されたコラムスイッチ３２により全ビット線ＢＬ０、ＢＬ１、…を選択し、マスタービット線ＭＢＬから全ビット線ＢＬ０、ＢＬ１、…に電圧を印加できるようにする。
次いで、コントロール回路３２から書き込み命令が入力されたロードライバー２８により、全ワード線ＷＬ０、ＷＬ１、…に所定の電圧を印加し、全メモリセル２４におけるセル選択トランジスタ２６をオン状態にする。
こうして、全メモリセル２４を選択する。
次いで、コントロール回路３２から書き込み命令が入力された制御回路１６により、一括電圧書き込み回路４０を選択して動作させる。
次いで、制御回路１６により選択された一括電圧書き込み回路４０により、マスタービット線ＭＢＬからコラムスイッチ３０を介して、全ビット線ＢＬ０、ＢＬ１、…に、Ｖｒｅｓｅｔ以上Ｖｓｅｔ未満の電圧を印加する。
こうして、全メモリセル２４における抵抗記憶素子１０に、各ビット線ＢＬ０、ＢＬ１、…からＶｒｅｓｅｔ以上Ｖｓｅｔ未満の電圧が印加される。これにより、全メモリセル２４における抵抗記憶素子１０のうち、低抵抗状態にある抵抗記憶素子１０は、抵抗値が上昇し低抵抗状態から高抵抗状態に変化する。他方、高抵抗状態にある抵抗記憶素子１０は、高抵抗状態が維持される。
次いで、一括電圧書き込み回路４０の動作を停止して全ビット線ＢＬ０、ＢＬ１、…に印加する電圧をゼロに戻した後、ロードライバー２８の動作を停止して全ワード線ＷＬ０、ＷＬ１、…に印加する電圧をオフにする。こうして、高抵抗状態の一括書き込み動作を完了する。
以上のようにして、高抵抗状態の一括書き込み動作を行った後、書き込み対象のメモリセル２４について、高抵抗状態から低抵抗状態への書き換え動作を行う。高抵抗状態から低抵抗状態への書き換え動作は、第２実施形態による不揮発性半導体記憶装置の書き込み方法と同様に行うことができる。
なお、上記では、第２実施形態における電圧発生回路１２に代えて一括電圧書き込み回路４０を設ける場合について説明したが、第３及び第４実施形態における電圧発生回路１２に代えて一括電圧書き込み回路４０を設けてもよい。
［第６実施形態］
本発明の第６実施形態による不揮発性半導体記憶装置及びその書き込み方法について図１３を用いて説明する。図１３は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。なお、第２実施形態による不揮発性半導体記憶装置及びその書き込み方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による不揮発性半導体記憶装置の基本的構成は、第２実施形態による不揮発性半導体記憶装置とほぼ同様である。本実施形態による不揮発性半導体記憶装置は、第２実施形態における電流発生回路１４に代えて、複数のメモリセル２４における抵抗記憶素子１０に低抵抗状態を一括して書き込むための電流を発生する一括電流書き込み回路４２を有している。
図１３に示すように、マスタービット線ＭＢＬには、複数のメモリセル２４における抵抗記憶素子１０に低抵抗状態を一括して書き込むための電流を発生する一括電流書き込み回路４２が接続されている。
一括電流書き込み回路４２には、制御回路１６が接続されている。
制御回路１６は、複数のメモリセル２４における抵抗記憶素子１０に低抵抗状態を一括して書き込む場合に、一括電流書き込み回路４０を選択して動作させる。また、制御回路１６は、一括電流書き込み回路４２による一括書き込み後、複数のメモリセル２４の中から選択された書き込み対象のメモリセル２４における抵抗記憶素子１０を低抵抗状態から高抵抗状態に書き換える場合に、電圧発生回路１２を選択して動作させる。
本実施形態による不揮発性半導体記憶装置は、複数のメモリセル２４における抵抗記憶素子１０に低抵抗状態を一括して書き込むための電流を発生する一括電流書き込み回路４２を有し、複数のメモリセル２４における抵抗記憶素子１０に低抵抗状態を一括して書き込んだ後に、電圧発生回路１２により、書き込み対象のメモリセル２４における抵抗記憶素子１０を低抵抗状態から高抵抗状態に書き換えることに主たる特徴がある。
このように、複数のメモリセル２４における抵抗記憶素子１０に低抵抗状態を一括して書き込んだ後に、書き込み対象のメモリセル２４における抵抗記憶素子１０を低抵抗状態から高抵抗状態に書き換えることで、高抵抗状態から低抵抗状態への書き換えに要する時間が比較的長い場合であっても、全体として書き込み時間を短縮することができる。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図１３を用いて説明する。
まず、複数のメモリセル２４について行う低抵抗状態の一括書き込み動作について説明する。以下では、メモリセルアレイにおける全メモリセル２４について、低抵抗状態の一括書き込み動作を行う場合について説明する。
全メモリセル２４における抵抗記憶素子１０には、低抵抗状態のものと高抵抗状態のものとが混在しているものとする。
まず、コントロール回路３２により、全メモリセル２４における抵抗記憶素子１０に低抵抗状態を一括して書き込むための書き込み命令を、コラムスイッチ３０、ロードライバー２８、及び制御回路１６にそれぞれ入力する。
次いで、コントロール回路３２から書き込み命令が入力されたコラムスイッチ３２により全ビット線ＢＬ０、ＢＬ１、…を選択し、マスタービット線ＭＢＬから全ビット線ＢＬ０、ＢＬ１、…に電流を印加できるようにする。
次いで、コントロール回路３２から書き込み命令が入力されたロードライバー２８により、全ワード線ＷＬ０、ＷＬ１、…に所定の電圧を印加し、全メモリセル２４におけるセル選択トランジスタ２６をオン状態にする。
こうして、全メモリセル２４を選択する。
次いで、コントロール回路３２から書き込み命令が入力された制御回路１６により、一括電流書き込み回路４２を選択して動作させる。
次いで、制御回路１６により選択された一括電流書き込み回路４２により、マスタービット線ＭＢＬからコラムスイッチ３０を介して、全ビット線ＢＬ０、ＢＬ１、…に、Ｉｓｅｔ以上Ｉｒｅｓｅｔ未満の電流を印加する。
こうして、全メモリセル２４における抵抗記憶素子１０に、各ビット線ＢＬ０、ＢＬ１、…からＩｓｅｔ以上Ｉｒｅｓｅｔ未満の電流が印加される。これにより、全メモリセル２４における抵抗記憶素子１０のうち、高抵抗状態にある抵抗記憶素子１０は、抵抗値が減少し高抵抗状態から低抵抗状態に変化する。他方、低抵抗状態にある抵抗記憶素子１０は、低抵抗状態が維持される。
次いで、一括電流書き込み回路４２の動作を停止して全ビット線ＢＬ０、ＢＬ１、…に印加する電流をゼロに戻した後、ロードライバー２８の動作を停止して全ワード線ＷＬ０、ＷＬ１、…に印加する電圧をオフにする。こうして、低抵抗状態の一括書き込み動作を完了する。
以上のようにして、低抵抗状態の一括書き込み動作を行った後、書き込み対象のメモリセル２４について、低抵抗状態から高抵抗状態への書き換え動作を行う。低抵抗状態から高抵抗状態への書き換え動作は、第２実施形態による不揮発性半導体記憶装置の書き込み方法と同様に行うことができる。
なお、上記では、第２実施形態における電流発生回路１４に代えて一括電流書き込み回路４２を設ける場合について説明したが、第３及び第４実施形態における電流発生回路１４に代えて一括電流書き込み回路４２を設けてもよい。
［第７実施形態］
本発明の第７実施形態による不揮発性半導体記憶装置及びその書き込み方法について図１４を用いて説明する。図１４は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。なお、第５実施形態による不揮発性半導体記憶装置及びその書き込み方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による不揮発性半導体記憶装置の基本的構成は、第５実施形態による不揮発性半導体記憶装置と同様である。本実施形態による不揮発性半導体記憶装置は、一括電圧書き込み回路４０による高抵抗状態の一括書き込み動作後に、一括書き込み動作が行われた複数のメモリセル２４における抵抗記憶素子１０の抵抗状態を検査する一括書き込み後検査回路４４を更に有している。
図１４に示すように、マスタービット線ＭＢＬには、一括電圧書き込み回路４０による高抵抗状態の一括書き込み動作後に、一括書き込み動作が行われた複数のメモリセル２４における抵抗記憶素子１０の抵抗状態を検査する一括書き込み後検査回路４４が接続されている。
一括書き込み後検査回路４４には、制御回路１６が接続されている。
制御回路１６は、一括書き込み検査回路４４による検査結果に基づき、複数のメモリセル２４における抵抗記憶素子１０の抵抗状態が高抵抗状態に揃っているか否かを判断する。
制御回路１６は、抵抗状態が揃っていないと判断すると、一括電圧書き込み回路４０を再度選択して動作させる。こうして、複数のメモリセル２４における抵抗記憶素子１０の抵抗状態が高抵抗状態に揃うまで、一括電圧書き込み回路４０による一括書き込み動作を繰り返して行う。
制御回路１６により複数のメモリセル２４における抵抗記憶素子１０の抵抗状態が揃っていると判断されると、第５実施形態と同様に、電流発生回路１４による書き込み動作が適宜行われる。
本実施形態による不揮発性半導体記憶装置は、一括書き込み動作が行われた複数のメモリセル２４における抵抗記憶素子１０の抵抗状態を検査する一括書き込み後検査回路４４を有し、一括書き込み後検査回路４４による検査結果に基づき、複数のメモリセル２４における抵抗記憶素子１０の抵抗状態が高抵抗状態に揃うまで、一括電圧書き込み回路４０による一括書き込み動作を繰り返して行うことに主たる特徴がある。
このように、一括電圧書き込み回路４０による一括書き込み動作を繰り返して行うことにより、複数のメモリセル１０における抵抗記憶素子１０の抵抗状態を高抵抗状態に確実に揃えることができ、信頼性の高い書き込み動作を実現することができる。
［第８実施形態］
本発明の第８実施形態による不揮発性半導体記憶装置及びその書き込み方法について図１５を用いて説明する。図１５は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。なお、第６及び第７実施形態による不揮発性半導体記憶装置及びその書き込み方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による不揮発性半導体記憶装置の基本的構成は、第６実施形態による不揮発性半導体記憶装置と同様である。本実施形態による不揮発性半導体記憶装置は、一括電流書き込み回路４２による低抵抗状態の一括書き込み動作後に、一括書き込み動作が行われた複数のメモリセル２４における抵抗記憶素子１０の抵抗状態を検査する一括書き込み後検査回路４４を更に有している。
図１５に示すように、マスタービット線ＭＢＬには、一括電流書き込み回路４２による低抵抗状態の一括書き込み動作後に、一括書き込み動作が行われた複数のメモリセル２４における抵抗記憶素子１０の抵抗状態を検査する一括書き込み後検査回路４４が接続されている。
一括書き込み後検査回路４４には、制御回路１６が接続されている。
制御回路１６は、一括書き込み検査回路４４による検査結果に基づき、複数のメモリセル２４における抵抗記憶素子１０の抵抗状態が低抵抗状態に揃っているか否かを判断する。
制御回路１６は、抵抗状態が揃っていないと判断すると、一括電流書き込み回路４２を再度選択して動作させる。こうして、複数のメモリセル２４における抵抗記憶素子１０の抵抗状態が低抵抗状態に揃うまで、一括電流書き込み回路４２による一括書き込み動作を繰り返して行う。
制御回路１６により複数のメモリセル２４における抵抗記憶素子１０の抵抗状態が揃っていると判断されると、第６実施形態と同様に、電圧発生回路１２による書き込み動作が適宜行われる。
本実施形態による不揮発性半導体記憶装置は、一括書き込み動作が行われた複数のメモリセル２４における抵抗記憶素子１０の抵抗状態を検査する一括書き込み後検査回路４４を有し、一括書き込み後検査回路４４による検査結果に基づき、複数のメモリセル２４における抵抗記憶素子１０の抵抗状態が低抵抗状態に揃うまで、一括電流書き込み回路４２による一括書き込み動作を繰り返して行うことに主たる特徴がある。
このように、一括電流書き込み回路４２による一括書き込み動作を繰り返して行うことより、複数のメモリセル１０における抵抗記憶素子１０の抵抗状態を低抵抗状態に確実に揃えることができ、信頼性の高い書き込み動作を実現することができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、抵抗記憶素子１０の単極性抵抗記憶材料層としてＴｉＯｘよりなるものを用いた場合を示したが、単極性抵抗記憶材料層はこれに限定されるものではない。例えば、単極性抵抗記憶材料層としては、ＮｉＯｘ等よりなるものを適用することができる。セット及びリセットの際の印加電圧、印加電流については、抵抗記憶材料の種類、抵抗記憶素子の構造等に応じて適宜設定することが望ましい。
また、上記第２乃至第８実施形態では、１つの抵抗記憶素子１０と１つのセル選択トランジスタ２６とによりメモリセル２４を構成したが、メモリセル２４の構成はこれに限定されるものではない。例えば、メモリセル２４の構成を、セル選択トランジスタ２６を有さないクロスポイント型のものとしてもよい。なお、セル選択トランジスタ２６を有するメモリセル２４は、クロスポイント型のメモリセルと比較して、動作特性、動作速度等の観点から有利である。
また、上記第５及び第６実施形態では、メモリセルアレイの全メモリセル２４について一括書き込み動作を行ったが、一括書き込み動作は、メモリセルアレイの所定のセクタにおける複数のメモリセル２４について行ってもよい。
また、上記実施形態では、本発明を、遷移金属を含む酸化物材料よりなる抵抗記憶素子を用いた不揮発性半導体記憶装置に適用する場合について説明したが、本発明の適用範囲はこれに限定されるものではない。本発明は、複数の抵抗状態が情報の記憶状態に対応づけられたメモリ素子を用いた不揮発性半導体記憶装置、例えばＰＲＡＭ（Phase Change Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）等に広く適用することができる。
本発明による不揮発性半導体記憶装置及びその書き込み方法は、抵抗記憶素子を高抵抗状態から低抵抗状態に書き換える際に、抵抗記憶素子に過剰な電流が流れ抵抗記憶素子が破壊されるのを確実に防止しうるものである。したがって、本発明による不揮発性半導体記憶装置及びその書き込み方法は、不揮発性半導体記憶装置の信頼性を向上するうえで極めて有用である。

Claims (11)

  1. 高抵抗状態と低抵抗状態とを記憶する抵抗記憶素子と、
    前記抵抗記憶素子に前記高抵抗状態を書き込むための書き込み電圧を発生する電圧発生回路と、
    前記抵抗記憶素子に前記低抵抗状態を書き込むための書き込み電流を発生する電流発生回路と、
    前記抵抗記憶素子に前記高抵抗状態を書き込む際に前記書き込み電圧を前記抵抗記憶素子に印加し、前記抵抗記憶素子に前記低抵抗状態を書き込む際に前記書き込み電流を前記抵抗記憶素子に印加する制御回路と
    を有することを特徴とする不揮発性半導体記憶装置。
  2. 高抵抗状態と低抵抗状態とを記憶する抵抗記憶素子と、前記抵抗記憶素子の一方の端部に一方の端部が接続された選択トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、
    第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記選択トランジスタのゲート電極に接続された複数の第１の信号線と、
    第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記抵抗記憶素子の他方の端部側に接続された複数の第２の信号線と、
    前記複数のメモリセルのうちの書き込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込むための書き込み電圧を発生する電圧発生回路と、
    前記書き込み対象のメモリセルの前記抵抗記憶素子に前記低抵抗状態を書き込むための書き込み電流を発生する電流発生回路と、
    前記書き込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込む際に、前記第２の信号線を介して前記書き込み電圧を前記書き込み対象のメモリセルの前記抵抗記憶素子に印加し、前記書き込み対象のメモリセルの前記抵抗記憶素子に前記低抵抗状態を書き込む際に、前記第２の信号線を介して前記書き込み電流を前記抵抗記憶素子に印加する制御回路と
    を有することを特徴とする不揮発性半導体記憶装置。
  3. 請求の範囲第２項記載の不揮発性半導体記憶装置において、
    前記書き込み対象のメモリセルの前記抵抗記憶素子の抵抗状態を第１の抵抗状態として読み出す読み出し回路と、
    前記読み出し回路により読み出された前記第１の抵抗状態と、前記書き込み対象のメモリセルの前記抵抗記憶素子に書き込むべき第２の抵抗状態とが同じか否かを判定する判定回路とを更に有し、
    前記制御回路は、前記第１の抵抗状態と前記第２の抵抗状態とが同じでないと前記判定回路が判定した場合に、前記書き込み対象のメモリセルの前記抵抗記憶素子に前記書き込み電圧又は前記書き込み電流を印加する
    ことを特徴とする不揮発性半導体記憶装置。
  4. 請求の範囲第２項又は第３項記載の不揮発性半導体記憶装置において、
    前記書き込み対象のメモリセルに接続された前記第２の信号線を所定の電位にプリチャージするプリチャージ回路を更に有する
    ことを特徴とする不揮発性半導体記憶装置。
  5. 高抵抗状態と低抵抗状態とを記憶する抵抗記憶素子と、前記抵抗記憶素子に前記高抵抗状態を書き込むための書き込み電圧を発生する電圧発生回路と、前記抵抗記憶素子に前記低抵抗状態を書き込むための書き込み電流を発生する電流発生回路とを有する不揮発性半導体記憶装置の書き込み方法であって、
    前記抵抗記憶素子に前記高抵抗状態を書き込む際には、前記書き込み電圧を前記抵抗記憶素子に印加し、
    前記抵抗記憶素子に前記低抵抗状態を書き込む際には、前記書き込み電流を前記抵抗記憶素子に印加する
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  6. 高抵抗状態と低抵抗状態とを記憶する抵抗記憶素子と、前記抵抗記憶素子の一方の端部に一方の端部が接続された選択トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと；第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記選択トランジスタのゲート電極に接続された複数の第１の信号線と；第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記抵抗記憶素子の他方の端部側に接続された複数の第２の信号線と；前記複数のメモリセルのうちの書き込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込むための書き込み電圧を発生する電圧発生回路と；前記書き込み対象のメモリセルの前記抵抗記憶素子に前記低抵抗状態を書き込むための書き込み電流を発生する電流発生回路とを有する不揮発性半導体記憶装置の書き込み方法であって、
    前記書き込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込む際には、前記第２の信号線を介して前記書き込み電圧を前記書き込み対象のメモリセルの前記抵抗記憶素子に印加し、
    前記書き込み対象のメモリセルの前記抵抗記憶素子に前記低抵抗状態を書き込む際には、前記第２の信号線を介して前記書き込み電流を前記書き込み対象のメモリセルの前記抵抗記憶素子に印加する
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  7. 請求の範囲第６項記載の不揮発性半導体記憶装置の書き込み方法において、
    前記書き込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態又は前記低抵抗状態を書き込む前に、前記書き込み対象のメモリセルの前記抵抗記憶素子の抵抗状態を第１の抵抗状態として読み出し、
    読み出した前記第１の抵抗状態と、前記書き込み対象のメモリセルの前記抵抗記憶素子に書き込むべき第２の抵抗状態とが同じか否かを判定し、
    前記第１の抵抗状態と前記第２の抵抗状態とが同じでないと判定した場合に、前記書き込み対象のメモリセルの前記抵抗記憶素子に前記書き込み電圧又は前記書き込み電流を印加する
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  8. 請求の範囲第６項記載の不揮発性半導体記憶装置の書き込み方法において、
    前記書き込み電圧を前記複数のメモリセルの前記抵抗記憶素子に印加することにより、前記複数のメモリセルの前記抵抗記憶素子に前記高抵抗状態を一括して書き込む
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  9. 請求の範囲第６項記載の不揮発性半導体記憶装置の書き込み方法において、
    前記書き込み電流を前記複数のメモリセルの前記抵抗記憶素子に印加することにより、前記複数のメモリセルの前記抵抗記憶素子に前記低抵抗状態を一括して書き込む
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  10. 請求の範囲第８項又は第９項記載の不揮発性半導体記憶装置の書き込み方法において、
    前記複数のメモリセルの前記抵抗記憶素子に前記高抵抗状態又は前記低抵抗状態を一括して書き込んだ後に、前記複数のメモリセルの前記抵抗記憶素子の抵抗状態を検査し、
    前記複数のメモリセルの前記抵抗記憶素子の前記抵抗状態を検査した結果に基づき、前記複数のメモリセルの前記抵抗記憶素子の前記抵抗状態が前記高抵抗状態又は前記低抵抗状態に揃うまで、前記複数のメモリセルの前記抵抗記憶素子に前記高抵抗状態又は前記低抵抗状態を一括して書き込む動作を繰り返して行う
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  11. 請求の範囲第６項乃至第１０項のいずれか１項に記載の不揮発性半導体記憶装置の書き込み方法において、
    前記書き込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態又は前記低抵抗状態を書き込む前に、前記書き込み対象のメモリセルに接続された前記第２の信号線を所定の電位にプリチャージする
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
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