JP5527729B2 - メモリ素子の駆動方法及びメモリ素子を備える記憶装置 - Google Patents
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Description
本発明は、ナノギャップ電極を備えるメモリ素子の駆動方法及びメモリ素子を備える記憶装置に関する。
現在、デバイスの小型化、高密度化に伴い、電気素子の一層の微細化が望まれている。その一例として、微細な間隙（ナノギャップ）を隔てた２つの電極間に電圧を印加することによって、スイッチング動作が可能な素子が知られている。
具体的には、例えば、酸化シリコンと金という安定な材料からなり、傾斜蒸着という簡便な製造方法により製造され、スイッチング動作を安定的に繰り返し行うことができる素子が開発されている（例えば、特許文献１参照）。
具体的には、例えば、酸化シリコンと金という安定な材料からなり、傾斜蒸着という簡便な製造方法により製造され、スイッチング動作を安定的に繰り返し行うことができる素子が開発されている（例えば、特許文献１参照）。
このようなナノギャップを有する素子（以下、「ナノギャップメモリ素子」という。）においては、書き込み又は消去のために、所定の電圧値の電圧パルスを印加して、高抵抗状態（ＯＦＦ状態）から低抵抗状態（ＯＮ状態）へ移行させたり、低抵抗状態（ＯＮ状態）から高抵抗状態（ＯＦＦ状態）へ移行させたりするようになっている。
しかしながら、特に高抵抗状態から低抵抗状態へ移行させる際、電圧パルスを印加しても、所望の抵抗状態（低抵抗状態）へ移行する確率が低いという問題があった。そこで、高抵抗状態から低抵抗状態へ移行する確率を向上させるために、パルス幅（すなわち、１回の電圧パルスの印加時間）を大きくする方法や、電圧値を高くする等の方法が考えられた。しかしながら、これらの方法では、高抵抗状態から低抵抗状態へ移行する確率がまだ十分でないという問題があった。
本発明の課題は、高い確率で高抵抗状態から低抵抗状態へ移行させることができるメモリ素子の駆動方法及び当該メモリ素子を用いた記憶装置を提供することにある。
請求項１記載の発明は、絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により第１、第２電極間の抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する電極間間隙部とを備え、電圧パルスの印加により、所定の低抵抗状態から所定の高抵抗状態への移行と、前記高抵抗状態から前記低抵抗状態への移行とが可能なメモリ素子の駆動方法において、少なくとも、前記高抵抗状態から前記低抵抗状態への移行の際には、直列に接続された抵抗体を介在させてパルス発生源から前記メモリ素子に電圧パルスの印加を行うことにより、抵抗値の変化後の電流値を低減させることを特徴とする。
請求項２記載の発明は、請求項１記載の発明と同様の構成を備えると共に、前記高抵抗状態から前記低抵抗状態へ移行させる場合には、前記低抵抗状態から前記高抵抗状態へ移行させる場合よりも、前記パルス発生源から前記メモリ素子の間の電気抵抗が高くなるようにして、前記電圧パルスの印加を行うことを特徴とする。
請求項３記載の発明は、請求項１又は２記載の発明と同様の構成を備えると共に、前記高抵抗状態から前記低抵抗状態へ移行させる場合の前記抵抗体の抵抗値は３MΩから０．３MΩであることを特徴とする。
請求項４記載の発明は、絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により第１、第２電極間の抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する電極間間隙部とを備えるメモリ素子と、
前記メモリ素子の前記第１電極と第２電極との間における所定の低抵抗状態から所定の高抵抗状態への移行と前記高抵抗状態から前記低抵抗状態への移行とを行うために電圧パルスを印加する電圧印加部とを備え、
前記電圧印加部は、
一定電圧のパルスを発生するパルス発生源と、少なくとも前記高抵抗状態から前記低抵抗状態への移行の際に印加する電圧パルスによる抵抗値の変化後の前記メモリ素子に流れる電流を低減するための抵抗体とを備えることを特徴とする。
前記メモリ素子の前記第１電極と第２電極との間における所定の低抵抗状態から所定の高抵抗状態への移行と前記高抵抗状態から前記低抵抗状態への移行とを行うために電圧パルスを印加する電圧印加部とを備え、
前記電圧印加部は、
一定電圧のパルスを発生するパルス発生源と、少なくとも前記高抵抗状態から前記低抵抗状態への移行の際に印加する電圧パルスによる抵抗値の変化後の前記メモリ素子に流れる電流を低減するための抵抗体とを備えることを特徴とする。
請求項５記載の発明は、絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により第１、第２電極間の抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する電極間間隙部とを備えるメモリ素子と、
前記メモリ素子の前記第１電極と第２電極との間における所定の低抵抗状態から所定の高抵抗状態への移行と前記高抵抗状態から前記低抵抗状態への移行とを行うために電圧パルスを印加する電圧印加部とを備え、
前記メモリ素子は複数個であり、少なくともそれぞれのメモリ素子にそれぞれ抵抗体が接続され、
前記高抵抗状態から前記低抵抗状態へ移行させる場合には、前記低抵抗状態から前記高抵抗状態へ移行させる場合よりも、前記パルス発生源から前記メモリ素子の間の電気抵抗が高くなるように切り換える切り換え部とを備えることを特徴とする。
この構成により書き込み速度が改善される。メモリセル面積は増加する可能性があるが、前記抵抗体と前記メモリ素子の電極を積層構造にできればメモリセル面積の増加は回避できる。
前記メモリ素子の前記第１電極と第２電極との間における所定の低抵抗状態から所定の高抵抗状態への移行と前記高抵抗状態から前記低抵抗状態への移行とを行うために電圧パルスを印加する電圧印加部とを備え、
前記メモリ素子は複数個であり、少なくともそれぞれのメモリ素子にそれぞれ抵抗体が接続され、
前記高抵抗状態から前記低抵抗状態へ移行させる場合には、前記低抵抗状態から前記高抵抗状態へ移行させる場合よりも、前記パルス発生源から前記メモリ素子の間の電気抵抗が高くなるように切り換える切り換え部とを備えることを特徴とする。
この構成により書き込み速度が改善される。メモリセル面積は増加する可能性があるが、前記抵抗体と前記メモリ素子の電極を積層構造にできればメモリセル面積の増加は回避できる。
請求項６記載の発明は、請求項４記載の発明と同様の構成を備えると共に、前記高抵抗状態から前記低抵抗状態へ移行させる場合には、前記低抵抗状態から前記高抵抗状態へ移行させる場合よりも、前記パルス発生源から前記メモリ素子の間の電気抵抗が高くなるように切り換える切り換え部とを備えることを特徴とする。
請求項７記載の発明は、請求項４から６のいずれか一項に記載の発明と同様の構成を備えると共に、前記高抵抗状態から前記低抵抗状態へ移行させる場合の前記抵抗体の抵抗値は３MΩから０．３MΩであることを特徴とする。
発明者等は、前述の課題を解決するために鋭意検討した結果、メモリ素子に対して、抵抗状態を切り換える電圧パルスをパルス発生源から直列接続された抵抗体を介して印加することに着目した。かかる電圧パルスの印加を行うことで、より高確率でメモリ素子が高抵抗状態から低抵抗状態へ移行することを見出したものである。
本発明によれば、電圧パルスの印加により所定の低抵抗状態から所定の高抵抗状態への移行と、高抵抗状態から低抵抗状態への移行とが行われるナノメートルオーダーの間隙を有する電極間間隙部を備えたメモリ素子に対して、少なくとも、高抵抗状態から低抵抗状態への移行する際には、電圧パルスの印加は直列接続された抵抗体を介して行う。これにより、電圧パルスの印加時には、低抵抗値へ変化後のメモリ素子に流れる電流値が低減される。
従来は、低抵抗状態から高抵抗状態への切り換えに比べて、高抵抗状態から低抵抗状態への切り換えの成功率が劣っていたが、上述のように電圧パルスを印加することにより高抵抗状態から低抵抗状態への切り換えの成功率を飛躍的に向上させることが可能である。
例えば、低抵抗状態から高抵抗状態への切り換えと高抵抗状態から低抵抗状態への切り換えとを交互に行う書き換え繰り返し試験において、低抵抗状態と高抵抗状態との間での状態切り換えがより確実に実行され、また、低抵抗状態の抵抗値の属する範囲と高抵抗状態の抵抗値の属する範囲とが殆ど重複を生じることなく二分され、これによりメモリ素子を識別可能となる二状態に維持することができ、記憶装置としての適応性をより向上させることが可能となった。
従来は、低抵抗状態から高抵抗状態への切り換えに比べて、高抵抗状態から低抵抗状態への切り換えの成功率が劣っていたが、上述のように電圧パルスを印加することにより高抵抗状態から低抵抗状態への切り換えの成功率を飛躍的に向上させることが可能である。
例えば、低抵抗状態から高抵抗状態への切り換えと高抵抗状態から低抵抗状態への切り換えとを交互に行う書き換え繰り返し試験において、低抵抗状態と高抵抗状態との間での状態切り換えがより確実に実行され、また、低抵抗状態の抵抗値の属する範囲と高抵抗状態の抵抗値の属する範囲とが殆ど重複を生じることなく二分され、これによりメモリ素子を識別可能となる二状態に維持することができ、記憶装置としての適応性をより向上させることが可能となった。
以下に、本発明について、図面を用いて具体的な態様を説明する。ただし、発明の範囲は、図示例に限定されない。
＜ナノギャップメモリ素子を備える記憶装置＞
まず、記憶装置１０００の構成について、図１〜図３を参照して説明する。
記憶装置１０００は、複数のメモリセル１１０をアレイ状に配置したメモリ素子アレイを備えた、データの記憶を行う装置である。ここで、本発明の記憶装置１０００においては、メモリセル１１０は、ナノギャップメモリ素子１０と選択素子としてのＭＯＳトランジスタ１１とからなり、メモリ素子アレイは、ナノギャップメモリアレイ１００である。
具体的には、記憶装置１０００は、例えば、図１に示すように、ナノギャップメモリアレイ１００と、電圧印加部２００と、読み出し部３００と、制御部４００と、アレイ状に並んだメモリセル１１０の一つを選択するためにメモリセル１１０のＸ方向の位置を指定するＸ方向のアドレス指定部４１０と、メモリセル１１０のＹ方向の位置を指定するＹ方向のアドレス指定部４２０と、などを備えて構成される。
まず、記憶装置１０００の構成について、図１〜図３を参照して説明する。
記憶装置１０００は、複数のメモリセル１１０をアレイ状に配置したメモリ素子アレイを備えた、データの記憶を行う装置である。ここで、本発明の記憶装置１０００においては、メモリセル１１０は、ナノギャップメモリ素子１０と選択素子としてのＭＯＳトランジスタ１１とからなり、メモリ素子アレイは、ナノギャップメモリアレイ１００である。
具体的には、記憶装置１０００は、例えば、図１に示すように、ナノギャップメモリアレイ１００と、電圧印加部２００と、読み出し部３００と、制御部４００と、アレイ状に並んだメモリセル１１０の一つを選択するためにメモリセル１１０のＸ方向の位置を指定するＸ方向のアドレス指定部４１０と、メモリセル１１０のＹ方向の位置を指定するＹ方向のアドレス指定部４２０と、などを備えて構成される。
（ナノギャップメモリアレイ）
ナノギャップメモリアレイ１００は、例えば、複数のメモリセル１１０をアレイ状（例えば、２次元アレイ状）に配置した高密度メモリである。
メモリセル１１０は、図１（Ｂ）に示すように、ＭＯＳトランジスタ１１と当該ＭＯＳトランジスタ１１のドレイン電極又はソース電極に接続されたナノギャップメモリ素子１０とからなる。ＭＯＳトランジスタ１１は、そのソース電極又はドレイン電極がＸ方向のアドレス指定部４１０に接続され、ゲート電極はＹ方向のアドレス指定部４２０に接続されている。そして、Ｘ方向のアドレス指定部４１０を通じて後述する第１又は第２の電圧パルスが印加され、Ｙ方向のアドレス指定部４２０から指定信号が入力されると、ナノギャップメモリ素子１０に電圧パルスが印加され、後述する抵抗値変化現象が生じるようになっている。
ナノギャップメモリアレイ１００は、例えば、複数のメモリセル１１０をアレイ状（例えば、２次元アレイ状）に配置した高密度メモリである。
メモリセル１１０は、図１（Ｂ）に示すように、ＭＯＳトランジスタ１１と当該ＭＯＳトランジスタ１１のドレイン電極又はソース電極に接続されたナノギャップメモリ素子１０とからなる。ＭＯＳトランジスタ１１は、そのソース電極又はドレイン電極がＸ方向のアドレス指定部４１０に接続され、ゲート電極はＹ方向のアドレス指定部４２０に接続されている。そして、Ｘ方向のアドレス指定部４１０を通じて後述する第１又は第２の電圧パルスが印加され、Ｙ方向のアドレス指定部４２０から指定信号が入力されると、ナノギャップメモリ素子１０に電圧パルスが印加され、後述する抵抗値変化現象が生じるようになっている。
（ナノギャップメモリ素子）
ナノギャップメモリ素子１０は、例えば、ナノギャップ電極間（電極間間隙部４の間隙）の抵抗値をスイッチさせて、データの記憶を行うメモリ素子である。
具体的には、ナノギャップメモリ素子１０は、例えば、図２に示すように、絶縁性基板１と、絶縁性基板１の一面（上面）に設けられた第１電極２及び第２電極３と、第１電極２と第２電極３との間に設けられた電極間間隙部４と、などを備えて構成される。
ナノギャップメモリ素子１０は、例えば、ナノギャップ電極間（電極間間隙部４の間隙）の抵抗値をスイッチさせて、データの記憶を行うメモリ素子である。
具体的には、ナノギャップメモリ素子１０は、例えば、図２に示すように、絶縁性基板１と、絶縁性基板１の一面（上面）に設けられた第１電極２及び第２電極３と、第１電極２と第２電極３との間に設けられた電極間間隙部４と、などを備えて構成される。
絶縁性基板１は、例えば、ナノギャップメモリ素子１０の２つの電極（第１電極２と第２電極３）を隔てて設けるための支持体として機能する。
絶縁性基板１の構造及び材質は、特に限定されるものではない。具体的には、例えば、絶縁性基板１の表面の形状は、平面であっても良いし、凹凸を有していても良い。また、絶縁性基板１は、例えば、Ｓｉ等の半導体基板の表面に酸化膜等を設けたものであっても良いし、基板そのものが絶縁性とされたものであっても良い。
絶縁性基板１の材質としては、例えば、ガラス、酸化珪素（ＳｉＯ２）などの酸化物、窒化珪素（ＳｉＮ）などの窒化物等が好ましく、このうち、酸化珪素（ＳｉＯ２）が、第１電極２及び第２電極３との密着性と、その製造における自由度と、が大きい点で好適となっている。
絶縁性基板１の構造及び材質は、特に限定されるものではない。具体的には、例えば、絶縁性基板１の表面の形状は、平面であっても良いし、凹凸を有していても良い。また、絶縁性基板１は、例えば、Ｓｉ等の半導体基板の表面に酸化膜等を設けたものであっても良いし、基板そのものが絶縁性とされたものであっても良い。
絶縁性基板１の材質としては、例えば、ガラス、酸化珪素（ＳｉＯ２）などの酸化物、窒化珪素（ＳｉＮ）などの窒化物等が好ましく、このうち、酸化珪素（ＳｉＯ２）が、第１電極２及び第２電極３との密着性と、その製造における自由度と、が大きい点で好適となっている。
第１電極２は、例えば、第２電極３と対になって、ナノギャップメモリ素子１０のスイッチング動作を行うためのものである。
第１電極２の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第１電極２の材質は、導電性を備えていれば特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン又はこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、第１電極２は、絶縁性基板１との接着性を強化するために、例えば、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、第１電極２は、クロム及び金の積層（多層）構造としても良い。
第１電極２の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第１電極２の材質は、導電性を備えていれば特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン又はこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、第１電極２は、絶縁性基板１との接着性を強化するために、例えば、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、第１電極２は、クロム及び金の積層（多層）構造としても良い。
第２電極３は、例えば、第１電極２と対になって、ナノギャップメモリ素子１０のスイッチング動作を行うためのものである。
第２電極３の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第２電極３の材質は、導電性を備えていれば特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン又はこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、第２電極３は、絶縁性基板１との接着性を強化するために、例えば、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、第２電極３は、クロム及び金の積層（多層）構造としても良い。
第２電極３の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第２電極３の材質は、導電性を備えていれば特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン又はこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、第２電極３は、絶縁性基板１との接着性を強化するために、例えば、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、第２電極３は、クロム及び金の積層（多層）構造としても良い。
電極間間隙部４は、例えば、第１電極２と第２電極３との間に形成され、ナノギャップメモリ素子１０の抵抗値変化現象を発現する役割を具備している。
具体的には、電極間間隙部４は、例えば、第１電極２と第２電極３との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有するものである。すなわち、第１電極２と第２電極３との間（ナノギャップ電極間）の距離（間隔）Ｇは、ナノメートルオーダーとなるよう設定されている。
具体的には、電極間間隙部４は、例えば、第１電極２と第２電極３との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有するものである。すなわち、第１電極２と第２電極３との間（ナノギャップ電極間）の距離（間隔）Ｇは、ナノメートルオーダーとなるよう設定されている。
第１電極２０と第２電極３０間（ナノギャップ電極間）の距離（間隔）Ｇは、例えば、０ｎｍ＜Ｇ≦１３ｎｍであるのが好ましく、０．８ｎｍ＜Ｇ＜２．２ｎｍであるのがより好ましい。
ここで、距離Ｇの上限値を１３ｎｍとしたのは、例えば、二回の斜め蒸着で作成する場合には、ギャップ間隔が１３ｎｍより大きくなるとスイッチングが起きなくなるためである。
また、トンネル電流の理論式に低抵抗状態、高抵抗状態の典型的な値を代入すると、ギャップ幅の計算結果として０．８ｎｍ＜Ｇ＜２．２ｎｍの範囲が求められる。
ここで、距離Ｇの上限値を１３ｎｍとしたのは、例えば、二回の斜め蒸着で作成する場合には、ギャップ間隔が１３ｎｍより大きくなるとスイッチングが起きなくなるためである。
また、トンネル電流の理論式に低抵抗状態、高抵抗状態の典型的な値を代入すると、ギャップ幅の計算結果として０．８ｎｍ＜Ｇ＜２．２ｎｍの範囲が求められる。
なお、第１電極２と第２電極３との間の最近接部位（電極間間隙部４の間隙）は、例えば、第１電極２と第２電極３とが対向する領域に１若しくは複数箇所形成されていても良い。
また、第１電極２と第２電極３との間には、例えば、当該第１電極２と第２電極３の構成材料などからなる島部分（中州部分）が形成されていても良い。この場合には、例えば、第１電極２と島部分との間、第２電極３と島部分との間に所定の間隙（電極間間隙部４の間隙）が形成されて、第１電極２と第２電極３とが短絡していなければ良い。
また、第１電極２と第２電極３との間には、例えば、当該第１電極２と第２電極３の構成材料などからなる島部分（中州部分）が形成されていても良い。この場合には、例えば、第１電極２と島部分との間、第２電極３と島部分との間に所定の間隙（電極間間隙部４の間隙）が形成されて、第１電極２と第２電極３とが短絡していなければ良い。
（電圧印加部）
電圧印加部２００は、例えば、ナノギャップメモリアレイ１００が有する複数のメモリセル１１０と制御部４００とに接続されている。電圧印加部２００は、例えば、制御部４００から入力される制御信号に従って、メモリセル１１０内のナノギャップメモリ素子１０の第１電極２と第２電極３との間に電圧（電圧パルス）を印加することによって、ナノギャップメモリ素子１０にデータを書き込んだり、ナノギャップメモリ素子１０からデータを消去したりする。
電圧印加部２００は、例えば、ナノギャップメモリアレイ１００が有する複数のメモリセル１１０と制御部４００とに接続されている。電圧印加部２００は、例えば、制御部４００から入力される制御信号に従って、メモリセル１１０内のナノギャップメモリ素子１０の第１電極２と第２電極３との間に電圧（電圧パルス）を印加することによって、ナノギャップメモリ素子１０にデータを書き込んだり、ナノギャップメモリ素子１０からデータを消去したりする。
具体的には、電圧印加部２００には、例えば、制御部４００から、電圧パルスを印加するナノギャップメモリ素子１０の所在に関するアドレス情報が入力されるようになっている。そして、これらの情報が入力されると、電圧印加部２００は、例えば、ナノギャップメモリアレイ１００が有する複数のナノギャップメモリ素子１０のうちの、アドレス情報で指定されたナノギャップメモリ素子１０に電圧パルスを印加するようになっている。
また、電圧印加部２００は、個々のナノギャップメモリ素子１０に対して、その第１電極２と第２電極３との間の抵抗状態を低抵抗状態と高抵抗状態の二つの状態の間に切り換えるための第１の電圧パルスと第２の電圧パルスを印加するために、図３に示す構成を具備している。
即ち、電圧印加部２００は、メモリ素子１０に対して所定の電圧及び所定のパルス幅で電圧パルスを発生するパルス発生源としてのパルス発生器２１０と、このパルス発生器２１０とナノギャップメモリ素子１０の第１電極２とを第一の接続状態と第二の接続状態とに切り換え可能な切り換え部２２０とを備えている。なお、これらパルス発生器２１０及び切り換え部２２０は、Ｘ方向のアドレス指定部４１０を介して各ナノギャップメモリ素子１０に接続するように設けられている。なお、電圧印加部部２００と各ナノギャップメモリ素子１０との間には、実際には、各アドレス指定部４１０及びＭＯＳトランジスタ１１が介在するが、図３ではそれらの図示は省略している。
即ち、電圧印加部２００は、メモリ素子１０に対して所定の電圧及び所定のパルス幅で電圧パルスを発生するパルス発生源としてのパルス発生器２１０と、このパルス発生器２１０とナノギャップメモリ素子１０の第１電極２とを第一の接続状態と第二の接続状態とに切り換え可能な切り換え部２２０とを備えている。なお、これらパルス発生器２１０及び切り換え部２２０は、Ｘ方向のアドレス指定部４１０を介して各ナノギャップメモリ素子１０に接続するように設けられている。なお、電圧印加部部２００と各ナノギャップメモリ素子１０との間には、実際には、各アドレス指定部４１０及びＭＯＳトランジスタ１１が介在するが、図３ではそれらの図示は省略している。
パルス発生器２１０は、単発の電圧パルスを出力することができ、制御部４００によってその電圧とパルス幅とを任意に制御することを可能としている。
切り換え部２２０は、パルス発生器２１０とナノギャップメモリ素子１０の第１電極２とを直接接続する第一の接続状態を形成する経路と、パルス発生器２１０とナノギャップメモリ素子１０の第１電極２との間で直列に配置された抵抗体として抵抗素子２２１を介してこれらを接続する第二の接続状態を形成する経路とを備えており、切り換え素子２２２によっていずれかの経路を選択的に接続することを可能としている。かかる切り換え素子２２２は、制御部４００により切り換えの制御が行われる。
切り換え部２２０は、パルス発生器２１０とナノギャップメモリ素子１０の第１電極２とを直接接続する第一の接続状態を形成する経路と、パルス発生器２１０とナノギャップメモリ素子１０の第１電極２との間で直列に配置された抵抗体として抵抗素子２２１を介してこれらを接続する第二の接続状態を形成する経路とを備えており、切り換え素子２２２によっていずれかの経路を選択的に接続することを可能としている。かかる切り換え素子２２２は、制御部４００により切り換えの制御が行われる。
切り換え部２２０により、第一の接続状態で接続されている場合には、パルス発生器２１０から出力される電圧パルスがそのまま第１の電圧パルスとしてナノギャップメモリ素子１０に対して印加される。
また、切り換え部２２０により、第二の接続状態で接続されている場合には、パルス発生器２１０から出力される電圧パルスが抵抗素子２２２を介して第２の電圧パルスとしてナノギャップメモリ素子１０に印加される。このとき、抵抗素子２２２及びナノギャップメモリ素子１０を直列接続された二つの抵抗素子と見なすことができるので、電圧パルスに対して抵抗素子２２２とナノギャップメモリ素子１０との合計の抵抗値に反比例した電流がナノギャップメモリ素子１０に流れることとなり、低抵抗状態に切り替わったナノギャップメモリ素子１０に対して大きく電流が流れることが抑止され、ナノギャップメモリ素子１０の低抵抗状態を安定的に維持することができ、低抵抗応対への切り換えの成功率が向上する。
そして、これにより、第２の電圧パルスの印加によって、ナノギャップメモリ素子１０は、固定することが可能な範囲内で極力低い抵抗値に固定することができる。
また、データ書き込み時にナノギャップメモリ素子１０が高抵抗から低抵抗へ大きな抵抗変化をした際、素子流入電流の急激な増加に起因する断線等の素子破壊を防止する。
また、切り換え部２２０により、第二の接続状態で接続されている場合には、パルス発生器２１０から出力される電圧パルスが抵抗素子２２２を介して第２の電圧パルスとしてナノギャップメモリ素子１０に印加される。このとき、抵抗素子２２２及びナノギャップメモリ素子１０を直列接続された二つの抵抗素子と見なすことができるので、電圧パルスに対して抵抗素子２２２とナノギャップメモリ素子１０との合計の抵抗値に反比例した電流がナノギャップメモリ素子１０に流れることとなり、低抵抗状態に切り替わったナノギャップメモリ素子１０に対して大きく電流が流れることが抑止され、ナノギャップメモリ素子１０の低抵抗状態を安定的に維持することができ、低抵抗応対への切り換えの成功率が向上する。
そして、これにより、第２の電圧パルスの印加によって、ナノギャップメモリ素子１０は、固定することが可能な範囲内で極力低い抵抗値に固定することができる。
また、データ書き込み時にナノギャップメモリ素子１０が高抵抗から低抵抗へ大きな抵抗変化をした際、素子流入電流の急激な増加に起因する断線等の素子破壊を防止する。
（Ｘ方向及びＹ方向のアドレス指定部）
Ｘ方向のアドレス指定部４１０は、アレイ状に設けられた複数のメモリセル１１０の内、Ｙ方向に沿って並んだ複数のメモリセル１１０のそれぞれのＭＯＳトランジスタ１１のソース電極が並列接続された配線を複数備え、各配線はＸ方向に並んで設けられている。そして、各配線に対して個々に電圧印加部２００からの電圧パルスを印加することが可能となっている。
Ｘ方向のアドレス指定部４１０は、アレイ状に設けられた複数のメモリセル１１０の内、Ｙ方向に沿って並んだ複数のメモリセル１１０のそれぞれのＭＯＳトランジスタ１１のソース電極が並列接続された配線を複数備え、各配線はＸ方向に並んで設けられている。そして、各配線に対して個々に電圧印加部２００からの電圧パルスを印加することが可能となっている。
Ｙ方向のアドレス指定部４２０は、アレイ状に設けられた複数のメモリセル１１０の内、Ｘ方向に沿って並んだ複数のメモリセル１１０のそれぞれのＭＯＳトランジスタ１１のゲート電極が並列接続された配線を複数備え、各配線はＹ方向に並んで設けられている。そして、各配線に対して個々に指定信号としての電圧印加を行うことができ、これにより各ＭＯＳトランジスタ１１に対してソース電極とドレイン電極の接続を可能としている。
つまり、Ｙ方向のアドレス指定部４２０に対する位置指定に応じて対応する配線に指定信号を印加し、Ｘ方向のアドレス指定部４１０に対する位置指定に応じて対応する配線に対して電圧パルスを印加することにより、Ｘ方向とＹ方向との位置指定により特定される任意のナノギャップメモリ素子１０に対する電圧パルスの印加を行うことを可能としている。
つまり、Ｙ方向のアドレス指定部４２０に対する位置指定に応じて対応する配線に指定信号を印加し、Ｘ方向のアドレス指定部４１０に対する位置指定に応じて対応する配線に対して電圧パルスを印加することにより、Ｘ方向とＹ方向との位置指定により特定される任意のナノギャップメモリ素子１０に対する電圧パルスの印加を行うことを可能としている。
なお、メモリセル１１０はナノギャップメモリ素子１０に少なくとも抵抗体を接続した（更にＭＯＳトランジスタ１１を接続した）構成とすることで、書き込みを高速化できる。メモリセル１１０にいたるまでの配線の充放電電流が抵抗体により制限されないからである。メモリセル面積は増加する可能性があるが、前記抵抗体と前記メモリ素子の電極を積層構造にできればメモリセル面積の増加は回避できる。
この場合、図３に示す切替部２２０は不要でメモリセルはパルス発生器２１０から電圧駆動が可能である。
この場合、図３に示す切替部２２０は不要でメモリセルはパルス発生器２１０から電圧駆動が可能である。
（読み出し部）
読み出し部３００は、例えば、ナノギャップメモリアレイ１００が有する複数のナノギャップメモリ素子１０と、制御部４００とに接続されている。読み出し部３００は、例えば、制御部４００から入力される制御信号に従って、ナノギャップメモリ素子１０からデータを読み出して、当該読み出し結果を制御部４００に出力する。
読み出し部３００は、例えば、ナノギャップメモリアレイ１００が有する複数のナノギャップメモリ素子１０と、制御部４００とに接続されている。読み出し部３００は、例えば、制御部４００から入力される制御信号に従って、ナノギャップメモリ素子１０からデータを読み出して、当該読み出し結果を制御部４００に出力する。
具体的には、読み出し部３００には、例えば、制御部４００から、データを読み出すナノギャップメモリ素子１０の所在に関するアドレス情報が入力されるようになっている。そして、この情報が入力されると、読み出し部３００は、例えば、ナノギャップメモリアレイ１００が有する複数のナノギャップメモリ素子１０のうちの、アドレス情報で指定されたナノギャップメモリ素子１０のナノギャップ電極間（電極間間隙部４の間隙）の抵抗値を測定することによって、そのナノギャップメモリ素子１０からデータを読み出すようになっている。
（制御部）
制御部４００は、電圧印加部２００のパルス発生器２１０に制御信号（電圧値情報など）を入力し、Ｘ方向及びＹ方向のアドレス指定部４１０、４２０に対してアドレス信号を入力して、任意のナノギャップメモリ素子１０に所定の電圧値で予め設定された一定のパルス幅の電圧パルスを印加させる制御を行う。
このとき、制御部４００は、ナノギャップメモリ素子１０に対して低抵抗状態（以下、「ＯＮ状態」ともいう）から高抵抗状態（以下、「ＯＦＦ状態」ともいう）に切り換えを行う際には、切り換え部２２０が第一の接続状態となるように切り換え素子２２２を制御した上で、パルス発生器２１０を設定電圧でパルス発生させて、ナノギャップメモリ素子１０に第１の電圧パルスが印加されるよう制御を行う。
また、ナノギャップメモリ素子１０に対して高抵抗状態（ＯＦＦ状態）から低抵抗状態（ＯＮ状態）に切り換えを行う際には、切り換え部２２０が第二の接続状態となるように切り換え素子２２２を制御した上で、パルス発生振器２１０を第１の電圧パルスと同様にパルスを発生させて、ナノギャップメモリ素子１０に第２の電圧パルスが印加されるよう制御を行う。
制御部４００は、電圧印加部２００のパルス発生器２１０に制御信号（電圧値情報など）を入力し、Ｘ方向及びＹ方向のアドレス指定部４１０、４２０に対してアドレス信号を入力して、任意のナノギャップメモリ素子１０に所定の電圧値で予め設定された一定のパルス幅の電圧パルスを印加させる制御を行う。
このとき、制御部４００は、ナノギャップメモリ素子１０に対して低抵抗状態（以下、「ＯＮ状態」ともいう）から高抵抗状態（以下、「ＯＦＦ状態」ともいう）に切り換えを行う際には、切り換え部２２０が第一の接続状態となるように切り換え素子２２２を制御した上で、パルス発生器２１０を設定電圧でパルス発生させて、ナノギャップメモリ素子１０に第１の電圧パルスが印加されるよう制御を行う。
また、ナノギャップメモリ素子１０に対して高抵抗状態（ＯＦＦ状態）から低抵抗状態（ＯＮ状態）に切り換えを行う際には、切り換え部２２０が第二の接続状態となるように切り換え素子２２２を制御した上で、パルス発生振器２１０を第１の電圧パルスと同様にパルスを発生させて、ナノギャップメモリ素子１０に第２の電圧パルスが印加されるよう制御を行う。
また、制御部４００は、例えば、第２の電圧パルスが印加されると、読み出し部３００に制御信号（アドレス情報など）を入力して、ナノギャップメモリ素子１０からデータを読み出させ、そして、当該読み出し結果に基づいて、ナノギャップメモリ素子１０が高抵抗状態から低抵抗状態へ移行したか否かを判断する。
判断の結果、ナノギャップメモリ素子１０が高抵抗状態から低抵抗状態へ移行していない場合には、第２の電圧パルスの印加のリトライを行うよう制御しても良い。
判断の結果、ナノギャップメモリ素子１０が高抵抗状態から低抵抗状態へ移行していない場合には、第２の電圧パルスの印加のリトライを行うよう制御しても良い。
（ナノギャップメモリ素子の変形例）
なお、本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。
以下に、本発明に係るナノギャップメモリ素子の変形例について説明する。
なお、本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。
以下に、本発明に係るナノギャップメモリ素子の変形例について説明する。
変形例１のナノギャップメモリ素子１０Ａは、例えば、図４に示すように、絶縁性基板１Ａと、絶縁性基板１Ａの上面に設けられた絶縁体５Ａと、絶縁性基板１Ａの上面に設けられた第１電極２Ａと、絶縁体５Ａの上面に設けられた第２電極３Ａと、第１電極２Ａと第２電極３Ａとの間に設けられた電極間間隙部４Ａとを主に備えている。
具体的には、絶縁体５Ａが絶縁性基板１Ａの上面に設けられることにより段部を構成しており、当該絶縁体５Ａにより、第１電極２Ａと第２電極３Ａとが高低差をもって基板１Ａ上に配置されている。そして、第１電極２Ａは、絶縁性基板１Ａの上面と絶縁体５Ａの側面５１Ａの下側部分とに接して設けられており、第２電極３Ａは、絶縁体５Ａの上面と絶縁体５Ａの側面５１Ａの上側部分とに接して設けられている。そして、電極間間隙部４Ａは、絶縁体５Ａの側面５１Ａの下側部分に設けられた第１電極２Ａと、絶縁体５Ａの側面５１Ａの上側部分に設けられた第２電極３Ａとの間に設けられている。つまり、電極間間隙部４Ａは絶縁体５Ａにより形成される段部の高さ方向に沿ってギャップＧが形成されている。
具体的には、絶縁体５Ａが絶縁性基板１Ａの上面に設けられることにより段部を構成しており、当該絶縁体５Ａにより、第１電極２Ａと第２電極３Ａとが高低差をもって基板１Ａ上に配置されている。そして、第１電極２Ａは、絶縁性基板１Ａの上面と絶縁体５Ａの側面５１Ａの下側部分とに接して設けられており、第２電極３Ａは、絶縁体５Ａの上面と絶縁体５Ａの側面５１Ａの上側部分とに接して設けられている。そして、電極間間隙部４Ａは、絶縁体５Ａの側面５１Ａの下側部分に設けられた第１電極２Ａと、絶縁体５Ａの側面５１Ａの上側部分に設けられた第２電極３Ａとの間に設けられている。つまり、電極間間隙部４Ａは絶縁体５Ａにより形成される段部の高さ方向に沿ってギャップＧが形成されている。
なお、第１電極２Ａ及び第２電極３Ａの材質は、前述した第１電極２及び第２電極３と同様のものを選択することが望ましい。
また、絶縁体５Ａは、電極間間隙部４Ａを構成する第１電極２Ａの対向部位と第２電極３Ａの対向部位とが基板１Ａの平面に対する高さ方向に沿って並ぶように配置するためのものである。従って、上記機能を具備する限り、他の構造を採っても良い。
また、絶縁体５Ａは、例えば、絶縁性基板１Ａの一部に酸化膜等を設けたものであってもよいし、絶縁性基板１Ａ全面に酸化膜等を設け、その一部を取り去ることで形成されるものであってもよい。また、絶縁体５Ａの材質としては、例えば、ガラス、酸化珪素（ＳｉＯ２）などの酸化物、窒化珪素（Ｓｉ３Ｎ４）などの窒化物等が好ましく、このうち、酸化珪素（ＳｉＯ２）が、第１電極２Ａ及び第２電極３Ａとの密着性と、その製造における自由度と、が大きい点で好適となっている。
また、絶縁体５Ａは、電極間間隙部４Ａを構成する第１電極２Ａの対向部位と第２電極３Ａの対向部位とが基板１Ａの平面に対する高さ方向に沿って並ぶように配置するためのものである。従って、上記機能を具備する限り、他の構造を採っても良い。
また、絶縁体５Ａは、例えば、絶縁性基板１Ａの一部に酸化膜等を設けたものであってもよいし、絶縁性基板１Ａ全面に酸化膜等を設け、その一部を取り去ることで形成されるものであってもよい。また、絶縁体５Ａの材質としては、例えば、ガラス、酸化珪素（ＳｉＯ２）などの酸化物、窒化珪素（Ｓｉ３Ｎ４）などの窒化物等が好ましく、このうち、酸化珪素（ＳｉＯ２）が、第１電極２Ａ及び第２電極３Ａとの密着性と、その製造における自由度と、が大きい点で好適となっている。
また、電極間間隙部４Ａは、前述した電極間間隙部４に比して形成される平面の向きが異なる点を除けば、実体的な構造はほぼ同一である。従って、電極間間隙部４Ａの寸法などの設計条件やその動作方法は前述した電極間間隙部４の場合と同様である。
かかる変形例１のメモリ素子１０Ａは、前述したメモリ素子１０と同様の技術的効果を具備すると共に、絶縁性基板１Ａの上面に対して絶縁体５Ａにより形成される段部により第１電極２Ａ及び第２電極３Ａが高低差をもって配置され、その高さ方向に沿って電極間間隙部４Ａが形成されているため、第１電極２Ａ、第２電極３Ａ及び電極間間隙部４Ａを同一平面上に並べて配置する場合に比べて当該電極間間隙部４Ａが絶縁性基板１Ａの平面視での占有面積を低減することが可能となる。これにより、例えば、単一の絶縁性基板１Ａを共有して多数のメモリ素子１０Ａを集積化することでメモリ素子を形成する場合に、集積化に有利であり、メモリ素子の小型化を図ることが可能となる。
＜実施例＞
以下に、具体的な実施例によって本発明を更に詳細に説明するが、本発明はこれらに限定されるものではない。
以下に、具体的な実施例によって本発明を更に詳細に説明するが、本発明はこれらに限定されるものではない。
ここでは図４に示したナノギャップメモリ素子１０Ａを用いた実施例について説明する。なお、ナノギャップメモリ素子１０を採用しても良いことはいうまでもない。
かかるナノギャップメモリ素子１０Ａに対して第１の電圧パルス及び第２の電圧パルスの印加を繰り返し交互に行い、そのナノギャップメモリ素子１０Ａのナノギャップ電極間（電極間間隙部４Ａの間隙）の抵抗値を、各電圧パルスの印加後に測定した。第１の電圧パルス及び第２の電圧パルスの印加時において、いずれも、パルス発生器２１０から発生される電圧パルスの電圧を１０Ｖとし、パルス幅（１回の電圧パルスの印加時間）を１００μｓとした。また、電圧印加部２００における切り換え部２２０の抵抗素子は１ＭΩのものを使用した。
かかるナノギャップメモリ素子１０Ａに対して第１の電圧パルス及び第２の電圧パルスの印加を繰り返し交互に行い、そのナノギャップメモリ素子１０Ａのナノギャップ電極間（電極間間隙部４Ａの間隙）の抵抗値を、各電圧パルスの印加後に測定した。第１の電圧パルス及び第２の電圧パルスの印加時において、いずれも、パルス発生器２１０から発生される電圧パルスの電圧を１０Ｖとし、パルス幅（１回の電圧パルスの印加時間）を１００μｓとした。また、電圧印加部２００における切り換え部２２０の抵抗素子は１ＭΩのものを使用した。
また、比較例として、同じナノギャップメモリ素子１０Ａに対して、切り換え部２２０を使用しないでパルス発生器２１０をナノギャップメモリ素子１０とを直接接続し、第２の電圧パルスの印加電圧を第１の電圧パルスの印加電圧よりも低く設定して、第１の電圧パルスと第２の電圧パルスとを交互に繰り返し印加して、その時のナノギャップメモリ素子１０Ａのナノギャップ電極間（電極間間隙部４Ａの間隙）の抵抗値を、各電圧パルスの印加後に測定した。この比較例では、第１の電圧パルスを１０Ｖ、第２の電圧パルスを５Ｖに設定し、パルス幅はいずれも５００ｎｓとした。
図５は実施例における第１の電圧パルスと第２の電圧パルスの印加ごとの抵抗値を示すグラフ図であり、図６は比較例における第１の電圧パルスと第２の電圧パルスの印加ごとの抵抗値を示すグラフ図である。各図において■は第１の電圧パルスの印加時（ＯＦＦ時）の抵抗値、●は第２の電圧パルスの印加時（ＯＮ時）の抵抗値を示している。
実施例及び比較例は、いずれも第１の電圧パルスの印加時には抵抗値が上昇し、第２の電圧パルスの印加時には抵抗値が下降する傾向が現れている。
しかしながら、比較例の場合には、図６に示すように、第２の電圧パルスの印加後に、高抵抗状態から十分に低抵抗状態に切り換えが行われない場合が多く、第１の電圧パルス印加後の抵抗値と第２の電圧パルス印加後の抵抗値のそれぞれにバラツキが多く、高抵抗状態の抵抗の数値範囲と低抵抗状態の抵抗の数値範囲とにかなりの重複を生じてしまう。その結果、記憶装置内の一つの記憶素子としてナノギャップメモリ素子１０Ａを使用すると、ＯＮとＯＦＦの識別が困難となり、実用性が十分とはいえないという結果が現れている。
一方、実施例は、図５に示すように、第１の電圧パルスの印加後のナノギャップメモリ素子１０Ａの抵抗値と第２の電圧パルスの印加後のナノギャップメモリ素子１０Ａの抵抗値とがそれぞれバラツキが小さく抑えられ、高抵抗状態の抵抗の数値範囲と低抵抗状態の抵抗の数値範囲とに殆ど重複が生じない。つまり、一定の閾値を定めることで、ナノギャップメモリ素子１０ＡがＯＮ状態かＯＦＦ状態かをより確実に識別することができ、記憶装置としての実用性が向上していることが分かる。
実施例及び比較例は、いずれも第１の電圧パルスの印加時には抵抗値が上昇し、第２の電圧パルスの印加時には抵抗値が下降する傾向が現れている。
しかしながら、比較例の場合には、図６に示すように、第２の電圧パルスの印加後に、高抵抗状態から十分に低抵抗状態に切り換えが行われない場合が多く、第１の電圧パルス印加後の抵抗値と第２の電圧パルス印加後の抵抗値のそれぞれにバラツキが多く、高抵抗状態の抵抗の数値範囲と低抵抗状態の抵抗の数値範囲とにかなりの重複を生じてしまう。その結果、記憶装置内の一つの記憶素子としてナノギャップメモリ素子１０Ａを使用すると、ＯＮとＯＦＦの識別が困難となり、実用性が十分とはいえないという結果が現れている。
一方、実施例は、図５に示すように、第１の電圧パルスの印加後のナノギャップメモリ素子１０Ａの抵抗値と第２の電圧パルスの印加後のナノギャップメモリ素子１０Ａの抵抗値とがそれぞれバラツキが小さく抑えられ、高抵抗状態の抵抗の数値範囲と低抵抗状態の抵抗の数値範囲とに殆ど重複が生じない。つまり、一定の閾値を定めることで、ナノギャップメモリ素子１０ＡがＯＮ状態かＯＦＦ状態かをより確実に識別することができ、記憶装置としての実用性が向上していることが分かる。
また、図７において、図５の実施例に対して、第１の電圧パルス及び第２の電圧パルスの印加時のパルス幅を１５０マイクロ秒として図５と同じ試験を行った場合のナノギャップメモリ素子１０Ａの抵抗値の測定結果を示す。
図７の例では、図５と同様に、第１の電圧パルスの印加後のナノギャップメモリ素子１０Ａの抵抗値と第２の電圧パルスの印加後のナノギャップメモリ素子１０Ａの抵抗値とがそれぞれバラツキが小さく抑えられ、高抵抗状態の抵抗の数値範囲と低抵抗状態の抵抗の数値範囲とが良好に分離され、ナノギャップメモリ素子１０ＡのＯＮ状態とＯＦＦ状態との識別を容易に行うことができ、記憶装置としての実用性が向上していることが分かる。
図７の例では、図５と同様に、第１の電圧パルスの印加後のナノギャップメモリ素子１０Ａの抵抗値と第２の電圧パルスの印加後のナノギャップメモリ素子１０Ａの抵抗値とがそれぞれバラツキが小さく抑えられ、高抵抗状態の抵抗の数値範囲と低抵抗状態の抵抗の数値範囲とが良好に分離され、ナノギャップメモリ素子１０ＡのＯＮ状態とＯＦＦ状態との識別を容易に行うことができ、記憶装置としての実用性が向上していることが分かる。
（発明の実施形態の効果）
上述のように、記憶装置１０００では、電圧印加部２００の切り換え部２２０において、ナノギャップメモリ素子１０（又は１０Ａ）に対して、第１の電圧パルスの印加はパルス発生器２１０から直接的に行い、第２の電圧パルスの印加は直列に接続された抵抗素子２２１を介して行う。
これにより、第２の電圧パルスの印加時には、ナノギャップメモリ素子１０（又は１０Ａ）に対してより小さい電流を通電することができる。このため、第１の電圧パルスの印加後のナノギャップメモリ素子１０（又は１０Ａ）の抵抗値と第２の電圧パルスの印加後の抵抗値とについて、それぞれバラツキを小さく抑えることができ、高抵抗状態の抵抗値の数値範囲と低抵抗状態の抵抗値の数値範囲との重複を効果的に抑制することが可能である。従って、ナノギャップメモリ素子１０（又は１０Ａ）の記憶素子としての信頼性及び実用性の向上を図ることが可能となった。
また、切り換え部２２０により抵抗素子２２１の有無を切り換えることで第１の電圧パルスと第２の電圧パルスの印加を選択的に行うので、パルス発生器の出力電圧を一定のままとすることができ、安定的な電圧印加を行うことが可能である。
上述のように、記憶装置１０００では、電圧印加部２００の切り換え部２２０において、ナノギャップメモリ素子１０（又は１０Ａ）に対して、第１の電圧パルスの印加はパルス発生器２１０から直接的に行い、第２の電圧パルスの印加は直列に接続された抵抗素子２２１を介して行う。
これにより、第２の電圧パルスの印加時には、ナノギャップメモリ素子１０（又は１０Ａ）に対してより小さい電流を通電することができる。このため、第１の電圧パルスの印加後のナノギャップメモリ素子１０（又は１０Ａ）の抵抗値と第２の電圧パルスの印加後の抵抗値とについて、それぞれバラツキを小さく抑えることができ、高抵抗状態の抵抗値の数値範囲と低抵抗状態の抵抗値の数値範囲との重複を効果的に抑制することが可能である。従って、ナノギャップメモリ素子１０（又は１０Ａ）の記憶素子としての信頼性及び実用性の向上を図ることが可能となった。
また、切り換え部２２０により抵抗素子２２１の有無を切り換えることで第１の電圧パルスと第２の電圧パルスの印加を選択的に行うので、パルス発生器の出力電圧を一定のままとすることができ、安定的な電圧印加を行うことが可能である。
（その他）
なお、記憶装置１０００の一部（例えば、ナノギャップメモリアレイ１００）又は全部を、所定の封止部材で封止することによって、電極間間隙部４を大気や水分に接触しないようにしても良い。これにより、ナノギャップメモリ素子１０（又は１０Ａ）をさらに安定的に動作させることができる。さらに、所定の封止部材で封止することによって、電極間間隙部４を任意の雰囲気中に配置した状態を保つことができ、ナノギャップメモリ素子１０（又は１０Ａ）を任意の雰囲気中で使用することができる。
なお、記憶装置１０００の一部（例えば、ナノギャップメモリアレイ１００）又は全部を、所定の封止部材で封止することによって、電極間間隙部４を大気や水分に接触しないようにしても良い。これにより、ナノギャップメモリ素子１０（又は１０Ａ）をさらに安定的に動作させることができる。さらに、所定の封止部材で封止することによって、電極間間隙部４を任意の雰囲気中に配置した状態を保つことができ、ナノギャップメモリ素子１０（又は１０Ａ）を任意の雰囲気中で使用することができる。
なお、第１及び第２の電圧パルスの電圧値やパルス幅は、ナノギャップメモリ素子のギャップの寸法や電極の選択材料、ギャップ間の雰囲気の成分などによって適宜変更し得るものであり、また、抵抗素子２２１の抵抗値も、厳密に１MΩに限定されるものではなく、３MΩから０．３MΩの範囲、より望ましくは、２MΩから０．５MΩの範囲のおおよそ1MΩの範囲でも効果があり、更に、同様の条件に加えて第１及び第２の電圧パルスの電圧値、ナノギャップメモリ素子の高抵抗時や低抵抗時の抵抗値等に応じて適宜選択することができ、上記の例に限定されるものではない。
また、上記記憶装置１０００では、ナノギャップメモリアレイ１００に対して記憶を行う場合を例示したが、単体であるナノギャップメモリ素子１０とこれに対する電圧印加部２００と読み出し部３００と制御部４００とからなるデバイスを記憶装置としても良い。
なお、上述した記憶装置１０００では、電圧印加部２００が第２の電圧パルスについてのみ抵抗素子２２１を介して印加を行っているが、第１の電圧パルスについても抵抗素子を介して印加を行う構成としても良い。但し、第１の電圧パルスの印加時に用いる抵抗素子は、第２の電圧パルスの印加の際に用いる抵抗素子２２１よりも抵抗値が低いものが選択され、第１の電圧パルスの印加時にナノギャップメモリ素子１０に流れる電流値が第２の電圧パルスの印加時よりも大きくなるように調整される。
１ 絶縁性基板
２ 第１電極
３ 第２電極
４ 電極間間隙部
１０ ナノギャップメモリ素子（メモリ素子）
２００ 電圧印加部
２１０ パルス発生器（パルス発生源）
２２０ 切り換え部
２２１ 抵抗素子（抵抗体）
１０００ 記憶装置
２ 第１電極
３ 第２電極
４ 電極間間隙部
１０ ナノギャップメモリ素子（メモリ素子）
２００ 電圧印加部
２１０ パルス発生器（パルス発生源）
２２０ 切り換え部
２２１ 抵抗素子（抵抗体）
１０００ 記憶装置
Claims (7)
- 絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により第１、第２電極間の抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する電極間間隙部とを備え、電圧パルスの印加により、所定の低抵抗状態から所定の高抵抗状態への移行と、前記高抵抗状態から前記低抵抗状態への移行とが可能なメモリ素子の駆動方法において、
少なくとも、前記高抵抗状態から前記低抵抗状態への移行の際には、直列に接続された抵抗体を介在させてパルス発生源から前記メモリ素子に電圧パルスの印加を行うことにより、抵抗値の変化後の電流値を低減させることを特徴とするメモリ素子の駆動方法。 - 前記高抵抗状態から前記低抵抗状態へ移行させる場合には、前記低抵抗状態から前記高抵抗状態へ移行させる場合よりも、前記パルス発生源から前記メモリ素子の間の電気抵抗が高くなるようにして、前記電圧パルスの印加を行うことを特徴とする請求項１記載のメモリ素子の駆動方法。
- 前記高抵抗状態から前記低抵抗状態へ移行させる場合の前記抵抗体の抵抗値は３MΩから０．３MΩであることを特徴とする請求項１又は２記載のメモリ素子の駆動方法。
- 絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により第１、第２電極間の抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する電極間間隙部とを備えるメモリ素子と、
前記メモリ素子の前記第１電極と第２電極との間における所定の低抵抗状態から所定の高抵抗状態への移行と前記高抵抗状態から前記低抵抗状態への移行とを行うために電圧パルスを印加する電圧印加部とを備え、
前記電圧印加部は、
一定電圧のパルスを発生するパルス発生源と、少なくとも前記高抵抗状態から前記低抵抗状態への移行の際に印加する電圧パルスによる抵抗値の変化後の前記メモリ素子に流れる電流を低減するための抵抗体とを備えることを特徴とするメモリ素子を用いた記憶装置。 - 絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により第１、第２電極間の抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する電極間間隙部とを備えるメモリ素子と、
前記メモリ素子の前記第１電極と第２電極との間における所定の低抵抗状態から所定の高抵抗状態への移行と前記高抵抗状態から前記低抵抗状態への移行とを行うために電圧パルスを印加する電圧印加部とを備え、
前記メモリ素子は複数個であり、少なくともそれぞれのメモリ素子にそれぞれ抵抗体が接続され、
前記高抵抗状態から前記低抵抗状態へ移行させる場合には、前記低抵抗状態から前記高抵抗状態へ移行させる場合よりも、前記パルス発生源から前記メモリ素子の間の電気抵抗が高くなるように切り換える切り換え部とを備えることを特徴とするメモリ素子を用いた記憶装置。 - 前記高抵抗状態から前記低抵抗状態へ移行させる場合には、前記低抵抗状態から前記高抵抗状態へ移行させる場合よりも、前記パルス発生源から前記メモリ素子の間の電気抵抗が高くなるように切り換える切り換え部とを備えることを特徴とする請求項４記載のメモリ素子を用いた記憶装置。
- 前記高抵抗状態から前記低抵抗状態へ移行させる場合の前記抵抗体の抵抗値は３MΩから０．３MΩであることを特徴とする請求項４から６のいずれか一項に記載のメモリ素子を用いた記憶装置。
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