JP5527729B2 - メモリ素子の駆動方法及びメモリ素子を備える記憶装置 - Google Patents
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具体的には、例えば、酸化シリコンと金という安定な材料からなり、傾斜蒸着という簡便な製造方法により製造され、スイッチング動作を安定的に繰り返し行うことができる素子が開発されている(例えば、特許文献1参照)。
前記メモリ素子の前記第1電極と第2電極との間における所定の低抵抗状態から所定の高抵抗状態への移行と前記高抵抗状態から前記低抵抗状態への移行とを行うために電圧パルスを印加する電圧印加部とを備え、
前記電圧印加部は、
一定電圧のパルスを発生するパルス発生源と、少なくとも前記高抵抗状態から前記低抵抗状態への移行の際に印加する電圧パルスによる抵抗値の変化後の前記メモリ素子に流れる電流を低減するための抵抗体とを備えることを特徴とする。
前記メモリ素子の前記第1電極と第2電極との間における所定の低抵抗状態から所定の高抵抗状態への移行と前記高抵抗状態から前記低抵抗状態への移行とを行うために電圧パルスを印加する電圧印加部とを備え、
前記メモリ素子は複数個であり、少なくともそれぞれのメモリ素子にそれぞれ抵抗体が接続され、
前記高抵抗状態から前記低抵抗状態へ移行させる場合には、前記低抵抗状態から前記高抵抗状態へ移行させる場合よりも、前記パルス発生源から前記メモリ素子の間の電気抵抗が高くなるように切り換える切り換え部とを備えることを特徴とする。
この構成により書き込み速度が改善される。メモリセル面積は増加する可能性があるが、前記抵抗体と前記メモリ素子の電極を積層構造にできればメモリセル面積の増加は回避できる。
従来は、低抵抗状態から高抵抗状態への切り換えに比べて、高抵抗状態から低抵抗状態への切り換えの成功率が劣っていたが、上述のように電圧パルスを印加することにより高抵抗状態から低抵抗状態への切り換えの成功率を飛躍的に向上させることが可能である。
例えば、低抵抗状態から高抵抗状態への切り換えと高抵抗状態から低抵抗状態への切り換えとを交互に行う書き換え繰り返し試験において、低抵抗状態と高抵抗状態との間での状態切り換えがより確実に実行され、また、低抵抗状態の抵抗値の属する範囲と高抵抗状態の抵抗値の属する範囲とが殆ど重複を生じることなく二分され、これによりメモリ素子を識別可能となる二状態に維持することができ、記憶装置としての適応性をより向上させることが可能となった。
まず、記憶装置1000の構成について、図1〜図3を参照して説明する。
記憶装置1000は、複数のメモリセル110をアレイ状に配置したメモリ素子アレイを備えた、データの記憶を行う装置である。ここで、本発明の記憶装置1000においては、メモリセル110は、ナノギャップメモリ素子10と選択素子としてのMOSトランジスタ11とからなり、メモリ素子アレイは、ナノギャップメモリアレイ100である。
具体的には、記憶装置1000は、例えば、図1に示すように、ナノギャップメモリアレイ100と、電圧印加部200と、読み出し部300と、制御部400と、アレイ状に並んだメモリセル110の一つを選択するためにメモリセル110のX方向の位置を指定するX方向のアドレス指定部410と、メモリセル110のY方向の位置を指定するY方向のアドレス指定部420と、などを備えて構成される。
ナノギャップメモリアレイ100は、例えば、複数のメモリセル110をアレイ状(例えば、2次元アレイ状)に配置した高密度メモリである。
メモリセル110は、図1(B)に示すように、MOSトランジスタ11と当該MOSトランジスタ11のドレイン電極又はソース電極に接続されたナノギャップメモリ素子10とからなる。MOSトランジスタ11は、そのソース電極又はドレイン電極がX方向のアドレス指定部410に接続され、ゲート電極はY方向のアドレス指定部420に接続されている。そして、X方向のアドレス指定部410を通じて後述する第1又は第2の電圧パルスが印加され、Y方向のアドレス指定部420から指定信号が入力されると、ナノギャップメモリ素子10に電圧パルスが印加され、後述する抵抗値変化現象が生じるようになっている。
ナノギャップメモリ素子10は、例えば、ナノギャップ電極間(電極間間隙部4の間隙)の抵抗値をスイッチさせて、データの記憶を行うメモリ素子である。
具体的には、ナノギャップメモリ素子10は、例えば、図2に示すように、絶縁性基板1と、絶縁性基板1の一面(上面)に設けられた第1電極2及び第2電極3と、第1電極2と第2電極3との間に設けられた電極間間隙部4と、などを備えて構成される。
絶縁性基板1の構造及び材質は、特に限定されるものではない。具体的には、例えば、絶縁性基板1の表面の形状は、平面であっても良いし、凹凸を有していても良い。また、絶縁性基板1は、例えば、Si等の半導体基板の表面に酸化膜等を設けたものであっても良いし、基板そのものが絶縁性とされたものであっても良い。
絶縁性基板1の材質としては、例えば、ガラス、酸化珪素(SiO2)などの酸化物、窒化珪素(SiN)などの窒化物等が好ましく、このうち、酸化珪素(SiO2)が、第1電極2及び第2電極3との密着性と、その製造における自由度と、が大きい点で好適となっている。
第1電極2の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第1電極2の材質は、導電性を備えていれば特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン又はこれらの合金から選ばれる少なくとも1つであることが好ましい。ここで、第1電極2は、絶縁性基板1との接着性を強化するために、例えば、異なる金属を2層以上重ねて用いても良い。具体的には、例えば、第1電極2は、クロム及び金の積層(多層)構造としても良い。
第2電極3の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第2電極3の材質は、導電性を備えていれば特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン又はこれらの合金から選ばれる少なくとも1つであることが好ましい。ここで、第2電極3は、絶縁性基板1との接着性を強化するために、例えば、異なる金属を2層以上重ねて用いても良い。具体的には、例えば、第2電極3は、クロム及び金の積層(多層)構造としても良い。
具体的には、電極間間隙部4は、例えば、第1電極2と第2電極3との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有するものである。すなわち、第1電極2と第2電極3との間(ナノギャップ電極間)の距離(間隔)Gは、ナノメートルオーダーとなるよう設定されている。
ここで、距離Gの上限値を13nmとしたのは、例えば、二回の斜め蒸着で作成する場合には、ギャップ間隔が13nmより大きくなるとスイッチングが起きなくなるためである。
また、トンネル電流の理論式に低抵抗状態、高抵抗状態の典型的な値を代入すると、ギャップ幅の計算結果として0.8nm<G<2.2nmの範囲が求められる。
また、第1電極2と第2電極3との間には、例えば、当該第1電極2と第2電極3の構成材料などからなる島部分(中州部分)が形成されていても良い。この場合には、例えば、第1電極2と島部分との間、第2電極3と島部分との間に所定の間隙(電極間間隙部4の間隙)が形成されて、第1電極2と第2電極3とが短絡していなければ良い。
電圧印加部200は、例えば、ナノギャップメモリアレイ100が有する複数のメモリセル110と制御部400とに接続されている。電圧印加部200は、例えば、制御部400から入力される制御信号に従って、メモリセル110内のナノギャップメモリ素子10の第1電極2と第2電極3との間に電圧(電圧パルス)を印加することによって、ナノギャップメモリ素子10にデータを書き込んだり、ナノギャップメモリ素子10からデータを消去したりする。
即ち、電圧印加部200は、メモリ素子10に対して所定の電圧及び所定のパルス幅で電圧パルスを発生するパルス発生源としてのパルス発生器210と、このパルス発生器210とナノギャップメモリ素子10の第1電極2とを第一の接続状態と第二の接続状態とに切り換え可能な切り換え部220とを備えている。なお、これらパルス発生器210及び切り換え部220は、X方向のアドレス指定部410を介して各ナノギャップメモリ素子10に接続するように設けられている。なお、電圧印加部部200と各ナノギャップメモリ素子10との間には、実際には、各アドレス指定部410及びMOSトランジスタ11が介在するが、図3ではそれらの図示は省略している。
切り換え部220は、パルス発生器210とナノギャップメモリ素子10の第1電極2とを直接接続する第一の接続状態を形成する経路と、パルス発生器210とナノギャップメモリ素子10の第1電極2との間で直列に配置された抵抗体として抵抗素子221を介してこれらを接続する第二の接続状態を形成する経路とを備えており、切り換え素子222によっていずれかの経路を選択的に接続することを可能としている。かかる切り換え素子222は、制御部400により切り換えの制御が行われる。
また、切り換え部220により、第二の接続状態で接続されている場合には、パルス発生器210から出力される電圧パルスが抵抗素子222を介して第2の電圧パルスとしてナノギャップメモリ素子10に印加される。このとき、抵抗素子222及びナノギャップメモリ素子10を直列接続された二つの抵抗素子と見なすことができるので、電圧パルスに対して抵抗素子222とナノギャップメモリ素子10との合計の抵抗値に反比例した電流がナノギャップメモリ素子10に流れることとなり、低抵抗状態に切り替わったナノギャップメモリ素子10に対して大きく電流が流れることが抑止され、ナノギャップメモリ素子10の低抵抗状態を安定的に維持することができ、低抵抗応対への切り換えの成功率が向上する。
そして、これにより、第2の電圧パルスの印加によって、ナノギャップメモリ素子10は、固定することが可能な範囲内で極力低い抵抗値に固定することができる。
また、データ書き込み時にナノギャップメモリ素子10が高抵抗から低抵抗へ大きな抵抗変化をした際、素子流入電流の急激な増加に起因する断線等の素子破壊を防止する。
X方向のアドレス指定部410は、アレイ状に設けられた複数のメモリセル110の内、Y方向に沿って並んだ複数のメモリセル110のそれぞれのMOSトランジスタ11のソース電極が並列接続された配線を複数備え、各配線はX方向に並んで設けられている。そして、各配線に対して個々に電圧印加部200からの電圧パルスを印加することが可能となっている。
つまり、Y方向のアドレス指定部420に対する位置指定に応じて対応する配線に指定信号を印加し、X方向のアドレス指定部410に対する位置指定に応じて対応する配線に対して電圧パルスを印加することにより、X方向とY方向との位置指定により特定される任意のナノギャップメモリ素子10に対する電圧パルスの印加を行うことを可能としている。
この場合、図3に示す切替部220は不要でメモリセルはパルス発生器210から電圧駆動が可能である。
読み出し部300は、例えば、ナノギャップメモリアレイ100が有する複数のナノギャップメモリ素子10と、制御部400とに接続されている。読み出し部300は、例えば、制御部400から入力される制御信号に従って、ナノギャップメモリ素子10からデータを読み出して、当該読み出し結果を制御部400に出力する。
制御部400は、電圧印加部200のパルス発生器210に制御信号(電圧値情報など)を入力し、X方向及びY方向のアドレス指定部410、420に対してアドレス信号を入力して、任意のナノギャップメモリ素子10に所定の電圧値で予め設定された一定のパルス幅の電圧パルスを印加させる制御を行う。
このとき、制御部400は、ナノギャップメモリ素子10に対して低抵抗状態(以下、「ON状態」ともいう)から高抵抗状態(以下、「OFF状態」ともいう)に切り換えを行う際には、切り換え部220が第一の接続状態となるように切り換え素子222を制御した上で、パルス発生器210を設定電圧でパルス発生させて、ナノギャップメモリ素子10に第1の電圧パルスが印加されるよう制御を行う。
また、ナノギャップメモリ素子10に対して高抵抗状態(OFF状態)から低抵抗状態(ON状態)に切り換えを行う際には、切り換え部220が第二の接続状態となるように切り換え素子222を制御した上で、パルス発生振器210を第1の電圧パルスと同様にパルスを発生させて、ナノギャップメモリ素子10に第2の電圧パルスが印加されるよう制御を行う。
判断の結果、ナノギャップメモリ素子10が高抵抗状態から低抵抗状態へ移行していない場合には、第2の電圧パルスの印加のリトライを行うよう制御しても良い。
なお、本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。
以下に、本発明に係るナノギャップメモリ素子の変形例について説明する。
具体的には、絶縁体5Aが絶縁性基板1Aの上面に設けられることにより段部を構成しており、当該絶縁体5Aにより、第1電極2Aと第2電極3Aとが高低差をもって基板1A上に配置されている。そして、第1電極2Aは、絶縁性基板1Aの上面と絶縁体5Aの側面51Aの下側部分とに接して設けられており、第2電極3Aは、絶縁体5Aの上面と絶縁体5Aの側面51Aの上側部分とに接して設けられている。そして、電極間間隙部4Aは、絶縁体5Aの側面51Aの下側部分に設けられた第1電極2Aと、絶縁体5Aの側面51Aの上側部分に設けられた第2電極3Aとの間に設けられている。つまり、電極間間隙部4Aは絶縁体5Aにより形成される段部の高さ方向に沿ってギャップGが形成されている。
また、絶縁体5Aは、電極間間隙部4Aを構成する第1電極2Aの対向部位と第2電極3Aの対向部位とが基板1Aの平面に対する高さ方向に沿って並ぶように配置するためのものである。従って、上記機能を具備する限り、他の構造を採っても良い。
また、絶縁体5Aは、例えば、絶縁性基板1Aの一部に酸化膜等を設けたものであってもよいし、絶縁性基板1A全面に酸化膜等を設け、その一部を取り去ることで形成されるものであってもよい。また、絶縁体5Aの材質としては、例えば、ガラス、酸化珪素(SiO2)などの酸化物、窒化珪素(Si3N4)などの窒化物等が好ましく、このうち、酸化珪素(SiO2)が、第1電極2A及び第2電極3Aとの密着性と、その製造における自由度と、が大きい点で好適となっている。
以下に、具体的な実施例によって本発明を更に詳細に説明するが、本発明はこれらに限定されるものではない。
かかるナノギャップメモリ素子10Aに対して第1の電圧パルス及び第2の電圧パルスの印加を繰り返し交互に行い、そのナノギャップメモリ素子10Aのナノギャップ電極間(電極間間隙部4Aの間隙)の抵抗値を、各電圧パルスの印加後に測定した。第1の電圧パルス及び第2の電圧パルスの印加時において、いずれも、パルス発生器210から発生される電圧パルスの電圧を10Vとし、パルス幅(1回の電圧パルスの印加時間)を100μsとした。また、電圧印加部200における切り換え部220の抵抗素子は1MΩのものを使用した。
実施例及び比較例は、いずれも第1の電圧パルスの印加時には抵抗値が上昇し、第2の電圧パルスの印加時には抵抗値が下降する傾向が現れている。
しかしながら、比較例の場合には、図6に示すように、第2の電圧パルスの印加後に、高抵抗状態から十分に低抵抗状態に切り換えが行われない場合が多く、第1の電圧パルス印加後の抵抗値と第2の電圧パルス印加後の抵抗値のそれぞれにバラツキが多く、高抵抗状態の抵抗の数値範囲と低抵抗状態の抵抗の数値範囲とにかなりの重複を生じてしまう。その結果、記憶装置内の一つの記憶素子としてナノギャップメモリ素子10Aを使用すると、ONとOFFの識別が困難となり、実用性が十分とはいえないという結果が現れている。
一方、実施例は、図5に示すように、第1の電圧パルスの印加後のナノギャップメモリ素子10Aの抵抗値と第2の電圧パルスの印加後のナノギャップメモリ素子10Aの抵抗値とがそれぞれバラツキが小さく抑えられ、高抵抗状態の抵抗の数値範囲と低抵抗状態の抵抗の数値範囲とに殆ど重複が生じない。つまり、一定の閾値を定めることで、ナノギャップメモリ素子10AがON状態かOFF状態かをより確実に識別することができ、記憶装置としての実用性が向上していることが分かる。
図7の例では、図5と同様に、第1の電圧パルスの印加後のナノギャップメモリ素子10Aの抵抗値と第2の電圧パルスの印加後のナノギャップメモリ素子10Aの抵抗値とがそれぞれバラツキが小さく抑えられ、高抵抗状態の抵抗の数値範囲と低抵抗状態の抵抗の数値範囲とが良好に分離され、ナノギャップメモリ素子10AのON状態とOFF状態との識別を容易に行うことができ、記憶装置としての実用性が向上していることが分かる。
上述のように、記憶装置1000では、電圧印加部200の切り換え部220において、ナノギャップメモリ素子10(又は10A)に対して、第1の電圧パルスの印加はパルス発生器210から直接的に行い、第2の電圧パルスの印加は直列に接続された抵抗素子221を介して行う。
これにより、第2の電圧パルスの印加時には、ナノギャップメモリ素子10(又は10A)に対してより小さい電流を通電することができる。このため、第1の電圧パルスの印加後のナノギャップメモリ素子10(又は10A)の抵抗値と第2の電圧パルスの印加後の抵抗値とについて、それぞれバラツキを小さく抑えることができ、高抵抗状態の抵抗値の数値範囲と低抵抗状態の抵抗値の数値範囲との重複を効果的に抑制することが可能である。従って、ナノギャップメモリ素子10(又は10A)の記憶素子としての信頼性及び実用性の向上を図ることが可能となった。
また、切り換え部220により抵抗素子221の有無を切り換えることで第1の電圧パルスと第2の電圧パルスの印加を選択的に行うので、パルス発生器の出力電圧を一定のままとすることができ、安定的な電圧印加を行うことが可能である。
なお、記憶装置1000の一部(例えば、ナノギャップメモリアレイ100)又は全部を、所定の封止部材で封止することによって、電極間間隙部4を大気や水分に接触しないようにしても良い。これにより、ナノギャップメモリ素子10(又は10A)をさらに安定的に動作させることができる。さらに、所定の封止部材で封止することによって、電極間間隙部4を任意の雰囲気中に配置した状態を保つことができ、ナノギャップメモリ素子10(又は10A)を任意の雰囲気中で使用することができる。
2 第1電極
3 第2電極
4 電極間間隙部
10 ナノギャップメモリ素子(メモリ素子)
200 電圧印加部
210 パルス発生器(パルス発生源)
220 切り換え部
221 抵抗素子(抵抗体)
1000 記憶装置
Claims (7)
- 絶縁性基板と、前記絶縁性基板に設けられた第1電極及び第2電極と、前記第1電極と前記第2電極との間に設けられ、前記第1電極と前記第2電極との間への所定電圧の印加により第1、第2電極間の抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する電極間間隙部とを備え、電圧パルスの印加により、所定の低抵抗状態から所定の高抵抗状態への移行と、前記高抵抗状態から前記低抵抗状態への移行とが可能なメモリ素子の駆動方法において、
少なくとも、前記高抵抗状態から前記低抵抗状態への移行の際には、直列に接続された抵抗体を介在させてパルス発生源から前記メモリ素子に電圧パルスの印加を行うことにより、抵抗値の変化後の電流値を低減させることを特徴とするメモリ素子の駆動方法。 - 前記高抵抗状態から前記低抵抗状態へ移行させる場合には、前記低抵抗状態から前記高抵抗状態へ移行させる場合よりも、前記パルス発生源から前記メモリ素子の間の電気抵抗が高くなるようにして、前記電圧パルスの印加を行うことを特徴とする請求項1記載のメモリ素子の駆動方法。
- 前記高抵抗状態から前記低抵抗状態へ移行させる場合の前記抵抗体の抵抗値は3MΩから0.3MΩであることを特徴とする請求項1又は2記載のメモリ素子の駆動方法。
- 絶縁性基板と、前記絶縁性基板に設けられた第1電極及び第2電極と、前記第1電極と前記第2電極との間に設けられ、前記第1電極と前記第2電極との間への所定電圧の印加により第1、第2電極間の抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する電極間間隙部とを備えるメモリ素子と、
前記メモリ素子の前記第1電極と第2電極との間における所定の低抵抗状態から所定の高抵抗状態への移行と前記高抵抗状態から前記低抵抗状態への移行とを行うために電圧パルスを印加する電圧印加部とを備え、
前記電圧印加部は、
一定電圧のパルスを発生するパルス発生源と、少なくとも前記高抵抗状態から前記低抵抗状態への移行の際に印加する電圧パルスによる抵抗値の変化後の前記メモリ素子に流れる電流を低減するための抵抗体とを備えることを特徴とするメモリ素子を用いた記憶装置。 - 絶縁性基板と、前記絶縁性基板に設けられた第1電極及び第2電極と、前記第1電極と前記第2電極との間に設けられ、前記第1電極と前記第2電極との間への所定電圧の印加により第1、第2電極間の抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する電極間間隙部とを備えるメモリ素子と、
前記メモリ素子の前記第1電極と第2電極との間における所定の低抵抗状態から所定の高抵抗状態への移行と前記高抵抗状態から前記低抵抗状態への移行とを行うために電圧パルスを印加する電圧印加部とを備え、
前記メモリ素子は複数個であり、少なくともそれぞれのメモリ素子にそれぞれ抵抗体が接続され、
前記高抵抗状態から前記低抵抗状態へ移行させる場合には、前記低抵抗状態から前記高抵抗状態へ移行させる場合よりも、前記パルス発生源から前記メモリ素子の間の電気抵抗が高くなるように切り換える切り換え部とを備えることを特徴とするメモリ素子を用いた記憶装置。 - 前記高抵抗状態から前記低抵抗状態へ移行させる場合には、前記低抵抗状態から前記高抵抗状態へ移行させる場合よりも、前記パルス発生源から前記メモリ素子の間の電気抵抗が高くなるように切り換える切り換え部とを備えることを特徴とする請求項4記載のメモリ素子を用いた記憶装置。
- 前記高抵抗状態から前記低抵抗状態へ移行させる場合の前記抵抗体の抵抗値は3MΩから0.3MΩであることを特徴とする請求項4から6のいずれか一項に記載のメモリ素子を用いた記憶装置。
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