JP2009004641A - メモリ素子アレイ - Google Patents
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Abstract
【解決手段】複数のメモリ素子をアレイ状に配置したメモリ素子アレイ100において、メモリ素子は、電極(第1電極20及び第2電極60)間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙(ナノギャップ)を有するスイッチング素子70であり、スイッチング素子70と直列に接続され、所定電圧の印加に際し、他のスイッチング素子70への回り込み電流の発生を防止するトンネル素子40を備えるよう構成した。
【選択図】図1
Description
具体的には、例えば、酸化シリコンと金という安定な材料からなり、傾斜蒸着という簡便な製造方法により製造され、スイッチング動作を安定的に繰り返し行うことができるスイッチング素子が開発されている(例えば、特許文献1参照)。
そこで、例えば、非線形抵抗層と絶縁層との積層膜と、積層膜を外部回路と分離するためのMOSトランジスタと、を組み合わせた記憶セル(例えば、特許文献2)のように、スイッチング素子を外部回路と分離するために、トランジスタやダイオードを用いる方法が考えられる。
複数のメモリ素子をアレイ状に配置したメモリ素子アレイにおいて、
前記メモリ素子は、電極間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有するスイッチング素子であり、
前記スイッチング素子と直列に接続され、前記所定電圧の印加に際し、他のスイッチング素子への回り込み電流の発生を防止するトンネル素子を備えることを特徴とする。
請求項1に記載のメモリ素子アレイにおいて、
前記スイッチング素子と前記トンネル素子は、導電性保護膜を介して接続されていることを特徴とする。
複数のメモリ素子をアレイ状に配置したメモリ素子アレイにおいて、
前記メモリ素子は、電極間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有するスイッチング素子であり、
前記スイッチング素子と直列に接続され、前記所定電圧の印加に際し、他のスイッチング素子への回り込み電流の発生を防止するトンネル素子を備え、
前記スイッチング素子と前記トンネル素子は、縦方向に並んで配置されており、導電性保護膜を介して接続されていることを特徴とする。
すなわち、トンネル素子を備えるだけの簡易な構成で、データの読み出し、書き込み、消去の容易化を達成することができる。
ここで、図1は、本発明を適用した一実施形態として例示するメモリ素子アレイ100の回路図である。また、図2は、本発明を適用した一実施形態として例示するメモリ素子アレイ100の要部を模式的に示す断面図である。
例えば、図1に示すように、メモリ素子アレイ100においては、スイッチング素子70は、トンネル素子40と直列に接続されている。
トンネル素子40は、例えば、ホール31の内部における第1電極20の上面に備えられている。
導電性保護膜50は、例えば、ホール31の内部におけるトンネル素子40の上面に備えられている。
第2電極60は、例えば、絶縁体30の上面に接して設けられているとともに、ホール31の開口部を覆うことによりホール31内を大気と遮断するように設けられ、且つ、ホール31の開口部を覆う部分に、導電性保護膜50に向かって突出する第2電極突出部61を備えている。第2電極突出部61の先端は、例えば、ホール31の内面に設けられている。
スイッチング素子70は、例えば、導電性保護膜50の上面と、第2電極突出部61の先端と、の間に設けられたナノメートルオーダーの間隙(ナノギャップ71)を有している。スイッチング素子70は、例えば、導電性保護膜50の上面と、第2電極突出部61の先端と、により構成されている。
絶縁性基板10の構造及び材質は、特に限定されるものではない。具体的には、例えば、絶縁性基板10の表面の形状は、第1電極20を設けるための凹部10aを有しているのであれば、平面であってもよいし、凹凸を有していてもよい。また、絶縁性基板10は、例えば、Si等の半導体基板の表面に酸化膜等を設けたものであってもよいし、基板そのものが絶縁性とされたものであってもよい。また、絶縁性基板10の材質としては、例えば、ガラス、酸化珪素(SiO2)などの酸化物、窒化珪素(SiN)などの窒化物等が好ましく、このうち、酸化珪素(SiO2)が、第1電極20との密着性と、その製造における自由度と、が大きい点で好適となっている。
絶縁体30の構造及び材質は、特に限定されるものではない。具体的には、例えば、絶縁体30の表面の形状は、ホール31を有しているのであれば、平面であってもよいし、凹凸を有していてもよい。また、絶縁体30は、例えば、絶縁性基板10の一部に酸化膜等を設けたものであってもよいし、絶縁性基板10全面に酸化膜等を設け、その一部を取り去ったものであってもよい。また、絶縁体30の材質としては、例えば、ガラス、酸化珪素(SiO2)などの酸化物、窒化珪素(SiN)などの窒化物等が好ましく、このうち、酸化珪素(SiO2)が、第1電極20及び第2電極60との密着性と、その製造における自由度と、が大きい点で好適となっている。
第1電極20の形状は、第1電極20が、絶縁性基板10の凹部10aに設けられていれば、特に限定されるものではなく、適宜任意に変更することができる。
第1電極20の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン、及びこれらの合金から選ばれる少なくとも1つであることが好ましい。ここで、第1電極20は、絶縁性基板10及び絶縁体30との接着性を強化するために、例えば、異なる金属を2層以上重ねて用いてもよい。具体的には、例えば、第1電極20は、クロム及び金の積層(多層)構造としてもよい。
また、トンネル素子40は、例えば、導電性保護膜50を介してスイッチング素子70と直列に接続されている。
トンネル素子40の構造及び材質は、特に限定されるものではなく、トンネル効果(例えば、図4)が観測される素子であれば任意である。具体的には、トンネル素子40は、例えば、“金属−数nm厚の絶縁体−金属”といったように金属で絶縁体を挟むことによって形成される。金属としては、例えば、金、銀、銅、アルミニウム、チタン、タングステン、ニッケル等であることが好ましいが、特に限定されるものではない。また、絶縁体としては、例えば、Al2O3、MgO等であることが好ましいが、特に限定されるものではない。
また、導電性保護膜50は、例えば、トンネル素子40とスイッチング素子70(ナノギャップ71)とを隔てるためのものである。これによって、スイッチング素子70によるスイッチング動作の安定性を向上させることができる。
導電性保護膜50の構造及び材質は、特に限定されるものではない。具体的には、例えば、導電性保護膜50の表面の形状は、平面であってもよいし、凹凸を有していてもよい。また、導電性保護膜50の材質としては、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、カーボン等、及びこれらの合金から選ばれる少なくとも1つであることが好ましく、化学的に安定で融点が高い金属であるタングステン、タンタル、チタン等、及びこれらの合金から選ばれる少なくとも1つであることがより好ましい。
そして、第2電極60は、例えば、導電性保護膜50の上面と対になって、スイッチング素子70のスイッチング動作を可能にする。
第2電極60の形状は、第2電極突出部61を有しているのであれば、特に限定されるものではなく、適宜任意に変更することができる。
第2電極60の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン、及びこれらの合金から選ばれる少なくとも1つであることが好ましい。ここで、第2電極60は、絶縁体30との接着性を強化するために、異なる金属を2層以上重ねて用いてもよい。具体的には、例えば、第2電極60は、クロム及び金の積層(多層)構造としてもよい。
ここで、距離Gの上限値を13nmとしたのは、例えば、傾斜蒸着で作成する場合には、ギャップ間隔が13nmより大きくなるとスイッチングが起きなくなるためである。
一方、距離Gの下限値は、0nmとすると導電性保護膜50と第2電極60とが短絡していることになるためである。なお、下限値は、顕微鏡測定によって決定することは困難であるが、トンネル電流が生じうる最小距離であるということができる。すなわち、下限値は、スイッチング素子70が動作したときに、電流−電圧特性がオームの法則に従わずに量子力学的なトンネル効果が観測される距離の理論値である。
なお、トンネル電流の理論式に抵抗値を代入すると、ギャップ間隔の計算結果として0.8nm<G<2.2nmの範囲が求められる。
ここで、抵抗の上限値を10TΩとしたのは、10TΩ以上とすると、スイッチングが起きなくなるためである。
一方、抵抗の下限値を1kΩとしたのは、現状では1kΩ以下に下がったことがないためであり、これを下限としている。
なお、スイッチとして考えると、OFF状態での抵抗は高いほどよいため、上限値はより高い値となるのが好ましいが、ON状態での抵抗が1kΩであると、mAオーダーの電流が簡単に流れてしまい、他の素子を破壊する可能性があるため、下限値は10kΩ程度とするのが好ましい。
また、導電性保護膜50の上面と第2電極突出部61の先端との間には、例えば、導電性保護膜50及び第2電極60の構成材料等からなる島部分(中州部分)が形成されていてもよい。この場合には、例えば、導電性保護膜50の上面と島部分との間、第2電極突出部61の先端と島部分との間に所定の間隙(ナノギャップ71)が形成されて、導電性保護膜50の上面と第2電極突出部61の先端とが短絡していなければよい。
ここで、メモリ素子アレイ100の配線(第1電極20や第2電極60)、トンネル素子40、導電性保護膜50等のパターン作成には、例えば、光リソグラフィ、ドライエッチング、ウェットエッチング、リフトオフ等を用いることができる。
メモリ素子アレイにおいて、トンネル素子40を備えず、スイッチング素子70のみがアレイ状に配置されている場合、電流経路A(図3において太線で示した経路)に所定電圧(例えば、「V」)を印加すると、対象となる電流経路Aの他に、回り込みによって電流経路B(図3において破線で示した経路)にも電流が流れてしまう。
一方、本発明のメモリ素子アレイ100のように、スイッチング素子70とトンネル素子40との組がアレイ状に配置されている場合、電流経路Aに所定電圧(「V」)を印加すると、対象となる電流経路Aのみに電流が流れることになる。
一方、例えば、図5(b)に示すように、電流経路B上のトンネル素子40は3個であるため、これらのトンネル素子40の各々には、印加電圧「V/3」がかかることになる。よって、電流経路Bには、例えば、図4に示すように、電圧「V/3」に対応する電流「Ib」が流れることになる。
したがって、トンネル素子40の電気特性に応じて印加する電圧を設定すれば、電流「Ia」と「Ib」との差を用いて、回り込み電流(例えば、電流経路Bに流れる電流)を防止することが可能となる。
なお、図5においては、便宜上、スイッチング素子70を省略してあるが、無論、電流経路A及び電流経路Bの回路上にはスイッチング素子70も存在している。
すなわち、トンネル素子40を備えるだけの簡易な構成で、データの読み出し、書き込み、消去の容易化を達成することができる。
また、スイッチング素子70は、トンネル素子40と同様、トンネル現象が観測される素子であるため、トンネル素子40との相性が良い。したがって、トランジスタやダイオードと組み合わせて使用する場合よりも、トンネル素子40と組み合わせて使用する場合の方が、スイッチング素子70はスイッチング動作を安定的に繰り返すことができる。
すなわち、導電性保護膜50によって、スイッチング素子70とトンネル素子40とが隔てられているため、スイッチング素子70によるスイッチング動作の安定性を向上させることができる。
すなわち、スイッチング素子70を構成する導電性保護膜50(導電性保護膜50の上面)と第2電極突出部61(第2電極突出部61の先端)とが縦方向に並んで配置されているととともに、導電性保護膜50とトンネル素子40とが縦方向に並んで配置されているため、メモリ素子アレイ100の集積度を向上させることができる。
40 トンネル素子
60 第2電極(電極)
70 スイッチング素子(メモリ素子)
100 メモリ素子アレイ
Claims (3)
- 複数のメモリ素子をアレイ状に配置したメモリ素子アレイにおいて、
前記メモリ素子は、電極間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有するスイッチング素子であり、
前記スイッチング素子と直列に接続され、前記所定電圧の印加に際し、他のスイッチング素子への回り込み電流の発生を防止するトンネル素子を備えることを特徴とするメモリ素子アレイ。 - 請求項1に記載のメモリ素子アレイにおいて、
前記スイッチング素子と前記トンネル素子は、導電性保護膜を介して接続されていることを特徴とするメモリ素子アレイ。 - 複数のメモリ素子をアレイ状に配置したメモリ素子アレイにおいて、
前記メモリ素子は、電極間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙を有するスイッチング素子であり、
前記スイッチング素子と直列に接続され、前記所定電圧の印加に際し、他のスイッチング素子への回り込み電流の発生を防止するトンネル素子を備え、
前記スイッチング素子と前記トンネル素子は、縦方向に並んで配置されており、導電性保護膜を介して接続されていることを特徴とするメモリ素子アレイ。
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