JP2007194637A - バリスタを備える抵抗性メモリ素子及びその動作方法 - Google Patents

Abstract

【課題】バリスタを備える抵抗性メモリ素子を提供する。
【解決手段】下部電極配線４０、下部電極配線と交差する上部電極配線４６、及び上部電極配線と下部電極配線との間の交差部分に備えられた積層物を備え、積層物は、バリスタ４２と抵抗体４４とを備える。該バリスタと抵抗体は、下部電極配線上に上部電極配線に向けて順次に積層されてもよく、上部電極配線下に下部電極配線に向けて順次に積層されてもよい。バリスタとデータ保存層との間には、フローティング電極をさらに備えることもできる。
【選択図】図３

Description

本発明は、不揮発性メモリ素子に係り、さらに詳細には、バリスタを備える抵抗性メモリ素子（ＲＡＭ：Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲＡＭ）に関する。

抵抗性ＲＡＭの特徴は、ストレージノードの上部電極と下部電極との間に抵抗体を備えることである。前記抵抗体は、初期の印加電圧によって初期状態と異なる電流−電圧特性を有し、別途の電圧を印加するまで前記特性を維持する物質である。このような物質には、ＮｉＯ膜、イオン伝導体、ぺロブスカイト結晶構造を有する誘電体がある。このうち、ＮｉＯ膜は、スイッチング特性が図１に示したように正電圧領域でのみ現れる単極性抵抗体であり、残りの物質は、図２に示したようにスイッチング特性が正電圧領域と負電圧領域とに現れる両極性抵抗体である。

図１で、第１グラフＧ１は、初期状態のＮｉＯ膜に電圧を印加する時に現れる電流−電圧特性を表す。そして、第２グラフＧ２は、第１グラフＧ１のような電流−電圧特性を表した後のＮｉＯ膜に、再び電圧を印加する時に現れる電流−電圧特性を表す。

ＮｉＯ膜のような単極性抵抗体の電流−電圧特性が第１グラフＧ１によるとき、単極性抵抗体は、リセット状態にあると見なす。そして、単極性抵抗体の電流−電圧特性が第２グラフＧ２によるとき、単極性抵抗体は、セット状態にあると見なす。このような仮定は、逆の場合でも成り立つ。

一方、メモリ素子の集積度が重要になるにしたがって、メモリ素子の集積度を高めるための方法の一つとして、スイッチング素子として広く使われているトランジスタから次第にダイオードに代替されるようになってきている。

ダイオードは、一方向にのみ電流を流す。したがって、スイッチング素子の代りにダイオードを含むメモリ素子アレイによれば特定メモリ素子を正確に選択でき、抵抗値の低い方向に電流が任意に流れることを防止することもできる。

抵抗性ＲＡＭで、スイッチング素子がダイオードに代替されたときに使われうる抵抗体は、単極性抵抗体に制限されるという問題がある。すなわち、前記抵抗体物質のうち単極性を有するＮｉＯ膜の場合には、スイッチング素子がダイオードに代替されても何らの問題がない。一方、前記抵抗体物質のうち、イオン伝導体とぺロブスカイト結晶構造を有する誘電体とは、両極性を有するため、極性の異なる電圧を印加してデータを記録または再生する。しかし、一方向に電流を流すダイオードが使われる場合、逆極性の電圧は印加し難い。したがって、ダイオードを備えた従来の抵抗性ＲＡＭには、両極性抵抗体を使用し難い。

本発明が解決しようとする技術的課題は、前記従来の技術の問題点を改善するためのものであって、両極性抵抗体を使用することができ、極性の異なる電圧も自由に印加しうる抵抗性ＲＡＭを提供することである。

本発明が解決しようとする他の技術的課題は、このような抵抗性ＲＡＭの動作方法を提供することである。

前記課題を達成するために、本発明は、下部電極配線、前記下部電極配線と交差する上部電極配線、及び前記上部電極配線と下部電極配線との間の交差部分に備えられた積層物を備えるが、前記積層物は、バリスタとデータ保存層とを備えることを特徴とするメモリ素子を提供する。

前記バリスタと前記データ保存層とは、前記下部電極配線上に前記上部電極配線に向かって順次に積層されているか、または前記上部電極配線下に前記下部電極配線に向かって順次に積層されている。

前記バリスタと前記データ保存層との間にフローティング電極がさらに備えらえうる。

前記バリスタは、ＮｂＯを用いて形成された層でありうる。また、前記データ保存層は、両極性抵抗体あるいは単極性抵抗体であるが、両極性抵抗体である場合、ＷＯ_３を用いて形成された層でありうる。

前記他の課題を達成するために、本発明は、下部電極配線、前記下部電極配線と交差する上部電極配線、及び前記上部電極配線と下部電極配線との間の交差部分に備えられた積層物を備え、前記積層物は、バリスタとデータ保存層とを備えるメモリ素子の動作方法において、前記下部電極配線と前記上部電極配線との間に電圧を印加するステップを含むことを特徴とするメモリ素子の動作方法を提供する。

このような動作方法で、前記電圧は、書き込み電圧、読み取り電圧及び消去電圧のうち何れか一つでありうる。

前記電圧が読み取り電圧であるとき、前記読み取り電圧を印加して前記メモリ素子の抵抗値を測定するステップと前記測定された抵抗値を基準抵抗値と比較するステップとをさらに含みうる。

前記動作方法で、前記バリスタと前記データ保存層との間にフローティング電極がさらに備えられうる。そして、前記バリスタは、ＮｂＯを用いて形成された層でありうる。また、前記データ保存層は、両極性抵抗体または単極性抵抗体でありうる。前記両極性抵抗体は、ＷＯ_３を用いて形成された層でありうる。

本発明のメモリ素子は、ダイオードの代りにバリスタを備えているので、＋電圧あるいは−電圧をメモリ素子の動作に合せて自由に印加しうる。したがって、両極性抵抗体を使用する場合にも、極性の異なる電圧を印加してメモリ素子を動作させうる。

以下、本発明の実施形態による、バリスタを備える抵抗性ＲＡＭ及びその動作方法を添付された図面を参照して詳細に説明する。この過程で、図面に示された層や領域の厚さは、明細書の明確性のために誇張して示された。

まず、本発明の実施形態による抵抗性ＲＡＭ（以下、本発明のメモリ素子）を、図３を参照して説明する。

図３を参照すれば、下部電極４０上にバリスタ４２及び抵抗体４４が順次に積層されている。抵抗体４４に上部電極４６が接触している。下部電極４０と上部電極４６とは、ライン状に長く、そして相互に交差して形成されている。このような下部電極４０と上部電極４６とは、それぞれ複数個並べて備えられうる。そして、複数の下部電極４０と複数の上部電極４６とが交差する部分に、バリスタ４２と抵抗体４４とが備えられる。これにより、本発明のメモリ素子は、アレイをなしうる。このようなアレイで、特定下部電極と特定上部電極とを選択することによって、前記特定上部電極と特性下部電極とが交差する部分に備えられたバリスタ及び抵抗体が選択される。

図３で、上部電極４６は、下部電極４０上に備えられているが、上部電極４６は、下部電極４０下に位置してもよい。この場合、バリスタ４２及び抵抗体４４の位置も上下が変わりうる。また、下部電極４０とバリスタ４２との間に別途の導電膜がさらに備えられてもよい。また、バリスタ４２と抵抗体４４との間にフローティング電極が備えられてもよい。また、上部電極４６と抵抗体４４との間に導電膜がさらに備えられてもよい。

バリスタ４２は、ダイオード、例えば、二つのＰＮ接合ダイオードを逆方向に並列配置したものと同等である。したがって、図３に示した本発明のメモリ素子で、上部電極４６側に＋の電圧が印加される場合、電流は、上部電極４６から抵抗体４４及びバリスタ４２を順次に経て下部電極４０に流れうる。そして、電圧がこれとは逆に印加される場合、電流は、下部電極４０からバリスタ４２及び抵抗体４４を順次に経て上部電極４６に流れる。抵抗体４４は、バリスタ４２から流入される電流によって抵抗値に変化を起こす。抵抗体４４は、データ保存層の役割を果たす。

図３の本発明のメモリ素子で、下部電極４０は、例えば、白金電極でありうる。そして、上部電極４６は、例えば、銀（Ａｇ）電極でありうる。バリスタ４２は、ＮｂＯを用いて形成された層であることが望ましいが、それ以外にもＺｎＯやＺｎＯ／Ｂｉ_２Ｏ_３を用いて形成された層であることもできる。データ保存層として使われる抵抗体４４は、両極性を有する抵抗物質であって、例えば、ＷＯ_３やＣｕＯｘを用いて形成された層でもあり、酸素族（Ｏ,Ｓｅ,Ｔｅ）と結合された金属＋酸素族物質群（ＧｅＴｅ,ＧｅＳｅ,ＧｅＳｂＴｅ）を用いて形成された層でもある。

図４は、図３に示した本発明のメモリ素子の抵抗体４４として使われたＷＯ_３の両極性を示す電流−電圧特性の測定結果を示す。この測定のために、下部電極としては、白金からなる電極を、上部電極としては、銀からなる電極を使用した。

図４を参照すれば、正の電圧領域と負の電圧領域とで何れもスイッチング特性が見られるが、特に、正の電圧領域で現れるスイッチング特性がさらに優秀であるということが分かる。

図５は、図３に示した本発明のメモリ素子に使われたバリスタ４２の電流−電圧特性を測定した結果を示す図面である。この測定のために、ＮｂＯをバリスタとして使用し、上部及び下部電極は、何れも白金電極を使用した。

図５を参照すれば、正の電圧領域でバリスタに印加される電圧が所定の閾電圧に近づくにつれて、バリスタに流れる電流は急増するということが分かる。これは、すなわちバリスタに印加される電圧が前記閾電圧になると、バリスタは、絶縁体から導電体になることを意味する。バリスタのかかる特徴は、負の電圧領域でも同一に現れるということが分かる。

図６は、図４に示した電流−電圧特性を有する抵抗体と図５に示した電流−電圧特性を有するバリスタとを備える積層物の電流−電圧特性を測定した結果を示す図面である。したがって、図６は、本発明のメモリ素子の電流−電圧特性を示す図面である。

図６を参照すれば、正の電圧領域と負の電圧領域とで何れもスイッチング特性が現れることが分かり、正の電圧領域に現れるスイッチング特性がさらに優秀であるということが分かる。

図６で、第１グラフＧ１１は、バリスタであるＮｂＯ層と抵抗体であるＷＯ_３層とが順次に積層された積層物に、初期電圧を印加した時に現れる電流−電圧特性を表す。そして、第２グラフＧ２２は、前記積層物に前記初期電圧を印加した後に、前記初期電圧と同じ電圧スイープを実施した時に現れる電流−電圧特性を表す。第２グラフＧ２２にスイッチング特性が現れる部分Ｐ１が存在する。

図６の結果からバリスタと抵抗体とを備える積層物も、両極性抵抗体と同等なスイッチング特性を有するということが分かる。

次いで、図３に示した本発明のメモリ素子と図６に示した電流−電圧特性とを参照して、本発明のメモリ素子の動作方法を説明する。下記の動作説明で、図３の抵抗体４４は、図６の第１グラフＧ１１のような電流−電圧特性を表すように、初期電圧が印加されたと見なす。すなわち、抵抗体４４が導電体であると見なす。

書き込み
上部電極４６と下部電極４０との間に書き込み電圧を印加する。前記書き込み電圧は、図６の第２グラフＧ２２のスイッチング特性が現れる部分Ｐ１で、スイッチング特性が維持される電圧範囲△Ｖに属する電圧であることが望ましい。前記電圧範囲△Ｖで、本発明のメモリ素子は、明確に区分される異なる抵抗状態を有する。したがって、本発明のメモリ素子が前記電圧範囲△Ｖで第１グラフＧ１１による抵抗状態にあるとき、本発明のメモリ素子にデータ０が記録されたと見なせる。また、本発明のメモリ素子が前記電圧範囲△Ｖで第２グラフＧ２２による抵抗状態にあるとき、本発明のメモリ素子にデータ１を記録したと見なせる。

読み取り
図３の上部電極４６と下部電極４０との間に所定の読み取り電圧を印加して、本発明のメモリ素子の抵抗値を測定する。前記読み取り電圧が図６の電圧範囲△Ｖであるか電圧範囲△Ｖを逸脱した場合、前記読み取り電圧によって本発明のメモリ素子の抵抗状態が変わるので、記録されたデータが変わるか、または揮発されうる。したがって、前記読み取り電圧は、図６の電圧範囲△Ｖを逸脱して右側に属することが望ましい。前記読み取り電圧を印加して測定した本発明のメモリ素子の抵抗値は、本発明のメモリ素子の抵抗状態によって変わる。

具体的に、本発明のメモリ素子にデータ１が記録された場合、例えば第２グラフＧ２２のスイッチング電圧範囲△Ｖの電圧が印加され書込動作が行われる場合、本発明のメモリ素子の抵抗値は電圧範囲△Ｖに対応する電流から得られる第２抵抗値になる。そして、本発明のメモリ素子にデータ０が記録された場合、本発明のメモリ素子の抵抗値は第２グラフＧ２２の電圧範囲△Ｖと０Ｖ間の領域に対応する電流から得られる第１抵抗値になる。したがって、前記第１抵抗値は前記第２抵抗値より大きい。

このように測定された抵抗値は、基準抵抗値と比較される。前記基準抵抗値は、前記第１抵抗値と前記第２抵抗値との間の中間値を有する。前記第１抵抗値は、前記基準抵抗値よりも大きい。したがって、前記読み取り電圧を印加して前記第１抵抗値が測定された場合、前記本発明のメモリ素子からデータ０を読み取ったと見なす。前記第２抵抗値は、前記基準抵抗値より小さい。したがって、前記読み取り電圧を印加して前記第２抵抗値が測定された場合、本発明のメモリ素子からデータ１を読み取ったと見なす。

消去
図３の上部電極４６と下部電極４０との間に消去電圧を印加する。消去過程は、第２グラフＧ２２による本発明のメモリ素子を、第１グラフＧ１１によるように初期状態に回復させる過程である。したがって、前記消去電圧として、図６の第２グラフＧ２２でスイッチング特性を表す部分Ｐ１の右側に位置する電圧あるいは負電圧を印加する。前記で負電圧は、書き込み電圧と逆になる電圧を意味する。このような消去電圧が印加されることにより、本発明のメモリ素子は、初期の抵抗状態を有する。

前述した動作説明において印加電圧を逆にする場合、前記動作説明は負電圧領域に現れるスイッチング特性に対する動作説明になれる。

前記説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、バリスタの構成をさらに多様化しうる。また、バリスタと抵抗体とを備える積層物はそのまま備えつつ、メモリ素子の構成は異ならせてもよい。そのため、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。

本発明は、メモリチップが使われる全ての電子製品に使われ、例えば、本発明は、コンピュータ、カムコーダ、デジタルカメラ、各種のデジタルディスプレイ、携帯電話、ＧＰＳ、ＰＤＡ、モバイル通信機器、ＭＰ３、携帯用データ保存装置などに適用されうる。

従来の技術による抵抗性ＲＡＭで、データ保存層で単極性抵抗体が使われる時の電流−電圧特性を示すグラフである。 従来の技術による抵抗性ＲＡＭで、データ保存層として両極性抵抗体が使われる時の電流−電圧特性を示すグラフである。 本発明の実施形態による抵抗性ＲＡＭの構成を示す立体図である。 図３に示したメモリ素子のデータ保存層として使われる両極性抵抗体の電流−電圧特性を示すグラフである。 図３に示したメモリ素子のバリスタの電流−電圧特性を示すグラフである。 図３に示したメモリ素子の両極性抵抗体とバリスタとが積層された積層物の電流−電圧特性を示すグラフである。

符号の説明

４０ 下部電極、
４２ バリスタ、
４４ 抵抗体、
４６ 上部電極。

Claims (14)

1. 下部電極配線と、
   前記下部電極配線と交差する上部電極配線と、
   前記上部電極配線と下部電極配線との間の交差部分に備えられた積層物と、
   を備え、
   前記積層物は、バリスタ及びデータ保存層を備えることを特徴とするメモリ素子。
2. 前記バリスタと前記データ保存層とは、前記下部電極配線上に前記上部電極配線に向かって順次に積層されたことを特徴とする請求項１に記載のメモリ素子。
3. 前記バリスタと前記データ保存層とは、前記上部電極配線下に前記下部電極配線に向かって順次に積層されたことを特徴とする請求項１に記載のメモリ素子。
4. 前記バリスタと前記データ保存層との間にフローティング電極がさらに備えられたことを特徴とする請求項１に記載のメモリ素子。
5. 前記バリスタは、ＮｂＯを用いて形成された層であることを特徴とする請求項１ないし４のうち何れか１項に記載のメモリ素子。
6. 前記データ保存層は、両極性抵抗体または単極性抵抗体であることを特徴とする請求項１ないし４のうち何れか１項に記載のメモリ素子。
7. 前記両極性抵抗体は、ＷＯ_３を用いて形成された層であることを特徴とする請求項６に記載のメモリ素子。
8. 下部電極配線と、前記下部電極配線と交差する上部電極配線と、前記上部電極配線と下部電極配線との間の交差部分に備えられた積層物と、を備え、前記積層物は、バリスタとデータ保存層とを備えるメモリ素子の動作方法において、
   前記下部電極配線と前記上部電極配線との間に電圧を印加するステップを含むことを特徴とするメモリ素子の動作方法。
9. 前記電圧は、書き込み電圧、読み取り電圧及び消去電圧のうち何れか一つであることを特徴とする請求項８に記載のメモリ素子の動作方法。
10. 前記電圧が読み取り電圧であるとき、
    前記読み取り電圧を印加して前記メモリ素子の抵抗値を測定するステップと、
    前記測定された抵抗値を基準抵抗値と比較するステップと、をさらに含むことを特徴とする請求項８に記載のメモリ素子の動作方法。
11. 前記バリスタと前記データ保存層との間にフローティング電極がさらに備えられたことを特徴とする請求項８に記載のメモリ素子の動作方法。
12. 前記バリスタは、ＮｂＯを用いて形成された層であることを特徴とする請求項８ないし１１に記載のメモリ素子の動作方法。
13. 前記データ保存層は、両極性抵抗体または単極性抵抗体であることを特徴とする請求項８または１１に記載のメモリ素子の動作方法。
14. 前記両極性抵抗体は、ＷＯ_３を用いて形成された層であることを特徴とする請求項１３に記載のメモリ素子の動作方法。

Images