JP5120883B2

JP5120883B2 - ナノギャップ素子の駆動方法及びナノギャップ素子を備える記憶装置

Info

Publication number: JP5120883B2
Application number: JP2008044119A
Authority: JP
Inventors: 雄一郎増田; 成生古田; 剛高橋; 泰久内藤; 哲夫清水; 昌代堀川
Original assignee: Funai Electric Co Ltd; National Institute of Advanced Industrial Science and Technology AIST; Funai Electric Advanced Applied Technology Research Institute Inc
Current assignee: Funai Electric Co Ltd; National Institute of Advanced Industrial Science and Technology AIST; Funai Electric Advanced Applied Technology Research Institute Inc
Priority date: 2008-02-26
Filing date: 2008-02-26
Publication date: 2013-01-16
Anticipated expiration: 2028-02-26
Also published as: JP2009205709A

Description

本発明は、ナノギャップ素子の駆動する駆動方法及びナノギャップ素子を備える記憶装置に関する。

現在、デバイスの小型化、高密度化に伴い、電気素子の一層の微細化が望まれている。その一例として、微細な間隙（ナノギャップ）を隔てた２つの電極間に電圧を印加することによって、スイッチング動作が可能なスイッチング素子が知られている。
具体的には、例えば、酸化シリコンと金という安定な材料からなり、傾斜蒸着という簡便な製造方法により製造され、スイッチング動作を安定的に繰り返し行うことができるスイッチング素子が開発されている（例えば、特許文献１参照）。

このようなナノギャップを有するスイッチング素子（以下、「ナノギャップ素子」という。）においては、情報の書き込み（記憶）又は消去のために、所定の電圧値の電圧パルスを印加して、高抵抗状態から低抵抗状態へ切り替えたり、低抵抗状態から高抵抗状態へ切り替えたりするようになっている。
しかしながら、抵抗状態が“高”と“低”の２つでは、１素子あたり２値の情報（１ビットの情報）しか記憶することができない。

これに対し、例えば、電流の通路となる伝導層と、この伝導層との間の距離が互いに異なり伝導層に近いほど局在するエネルギー準位が大きい２以上の量子ドット及び各量子ドットに伝導層から遷移された電荷を閉じ込める障壁層を有する情報保持部と、この情報保持部を介して伝導層と対向する位置に設けられた制御電極と、を備えるメモリ素子に、多値情報を記憶させる方法が提案されている（例えば、特許文献２参照）。
また、例えば、第１導電型の半導体基板において第２導電型のソース領域及びドレイン領域を設けると共に、基板上に絶縁膜を設け、絶縁膜上にコントロールゲート部を設け、絶縁膜中にフローティングゲート部を設けたフローティングゲート型半導体メモリに、２値以上８値以下の多値情報を記憶させる方法が提案されている（例えば、特許文献３参照）。
また、例えば、基板と、基板の表面に設けられ半導体のチャネル形成領域と、チャネル形成領域を挟んで基板表面に形成され、動作時にソース又はドレインとなる第１及び第２不純物領域と、チャネル形成領域上に積層された複数の膜からなるゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、チャネル形成領域に対向した面内及び膜厚方向に離散化されてゲート絶縁膜内に形成され、動作時にホットエレクトロンが主に注入される電荷蓄積手段と、を有する不揮発性半導体記憶装置に、２ビット以上の多値情報を記憶させる方法が提案されている（例えば、特許文献４参照）。
また、例えば、基板上に積層されて形成され、強磁性トンネル接合素子をそれぞれ有する第１及び第２のメモリエレメントと、第１及び第２のメモリエレメントの間に配置され、これらの第１及び第２のメモリエレメントの情報書換えのために共有される第１の電流印加ラインと、第１のメモリエレメントに対して第２のメモリエレメントとは反対側に配置され、第１のメモリエレメントの情報書換えのために用いられる第２の電流印加ラインと、第２のメモリエレメントに対して第１のメモリエレメントとは反対側に配置され、第２のメモリエレメントの情報書換えのために用いられる第３の電流印加ラインと、を含む強磁性トンネル接合素子を用いた記憶装置に、２ビットの多値情報を記憶させる方法が提案されている（例えば、特許文献５参照）。
特開２００５−７９３３５号公報特開２０００−４０７５３号公報特開平１１−８７５４４号公報特開２００１−２３７３３０号公報特開２００１−２１７３９８号公報

しかしながら、特許文献２〜５に記載のメモリ素子（半導体メモリ、不揮発性半導体、強磁性トンネル接合素子）は、ナノギャップ素子でないため、特許文献２〜５に記載の方法を適用しても、ナノギャップ素子における、１素子あたり２値の情報しか記憶することができないという問題を解決することはできない。

また、ナノギャップ素子には、抵抗状態を大きく変化させるのが困難であるという問題がある。具体的には、例えば、ナノギャップ素子の抵抗状態が、高抵抗状態と、低抵抗状態と、高抵抗状態と低抵抗状態との間の中間抵抗状態と、に区分されている場合、高抵抗状態から低抵抗状態へ切り替えるために低抵抗状態に対応した電圧パルスを印加しても、所望の抵抗状態（低抵抗状態）へ切り替わる確率が低いという問題がある。

本発明の課題は、ナノギャップ素子に３値以上の多値情報を好適に記憶させることができるナノギャップ素子の駆動方法及びナノギャップ素子を備える記憶装置を提供することにある。

上記課題を解決するために、請求項１に記載の発明は、
絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により抵抗状態が切り替わるナノメートルオーダーの間隙を有する電極間間隙部と、を有するナノギャップ素子の駆動方法において、
前記ナノギャップ素子の抵抗状態は、３つ以上に区分され、
前記第１電極と前記第２電極との間に、各抵抗状態に対応する電圧値の電圧パルスを印加する印加ステップを備え、
前記印加ステップは、現在の抵抗状態である印加前抵抗状態と、目的とする抵抗状態である目的抵抗状態と、の間に他の抵抗状態が１つ以上存在する場合には、当該他の抵抗状態に対応する電圧値の電圧パルスを電圧値の大きさ順に印加した後、当該目的抵抗状態に対応する電圧値の電圧パルスを印加することを特徴とする。

請求項２に記載の発明は、
請求項１に記載のナノギャップ素子の駆動方法において、
前記印加前抵抗状態が、前記目的抵抗状態よりも高い場合、
前記印加ステップで前記目的抵抗状態に対応する電圧値の電圧パルスを印加した後、前記ナノギャップ素子の抵抗状態を判定する判定ステップと、
前記判定ステップで判定された前記ナノギャップ素子の抵抗状態が前記目的抵抗状態よりも低い場合には、前記目的抵抗状態に対応する電圧値よりも大きい電圧値の電圧パルスを印加し、その後、当該目的抵抗状態に対応する電圧値の電圧パルスを印加するとともに、前記判定ステップで判定された前記ナノギャップ素子の抵抗状態が前記目的抵抗状態よりも高い場合には、前記印加前抵抗状態に対応する電圧値と当該目的抵抗状態に対応する電圧値との間の電圧値の電圧パルスを印加し、その後、当該目的抵抗状態に対応する電圧値の電圧パルスを印加する第２印加ステップと、
を備え、
前記判定ステップで判定された前記ナノギャップ素子の抵抗状態が前記目的抵抗状態になるまで、前記判定ステップ及び前記第２印加ステップを繰り返して行うことを特徴とする。

請求項３に記載の発明は、
請求項１に記載のナノギャップ素子の駆動方法において、
前記印加前抵抗状態が、前記目的抵抗状態よりも低い場合、
前記印加ステップで前記目的抵抗状態に対応する電圧値の電圧パルスを印加した後、前記ナノギャップ素子の抵抗状態を判定する判定ステップと、
前記判定ステップで判定された前記ナノギャップ素子の抵抗状態が前記目的抵抗状態よりも低い場合には、当該目的抵抗状態に対応する電圧値の電圧パルスを印加するとともに、前記判定ステップで判定された前記ナノギャップ素子の抵抗状態が前記目的抵抗状態よりも高い場合には、前記目的抵抗状態に対応する電圧値よりも小さい電圧値の電圧パルスを印加し、その後、当該目的抵抗状態に対応する電圧値の電圧パルスを印加する第２印加ステップと、
を備え、
前記判定ステップで判定された前記ナノギャップ素子の抵抗状態が、前記目的とする抵抗状態になるまで、前記判定ステップ及び前記第２印加ステップを繰り返して行うことを特徴とする。

請求項４に記載の発明は、
絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により抵抗状態が切り替わるナノメートルオーダーの間隙を有する電極間間隙部と、を有するナノギャップ素子を備える記憶装置において、
前記ナノギャップ素子の抵抗状態は、３つ以上に区分され、
前記第１電極と前記第２電極との間に、各抵抗状態に対応する電圧値の電圧パルスを印加する印加手段を備え、
前記印加手段は、現在の抵抗状態である印加前抵抗状態と、目的とする抵抗状態である目的抵抗状態と、の間に他の抵抗状態が１つ以上存在する場合には、当該他の抵抗状態に対応する電圧値の電圧パルスを電圧値の大きさ順に印加した後、当該目的抵抗状態に対応する電圧値の電圧パルスを印加することを特徴とする。

本発明によれば、ナノギャップ素子は、絶縁性基板と、絶縁性基板に設けられた第１電極及び第２電極と、第１電極と第２電極との間に設けられ、第１電極と第２電極との間への所定電圧の印加により抵抗状態が切り替わるナノメートルオーダーの間隙を有する電極間間隙部と、を有するとともに、抵抗状態が３つ以上に区分されている。そして、ナノギャップ素子の第１電極と第２電極との間に、各抵抗状態に対応する電圧値の電圧パルスを印加するようになっており、現在の抵抗状態である印加前抵抗状態と、目的とする抵抗状態である目的抵抗状態と、の間に他の抵抗状態が１つ以上存在する場合には、当該他の抵抗状態に対応する電圧値の電圧パルスを電圧値の大きさ順に印加した後、当該目的抵抗状態に対応する電圧値の電圧パルスを印加するようになっている。

すなわち、ナノギャップ素子の抵抗状態は、ナノギャップ素子に印加する電圧パルスの電圧値の大きさに応じて、３つ以上に区分される。
また、印加前抵抗状態と目的抵抗状態との間に他の抵抗状態が１つ以上存在する場合には、印加する電圧パルスの電圧値を段階的に大きくしたり小さくしたりすることによって、抵抗状態が切り替わるきっかけを段階的に与えることができるため、ナノギャップ素子の抵抗状態を各抵抗状態へと確実に切り替えることができる。
したがって、ナノギャップ素子に３値以上の多値情報を好適に記憶させることができる。

以下に、本発明について、図面を用いて具体的な態様を説明する。ただし、発明の範囲は、図示例に限定されない。

＜ナノギャップ素子を備える記憶装置＞
まず、記憶装置１０００の構成について、図１〜図３を参照して説明する。
記憶装置１０００は、複数のメモリ素子をアレイ状に配置したメモリ素子アレイを備えた、データの記憶を行う装置である。ここで、本発明の記憶装置１０００においては、メモリ素子は、ナノギャップ素子１０であり、メモリ素子アレイは、ナノギャップ素子アレイ１００である。

具体的には、記憶装置１０００は、例えば、図１に示すように、ナノギャップ素子アレイ１００と、電圧印加部２００と、読み出し部３００と、制御部４００と、などを備えて構成される。

（ナノギャップ素子アレイ）
ナノギャップ素子アレイ１００は、例えば、複数のナノギャップ素子１０をアレイ状（例えば、２次元アレイ状）に配置した高密度メモリである。

（ナノギャップ素子）
ナノギャップ素子１０は、例えば、ナノギャップ電極間（電極間間隙部４の間隙）の抵抗状態を切り替えて、データの記憶を行うメモリ素子である。
ここで、ナノギャップ素子１０の抵抗状態は、ナノギャップ素子１０に印加する電圧パルスの電圧値（波高値）の大きさに応じて、３つ以上に区分される。すなわち、ナノギャップ素子１０の抵抗状態は、ナノギャップ素子１０に印加する電圧パルスの電圧値の大きさに応じて、例えば、図４に示すように、「第１抵抗状態」、「第２抵抗状態」、…、「第ｎ抵抗状態（ｎ＝３，４，５，…）」に区分される。

具体的には、ナノギャップ素子１０は、例えば、図２に示すように、絶縁性基板１と、絶縁性基板１の一面（上面）に設けられた第１電極２及び第２電極３と、第１電極２と第２電極３との間に設けられた電極間間隙部４と、などを備えて構成される。

絶縁性基板１は、例えば、ナノギャップ素子１０の２つの電極（第１電極２と第２電極３）を隔てて設けるための支持体として機能する。
絶縁性基板１の構造及び材質は、特に限定されるものではない。具体的には、例えば、絶縁性基板１の表面の形状は、平面であっても良いし、凹凸を有していても良い。また、絶縁性基板１は、例えば、Ｓｉ等の半導体基板の表面に酸化膜等を設けたものであっても良いし、基板そのものが絶縁性とされたものであっても良い。
絶縁性基板１の材質としては、例えば、ガラス、酸化珪素（ＳｉＯ_２）などの酸化物、窒化珪素（ＳｉＮ）などの窒化物等が好ましく、このうち、酸化珪素（ＳｉＯ_２）が、第１電極２及び第２電極３との密着性と、その製造における自由度と、が大きい点で好適となっている。

第１電極２は、例えば、第２電極３と対になって、ナノギャップ素子１０の抵抗状態の切替動作を行うためのものである。
第１電極２の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第１電極２の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン、及びこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、第１電極２は、絶縁性基板１との接着性を強化するために、例えば、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、第１電極２は、クロム及び金の積層（多層）構造としても良い。

第２電極３は、例えば、第１電極２と対になって、ナノギャップ素子１０の抵抗状態の切替動作を行うためのものである。
第２電極３の形状は、特に限定されるものではなく、適宜任意に変更することができる。
第２電極３の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン、及びこれらの合金から選ばれる少なくとも１つであることが好ましい。ここで、第２電極３は、絶縁性基板１との接着性を強化するために、例えば、異なる金属を２層以上重ねて用いても良い。具体的には、例えば、第２電極３は、クロム及び金の積層（多層）構造としても良い。

電極間間隙部４は、例えば、第１電極２と第２電極３との間に形成され、ナノギャップ素子１０の抵抗状態の切替現象を発現する役割を具備している。
具体的には、電極間間隙部４は、例えば、第１電極２と第２電極３との間への所定電圧の印加により抵抗状態が切り替わるナノメートルオーダーの間隙を有するものである。すなわち、第１電極２と第２電極３との間（ナノギャップ電極間）の距離（間隔）Ｇは、ナノメートルオーダーとなるよう設定されている。

なお、第１電極２と第２電極３との間の最近接部位（電極間間隙部４の間隙）は、例えば、第１電極２と第２電極３とが対向する領域に１若しくは複数箇所形成されていても良い。
また、第１電極２と第２電極３との間には、例えば、当該第１電極２と第２電極３の構成材料などからなる島部分（中州部分）が形成されていても良い。この場合には、例えば、第１電極２と島部分との間、第２電極３と島部分との間に所定の間隙（電極間間隙部４の間隙）が形成されて、第１電極２と第２電極３とが短絡していなければ良い。

（電圧印加部）
電圧印加部２００は、例えば、ナノギャップ素子アレイ１００が有する複数のナノギャップ素子１０と、制御部４００と、などに接続されている。
電圧印加部２００は、例えば、印加手段として、制御部４００から入力される制御信号に従って、ナノギャップ素子１０の第１電極２と第２電極３との間に電圧（電圧パルス）を印加することによって、ナノギャップ素子１０にデータを書き込んだり、ナノギャップ素子１０からデータを消去したりする。

具体的には、電圧印加部２００には、例えば、制御部４００から、電圧パルスを印加するナノギャップ素子１０の所在に関するアドレス情報と、印加する電圧パルスの電圧値に関する電圧値情報と、などが入力されるようになっている。そして、これらの情報が入力されると、電圧印加部２００は、例えば、ナノギャップ素子アレイ１００が有する複数のナノギャップ素子１０のうちの、アドレス情報で指定されたナノギャップ素子１０に、電圧値情報に基づく電圧値の電圧パルスを印加するようになっている。

（読み出し部）
読み出し部３００は、例えば、ナノギャップ素子アレイ１００が有する複数のナノギャップ素子１０と、制御部４００と、などに接続されている。
読み出し部３００は、例えば、制御部４００から入力される制御信号に従って、ナノギャップ素子１０からデータを読み出して、当該読み出し結果を制御部４００に出力する。

具体的には、読み出し部３００には、例えば、制御部４００から、データを読み出すナノギャップ素子１０の所在に関するアドレス情報などが入力されるようになっている。そして、この情報が入力されると、読み出し部３００は、例えば、ナノギャップ素子アレイ１００が有する複数のナノギャップ素子１０のうちの、アドレス情報で指定されたナノギャップ素子１０のナノギャップ電極間（電極間間隙部４の間隙）の抵抗値を測定することによって、そのナノギャップ素子１０からデータを読み出すようになっている。

（制御部）
制御部４００は、例えば、図３に示すように、ＣＰＵ（Central Processing Unit）４１０と、ＲＡＭ（Random Access Memory）４２０と、記憶部４３０と、などを備えて構成される。

ＣＰＵ４１０は、例えば、記憶部４３０に記憶された記憶装置１０００用の各種処理プログラムに従って各種の制御動作を行う。

ＲＡＭ４２０は、例えば、ＣＰＵ４１０によって実行される処理プログラムなどを展開するためのプログラム格納領域や、入力データや上記処理プログラムが実行される際に生じる処理結果などを格納するデータ格納領域などを備える。

記憶部４３０は、例えば、記憶装置１０００で実行可能なシステムプログラム、当該システムプログラムで実行可能な各種処理プログラム、これら各種処理プログラムを実行する際に使用されるデータ、ＣＰＵ４１０によって演算処理された処理結果のデータなどを記憶する。なお、プログラムは、コンピュータが読み取り可能なプログラムコードの形で記憶部４３０に記憶されている。

具体的には、記憶部４３０は、例えば、図３に示すように、電圧印加制御プログラム４３１と、判定プログラム４３２と、などを記憶している。

電圧印加制御プログラム４３１は、例えば、電圧印加部２００に制御信号（アドレス情報や電圧値情報など）を入力して、ナノギャップ素子１０に所定のパルス幅の電圧パルスを印加させる機能を、ＣＰＵ４１０に実現させる。
ここで、所定のパルス幅としては、例えば、数ナノ秒〜数百マイクロ秒が好ましい。

具体的には、ＣＰＵ４１０は、例えば、電圧印加部２００を制御して、ナノギャップ素子１０の第１電極２と第２電極３との間に、各抵抗状態に対応する電圧値の電圧パルスを印加させる。各抵抗状態に対応する電圧値は、抵抗状態が高いほど、対応する電圧値が大きくなるよう設定されている。

ここで、各抵抗状態に対応する電圧値の具体例について、ナノギャップ素子１０の抵抗状態が４つに区分されている場合（例えば、図５）を例に用いて説明する。

ナノギャップ素子１０の抵抗状態は、「第１抵抗状態」が最も高く、「第１抵抗状態」、「第２抵抗状態」、「第３抵抗状態」、「第４抵抗状態」の順に低くなっていくため、各抵抗状態に対応する電圧値は、「第１抵抗状態」に対応する電圧値が最も大きく、「第１抵抗状態」に対応する電圧値、「第２抵抗状態」に対応する電圧値、「第３抵抗状態」に対応する電圧値、「第４抵抗状態」に対応する電圧値、の順に小さくなるよう設定されている。
なお、図５に示す「第１抵抗状態」に対応する電圧値である“１２Ｖ”、「第２抵抗状態」に対応する電圧値である“１０Ｖ”、「第３抵抗状態」に対応する電圧値である“８Ｖ”及び「第４抵抗状態」に対応する電圧値である“５Ｖ”は例示であり、各抵抗状態に対応する電圧値は、抵抗状態が高いほど、対応する電圧値が大きくなるよう設定されているのであれば任意である。

より具体的には、ＣＰＵ４１０は、例えば、現在の抵抗状態である印加前抵抗状態と、目的とする抵抗状態である目的抵抗状態と、の間に他の抵抗状態が１つ以上存在しない場合には、目的抵抗状態に対応する電圧値の電圧パルスを印加するようになっている。一方、現在の抵抗状態である印加前抵抗状態と、目的とする抵抗状態である目的抵抗状態と、の間に他の抵抗状態が１つ以上存在する場合には、当該他の抵抗状態に対応する電圧値の電圧パルスを電圧値の大きさ順に印加した後、目的抵抗状態に対応する電圧値の電圧パルスを印加するようになっている。

ここで、印加する電圧パルスの具体例について、ナノギャップ素子１０の抵抗状態が４つに区分されている場合（例えば、図５）を用いて例に説明する。

例えば、印加前抵抗状態が目的抵抗状態よりも高く、印加前抵抗状態と目的抵抗状態とが隣り合う場合、すなわち、例えば、印加前抵抗状態が「第２抵抗状態」であり、目的抵抗状態が「第３抵抗状態」である場合は、印加前抵抗状態と目的抵抗状態との間に他の抵抗状態が１つ以上存在しない場合であるため、目的抵抗状態に対応する電圧値（「第３抵抗状態」に対応する電圧値（例えば、８Ｖ））の電圧パルスを印加する。
また、例えば、印加前抵抗状態が目的抵抗状態よりも低く、印加前抵抗状態と目的抵抗状態とが隣り合う場合、すなわち、例えば、印加前抵抗状態が「第３抵抗状態」であり、目的抵抗状態が「第２抵抗状態」である場合は、印加前抵抗状態と目的抵抗状態との間に他の抵抗状態が１つ以上存在しない場合であるため、目的抵抗状態に対応する電圧値（「第２抵抗状態」に対応する電圧値（例えば、１０Ｖ））の電圧パルスを印加する。

一方、例えば、印加前抵抗状態が目的抵抗状態よりも高く、印加前抵抗状態と目的抵抗状態とが隣り合わない場合、すなわち、例えば、印加前抵抗状態が「第１抵抗状態」であり、目的抵抗状態が「第４抵抗状態」である場合は、印加前抵抗状態と目的抵抗状態との間に他の抵抗状態が１つ以上存在する場合であるため、当該他の抵抗状態に対応する電圧値の電圧パルスを電圧値の大きさ順（電圧値の大きい順）に印加した後、すなわち、「第２抵抗状態」に対応する電圧値（例えば、１０Ｖ）の電圧を印加して、「第３抵抗状態」に対応する電圧値（例えば、８Ｖ）の電圧を印加した後、目的抵抗状態に対応する電圧値（「第４抵抗状態」に対応する電圧値（例えば、５Ｖ））の電圧パルスを印加する。無論、印加前抵抗状態と目的抵抗状態との間に他の抵抗状態が１つのみ存在する場合は、当該他の抵抗状態に対応する電圧値の電圧パルスを印加した後、目的抵抗状態に対応する電圧値の電圧パルスを印加することになる。
また、例えば、印加前抵抗状態が目的抵抗状態よりも低く、印加前抵抗状態と目的抵抗状態とが隣り合わない場合、すなわち、例えば、印加前抵抗状態が「第４抵抗状態」であり、目的抵抗状態が「第１抵抗状態」である場合は、印加前抵抗状態と目的抵抗状態との間に他の抵抗状態が１つ以上存在する場合であるため、当該他の抵抗状態に対応する電圧値の電圧パルスを電圧値の大きさ順（電圧値の小さい順）に印加した後、すなわち、「第３抵抗状態」に対応する電圧値（例えば、８Ｖ）の電圧を印加して、「第２抵抗状態」に対応する電圧値（例えば、１０Ｖ）の電圧を印加した後、目的抵抗状態に対応する電圧値（「第１抵抗状態」に対応する電圧値（例えば、１２Ｖ））の電圧パルスを印加する。無論、印加前抵抗状態と目的抵抗状態との間に他の抵抗状態が１つのみ存在する場合は、当該他の抵抗状態に対応する電圧値の電圧パルスを印加した後、目的抵抗状態に対応する電圧値の電圧パルスを印加することになる。

さらに、ＣＰＵ４１０は、例えば、印加前抵抗状態が、目的抵抗状態よりも高い場合、すなわち、ナノギャップ素子１０の抵抗状態を高抵抗状態側から低抵抗状態側へ切り替える場合、目的抵抗状態に対応する電圧値の電圧パルスを印加した後、判定プログラム４３２を実行したＣＰＵ４１０により判定されたナノギャップ素子１０の抵抗状態が目的抵抗状態よりも低い場合には、目的抵抗状態に対応する電圧値よりも大きい電圧値の電圧パルスを印加し、その後、目的抵抗状態に対応する電圧値の電圧パルスを印加するようになっている。一方、判定プログラム４３２を実行したＣＰＵ４１０により判定されたナノギャップ素子１０の抵抗状態が目的抵抗状態よりも高い場合には、印加前抵抗状態に対応する電圧値と目的抵抗状態に対応する電圧値との間の電圧値の電圧パルスを印加し、その後、目的抵抗状態に対応する電圧値の電圧パルスを印加するようになっている。

また、ＣＰＵ４１０は、例えば、印加前抵抗状態が、目的抵抗状態よりも低い場合、すなわち、ナノギャップ素子１０の抵抗状態を低抵抗状態側から高抵抗状態側へ切り替える場合、目的抵抗状態に対応する電圧値の電圧パルスを印加した後、判定プログラム４３２を実行したＣＰＵ４１０により判定されたナノギャップ素子１０の抵抗状態が目的抵抗状態よりも低い場合には、目的抵抗状態に対応する電圧値の電圧パルスを印加するようになっている。一方、判定プログラム４３２を実行したＣＰＵ４１０により判定されたナノギャップ素子１０の抵抗状態が目的抵抗状態よりも高い場合には、目的抵抗状態に対応する電圧値よりも小さい電圧値の電圧パルスを印加し、その後、目的抵抗状態に対応する電圧値の電圧パルスを印加するようになっている。

ここで、目的抵抗状態に対応する電圧値の電圧パルスを印加した後、ナノギャップ素子１０の抵抗状態が目的抵抗状態にならなかった場合に印加する電圧パルスの具体例について、ナノギャップ素子１０の抵抗状態が４つに区分されている場合（例えば、図５）を例に用いて説明する。

まず、印加前抵抗状態が、目的抵抗状態よりも高い場合、すなわち、例えば、印加前抵抗状態が「第２抵抗状態」であり、目的抵抗状態が「第３抵抗状態」である場合について説明する。

目的抵抗状態に対応する電圧値の電圧パルスを印加した後、ナノギャップ素子１０の抵抗状態が目的抵抗状態よりも低い場合、すなわち、「第３抵抗状態」に対応する電圧値の電圧パルスを印加することによって、ナノギャップ素子１０の抵抗状態が目的抵抗状態よりも低くなってしまった場合には、ナノギャップ素子１０の抵抗状態を高抵抗状態側に戻すために、目的抵抗状態に対応する電圧値（「第３抵抗状態」に対応する電圧値）よりも大きい電圧値（例えば、１０Ｖや１２Ｖなど）の電圧パルスを印加し、その後、再度、目的抵抗状態に対応する電圧値の電圧パルスを印加する。
なお、目的抵抗状態に対応する電圧値よりも大きい電圧値の電圧パルスの印加回数は、１回であっても良いし、複数回であっても良い。当該印加回数が複数回である場合、電圧値の小さい順（例えば、１０Ｖ→１２Ｖの順）に印加すると、ナノギャップ素子１０の抵抗状態を徐々に高抵抗状態側に移行させることができるため、確実性が増す。

一方、目的抵抗状態に対応する電圧値の電圧パルスを印加した後、ナノギャップ素子１０の抵抗状態が目的抵抗状態よりも高い場合、すなわち、「第３抵抗状態」に対応する電圧値の電圧パルスを印加しても、ナノギャップ素子１０の抵抗状態が目的抵抗状態よりも高いままである場合には、ナノギャップ素子１０の抵抗状態を低抵抗状態側へ切り替えるきっかけを与えるために、印加前抵抗状態に対応する電圧値（「第２抵抗状態」に対応する電圧値）と目的抵抗状態に対応する電圧値（「第３抵抗状態」に対応する電圧値）との間の電圧値（例えば、９Ｖなど）の電圧パルスを印加し、その後、再度、目的抵抗状態に対応する電圧値の電圧パルスを印加する。
なお、印加前抵抗状態に対応する電圧値と目的抵抗状態に対応する電圧値との間の電圧値の電圧パルスの印加回数は、１回であっても良いし、複数回であっても良い。当該印加回数が複数である場合、電圧値の大きい順に印加すると、ナノギャップ素子１０の抵抗状態を徐々に低抵抗状態側に移行させることができるため、確実性が増す。

次に、印加前抵抗状態が、目的抵抗状態よりも低い場合、すなわち、例えば、印加前抵抗状態が「第３抵抗状態」であり、目的抵抗状態が「第２抵抗状態」である場合について説明する。

目的抵抗状態に対応する電圧値の電圧パルスを印加した後、ナノギャップ素子１０の抵抗状態が目的抵抗状態よりも低い場合、すなわち、「第２抵抗状態」に対応する電圧値の電圧パルスを印加しても、ナノギャップ素子１０の抵抗状態が目的抵抗状態よりも低いままである場合には、再度、目的抵抗状態に対応する電圧値の電圧パルスを印加する。
なお、ナノギャップ素子１０の抵抗状態を高抵抗状態側へ切り替えるきっかけを与えるために、印加前抵抗状態に対応する電圧値（「第３抵抗状態」に対応する電圧値）と目的抵抗状態に対応する電圧値（「第２抵抗状態」に対応する電圧値）との間の電圧値（例えば、９Ｖなど）の電圧パルスを印加し、その後、再度、目的抵抗状態に対応する電圧値の電圧パルスを印加するようにしても良い。この場合、印加前抵抗状態に対応する電圧値と目的抵抗状態に対応する電圧値との間の電圧値の電圧パルスの印加回数は、１回であっても良いし、複数回であっても良い。当該印加回数が複数である場合、電圧値の小さい順に印加すると、ナノギャップ素子１０の抵抗状態を徐々に高抵抗状態側に移行させることができるため、確実性が増す。

一方、目的抵抗状態に対応する電圧値の電圧パルスを印加した後、ナノギャップ素子１０の抵抗状態が目的抵抗状態よりも高い場合、すなわち、「第２抵抗状態」に対応する電圧値の電圧パルスを印加することによって、ナノギャップ素子１０の抵抗状態が目的抵抗状態よりも高くなってしまった場合には、ナノギャップ素子１０の抵抗状態を低抵抗状態側に戻すために、目的抵抗状態に対応する電圧値（「第２抵抗状態」に対応する電圧値）よりも小さい電圧値（例えば、７Ｖや５Ｖ）の電圧パルスを印加し、その後、再度、目的抵抗状態に対応する電圧値の電圧パルスを印加する。
なお、目的抵抗状態に対応する電圧値よりも小さい電圧値の電圧パルスの印加回数は、１回であっても良いし、複数回であっても良い。当該印加回数が複数回である場合、電圧値の大きい順（例えば、７Ｖ→５Ｖの順）に印加すると、ナノギャップ素子１０の抵抗状態を徐々に低抵抗状態側に移行させることができるため、確実性が増す。

判定プログラム４３２は、例えば、電圧印加部２００が目的抵抗状態に対応する電圧値の電圧パルスを印加した後、ナノギャップ素子１０の抵抗状態を判定する機能を、ＣＰＵ４１０に実現させる。

具体的には、ＣＰＵ４１０は、例えば、目的抵抗状態に対応する電圧値の電圧パルスが印加されると、読み出し部３００に制御信号（アドレス情報など）を入力して、ナノギャップ素子１０ナノギャップ電極間（電極間間隙部４の間隙）の抵抗値を測定させ、そして、当該測定結果に基づいて、ナノギャップ素子１０の抵抗状態を判定する。

＜ナノギャップ素子の駆動方法＞
記憶装置１０００によるナノギャップ素子１０の駆動方法について、図６及び図７のフローチャートを参照して説明する。

まず、目的抵抗状態が設定されると（ステップＳ１１）、ＣＰＵ４１０は、電圧印加制御プログラム４３１を実行して、印加前抵抗状態は、目的抵抗状態よりも高いか否かを判断する（ステップＳ１２）。

ステップＳ１２で、印加前抵抗状態は、目的抵抗状態よりも高いと判断すると（ステップＳ１２；Ｙｅｓ）、ＣＰＵ４１０は、印加前抵抗状態と、目的抵抗状態と、の間に他の抵抗状態が１つ以上存在するか否かを判断する（ステップＳ１３）。

ステップＳ１３で、印加前抵抗状態と、目的抵抗状態と、の間に他の抵抗状態が１つ以上存在すると判断すると（ステップＳ１３；Ｙｅｓ）、ＣＰＵ４１０は、当該他の抵抗状態に対応する電圧値の電圧パルスを電圧値の大きい順に印加して（ステップＳ１４）、ステップＳ１５の処理に移行する。

一方、ステップＳ１３で、印加前抵抗状態と、目的抵抗状態と、の間に他の抵抗状態が１つ以上存在しないと判断すると（ステップＳ１３；Ｎｏ）、ＣＰＵ４１０は、目的抵抗状態に対応する電圧値の電圧パルスを印加する（ステップＳ１５）。

次いで、ＣＰＵ４１０は、判定プログラム４３２を実行して、ナノギャップ素子１０の抵抗状態を判定し（ステップＳ１６）、電圧印加制御プログラム４３１を実行して、当該判定結果に基づいて、ナノギャップ素子１０の抵抗状態が、目的抵抗状態になったか否かを判断する（ステップＳ１７）。

ステップＳ１７で、ナノギャップ素子１０の抵抗状態が、目的抵抗状態になったと判断すると（ステップＳ１７；Ｙｅｓ）、ＣＰＵ４１０は、本処理を終了する。

一方、ステップＳ１７で、ナノギャップ素子１０の抵抗状態が、目的抵抗状態になっていないと判断すると（ステップＳ１７；Ｎｏ）、ＣＰＵ４１０は、ステップＳ１６での判定結果に基づいて、ナノギャップ素子１０の抵抗状態が、目的抵抗状態よりも高いか否かを判断する（ステップＳ１８）。

ステップＳ１８で、ナノギャップ素子１０の抵抗状態が、目的抵抗状態よりも高くないと判断すると（ステップＳ１８；Ｎｏ）、すなわち、ナノギャップ素子１０の抵抗状態が、目的抵抗状態よりも低いと判断すると、ＣＰＵ４１０は、目的抵抗状態に対応する電圧値よりも大きい電圧値の電圧パルスを印加して（ステップＳ１９）、ステップＳ１５以降の処理を繰り返して行う。

一方、ステップＳ１８で、ナノギャップ素子１０の抵抗状態が、目的抵抗状態よりも高いと判断すると（ステップＳ１８；Ｙｅｓ）、ＣＰＵ４１０は、印加前抵抗状態に対応する電圧値と目的抵抗状態に対応する電圧値との間の電圧値の電圧パルスを印加して（ステップＳ２０）、ステップＳ１５以降の処理を繰り返して行う。

また、ステップＳ１２で、印加前抵抗状態は、目的抵抗状態よりも高くないと判断すると（ステップＳ１２；Ｎｏ）、すなわち、印加前抵抗状態は、目的抵抗状態よりも低いと判断すると、ＣＰＵ４１０は、印加前抵抗状態と、目的抵抗状態と、の間に他の抵抗状態が１つ以上存在するか否かを判断する（ステップＳ２１）。

ステップＳ２１で、印加前抵抗状態と、目的抵抗状態と、の間に他の抵抗状態が１つ以上存在すると判断すると（ステップＳ２１；Ｙｅｓ）、ＣＰＵ４１０は、当該他の抵抗状態に対応する電圧値の電圧パルスを電圧値の小さい順に印加して（ステップＳ２２）、ステップＳ２３の処理に移行する。

一方、ステップＳ２１で、印加前抵抗状態と、目的抵抗状態と、の間に他の抵抗状態が１つ以上存在しないと判断すると（ステップＳ２１；Ｎｏ）、ＣＰＵ４１０は、目的抵抗状態に対応する電圧値の電圧パルスを印加する（ステップＳ２３）。

次いで、ＣＰＵ４１０は、判定プログラム４３２を実行して、ナノギャップ素子１０の抵抗状態を判定し（ステップＳ２４）、電圧印加制御プログラム４３１を実行して、当該判定結果に基づいて、ナノギャップ素子１０の抵抗状態が、目的抵抗状態になったか否かを判断する（ステップＳ２５）。

ステップＳ２５で、ナノギャップ素子１０の抵抗状態が、目的抵抗状態になったと判断すると（ステップＳ２５；Ｙｅｓ）、ＣＰＵ４１０は、本処理を終了する。

一方、ステップＳ２５で、ナノギャップ素子１０の抵抗状態が、目的抵抗状態になっていないと判断すると（ステップＳ２５；Ｎｏ）、ＣＰＵ４１０は、ステップＳ２４での判定結果に基づいて、ナノギャップ素子１０の抵抗状態が、目的抵抗状態よりも高いか否かを判断する（ステップＳ２６）。

ステップＳ２６で、ナノギャップ素子１０の抵抗状態が、目的抵抗状態よりも高くないと判断すると（ステップＳ２６；Ｎｏ）、すなわち、ナノギャップ素子１０の抵抗状態が、目的抵抗状態よりも低いと判断すると、ＣＰＵ４１０は、ステップＳ２３以降の処理を繰り返して行う。

一方、ステップＳ２６で、ナノギャップ素子１０の抵抗状態が、目的抵抗状態よりも高いと判断すると（ステップＳ２６；Ｙｅｓ）、ＣＰＵ４１０は、目的抵抗状態に対応する電圧値よりも小さい電圧値の電圧パルスを印加して（ステップＳ２７）、ステップＳ２３以降の処理を繰り返して行う。

ここで、ステップＳ１４及びＳ１５が、請求項１の印加ステップとなり、ステップＳ１６が、請求項２の判定ステップとなり、ステップＳ１７、Ｓ１８、Ｓ１９、Ｓ２０及びＳ１５が、請求項２の第２印加ステップとなる。
また、ステップＳ２２及びＳ２３が、請求項１の印加ステップとなり、ステップＳ２４が、請求項３の判定ステップとなり、ステップＳ２５、Ｓ２６、Ｓ２７及びステップＳ２３が、請求項３の第２印加ステップとなる。

＜実施例＞
以下に、具体的な実施例によって本発明を更に詳細に説明するが、本発明はこれらに限定されるものではない。

（実施例１）
まず、ナノギャップ素子１０を製造した。
絶縁性基板１として、Ｓｉ基板上に厚さ３００ｎｍの酸化膜（ＳｉＯ_２）を付けたものを準備した。
次いで、第１電極２及び第２電極３との接着性を強化するために、絶縁性基板１上に、クロムを蒸着した。
次いで、クロムが蒸着された絶縁性基板１上に、傾斜蒸着により金を蒸着することによって、第１電極２及び第２電極３を形成し、ナノギャップ素子１０を製造した。

次に、このナノギャップ素子１０の抵抗状態を、本発明のナノギャップ素子１０の駆動方法を用いて各抵抗状態に切り替えた。
具体的には、本発明の記憶装置１０００が備えるナノギャップ素子１０の第１電極２及び第２電極３の間に、電圧値（波高値）の大きさ順に電圧パルスを印加し、各電圧パルスの印加後に、ナノギャップ素子１０のナノギャップ電極間（電極間間隙部４の間隙）の抵抗値を測定した。
電圧パルスは、パルスジェネレータを用いて印加し、抵抗値は、半導体パラメータアナライザーを用いて測定した。各電圧パルスのパルス幅（１回の電圧パルスの印加時間）をそれぞれ１マイクロ秒とした。
その結果を、図８に示す。

図８の横軸は電圧パルスの電圧値、縦軸は電圧パルス印加後のナノギャップ電極間の抵抗値である。
図８（ａ）は、電圧値の大きい順に電圧パルスを印加した場合、すなわち、８Ｖ→７Ｖ→６Ｖ→５Ｖ→４Ｖ→３Ｖ→２．５Ｖの順に電圧パルスを印加した場合の結果であり、図８（ｂ）は、電圧値の小さい順に電圧パルスを印加した場合、すなわち、２．５Ｖ→３Ｖ→４Ｖ→５Ｖ→６Ｖ→７Ｖ→８Ｖの順に電圧パルスを印加した場合の結果である。

図８（ａ）から、印加する電圧パルスの電圧値を８Ｖから５Ｖへと段階的に小さくしていくことによって、ナノギャップ電極間の抵抗値が段階的に小さくなっていくことが分かった。一方、印加する電圧パルスの電圧値を５Ｖから２．５Ｖへと段階的に小さくしていっても、ナノギャップ電極間の抵抗値はほぼ一定であることが分かった。
具体的には、ナノギャップ素子１０の抵抗状態は、印加する電圧パルスの電圧値を８Ｖから２．５Ｖへと段階的に小さくしていくことで、電圧値８Ｖに対応する抵抗状態と、電圧値７Ｖに対応する抵抗状態と、電圧値６Ｖに対応する抵抗状態と、電圧値５Ｖ以下に対応する抵抗状態と、の４つに区分でき、各抵抗状態へと確実に切り替わることが分かった。そして、印加する電圧パルスの電圧値を８Ｖから２．５Ｖへと段階的に小さくしていく場合には、例えば、電圧値８Ｖに対応する抵抗状態に“１１”、電圧値７Ｖに対応する抵抗状態に“１０”、電圧値６Ｖに対応する抵抗状態に“０１”、電圧値５Ｖ以下に対応する抵抗状態に“００”を割り当てることによって、ナノギャップ素子１０に４値の情報を記憶させることができることが分かった。

また、図８（ｂ）から、印加する電圧パルスの電圧値を４Ｖから７Ｖへと段階的に大きくしていくことによって、ナノギャップ電極間の抵抗値が段階的に大きくなっていくことが分かった。一方、印加する電圧パルスの電圧値を２．５Ｖから４Ｖへと段階的に大きくしていっても、ナノギャップ電極間の抵抗値はほぼ一定であり、印加する電圧パルスの電圧値を７Ｖから８Ｖへと大きくしていっても、ナノギャップ電極間の抵抗値はほぼ一定であることが分かった。
具体的には、ナノギャップ素子１０の抵抗状態は、印加する電圧パルスの電圧値を２．５Ｖから８Ｖへと段階的に大きくしていくことで、電圧値４Ｖ以下に対応する抵抗状態と、電圧値５Ｖに対応する抵抗状態と、電圧値６Ｖに対応する抵抗状態と、電圧値７Ｖ以上に対応する抵抗状態と、の４つに区分でき、各抵抗状態へと確実に切り替わることが分かった。そして、印加する電圧パルスの電圧値を２．５Ｖから８Ｖへと段階的に大きくしていく場合には、例えば、電圧値４Ｖ以下に対応する抵抗状態に“００”、電圧値５Ｖに対応する抵抗状態に“０１”、電圧値６Ｖに対応する抵抗状態“１０”、電圧値７Ｖ以上に対応する抵抗状態に“１１”を割り当てることによって、ナノギャップ素子１０に４値の情報を記憶させることができることが分かった。

以上の結果から、ナノギャップ素子１０の抵抗状態は、ナノギャップ素子１０に印加する電圧パルスの電圧値の大きさに応じて、３つ以上に区分されることが分かった。
また、本発明のナノギャップ素子１０の駆動方法によって、ナノギャップ素子１０の抵抗状態を各抵抗状態に好適に切り替えることができることが分かった。
したがって、本発明のナノギャップ素子１０の駆動方法によって、ナノギャップ素子１０に３値以上の多値情報を好適に記憶させることができることが分かった。

（実施例２）
まず、実施例１で製造したナノギャップ素子１０の抵抗状態を、例えば、図９に示すように、「抵抗状態Ａ」、「抵抗状態Ｂ」、「抵抗状態Ｃ」及び「抵抗状態Ｄ」の４つに区分し、各抵抗状態に応じて、ナノギャップ電極間（電極間間隙部４の間隙）の抵抗値に閾値を設けた。具体的には、抵抗値が２ＧΩ以上であれば「抵抗状態Ａ」であり、抵抗値が１００ＭΩ以上１ＧΩ以下であれば「抵抗状態Ｂ」であり、抵抗状態が５ＭΩ以上５０ＭΩ以下であれば「抵抗状態Ｃ」であり、抵抗値が２ＭΩ以下であれば「抵抗状態Ｄ」であるとした。

そして、各抵抗状態に対応する適切な電圧値を、１Ｖから２０Ｖの間で選択した。具体的には、「抵抗状態Ａ」に対応する適切な電圧値は１２Ｖであり、「抵抗状態Ｂ」に対応する適切な電圧値は１０Ｖであり、「抵抗状態Ｃ」に対応する適切な電圧値は８Ｖであり、「抵抗状態Ｄ」に対応する適切な電圧値は５Ｖであった。

次に、実施例１で製造したナノギャップ素子１０の抵抗状態を、本発明のナノギャップ素子１０の駆動方法を用いて、各抵抗状態に切り替えた。
具体的には、図１０に示すフローチャートに従って、ナノギャップ素子１０の第１電極２及び第２電極３の間に電圧パルスを印加して、ナノギャップ素子１０の抵抗状態を、「抵抗状態Ａ」→「抵抗状態Ｂ」→「抵抗状態Ｃ」→「抵抗状態Ｄ」→「抵抗状態Ａ」→…の順に切り替えた。各電圧パルスのパルス幅（１回の電圧パルスの印加時間）をそれぞれ１マイクロ秒とした。

図１０のフローチャートによれば、まず、目的抵抗状態として「抵抗状態Ａ」を設定し（ステップＳ５１）、目的抵抗状態に対応する電圧値（１２Ｖ）の電圧パルスを印加した（ステップＳ５２）。
ここで、電圧パルスは、パルスジェネレータを用いて印加した。

次いで、ナノギャップ素子１０のナノギャップ電極間（電極間間隙部４の間隙）の抵抗値を測定して、ナノギャップ素子１０の抵抗状態を判定し、ナノギャップ素子１０の抵抗状態が目的抵抗状態（「抵抗状態Ａ」）になったか否か、すなわち、ナノギャップ電極間の抵抗値が２ＧΩ以上であるか否かを判断した（ステップＳ５３）。
ここで、抵抗値は、半導体パラメータアナライザーを用いて測定した。

ステップＳ５３で、ナノギャップ電極間の抵抗値が２ＧΩ以上でないと判断すると（ステップＳ５３；Ｎｏ）、ステップＳ５２以降の処理を繰り返して行った。

一方、ステップＳ５３で、ナノギャップ電極間の抵抗値が２ＧΩ以上であると判断すると（ステップＳ５３；Ｙｅｓ）、ナノギャップ電極間の抵抗値を記録した（ステップＳ５４）。
なお、ステップＳ５１〜ステップＳ５３の処理は、図７のステップＳ２３〜ステップＳ２７の処理に対応する。

次いで、目的抵抗状態として「抵抗状態Ｂ」を設定し（ステップＳ５５）、目的抵抗状態に対応する電圧値（１０Ｖ）の電圧パルスを印加した（ステップＳ５６）。

次いで、ナノギャップ素子１０のナノギャップ電極間（電極間間隙部４の間隙）の抵抗値を測定して、ナノギャップ素子１０の抵抗状態を判定し、ナノギャップ素子１０の抵抗状態が目的抵抗状態（「抵抗状態Ｂ」）になったか否か、すなわち、ナノギャップ電極間の抵抗値が１００ＭΩ以上１ＧΩ以下であるか否かを判断した（ステップＳ５７）。

ステップＳ５７で、ナノギャップ電極間の抵抗値が１００ＭΩ以上１ＧΩ以下でないと判断すると（ステップＳ５７；Ｎｏ）、ナノギャップ電極間の抵抗値が１００ＭΩよりも小さい場合には、目的抵抗状態に対応する電圧値（１０Ｖ）よりも大きい電圧値（例えば、１２Ｖ）の電圧パルスを印加し、ナノギャップ電極間の抵抗値が１ＧΩよりも大きい場合には、印加前抵抗状態に対応する電圧値（１２Ｖ）と目的抵抗状態に対応する電圧値（１２Ｖ）との間の電圧値（例えば、１１Ｖ）の電圧パルスを印加して（ステップＳ５８）、ステップＳ５６以降の処理を繰り返し行った。

一方、ステップＳ５７で、ナノギャップ電極間の抵抗値が１００ＭΩ以上１ＧΩ以下であると判断すると（ステップＳ５７；Ｙｅｓ）、ナノギャップ電極間の抵抗値を記録した（ステップＳ５９）。
なお、ステップＳ５５〜ステップＳ５８の処理は、図６のステップＳ１５〜ステップＳ２０の処理に対応する。

次いで、目的抵抗状態として「抵抗状態Ｃ」を設定し（ステップＳ６０）、目的抵抗状態に対応する電圧値（８Ｖ）の電圧パルスを印加した（ステップＳ６１）。

次いで、ナノギャップ素子１０のナノギャップ電極間（電極間間隙部４の間隙）の抵抗値を測定して、ナノギャップ素子１０の抵抗状態を判定し、ナノギャップ素子１０の抵抗状態が目的抵抗状態（「抵抗状態Ｃ」）になったか否か、すなわち、ナノギャップ電極間の抵抗値が５ＭΩ以上５０ＭΩ以下であるか否かを判断した（ステップＳ６２）。

ステップＳ６２で、ナノギャップ電極間の抵抗値が５ＭΩ以上５０ＭΩ以下でないと判断すると（ステップＳ６２；Ｎｏ）、ナノギャップ電極間の抵抗値が５ＭΩよりも小さい場合には、目的抵抗状態に対応する電圧値（８Ｖ）よりも大きい電圧値（例えば、１２Ｖ）の電圧パルスを印加し、ナノギャップ電極間の抵抗値が５０ＭΩよりも大きい場合には、印加前抵抗状態に対応する電圧値（１０Ｖ）と目的抵抗状態に対応する電圧値（８Ｖ）との間の電圧値（例えば、９Ｖ）の電圧パルスを印加して（ステップＳ６３）、ステップＳ６１以降の処理を繰り返し行った。

一方、ステップＳ６２で、ナノギャップ電極間の抵抗値が５ＭΩ以上５０ＭΩ以下であると判断すると（ステップＳ６２；Ｙｅｓ）、ナノギャップ電極間の抵抗値を記録した（ステップＳ６４）。
なお、ステップＳ６０〜ステップＳ６３の処理は、図６のステップＳ１５〜ステップＳ２０の処理に対応する。

次いで、目的抵抗状態として「抵抗状態Ｄ」を設定し（ステップＳ６５）、目的抵抗状態に対応する電圧値（５Ｖ）の電圧パルスを印加した（ステップＳ６６）。

次いで、ナノギャップ素子１０のナノギャップ電極間（電極間間隙部４の間隙）の抵抗値を測定して、ナノギャップ素子１０の抵抗状態を判定し、ナノギャップ素子１０の抵抗状態が目的抵抗状態（「抵抗状態Ｄ」）になったか否か、すなわち、ナノギャップ電極間の抵抗値が２ＭΩ以下であるか否かを判断した（ステップＳ６７）。

ステップＳ６７で、ナノギャップ電極間の抵抗値が２ＭΩ以下でないと判断すると（ステップＳ６７；Ｎｏ）、すなわち、ナノギャップ電極間の抵抗値が２ＭΩよりも大きいと判断すると、印加前抵抗状態に対応する電圧値（８Ｖ）と目的抵抗状態に対応する電圧値（５Ｖ）との間の電圧値（例えば、７Ｖ）の電圧パルスを印加して（ステップＳ６８）、ステップＳ６６以降の処理を繰り返し行った。

一方、ステップＳ６７で、ナノギャップ電極間の抵抗値が２ＭΩ以下であると判断すると（ステップＳ６７；Ｙｅｓ）、ナノギャップ電極間の抵抗値を記録して（ステップＳ６９）、ステップＳ５１以降の処理を繰り返して行った。
なお、ステップＳ６５〜ステップＳ６７の処理は、図６のステップＳ１５〜ステップＳ２０の処理に対応する。

図１０のステップＳ５４、ステップＳ５９、ステップＳ６４及びステップＳ６９で記録した抵抗値の繰り返し回数依存性を図１１に示す。また、図１１を整理して作成した抵抗値分布図を図１２に示す。

図１１の横軸は「抵抗状態Ａ」→「抵抗状態Ｂ」→「抵抗状態Ｃ」→「抵抗状態Ｄ」を１セットとした場合の繰り返し回数、縦軸は記録した抵抗値である。
図１１の白四角プロット（□）は抵抗値が２ＧΩ以上であると判断された際の抵抗値（すなわち、ステップＳ５４で記録した、抵抗状態が「抵抗状態Ａ」になったと判断された際の抵抗値）、黒丸プロット（●）は抵抗値が１００ＭΩ以上１ＧΩ以下であると判断された際の抵抗値（すなわち、ステップＳ５９で記録した、抵抗状態が「抵抗状態Ｂ」になったと判断された際の抵抗値）、白三角プロット（△）は抵抗値が５ＭΩ以上５０ＭΩ以下であると判断された際の抵抗値（すなわち、ステップＳ６４で記録した、抵抗状態が「抵抗状態Ｃ」になったと判断された際の抵抗値）、黒逆三角プロット（▼）は抵抗値が２ＭΩ以下であると判断された際の抵抗値（すなわち、ステップＳ６９で記録した、抵抗状態が「抵抗状態Ｄ」になったと判断された際の抵抗値）である。

図１２の横軸は記録した抵抗値、縦軸は対応する抵抗値になった頻度である。
図１２の水玉模様のハッチングが施されたバーは抵抗値が２ＧΩ以上であると判断された際の抵抗値（図１１の白四角プロット（□））を整理したもの、格子模様のハッチングが施されたバーは１００ＭΩ以上１ＧΩ以下であると判断された際の抵抗値（図１１の黒丸プロット（●））を整理したもの、斜線模様のハッチングが施されたバーは抵抗値が５ＭΩ以上５０ＭΩ以下であると判断された際の抵抗値（図１１の白三角プロット（△））を整理したもの、横線模様のハッチングが施されたバーは抵抗値が２ＭΩ以下であると判断された際の抵抗値（図１１の黒逆三角プロット（▼））を整理したものである。

図１１及び図１２から、ナノギャップ素子１０の抵抗状態を、「抵抗状態Ａ」→「抵抗状態Ｂ」→「抵抗状態Ｃ」→「抵抗状態Ｄ」の順に段階的に切り替える処理を繰り返し行っても、ナノギャップ素子１０の抵抗状態は、各抵抗状態に切り替わることが分かった。

以上の結果から、ナノギャップ素子１０の抵抗状態は、ナノギャップ素子１０に印加する電圧パルスの電圧値の大きさに応じて、３つ以上に区分されることが分かった。
また、本発明のナノギャップ素子１０の駆動方法（図６及び図７）によって、ナノギャップ素子１０の抵抗状態を各抵抗状態に確実に切り替えることができることが分かった。
また、ナノギャップ素子１０の抵抗状態の切り替わりには、繰り返し耐性があることが分かった。
したがって、本発明のナノギャップ素子１０の駆動方法によって、ナノギャップ素子１０に３値以上の多値情報を何度も確実に記憶させることができることが分かった。

以上説明した本発明のナノギャップ素子１０の駆動方法及びナノギャップ素子１０を備える記憶装置１０００によれば、ナノギャップ素子１０は、絶縁性基板１と、絶縁性基板１に設けられた第１電極２及び第２電極３と、第１電極２と第２電極３との間に設けられ、第１電極２と第２電極３との間への所定電圧の印加により抵抗状態が切り替わるナノメートルオーダーの間隙を有する電極間間隙部４と、を有するとともに、抵抗状態が３つ以上に区分されている。そして、ナノギャップ素子１０の第１電極２と第２電極３との間に、各抵抗状態に対応する電圧値の電圧パルスを印加するようになっており、現在の抵抗状態である印加前抵抗状態と、目的とする抵抗状態である目的抵抗状態と、の間に他の抵抗状態が１つ以上存在する場合には、当該他の抵抗状態に対応する電圧値の電圧パルスを電圧値の大きさ順に印加した後、当該目的抵抗状態に対応する電圧値の電圧パルスを印加するようになっている。

すなわち、ナノギャップ素子１０の抵抗状態は、ナノギャップ素子１０に印加する電圧パルスの電圧値の大きさに応じて、３つ以上に区分される。
また、印加前抵抗状態と目的抵抗状態との間に他の抵抗状態が１つ以上存在する場合には、印加する電圧パルスの電圧値を段階的に大きくしたり小さくしたりすることによって、抵抗状態が切り替わるきっかけを段階的に与えることができるため、ナノギャップ素子１０の抵抗状態を各抵抗状態へと確実に切り替えることができる。具体的には、印加前抵抗状態が目的抵抗状態よりも高い場合（印加前抵抗状態＞目的抵抗状態である場合）であって、印加前抵抗状態と目的抵抗状態との間に他の抵抗状態が１つ以上存在する場合には、他の抵抗状態に対応する電圧値の電圧パルスを電圧値の大きい順に印加した後、目的抵抗状態に対応する電圧値の電圧パルスを印加することによって、印加する電圧パルスの電圧値を段階的に小さくして、高抵抗状態側から低抵抗状態側へと切り替わるきっかけを段階的に与えるようになっており、印加前抵抗状態が目的抵抗状態よりも低い場合（印加前抵抗状態＜目的抵抗状態である場合）であって、印加前抵抗状態と目的抵抗状態との間に他の抵抗状態が１つ以上存在する場合には、他の抵抗状態に対応する電圧値の電圧パルスを電圧値の小さい順に印加した後、目的抵抗状態に対応する電圧値の電圧パルスを印加することによって、印加する電圧パルスの電圧値を段階的に大きくして、低抵抗状態側から高抵抗状態側へと切り替わるきっかけを段階的に与えるようになっているため、ナノギャップ素子１０の抵抗状態を各抵抗状態へと確実に切り替えることができる。
したがって、ナノギャップ素子１０に３値以上の多値情報を好適に記憶させることができる。

また、本発明のナノギャップ素子１０の駆動方法及びナノギャップ素子１０を備える記憶装置１０００によれば、印加前抵抗状態が目的抵抗状態よりも高い場合（印加前抵抗状態＞目的抵抗状態である場合）、目的抵抗状態に対応する電圧値の電圧パルスを印加した後、ナノギャップ素子１０の抵抗状態を判定し、当該判定されたナノギャップ素子１０の抵抗状態が目的抵抗状態よりも低い場合には、目的抵抗状態に対応する電圧値よりも大きい電圧値の電圧パルスを印加して、その後、目的抵抗状態に対応する電圧値の電圧パルスを印加するとともに、当該判定されたナノギャップ素子１０の抵抗状態が目的抵抗状態よりも高い場合には、印加前抵抗状態に対応する電圧値と目的抵抗状態に対応する電圧値との間の電圧値の電圧パルスを印加して、その後、目的抵抗状態に対応する電圧値の電圧パルスを印加するようになっており、そして、この一連の処理を、当該判定されたナノギャップ素子１０の抵抗状態が目的抵抗状態になるまで、繰り返して行うようになっている。

すなわち、判定されたナノギャップ素子１０の抵抗状態が目的抵抗状態よりも低い場合には、ナノギャップ素子１０の抵抗状態を高抵抗状態側に戻すために、目的抵抗状態に対応する電圧値よりも大きい電圧値の電圧パルスを印加して、その後、再度、目的抵抗状態に対応する電圧値の電圧パルスを印加するようになっており、判定されたナノギャップ素子１０の抵抗状態が目的抵抗状態よりも高い場合には、ナノギャップ素子１０の抵抗状態を低抵抗状態側へ切り替わるきっかけを与えるために、印加前抵抗状態に対応する電圧値と目的抵抗状態に対応する電圧値との間の電圧値の電圧パルスを印加して、その後、再度、目的抵抗状態に対応する電圧値の電圧パルスを印加するようになっているため、ナノギャップ素子１０の抵抗状態を確実に各抵抗状態へと切り替えることができる。
したがって、ナノギャップ素子１０に３値以上の多値情報を確実に記憶させることができる。

また、本発明のナノギャップ素子１０の駆動方法及びナノギャップ素子１０を備える記憶装置１０００によれば、印加前抵抗状態が目的抵抗状態よりも低い場合（印加前抵抗状態＜目的抵抗状態である場合）、目的抵抗状態に対応する電圧値の電圧パルスを印加した後、ナノギャップ素子１０の抵抗状態を判定し、当該判定されたナノギャップ素子１０の抵抗状態が目的抵抗状態よりも低い場合には、目的抵抗状態に対応する電圧値の電圧パルスを印加するとともに、当該判定されたナノギャップ素子の抵抗状態が目的抵抗状態よりも高い場合には、目的抵抗状態に対応する電圧値よりも小さい電圧値の電圧パルスを印加して、その後、目的抵抗状態に対応する電圧値の電圧パルスを印加するようになっており、そして、この一連の処理を、当該判定されたナノギャップ素子１０の抵抗状態が目的抵抗状態になるまで、繰り返して行うようになっている。

すなわち、判定されたナノギャップ素子１０の抵抗状態が目的抵抗状態よりも低い場合には、その後、再度、目的抵抗状態に対応する電圧値の電圧パルスを印加するようになっており、ナノギャップ素子１０の抵抗状態を低抵抗状態側に戻すために、目的抵抗状態に対応する電圧値よりも小さい電圧値の電圧パルスを印加して、その後、再度、目的抵抗状態に対応する電圧値の電圧パルスを印加するようになっているため、ナノギャップ素子１０の抵抗状態を確実に各抵抗状態へと切り替えることができる。
したがって、ナノギャップ素子１０に３値以上の多値情報を確実に記憶させることができる。

なお、本発明は、上記した実施の形態のものに限るものではなく、その要旨を逸脱しない範囲で適宜変更可能である。

ナノギャップ素子１０の構成や各部の形状などについて、上記実施形態に例示したものは、一例であり、これらに限定されるものではない。

具体的には、例えば、絶縁性基板１の上面に、ナノギャップ電極として第１電極２と第２電極３とをナノメートルオーダーの間隙を空けて横方向に並ぶように配設したが、これに限ることはなく、例えば、第１電極２と第２電極３とを縦方向に並ぶように配設しても良い。これにより、記憶装置１０００の集積度を向上させることができる。

また、例えば、記憶装置１０００の一部（例えば、ナノギャップ素子アレイ１００）又は全部を、所定の封止部材で封止することによって、電極間間隙部４を大気や水分に接触しないようにしても良い。これにより、ナノギャップ素子１０をさらに安定的に動作させることができる。さらに、所定の封止部材で封止することによって、電極間間隙部４を任意の雰囲気中に配置した状態を保つことができ、ナノギャップ素子１０を任意の雰囲気中で使用することができる。

図５や実施例１，２では、ナノギャップ素子１０の抵抗状態を４つに区分した場合を挙げたが、これに限ることはなく、ナノギャップ素子１０の抵抗状態は、印加する電圧パルスの電圧値を選択することによって、３つに区分することもできるし、４つよりも多くに区分することもできる。

本発明の記憶装置の機能的構成を示すブロック図である。本発明の記憶装置が備えるナノギャップ素子の要部を模式的に示す断面図である。本発明の記憶装置が備える制御部の機能的構成を示すブロック図である。本発明のナノギャップ素子の抵抗状態について説明するための図である。本発明のナノギャップ素子の抵抗状態が４つに区分されている場合について説明するための図である。本発明のナノギャップ素子の駆動方法を説明するための第１のフローチャートである。本発明のナノギャップ素子の駆動方法を説明するための第２のフローチャートである。実施例１における結果であって、印加する電圧パルスの電圧値を段階的に小さくしていった場合の抵抗値変化の結果を示す図（ａ）と、印加する電圧パルスの電圧値を段階的に大きくしていった場合の抵抗値の変化を示す図（ｂ）である。実施例２について説明するための図である。実施例２について説明するためのフローチャートである。実施例２における結果であって、印加する電圧パルスの電圧値を段階的に小さくしていく処理を繰り返し行った場合の抵抗値の変化の結果を示す図である。図１１を整理して作成した抵抗値分布図である。

符号の説明

１絶縁性基板
２第１電極
３第２電極
４電極間間隙部
１０ナノギャップ素子
２００電圧印加部（印加手段）
１０００記憶装置

Claims

絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により抵抗状態が切り替わるナノメートルオーダーの間隙を有する電極間間隙部と、を有するナノギャップ素子の駆動方法において、
前記ナノギャップ素子の抵抗状態は、３つ以上に区分され、
前記第１電極と前記第２電極との間に、各抵抗状態に対応する電圧値の電圧パルスを印加する印加ステップを備え、
前記印加ステップは、現在の抵抗状態である印加前抵抗状態と、目的とする抵抗状態である目的抵抗状態と、の間に他の抵抗状態が１つ以上存在する場合には、当該他の抵抗状態に対応する電圧値の電圧パルスを電圧値の大きさ順に印加した後、当該目的抵抗状態に対応する電圧値の電圧パルスを印加することを特徴とするナノギャップ素子の駆動方法。
請求項１に記載のナノギャップ素子の駆動方法において、
前記印加前抵抗状態が、前記目的抵抗状態よりも高い場合、
前記印加ステップで前記目的抵抗状態に対応する電圧値の電圧パルスを印加した後、前記ナノギャップ素子の抵抗状態を判定する判定ステップと、
前記判定ステップで判定された前記ナノギャップ素子の抵抗状態が前記目的抵抗状態よりも低い場合には、前記目的抵抗状態に対応する電圧値よりも大きい電圧値の電圧パルスを印加し、その後、当該目的抵抗状態に対応する電圧値の電圧パルスを印加するとともに、前記判定ステップで判定された前記ナノギャップ素子の抵抗状態が前記目的抵抗状態よりも高い場合には、前記印加前抵抗状態に対応する電圧値と当該目的抵抗状態に対応する電圧値との間の電圧値の電圧パルスを印加し、その後、当該目的抵抗状態に対応する電圧値の電圧パルスを印加する第２印加ステップと、
を備え、
前記判定ステップで判定された前記ナノギャップ素子の抵抗状態が前記目的抵抗状態になるまで、前記判定ステップ及び前記第２印加ステップを繰り返して行うことを特徴とするナノギャップ素子の駆動方法。
請求項１に記載のナノギャップ素子の駆動方法において、
前記印加前抵抗状態が、前記目的抵抗状態よりも低い場合、
前記印加ステップで前記目的抵抗状態に対応する電圧値の電圧パルスを印加した後、前記ナノギャップ素子の抵抗状態を判定する判定ステップと、
前記判定ステップで判定された前記ナノギャップ素子の抵抗状態が前記目的抵抗状態よりも低い場合には、当該目的抵抗状態に対応する電圧値の電圧パルスを印加するとともに、前記判定ステップで判定された前記ナノギャップ素子の抵抗状態が前記目的抵抗状態よりも高い場合には、前記目的抵抗状態に対応する電圧値よりも小さい電圧値の電圧パルスを印加し、その後、当該目的抵抗状態に対応する電圧値の電圧パルスを印加する第２印加ステップと、
を備え、
前記判定ステップで判定された前記ナノギャップ素子の抵抗状態が、前記目的とする抵抗状態になるまで、前記判定ステップ及び前記第２印加ステップを繰り返して行うことを特徴とするナノギャップ素子の駆動方法。
絶縁性基板と、前記絶縁性基板に設けられた第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間への所定電圧の印加により抵抗状態が切り替わるナノメートルオーダーの間隙を有する電極間間隙部と、を有するナノギャップ素子を備える記憶装置において、
前記ナノギャップ素子の抵抗状態は、３つ以上に区分され、
前記第１電極と前記第２電極との間に、各抵抗状態に対応する電圧値の電圧パルスを印加する印加手段を備え、
前記印加手段は、現在の抵抗状態である印加前抵抗状態と、目的とする抵抗状態である目的抵抗状態と、の間に他の抵抗状態が１つ以上存在する場合には、当該他の抵抗状態に対応する電圧値の電圧パルスを電圧値の大きさ順に印加した後、当該目的抵抗状態に対応する電圧値の電圧パルスを印加することを特徴とする記憶装置。