KR20060037372A - 이산 전하 저장 소자들을 갖는 메모리의 프로그래밍 - Google Patents

이산 전하 저장 소자들을 갖는 메모리의 프로그래밍 Download PDF

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프리스케일 세미컨덕터, 인크.
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Abstract

비휘발성 메모리(100)는 이산 전하 저장 소자들(40)을 갖는 트랜지스터들(30)의 어레이(102)를 구비한다. 트랜지스터들은 2-단계 프로그래밍 방법(60)을 사용함으로써 프로그래밍되고, 제1 단계(68)는 낮은 게이트 전압들을 갖는 핫 캐리어 주입(HCI) 프로그래밍이다. 제2 단계(78)는, 트랜지스터 메모리 셀 내의 각각의 메모리 비트 사이의 전하 분포의 분리를 개선하기 위해 주입된 전하 분포를 변경시키기 위해 소정 메모리 셀들에 선택적으로 이용된다. 제2 단계의 프로그래밍은 프로그래밍 동작에 상당한 부가의 시간을 추가하지 않고 구현된다. 일례에서, 제1 단계는 전자들을 주입하고, 제2 단계는 정공들을 주입한다. 두 개의 단계들의 최종의 분포는 저장 매체의 중심 영역 내의 전자 전하를 제거한다.
이산 전하 저장 소자, 메모리, 캐리어, 정공, 메모리 셀

Description

이산 전하 저장 소자들을 갖는 메모리의 프로그래밍{Programming of a memory with discrete charge storage elements}
본 발명은 비휘발성 메모리들에 관한 것이며, 보다 상세하게는, 이산 전하 저장 소자들을 갖는 비휘발성 메모리들의 프로그래밍에 관한 것이다.
질화물 내의 전자 및 정공 트랩들(traps)과 같은 이산 전하 저장 소자들을 사용하는 비휘발성 메모리들은 일반적으로 이산 전하 저장 소자들 내에 전자들을 삽입함으로써 프로그래밍된다. 저장 매체는 비도전성이기 때문에, 저장 매체 내에는 전자들의 이동이 거의 없다. 질화물 내로 전자들을 삽입하는 전형적이고 가장 효과적인 방법들 중 하나는 핫 캐리어 주입(Hot Carrier Injection; HCI)이다. 이는 불균일 방식으로 질화물 내로 전자들을 주입하는 효과를 갖는다. 전하 밀도는 전자들이 가장 활동적인 장소에서 가장 높으며, 이는 일반적으로는 드레인 근처이다. 그 결과 전자들은 드레인에 가장 근접한 영역에서 질화물 내에 더 집중된다. 이는, 검출 가능하도록 메모리 셀의 임계 전압의 충분한 변화를 제공하기 위해 효과적이다.
그러나, 메모리 셀의 소거가 저장 매체를 충전하는 전자들 모두를 중성화해야 하는 문제점이 있으며, 이는 곤란할 수 있다. 이를 수행하는 방법은 직접 터널 링에 의한 것이지만, 직접 터널링은 기판과 질화물 사이의 유전체인 하부 산화물이 20 내지 30Å의 범위로 매우 얇아야 하는 것을 요구한다. 그러나, 단일-트랜지스터 비트셀들의 어레이들에서, 얇은 하부 산화물은 불충분한 데이터 보유 및 판독 방해를 유도한다. 다른 접근법은 작은 비트의 더 두껍지만 여전히 30Å을 초과하지 않는 하부 산화물을 허용하는 파울러-노르트하임(Fowler-Nordheim; FN) 터널링이다. 이 하부 산화물은 소거 시간들이 매우 길어지거나 또는 프로그래밍된 및 소거된 임계 전압들 사이의 차이가 소거 중에 상부 산화물을 통한 전자들의 역 주입(back injection)에 기인하여 매우 함께 근접하게 되는 것을 방지하도록 이 얇기를 유지해야 한다.
다른 기술은 핫 정공 주입이다. 이는 질화물 내의 전자들을 중성화하도록 질화물 내로 주입되는 정공들을 제공한다. 핫 정공들은 또한 PN 접합부 상에 역방향 바이어스 및 제어 게이트 상에 네가티브 전압을 제공함으로써 드레인의 근처에 생성된다. 이들 바이어스 조건들은 정공/전자쌍들의 형성을 유발한다. 이들 정공들의 일부는 기판과 질화물 사이의 전위 배리어(potential barrier)를 극복하도록 충분한 에너지로 드레인과 기판 사이에 가속된다. 질화물에 도달하는 것이 가능한 이들 정공들은 패턴에 따라 이를 수행한다. 이 패턴은 HCI를 사용하는 프로그래밍에서의 패턴과 유사하지만, 동일하지는 않다. 티. 와이. 챈(T.Y.Chan) 등의, "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device", IEEE Electron Device Letters, Vol. EDL-8, No.3, 1987년 3월에는, 트랜지스터에 대한 포화 상태를 생성하는 동시의 높은 게이트 전압 및 드레인 전압을 갖는 메모리 프로그래밍을 개시하고 있다. 포화 상태에서의 프로그래밍은 상대적으로 넓은 분포를 갖고 드레인 내에 국부화되는 전자 분포를 생성한다. 이 프로그래밍은 HCI를 사용하고 드레인에 인접한 하나의 피크뿐만 아니라 드레인으로부터 약간 멀리 이격된 부가의 피크를 갖는 경향이 있다. 핫 정공 주입(Hot Hole Injection; HHI)은 이 제2 피크를 갖는 경향이 없으므로, 제2 피크의 부분으로서 주입된 전자들은 HHI에 의해서는 매우 효과적으로 중성화되지 않는다. 따라서, 전자들은 HHI 소거를 사용할 때 질화물 내에 잔류하는 경향이 있다. 기록/소거 사이클링 후에, 축적된 전자들은 소거된 임계 전압을 증가시켜, 메모리 동작을 위한 불충분한 전압 마진들을 유도한다.
저장 매체 내의 전자들의 축적을 회피하는데 사용되는 하나의 기술은 저장 매체 내의 핫 정공 분포에 실질적으로 일치하는 전자 분포를 생성하는 것이다. 일치시키기 위해, 높은 게이트 전압이 사용된다. 도 1에 도시된 것은 이러한 공지된 메모리 셀(10)이다. 메모리 셀(10)은 소스(14)와 드레인(16) 사이의 게이트 적층 구조를 갖는 기판(12)을 갖는다. 게이트 적층 구조는 게이트 유전체(18), 복수의 이산 전하 저장 소자들을 갖는 상위의 전하 저장층(20), 상위의 유전층(22) 및 도전성 상부 게이트 전극(24)을 갖는다. 복수의 이산 전하 저장 소자들은 다양한 형태들로 구현될 수 있다. 일 형태에서, 이산 전하 저장 소자들은 실리콘, 게르마늄, 질화물 등, 나노결정들, 또는 질화물층 또는 전자들 및/또는 정공들을 트랩하는 임의의 재료의 층으로 제조된 나노클러스터들일 수 있다. 프로그램 모드에서, 소스(14)는 접지 전위에 접속되고, 게이트는 10V에 접속되고, 드레인은 5V 이하에 접속된다. 높은 게이트 전압 및 낮은 드레인 전압 바이어싱 상태 하에서, 소스와 드레인 사이의 채널 영역은 실질적으로 선형의 동작의 영역에 있다. 이는 좁은 전자 분포를 초래하는 드레인(16)의 측면에 인접한 전하 저장 매체(20) 내로의 핫 전자들의 주입을 초래한다. 좁은 전자 분포는 메모리 셀 내의 두 개의 비트들 사이의 실질적인 교차 간섭 없이 두 개의 소스/드레인 단자들 각각에서의 단일 메모리 셀 내에 두 개의 이산 데이터 상태들을 저장하는 것을 허용한다. 그러나, 높은 게이트 전압의 사용은 이러한 높은 게이트 전압들을 취급할 수 있는 대형의 주변 트랜지스터들을 필요로 한다. 10V와 같은 게이트 전압들을 견디기 위해, 트랜지스터들은 필요한 주변 회로의 크기를 직접적으로 증가시키는 두꺼운 게이트 산화물을 사용해야 한다. 전하 국부화(localization)를 위해 충분히 높은 게이트 바이어스를 갖는 저장 매체층을 사용하는 현존하는 비휘발성 메모리 모듈들은 일반적으로 특히 고속의 판독 액세스 시간이 요구될 때 크기 단점을 갖는다.
도 1은 최종의 좁은 전극 분포를 도시하고 높은 게이트 전압으로 프로그래밍되는 종래의 메모리 셀의 단면도.
도 2는 본 발명에 따른 최종의 넓은 전자 분포를 도시하고 낮은 게이트 전압을 사용하여 제1 단계에서 프로그래밍되는 메모리 셀의 단면도.
도 3은 본 발명에 따른 정공 및 전자 분포 모두를 도시하고 낮은 게이트 전압을 사용하여 제2 단계에서 프로그래밍되는 메모리 셀의 단면도.
도 4는 도 2 및 도 3에 도시된 메모리 프로그래밍의 흐름도.
도 5는 어떠한 비트도 프로그래밍되지 않은 2-비트 메모리 셀의 단면도.
도 6은 최우측 비트가 프로그래밍된 2-비트 메모리 셀의 단면도.
도 7은 최좌측 비트가 프로그래밍된 2-비트 메모리 셀의 단면도.
도 8은 양 비트들 모두가 프로그래밍된 2-비트 메모리 셀의 단면도.
도 9는 도 4의 프로그래밍 방법론에 사용하기 위한 메모리 구조를 도시하는 도면.
도 10은 본 명세서에 설명된 2-비트 메모리 셀의 전하 저장 소자층의 일 형태를 더 상세히 도시하는 도면.
도 11은 본 명세서에 설명된 2-비트 메모리 셀의 전하 저장 소자층의 다른 형태를 더 상세히 도시하는 도면.
본 발명은 유사한 참조 부호들이 유사한 요소들을 지시하는 첨부 도면들에 의해 예시적으로 및 비한정적으로 설명된다.
당업자들은 도면들의 요소들이 단순화 및 명료화를 위해 도시되었고 반드시 축적대로 도시된 것은 아니라는 것을 이해할 것이다. 예를 들면, 도면들의 요소들의 일부의 치수들은 본 발명의 실시예들의 이해를 향상시키는 것을 보조하도록 다른 요소들에 비해 과장되어 있을 수 있다.
도 2에 도시된 것은 본 발명에 따른 프로그래밍 방법의 제1 단계에서 프로그래밍되어 있는 메모리 셀(30)이다. 일반적으로, 메모리 셀(30)은 이식된 소스(34) 및 이식된 드레인(36)을 포함하는 우물(well)(32)을 갖는다. 게이트 구조체는 게 이트 유전체(38), 전하 저장 소자층(40), 제어 유전체(42) 및 도전성 게이트 전극(44)으로 형성된다. 도전성 게이트 전극(44), 소스(34) 및 드레인(36)은 각각 미리 설정된 전압을 수용하기 위한 단자를 갖는다. 도전성 게이트 전극(44)은 대략 5V의 전압에 접속된다. 우물(32)은 0V 또는 네가티브 2V와 같은 일정량만큼 0보다 낮은 전압(VWELL)에 접속된다. 소스(34)는 0 또는 예를 들면 1V와 같은 일정량만큼 0보다 큰 소스 전압(VS)에 접속된다. 드레인 전압은 대략 4V의 드레인 전압에 접속된다. 본 명세서에 제공된 전압값들은 단지 예시적으로 제공된 것이고 정밀한 값들로 의도되는 것은 아니라는 것을 이해해야 한다. 게이트 유전체(38)는, 일 형태에서 대략 50Å의 두께를 갖는다. 전하 저장 소자층(40)은 어떠한 유형의 전하 저장 재료가 사용되는지에 따르는 두께를 갖는다. 질화물층이 구현되면, 두께는, 일 형태에서 대략 100Å이다. 나노결정 재료가 사용되면, 나노결정들의 직경은 예를 들면 50Å이고, 나노결정들 사이의 간격은 예를 들면 50Å이다. 제어 유전체(42)는 예를 들면 대략 100Å이다. 도전성 게이트 전극(44)은 예를 들면 대략 1000Å이다. 부가적으로, 소스(34)와 드레인(36) 사이의 채널 길이는, 일 형태에서 대략 100nm 내지 300nm의 범위이다.
동작시에, 예시된 바이어싱 상태 하에서, 채널은 메모리 셀(30)의 포화 영역에서 동작한다. 포화 상태는 드레인 바이어스 전압에 매우 근접한 값인 전압에서 바이어싱되는 게이트를 초래한다. 포화 상태 하에서, 주입된 전극들의 분포는 분포(41)로 도시되어 있다. 분포(41)는 도 1의 분포(21)보다 넓다. 더 넓은 분포가 2-비트 메모리 셀에 대해 더 문제가 있지만, 이 동작은 게이트 바이어스가 대략 1/2이고 따라서 더 작은 주변 트랜지스터들 결과적으로 훨씬 더 작은 메모리 모듈을 초래하기 때문에 메모리 셀(10)보다 바람직하다. 더 넓은 전자 분포는, 정공 분포가 전자 분포에 정합하지 않기 때문에 소거 동작 동안에 핫 정공 주입을 사용하여 효과적으로 제거되지 않는다. 주입된 전자 분포의 불완전한 제거는 전하 저장 소자층(40)과 같은 전하 저장 매체의 중간에 전자들의 바람직하지 않은 축적을 초래한다.
도 3에 도시된 것은 메모리 셀(30)과 연관된 제2 프로그래밍 단계의 단면도이다. 바이어싱 상태들이 게이트 전극(44) 상에 대략 네가티브 5V를 배치하고 접지 기준 전위에 드레인(36)을 배치한다. 부가적으로, 소스(34)는 대략 4V에서 바이어싱되고, 역방향 바이어스 전압(VWELL)이 우물(32)에 접속된다. VWELL의 전위의 예는 0이거나 네가티브 1 또는 2V와 같은 0 미만의 0이 아닌 값이다.
이 바이어싱 상태 하에서, 전극-정공쌍들은 게이트 유전체(38)의 하위에 있는 소스(34)의 부분에 생성된다. 생성된 정공들은 소스(34)와 우물(32) 사이에 존재하는 측방향 전기장에 기인하여 소스(34)를 향해 가속된다. 이 측방향 운반은 정공들의 에너지를 증가시키고 정공들은 네가티브 게이트 전압에 기인하여 전하 저장 소자층(40) 내에 주입된다. 최종의 정공 분포(39)는 도 3에 도시된다. 정공 분포(39)의 부분은 전자 분포(41)를 중첩하고 따라서 전자 전하의 전하 저장 매체의 그 부분을 상쇄하거나 클린-업(clean-up)한다. 이들 조합된 분포들이 효과는 전하 저장 소자층(40)의 중심에서의 전자 분포를 제거하거나 보상하고, 단자(34)보다 단자(36)에 더 근접한 전하 저장 소자층(40)의 원하는 측면에 더 근접하게 전자 분포를 효과적으로 이동시키거나 전이시키는 것이다.
도 4에 도시된 것은 도 2 및 도 3의 메모리 셀(30)의 프로그래밍 방법의 흐름도이다. 단계(62)에서, 메모리부(하나 이상의 미리 설정된 및 식별된 메모리 셀들)가 미리 설정된 상태로 소거된다. 단계(62)는 선택적이고 종래의 벌크 소거를 사용하여 효과적으로 성취될 수 있다. 단계(62)가 구현될 때, 메모리 셀 저장 매체는 임의의 유효 전하 분포가 없다는 것을 이해해야 한다. 단계(62)가 수행되지 않으면, 메모리 시스템 내의 부가의 논리 회로가 공지의 전하 분포로 시작하기 위해 요구된다. 단계(64)에서, 메모리부의 프로그래밍이 프로그램 모드로 메모리를 작동시킴으로써 시작된다. 단계(66)에서, 제1 메모리 셀의 좌측 비트의 논리 상태가 제1 메모리 셀 내에 저장되도록 요구되는 것으로부터 값이 변경되어야 하는지 여부의 결정이 이루어진다. 제1 메모리 셀의 논리 상태가 변경되어야 하면, 단계(68)가 수행된다. 단계(68)에서, 제1 극성을 갖는 전하는 도 2와 관련하여 이미 논의된 바와 같이 메모리 셀의 좌측면 내로 주입된다. 제1 메모리 셀의 논리 상태가 변경되어야 할 필요가 없으면, 단계(68)가 수행되지 않는다. 단계(70)에서, 제1 메모리 셀의 우측 비트의 논리 상태가 제2 메모리 셀 내에 저장되도록 요구되는 것으로부터 값이 변경되어야 하는지 여부의 결정이 이루어진다. 제2 메모리 셀의 논리 상태가 변경되어야 하면, 단계(72)가 수행된다. 단계(72)에서, 제1 극성을 갖는 전하가 메모리 셀의 우측면 내에 주입된다. 단계(80)에서, 좌측 비트의 논리 상태가 변경되었는지의 결정이 이루어진다. 좌측 비트의 논리 상태가 변경되었으면, 단계(74)가 수행된다. 좌측 비트의 논리 상태가 변경되지 않으면, 단계(82)가 수행된다. 단계(82)에서, 제2 극성을 갖는 전하가 채널의 중심 영역에서의 전자 분포를 클린-업하거나 제거하기 위해 메모리 셀의 좌측면 내에 주입된다. 단계(82) 후에, 단계(74)가 구현된다. 단계(70)에서, 제1 메모리 셀의 우측 비트의 논리 상태가 변경되어야 할 필요가 없으면, 단계(71)가 구현된다. 단계(71)에서, 좌측 비트의 논리 상태가 변경되었는지 여부에 대한 결정이 이루어진다. 좌측 비트의 논리 상태가 변경되었으면, 단계(78)가 수행된다. 단계(78)에서, 제2 극성을 갖는 전하가 채널의 중심 영역 내의 전자 분포를 클린-업하거나 제거하도록 메모리 셀의 우측면 내에 주입된다. 단계(78) 후에, 단계(74)가 수행된다. 단계(74)에서, 메모리부의 프로그래밍이 완료되었는지에 대한 결정이 이루어진다. 메모리 모듈의 프로그래밍이 완료되면, 프로그래밍 모드가 단계(76)에 의해 종료된다. 프로그래밍이 완료되지 않으면, 방법은 단계(66)으로 복귀함으로써 반복되어 후속의 메모리 셀에 대해 상술한 방법을 반복한다.
도 5에 도시된 것은 두 개의 비트들을 사용하고 어떠한 비트도 프로그래밍되지 않은 메모리 셀(30)의 단면도이다. 설명의 편의를 위해, 도 2 및 도 3과 관련하여 사용된 바와 동일한 참조 번호들이 도 5 내지 도 8과 관련하여 사용될 것이다. 두 개의 비트들은 전하 저장 소자층(40)의 좌측면 및 우측면 상에 각각 표현된다. 어떠한 비트도 프로그래밍되지 않기 때문에, 전하 저장 소자층(40)에 전하 분포가 존재하지 않는다. 따라서, 전자 분포 곡선의 클린-업 또는 변경이 요구되 지 않는다.
도 6에 도시된 것은 좌측의 비트는 프로그래밍되지 않고 우측의 비트는 프로그래밍되는 두 개의 비트들을 사용하는 메모리 셀(30)의 단면도이다. 최종의 정공 분포(85) 및 전자 분포(87)가 도시되어 있다. 이 상태 하에서, 도 3과 관련하여 설명된 바와 같은 전하 저장 소자층(40)의 중심부 및 좌측의 전자 분포의 클린-업 또는 변경이 수행된다.
도 7에 도시된 것은 좌측의 비트가 프로그래밍되고 우측의 비트가 프로그래밍되지 않은 두 개의 비트들을 사용하는 메모리 셀(30)의 단면도이다. 최종의 전자 분포(89) 및 정공 분포(91)가 도시되어 있다. 이 상태 하에서, 도 3과 관련하여 설명된 바와 같은 전하 저장 소자층(40)의 중심부 및 우측의 전자 분포의 클린-업 또는 변경이 수행된다. 도 3에서, 전압 바이어싱 상태들이 전하 저장 소자층(40)의 좌측면의 클린-업을 수행하기 위해 도시되어 있다는 것을 주목해야 한다. 따라서, 전하 저장 소자층(40)의 우측면을 클린-업하기 위해, 소스 전압(VS)은 접지 기준 전위로 설정되어야 하고 드레인 전압은 대략 4V로 설정된다. 우물은 실질적으로 0 또는 약간 적은 전위로 유지된다. 부가적으로, 게이트 전압은 네가티브 5V와 같은 낮은 네가티브 전위로 유지된다.
도 8에 도시된 것은 양 비트들이 프로그래밍되는 메모리 셀(30)의 단면도이다. 최종의 전자 분포들(93, 95)이 도시되어 있다. 재차, 두 개의 비트들은 전하 저장 소자층(40)의 좌측 및 우측에 각각 표현된다. 양 비트들이 프로그래밍되기 때문에, 메모리 셀의 트랜지스터가 항상 비도전성이다. 그 결과, 두 개의 비트들의 논리 상태들을 구별할 필요가 없다. 따라서, 전자 분포 곡선들의 클린-업 또는 변경이 요구되지 않는다. 부가적으로, 메모리 시스템의 벌크 소거가 수행될 때, 이 비트 셀의 전하 분포들이 소거되어 전하 저장 소자층(40)의 중심에서의 총 전자들의 축적을 초래하지 않는다.
도 9에 도시된 것은 도 4의 프로그래밍 방법에 따라 프로그래밍되는 메모리 어레이(102)를 포함하는 메모리 시스템(100)이다. 메모리 어레이(102)는 이들의 교점에서 메모리 셀을 형성하는 로우(103)와 같은 로우들 및 칼럼(105)과 같은 칼럼들을 갖는다. 도시된 형태에서, 메모리 시스템(100)은 어드레스를 수용하는 로우 디코더들(104)을 갖는다. 로우 디코더들(104)은 양방향성 버스를 거쳐 메모리 어레이(102)와 통신한다. 칼럼 디코더들(106)이 또한 양방향성 버스를 거쳐 메모리 어레이(102)와 통신한다. 칼럼 디코더들(106)은 감지 증폭기들 및 버퍼(108)의 입력에 접속된 출력을 갖는다. 프로그램/소거 회로(110)가 로우 디코더들(104), 칼럼 디코더들(106) 및 감지 증폭기들/버퍼(108) 각각에 결합된다. 프로그램/소거 회로(110)는 일반적으로 프로그램 회로(112) 및 소거 회로(118)를 갖는다. 소거 회로(118)는 프로그램/소거 회로(110)의 도시된 접속들을 통해 로우 디코더들(104), 칼럼 디코더들(106) 및 감지 증폭기들/버퍼(108)에 접속된다. 프로그램 회로(112)는 일반적으로 감지 증폭기들/버퍼(108)의 출력에 접속된 입력을 갖는 검출 회로(114)를 갖는다. 검출 회로(114)의 입력/출력은 양방향성 버스를 거쳐 결정 회로(116)에 접속된다. 데이터를 전달하기 위한 데이터 버스가 프로그램/소거 회 로(110)의 프로그램 회로(112) 및 소거 회로(118)에 접속된다. 어드레스 입력이 또한 칼럼 디코더들(106)의 어드레스 입력들에 접속된다. 감지 증폭기/버퍼(108)는 출력 데이터를 제공하기 위한 출력을 갖는다. 로우 디코더들(104)은 양방향성 버스를 거쳐 프로그램/소거 회로(110)에 접속된다.
동작시에, 메모리 시스템(100)은 프로그래밍될 메모리 셀에 대한 입력 메모리 어드레스를 수신하는 기능을 한다. 로우 디코더들(104) 및 칼럼 디코더들(106)은 메모리 어레이(102) 내의 로우 및 칼럼의 교점에서 미리 설정된 메모리 셀을 식별하고 선택하는 기능을 한다. 프로그램/소거 회로(110)의 프로그램 회로는 병렬의 다중 메모리 셀 기초로 도 4에 설명된 프로그래밍 단계들을 진행하는 기능을 한다. 검출 회로(114)는 바람직하게는 로우 대 로우 기초로 어떠한 메모리 셀들이 클린-업 동작이 수행되어야 할 필요가 있는지를 결정하는 기능을 한다. 결정 회로(116)는 어떠한 메모리 셀의 측면이 클린-업 전하를 주입하는지를 결정하는 기능을 한다. 로우 대 로우 기초로 클린-업 동작을 수행하는 장점은 유효 프로그래밍 속도가 단일 HCI 단계를 사용하는 프로그래밍과 비교할 때 그다지 열화되지 않는다는 것이다. HCI 프로그래밍 동작은 본 명세서에 설명된 핫 정공 주입 클린-업 동작과 비교할 때 고속이다. 따라서, 로우 대 로우 기초로 핫 정공 주입을 수행함으로써, 상당한 프로그래밍 시간 절약들이 실현된다.
일 형태에서, 메모리 프로그래밍의 제2 단계는 전체 로우를 네가티브 전위로 바이어싱함으로써 로우 대 로우 기초로 구현된다. 특히, 소스 또는 드레인 중 하나는 클린-업이 좌측/우측면에 따라 필요한지 여부에 기초하여 포지티브로 바이어 싱된다. 낮은 게이트 및 소스/드레인 전압들을 갖는 프로그래밍은 정공 주입을 사용하는 낮은 전류 클린-업 동작을 허용하기 때문에 병렬 동작이 가능하다.
다른 형태에서, 메모리 프로그래밍의 제2 단계(64)는 전체 칼럼을 포지티브 전위로 바이어싱함으로써 칼럼-대-칼럼 기초로 구현된다. 특히, 칼럼의 소스 또는 드레인 중 하나는, 소스 또는 드레인 중 다른 하나를 접지 전위에서 유지하면서 포지티브로 먼저 바이어싱되고, 하나 이상의 로우들은 클린-업이 필요한지 여부에 기초하여 네가티브로 바이어싱된다. 클린-업은 상이한 전하 상태들이 메모리 셀의 두 개의 비트들 내에 저장되는 경우에만 요구된다. 소스가 포지티브 전위로 먼저 바이어싱되고 이어서 클린-업이 소스측 및 네가티브로 바이어싱된 로우들에 대한 전하 저장 매체의 중심 영역에 수행된다. 다음 단계에서, 동일한 칼럼의 드레인이 포지티브로 바이어싱되고, 절차가 반복된다. 낮은 게이트 및 소스/드레인 전압들을 갖는 프로그래밍이 정공 주입을 사용하는 더 낮은 전류 클린-업 동작을 허용하기 때문에 병렬 동작이 가능하다.
도 10에 도시된 것은 도 2의 메모리 셀(30)의 부가의 상세이고, 여기서 전하 저장 소자층(40)이 도트들, 나노클러스터들 또는 나노결정(122)과 같은 나노결정의 단일층을 갖는 층(120)에 의해 구현된다. 설명의 편의를 위해, 도 2에서와 등가의 또는 동일한 도 10의 요소들은 동일 부호로 나타낸다. 층(120)은 게이트 유전체(38) 상에 증착되고 전하 트랩층으로서 기능한다. 게이트 유전체(38)는 증착되거나 성장한다. 예를 들면 대략 50Å의 직경을 각각 갖는 나노결정들의 단일층 또는 다중층들이 증착된다. 제어 유전체(42) 및 게이트 전극(44)을 포함하는 2-비트 메 모리 셀의 모든 다른 부품들은 이미 설명된 바와 같이 형성된다.
도 11에 도시된 것은 도 2의 메모리 셀(30)의 다른 형태의 부가의 상세이고, 여기서 전하 저장 소자층(40)이 장소(126)와 같은 전하 트랩 장소들을 포함하는 질화물 또는 다른 재료의 층(124)에 의해 구현된다. 재차, 설명의 편의를 위해, 도 2에서와 등가의 또는 동일한 도 10의 요소들은 동일 부호로 나타낸다. 게이트 유전체(38)는 증착되거나 성장된다. 장소(126)와 같은 전자 및/또는 정공 트랩 장소들을 포함하는 재료의 단일층 또는 다중층들이 증착된다. 제어 유전체(42) 및 게이트 전극(44)을 포함하는 2-비트 메모리 셀의 모든 다른 부품들은 이미 설명된 바와 같이 형성된다.
지금까지, 메모리 셀들이 이산 전하 저장 소자들을 갖는 메모리 시스템에 사용하기 위한 메모리 및 프로그래밍 방법이 제공되었다는 것을 이해해야 한다. 2-단계 프로그래밍 방법은 이러한 메모리들에 종래에 사용되는 것보다 상당히 낮은 게이트 전압을 허용하는데 사용된다. 2-비트 메모리 셀의 중심 영역 내의 전하 분포의 선택적인 변경 또는 클린-업이 프로그래밍 동작에 상당한 부가의 시간을 부가하지 않고 구현된다. 상기 방법은 프로그래밍된 값을 갖는 메모리 셀의 적어도 하나의 부분을 프로그래밍한다. 제1 극성을 갖는 전하가 메모리 셀 내의 제1 복수의 이산 전하 저장 소자들 내에 주입된다. 제2 극성을 갖는 전하가 제1 복수의 이산 전하 저장 소자들 내에 주입된다. 제1 복수의 이산 전하 저장 소자들은 프로그래밍된 값을 표현하는데 사용된다. 제1 극성을 갖는 전하는 전자들에 의해 주입되고, 제2 극성을 갖는 전하는 정공들에 의해 주입된다. 제1 극성을 갖는 전하의 주 입 전에, 메모리 셀의 적어도 하나의 부분의 현재 논리 상태가 프로그래밍된 값과 상이한지 여부의 결정이 이루어진다. 프로그래밍된 값은 논리 상태 1 또는 논리 상태 0 중 하나이다. 일 형태에서, 메모리는 비휘발성 메모리이다. 다른 형태에서, 메모리는 전기적으로 소거 가능한 프로그램 가능 메모리이다. 메모리 셀은 제1 부분 및 제2 부분을 갖고, 제1 복수의 이산 전하 저장 소자들이 메모리 셀의 제1 부분에 위치된다. 메모리 셀의 제1 부분의 현재 논리 상태가 프로그래밍된 값과 상이한지 여부의 결정이 이루어진다. 메모리 셀의 제1 부분의 현재 논리 상태가 프로그래밍된 값과 상이하면, 제1 극성을 갖는 전하의 주입이 수행된다. 메모리 셀의 제2 부분 내로 프로그래밍된 제2 프로그래밍된 값이 제1 프로그래밍된 값과는 상이한지 여부의 결정이 이루어진다. 제2 프로그래밍된 값이 제1 프로그래밍된 값과 상이하면, 제2 극성을 갖는 전하의 주입이 수행된다. 제1 극성을 갖는 전하가 메모리 셀의 제2 부분 내의 제2 복수의 이산 전하 저장 소자들 내로 주입된다. 제2 극성을 갖는 전하가 제2 복수의 이산 전하 저장 소자들의 부분 내로 주입된다. 제2 복수의 이산 전하 저장 소자들은 제2 프로그래밍된 값을 표현하는데 사용된다. 선택적으로, 메모리 셀은 상기 제1 극성을 갖는 전하 주입 단계 이전에 소거된 상태에 배치된다. 메모리는 메모리의 부분 내의 제1 복수의 이산 전하 저장 소자들 내로 제1 극성을 갖는 전하를 주입하기 위한 회로를 갖는다. 회로는 제1 복수의 이산 전하 저장 소자들의 부분 내로 제2 극성을 갖는 전하를 주입한다. 프로그래밍된 값은 제1 복수의 이산 전하 저장 소자들로부터 검색된다. 제2 극성을 갖는 전하를 주입하기 위한 회로는 메모리의 로우 내의 복수의 메모리 셀들에 동시에 전 하를 주입한다. 다른 형태에서, 메모리 셀은 제1 부분 및 제2 부분을 갖고, 제1 부분은 제1 상태를 갖고 제2 부분은 제2 상태를 갖는다. 감지 증폭기가 상기 메모리 셀에 결합되고, 상기 감지 증폭기는 상기 제1 부분의 제1 상태 및 상기 제2 부분의 제2 상태를 감지한다. 프로그램 회로는 감지 증폭기에 결합되고, 이에 의해 제1 상태 및 제2 상태의 비교에 기초하여, 전하가 상기 제1 부분 및 상기 제2 부분 중 적어도 하나 내로 선택적으로 주입된다. 전하는 메모리 셀의 적어도 하나의 부분의 프로그래밍 동안에 선택적으로 주입된다. 전하는 메모리 셀의 적어도 하나의 부분의 프로그래밍 동안에 선택적으로 주입된 정공들을 갖는다. 메모리 셀은 메모리 셀들의 로우 내에 위치되고, 전하는 복수의 메모리 셀들에 저장된 논리 상태들에 기초하여 로우 내의 복수의 메모리 셀들 내에 주입된다. 전하는 제1 상태 및 제2 상태가 반대 상태들일 때 선택적으로 주입된다. 전하는 전자들로 이루어진다.
상기 설명에서, 본 발명은 특정 실시예들을 참조하여 설명되었다. 그러나, 당업자는 다양한 수정들 및 변경들이 이하의 청구범위에 설명된 바와 같은 본 발명의 범주로부터 일탈하지 않고 수행될 수 있다는 것을 이해할 것이다. 예를 들면, 본 명세서에 논의된 메모리 셀들은 특정 논리 1 및 논리 0 디지털 값들 저장하는 것으로서 설명되었지만, 프로그래밍 방법은 논리 1 및 논리 0 값들이 아닌 정보값들(즉, 또 다른 상태 또는 값을 표현하는 값)을 저장하는데 사용될 수 있다는 것을 이해해야 한다. 또한, 저장 매체는 질화물와는 상이한 유전체일 수 있고, 또는 예를 들면 실리콘 산화물 내에 삽입된 실리콘-나노결정들일 수 있다. 따라서, 명세서 및 도면은 제한적인 의미보다는 예시적인 것으로 간주되어야 하고, 모든 이러한 수정들은 본 발명의 범주 내에 포함되는 것으로 의도된다.
이점들, 다른 장점들 및 문제점들의 해결책들이 특정 실시예들에 관하여 상술되었다. 그러나, 이점들, 장점들, 문제점들의 해결책들 및 임의의 이점, 장점 또는 해결책이 발생되게 하거나 더 표명되게 할 수 있는 임의의 요소(들)는 임의의 또는 모든 청구항들의 중대한, 요구되는, 또는 필수 특징 또는 요소로서 간주되어서는 안된다. 본 명세서에 사용될 때, 용어 "포함한다", "포함하는", 또는 이들의 임의의 다른 변형은 비-배타적인 포함을 커버하도록 의도되며, 요소들의 리스트를 포함하는 프로세스, 방법, 물품 또는 장치는 이들 요소들만을 포함하는 것이 아니라 특정하게 열거되지 않은 또는 이러한 프로세스, 방법, 물품 또는 장치에 고유적인 다른 요소들을 포함할 수 있다.

Claims (8)

  1. 제1 프로그래밍된 값으로 메모리 셀의 적어도 하나의 부분을 프로그래밍하는 방법으로서,
    제1 극성을 갖는 전하를 상기 메모리 셀 내의 제1 복수의 이산 전하 저장 소자들 내에 주입하는 단계;
    제2 극성을 갖는 전하를 상기 제1 복수의 이산 전하 저장 소자들의 부분 내에 주입하는 단계; 및
    상기 제1 프로그래밍된 값을 표현하기 위해 상기 제1 복수의 이산 전하 저장 소자들을 사용하는 단계를 포함하는 방법.
  2. 제1 항에 있어서, 상기 제1 극성을 갖는 전하는 전자들에 의해 주입되고, 상기 제2 극성을 갖는 전하는 정공들에 의해 주입되는, 프로그래밍 방법.
  3. 제1 항에 있어서,
    상기 제1 극성을 갖는 전하를 주입하는 단계 전에, 상기 메모리 셀의 적어도 하나의 부분의 현재 논리 상태가 상기 제1 프로그래밍된 값과 상이한지를 결정하는 단계를 더 포함하는, 프로그래밍 방법.
  4. 제1 항에 있어서,
    상기 메모리 셀의 제1 부분 및 제2 부분을 식별하는 단계로서, 상기 복수의 이산 전하 저장 소자들은 상기 메모리 셀의 제1 부분에 위치되는, 상기 식별 단계;
    상기 메모리 셀의 제1 부분의 현재 논리 상태가 상기 제1 프로그래밍된 값과 상이한지를 결정하는 단계;
    상기 메모리 셀의 제1 부분의 현재 논리 상태가 상기 제1 프로그래밍된 값과 상이하면, 상기 제1 극성을 갖는 전하를 주입하는 단계를 수행하는 단계;
    상기 메모리 셀의 제2 부분 내에 프로그래밍될 제2 프로그래밍된 값이 상기 제1 프로그래밍된 값과 상이한지를 결정하는 단계; 및
    상기 제2 프로그래밍된 값이 상기 제1 프로그래밍된 값과 상이하면, 상기 제2 극성을 갖는 전하를 주입하는 단계를 수행하는 단계를 더 포함하는, 프로그래밍 방법.
  5. 제2 항에 있어서,
    상기 메모리 셀의 제1 부분 및 제2 부분을 식별하는 단계로서, 상기 제1 복수의 이산 전하 저장 소자들은 상기 메모리 셀의 제1 부분에 위치되는, 상기 식별 단계;
    제1 극성을 갖는 전하를 상기 메모리 셀의 제2 부분 내의 제2 복수의 이산 전하 저장 소자들 내에 주입하는 단계;
    제2 극성을 갖는 전하를 상기 제2 복수의 이산 전하 저장 소자들의 부분 내에 주입하는 단계; 및
    제2 프로그래밍된 값을 표현하기 위해 상기 제2 복수의 이산 전하 저장 소자들을 사용하는 단계를 더 포함하는, 프로그래밍 방법.
  6. 메모리로서:
    제1 극성을 갖는 전하를 상기 메모리의 부분 내의 제1 복수의 이산 전하 저장 소자들 내에 주입하기 위한 수단;
    제2 극성을 갖는 전하를 상기 제1 복수의 이산 전하 저장 소자들의 부분 내에 주입하기 위한 수단; 및
    프로그래밍된 값을 상기 제1 복수의 이산 전하 저장 소자들로부터 검색하기 위한 수단을 포함하는, 메모리.
  7. 제6 항에 있어서, 상기 제2 극성을 갖는 전하를 주입하기 위한 수단은 상기 메모리의 로우(row) 내의 복수의 메모리 셀들에 전하를 동시에 주입할 수 있는, 메모리.
  8. 제6 항에 있어서, 상기 제2 극성을 갖는 전하를 주입하기 위한 수단은 상기 메모리의 칼럼(column) 내의 복수의 메모리 셀들에 전하를 동시에 주입할 수 있는, 메모리.
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