KR100772076B1 - 플래시 메모리의 전압 인가 방법 - Google Patents

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Abstract

본 발명은 저전압 플래시 메모리 제조 방법에 관한 것으로, 기존의 콘트롤 게이트에 인가하던 전압(예, N형 타입의 경우 -13V)을 분산시켜서 콘트롤 게이트에 -8V, 소오스에 +5V와 같이 인가하여 게이트 절연막을 통과하여 게이트와 채널 양단에 걸리는 전압을 -13V가 되도록 하므로써, 저전압을 통한 저전류의 발생과 저전력 소모를 구현하여 소자의 신뢰성을 개선시킬 수 있다. 이를 위한 본 발명에 의한 저전압 플래시 메모리 제조 방법은 콘트롤 게이트와 소오스(또는 게이트)에 반대 극성을 갖는 전압을 인가하여 플로팅 게이트에 전자를 주입하는 프로그램 동작과, 실리콘 서브와 소오스(또는 드레인)에 반대 극성을 갖는 전압을 인가하여 플로팅 게이트에 주입된 전자를 빼내는 삭제 동작을 포함하는 것을 특징으로 한다.

Description

플래시 메모리의 전압 인가 방법{Biasing Method to the FLASH MEMORY }
도 1a 및 도 1b는 일반적인 스택트 게이트 셀 플래시 트랜지스터의 단면도 및 FN 터널링 모식도
도 2a 및 도 2b는 종래 기술에 따른 플래시 트랜지스터의 전압 인가 방법을 나타낸 등가회로도
도 3은 본 발명에 의한 플래시 트랜지스터의 전압 인가 방법(프로그램의 경우)을 나타낸 등가회로도
* 도면의 주요부분에 대한 부호의 설명 *
14 : 소오스 15 : 드레인 또는 실리콘 서브
17 : 플로팅 게이트 19 : 콘트롤 게이트
본 발명은 플래시 메모리의 전압 인가 방법에 관한 것으로, 특히 플래시 메모리에 저전압을 인가하여 프로그램 및 삭제 동작을 함으로써 소자의 신뢰성을 개선시킨 방법에 관한 것이다.
플래시 메모리 소자의 일반적인 동작원리와 파울러-노드하임 터널링(Fowler-Nordheim Tunneling; FN Tunneling)의 발생현상을 도 1을 참조하여 설명하기로 한다.
도 1은 일반적인 스택트 게이트 셀 플래시 트랜지스터의 단면도 및 FN 터널링 모식도로서, 도 1a는 프로그램의 경우, 도 1b는 삭제의 경우를 각각 나타낸 것이다.
플래시 메모리 소자는 도시된 바와 같이, P형 기판(1) 내에 N 웰(2)이 형성되며, N 웰(2) 내에 P 웰(3)이 형성된다. 그리고, P 웰(3) 위에 터널 산화막(6)이 형성되며, 터널 산화막(6) 위에 플로팅 게이트(7)가 형성된다. 그리고, 플로팅 게이트(7) 상부에 폴리절연산화막(8)이 형성되고, 폴리절연산화막(8) 위에 콘트롤 게이트(9)가 형성되어 있다. 그리고, P웰(3) 내에 소오스(4) 및 드레인(5)이 형성되어 있다.
플래시 메모리 소자는 일반적으로, 파울러-노드하임 터널링을 이용하여 전자(Electron)를 플로팅 게이트(Floating Gate)(7)에 주입시킴으로써 프로그램(Program)한다.(도 1a 참조)
그리고, 파울러-노드하임 터널링에 의해 플로팅 게이트(7)에 존재하던 전자를 채널로 여기시킴으로써 삭제(Erase) 동작을 수행한다.(도 1b 참조)
또한, 플로팅 게이트(7)에 전자가 주입되어 존재하는지 여부에 따라 '1' 또는 '0'의 논리(Logic)를 읽는(Read) 동작을 수행한다.
파울러-노드하임 터널링은 전자의 양자역학적인(Quantum Mechanical) 터널링 의 일종으로, 에너지 장벽(Energy Barrier)의 높이가 전자의 에너지보다 클 경우에 전자는 그 장벽을 뛰어넘을 수 없다는 고전역학적인 현상이 양자역학에서는 발생할 수 있다는 것으로, 전자의 에너지가 장벽의 높이보다 낮아도 고전압(High Voltage)에 의한 고전기장(High Electric Field ∼10MV/cm 이상)이 주변에 형성될 경우(또는 장벽의 두께가 매우 얇을 경우)에는 그 장벽을 통과할 수 있는 현상을 말한다.
여기서, 고전압이라 함은 플래시 소자의 읽기 동작에 사용되는 게이트 전압(1.8∼3.3V)에 비해서 전압의 세기가 크다는 것을 의미한다.
도 2는 종래 기술에 따른 플래시 트랜지스터의 전압 인가 방법을 나타낸 등가회로도로서, 도 2a는 프로그램의 경우, 도 2b는 삭제의 경우를 각각 나타낸 것이다.
먼저, 프로그램의 경우 도 2a에 도시된 바와 같이, 콘트롤 게이트(9)에 고전압(14V)을 인가하고 드레인(5)과 실리콘 서브(Back Bias)는 0V, 소오스(4)는 플로팅하여 채널전자를 플로팅 게이트(7)에 주입한다.
이 때, 콘트롤 게이트(9)에 인가된 고전압(14V)은 10nm의 터널 산화막 양단에 14MV/cm의 고전기장을 형성시켜 파울러-노드하임 터널링에 의해 채널전자를 터널 산화막의 에너지 장벽을 뛰어넘게 하여 플로팅 게이트(7)로 주입시킨다. 플로팅 게이트(7)에 주입된 전자의 양이 플래시 메모리의 성능을 결정하며 읽기 동작에서 이 전자의 존재여부에 따라 '1' 또는 '0'의 논리기호를 도출해낸다.
이 때, 소오스 전압(4)을 고전압으로 인가할 경우 서브와의 전압차에 의해 애벌랜치 현상이 발생하게 되고 전류가 과다하게 흐르는 현상이 발생할 수 있다.(Vf=플로팅 전압)
다음으로, 도 2b를 참조하여 삭제의 경우 종래 기술에 따른 전압 인가 방법에 대해 설명하기로 한다.
프로그램과는 반대로 플로팅 게이트(7)에서 전자를 빼내기 위해 드레인(5)과 서브에 ∼12V의 고전압을 인가하고 소오스(4)는 플로팅시키며, 콘트롤 게이트(9)에는 0V를 인가한다. 이 때, 플로팅 게이트(7)에 있던 전자는 전기장의 반대 극성에 따라서 채널로 여기된다.
또한, 읽기 동작의 경우는 게이트에 수볼트(1.8∼3.3V)의 전압을 인가하고 드레인에 게이트 전압보다 낮은 전압(예, ∼1V)을 인가하는 방식을 사용한다.
플래시 메모리의 전압 인가는 설계룰 및 플래시 셀의 구조에 따라 다양한 방법이 사용되며, 위에서 설명한 방식은 그 일부이다. 그러나, 고전압을 인가하는 방식은 공통된 방식이므로 상기와 같은 예로서 설명을 해도 무리는 없다. 또한, 전압은 기준에 대해 상대적인 값이므로 부호는 무시하였다.
파울러-노드하임 터널링을 이용하여 전자를 플로팅 게이트(6)에 주입(프로그램)하거나 빼내는(삭제) 동작을 제어하고자 하는 플래시 메모리는 채널(Channel)지역에 형성된 전자가 터널 산화막(6)의 에너지 장벽을 뛰어넘어서 플로팅 게이트(7)에 주입되거나, 그 반대의 동작을 하기에 충분한 전기장을 터널 산화막(6) 양단에 형성해주기 위하여 콘트롤 게이트(9)에 고전압을 걸어주어야 하는 단점이 있었다. 즉, 두께가 10nm인 터널 산화막(6)을 가진 플래시 트랜지스터에 13MV/cm의 고전기장을 형성하여 전자를 플로팅 게이트(7)에 주입하기 위해서는 콘트롤 게이트(9)에 -13V(N형 타입의 경우)의 전압을 인가하여야 한다(전기장의 세기 = 전압/길이에 따라 13V/10nm = 13MV/cm).
종래 기술에 따른 플래시 메모리 전압 인가 방법은 위에서 언급한 바와 같이, 고전압을 걸어주기 위하여 외부전압원(External Voltage Source)을 이용하거나, 소자 자체의 게이트에 고전압을 인가하는 방식이 주류를 이루고 있었다. 이는 외부전압원에 의한 컴팩트(Compact)한 소자의 구현이 불가능한 단점이 있고, 고전압을 인가함에 따라 소자의 설계 및 동작에 영향을 미치는 다양한 요소들을 유발시킨다. 특히, 고전압에 의한 전류의 증가는 실리콘 서브스트레이트(Silicon Substrate)와의 애버랜치(Avalenche) 현상에 의한 전기의 흐름(Conduction)을 유발시켜서 소자의 신뢰성을 불량하게 하고, 전력의 소비(Power Consumption)를 증가시킴에 따라 소자의 사용에 제한을 주는 등의 단점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 기존의 콘트롤 게이트에 인가하던 전압(예, N형 타입의 경우 -13V)을 분산시켜서 콘트롤 게이트에 -8V, 소오스에 +5V와 같이 인가하여 게이트 절연막을 통과하여 게이트와 채널 양단에 걸리는 전압을 -13V가 되도록 하므로써, 저전압을 통한 저전류의 발생과 저전력 소모를 구현하여 소자의 신뢰성을 개선시키는 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 플래시 메모리의 전압 인가 방법은 플래시 메모리에 데이터를 프로그램하는 경우에는 콘트롤 게이트에 소오스(또는 게이트)에 인가되는 전압과 반대 극성을 갖는 전압을 인가하여 플로팅 게이트에 전자를 주입하고, 상기 프로그램된 데이터를 삭제하는 경우에는 실리콘 서브에 상기 소오스(또는 드레인)에 인가되는 전압과 반대 극성을 갖는 전압을 인가하여 플로팅 게이트에 주입된 전자를 빼내는 것을 특징으로 한다.
상기 프로그램 동작에서, 플래시 메모리의 트랜지스터가 N형인 경우, 상기 콘트롤 게이트에 음의 전압을 인가하고, 상기 소오스(또는 드레인)에 양의 전압을 인가하여 상기 콘트롤 게이트와 소오스(또는 드레인)에 인가되는 전압의 절대값의 합이 프로그램시 필요한 전체 전압이 되도록 하는 것을 특징으로 한다.
삭제
삭제
상기 콘트롤 게이트에 -8V를 인가하고, 상기 소오스(또는 드레인)에 +5V의 전압을 인가하여 터널 산화막의 양단에 13MV/cm의 고전기장을 형성하도록 하는 것을 특징으로 한다.
상기 프로그램 동작에서, 플래시 메모리의 트랜지스터가 P형인 경우, 상기 콘트롤 게이트에 양의 전압을 인가하고, 상기 소오스(또는 드레인)에 음의 전압을 인가하여 상기 콘트롤 게이트와 소오스(또는 드레인)에 인가되는 전압의 절대값의 합이 프로그램시 필요한 전체 전압이 되도록 하는 것을 특징으로 한다.
상기 콘트롤 게이트에 +5V를 인가하고, 상기 소오스(또는 드레인)에 -8V의 전압을 인가하여 터널 산화막의 양단에 13MV/cm의 고전기장을 형성하도록 하는 것을 특징으로 한다.
상기 삭제 동작에서, 플래시 메모리의 트랜지스터가 N형인 경우, 상기 실리 콘 서브에 음의 전압을 인가하고, 상기 소오스(또는 드레인)에 양의 전압을 인가하여 상기 실리콘 서브와 소오스(또는 드레인)에 인가되는 전압의 절대값의 합이 삭제 동작시 필요한 전체 전압이 되도록 하는 것을 특징으로 한다.
상기 실리콘 서브에 -6V를 인가하고, 상기 소오스(또는 드레인)에 +5V의 전압을 인가하여 터널 산화막의 양단에 -11V의 전압을 형성하도록 하는 것을 특징으로 한다.
상기 삭제 동작에서, 플래시 메모리의 트랜지스터가 P형인 경우, 상기 실리콘 서브에 양의 전압을 인가하고, 상기 소오스(또는 드레인)에 음의 전압을 인가하여 상기 실리콘 서브와 소오스(또는 드레인)에 인가되는 전압의 절대값의 합이 삭제 동작시 필요한 전체 전압이 되도록 하는 것을 특징으로 한다.
상기 실리콘 서브에 +5V를 인가하고, 상기 소오스(또는 드레인)에 -6V의 전압을 인가하여 터널 산화막의 양단에 11V의 전압을 형성하도록 하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 플래시 트랜지스터의 전압 인가 방법(프로그램의 경우)을 나타낸 등가회로도이다.
프로그램의 경우, 콘트롤 게이트(19)에 -8V의 전압을 인가하고, 소오스(14)(또는, 드레인)에 +5V(N형 타입의 경우, P형 타입의 경우는 반대임)의 전압을 인가 하여 터널 산화막의 양단에 13MV/cm의 고전기장을 형성한다. 그러므로, 소자에 인가되는 전압을 낮출 수 있고 유도되는 전기장의 세기를 낮출 수 있다.
삭제 동작의 경우, 플로팅 게이트(17)에 주입되어 있던 전자를 빼내기 위해 필요한 11V를 얻기 위하여 실리콘 서브(15)에 -6V를 인가하고, 소오스(14)(또는, 드레인)에 +5V를 인가하여 -11V의 전압을 형성한다.
읽기 동작의 경우에는 고전압이 필요하지 않으므로 본 발명의 방법을 적용할 필요가 없다.
따라서, 본 발명은 플래시 메모리의 전압 인가 방법을 변경하여 소자의 동작을 기존과 같이 유지하고 고전압을 제거하므로써, 소자의 신뢰성과 성능을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 기존의 콘트롤 게이트에 인가하던 전압(예, N형 타입의 경우 -13V)을 분산시켜서 콘트롤 게이트에 -8V, 소오스에 +5V와 같이 인가하여 게이트 절연막을 통과하여 게이트와 채널 양단에 걸리는 전압을 -13V가 되도록 하므로써, 저전압을 통한 저전류의 발생과 저전력 소모를 구현하여 소자의 신뢰성을 개선시킬 수 있다.
또한, 본 발명에 의하면, 플래시 트랜지스터에 고전압을 인가하기 위해 기존 방식에서 필요했던 외부 전압원을 제거할 수 있다.
또한, 소오스에 걸리는 전압을 낮출 수 있으므로, 소오스에 높은 양의 전압 을 인가하던 기존 방식에서 발생하던 소오스-실리콘 서브간의 애벌랜치 현상에 의한 전류의 흐름(Conduction)을 방지할 수 있다.
또한, 콘트롤 게이트에 인가하는 전압을 현저히 줄여도 소자의 동작을 기존과 동일하게 유지할 수 있다.
또한, 고전압을 인가하던 기존의 방식에 비해서 전류량을 현저히 줄임으로써 소자의 크기가 작아짐에 따른 스케일링(Scaling)에 효과적으로 대응할 수 있다.
또한, 동일한 소자의 특성을 얻는데 필요한 전류의 흐름을 감소시킬 수 있으므로 소자의 동작에 필요한 전력의 소모를 줄일 수 있다.
또한, 전압의 감소에 따른 전류의 감소는 소자의 신뢰도 향상에 기여할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 플래시 메모리에 데이터를 프로그램하는 경우에는 콘트롤 게이트에 소오스(또는 게이트)에 인가되는 전압과 반대 극성을 갖는 전압을 인가하여 플로팅 게이트에 전자를 주입하고,
    상기 프로그램된 데이터를 삭제하는 경우에는 실리콘 서브에 상기 소오스(또는 드레인)에 인가되는 전압과 반대 극성을 갖는 전압을 인가하여 플로팅 게이트에 주입된 전자를 빼내는 것을 특징으로 하는 플래시 메모리의 전압 인가 방법.
  2. 제 1 항에 있어서,
    상기 플래시 메모리의 트랜지스터가 N형인 경우,
    상기 콘트롤 게이트에 음의 전압을 인가하고, 상기 소오스(또는 드레인)에 양의 전압을 인가하되, 상기 콘트롤 게이트와 소오스(또는 드레인)에 인가되는 전압의 절대값의 합이 프로그램 동작에 필요한 전체 전압이 되도록 하는 것을 특징으로 하는 플래시 메모리의 전압 인가 방법.
  3. 제 2 항에 있어서,
    상기 콘트롤 게이트에 -8V를 인가하고,
    상기 소오스(또는 드레인)에 +5V의 전압을 인가하여 터널 산화막의 양단에 13MV/cm의 고전기장을 형성하도록 하는 것을 특징으로 하는 플래시 메모리의 전압 인가 방법.
  4. 제 1 항에 있어서,
    플래시 메모리의 트랜지스터가 P형인 경우,
    상기 콘트롤 게이트에 양의 전압을 인가하고, 상기 소오스(또는 드레인)에 음의 전압을 인가하되, 상기 콘트롤 게이트와 소오스(또는 드레인)에 인가되는 전압의 절대값의 합이 프로그램시 필요한 전체 전압이 되도록 하는 것을 특징으로 하는 플래시 메모리의 전압 인가 방법.
  5. 제 4 항에 있어서,
    상기 콘트롤 게이트에 +5V를 인가하고,
    상기 소오스(또는 드레인)에 -8V의 전압을 인가하여 터널 산화막의 양단에 13MV/cm의 고전기장을 형성하도록 하는 것을 특징으로 하는 플래시 메모리의 전압 인가 방법.
  6. 제 1 항에 있어서,
    플래시 메모리의 트랜지스터가 N형인 경우,
    상기 실리콘 서브에 음의 전압을 인가하고, 상기 소오스(또는 드레인)에 양의 전압을 인가하되, 상기 실리콘 서브와 소오스(또는 드레인)에 인가되는 전압의 절대값의 합이 삭제 동작시 필요한 전체 전압이 되도록 하는 것을 특징으로 하는 플래시 메모리의 전압 인가 방법.
  7. 제 6 항에 있어서,
    상기 실리콘 서브에 -6V를 인가하고,
    상기 소오스(또는 드레인)에 +5V의 전압을 인가하여 터널 산화막의 양단에 -11V의 전압을 형성하도록 하는 것을 특징으로 하는 플래시 메모리의 전압 인가 방법.
  8. 제 1 항에 있어서,
    상기 플래시 메모리의 트랜지스터가 P형인 경우,
    상기 실리콘 서브에 양의 전압을 인가하고, 상기 소오스(또는 드레인)에 음의 전압을 인가하되, 상기 실리콘 서브와 소오스(또는 드레인)에 인가되는 전압의 절대값의 합이 삭제 동작시 필요한 전체 전압이 되도록 하는 것을 특징으로 하는 플래시 메모리의 전압 인가 방법.
  9. 제 8 항에 있어서,
    상기 실리콘 서브에 +5V를 인가하고,
    상기 소오스(또는 드레인)에 -6V의 전압을 인가하여 터널 산화막의 양단에 11V의 전압을 형성하도록 하는 것을 특징으로 하는 플래시 메모리의 전압 인가 방법.
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