JP5002401B2 - 抵抗変化メモリ - Google Patents

Description

本発明は、抵抗変化メモリに関し、例えば、抵抗変化メモリの書き込み系回路に関する。

不揮発性記憶素子の１つとして、磁気抵抗素子が知られている。磁気抵抗素子は、磁性体である自由層と固定層と、それらの間に挟まれた非磁性層とを含み、自由層の磁化の向きにより異なる抵抗状態を取る。この抵抗状態の違いをデータの記憶に用いた抵抗変化メモリとして、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access memory）がある。

データの書き込み方式として、従来の電流磁場を用いたいわゆる磁場書き込み方式とは別に、いわゆるスピン注入書き込み方式が提案されている（例えば、特許文献１参照）。

スピン注入書き込みでは、磁気抵抗素子の自由層に、固定層の磁気モーメントによりスピン偏極させた電子の電子流が供給される。この電子流の向きに応じて自由層の磁化の向きが変化することにより、磁気抵抗素子に特定のデータが書き込まれる。この書き込み方式は、磁場書き込み方式と異なり、磁気抵抗素子に直接的な作用を及ぼすことが可能である。そのため、隣接メモリセルへの誤書き込みが生じない。また、セルサイズが小さくなるに従って書き込みに必要な電流量が減少するという利点もある。

データの読み出しは、磁気抵抗素子に読み出し電流を流して、抵抗値を電流値あるいは電圧値に変換し、参照値と比較することによって行なわれる。

磁気抵抗素子がデータを保持するメカニズムは、磁場書き込み方式とスピン注入書き込み方式とで同じである。従って、一部の周辺回路の構成は、２つの書き込み方式のＭＲＡＭ間で転用されることが可能である。しかしながら、書き込みの原理が異なるために、幾つかの周辺回路は、２つの書き込み方式間で異なる。よって、スピン注入方式に適した、高精度な書き込み電圧を生成することが可能な書き込み系回路の実現が求められている。
米国特許第5,695,864号明細書

本発明は、高精度な書き込み電圧を生成することが可能な抵抗変化メモリを提供する。

本発明の第１の態様による抵抗変化メモリは、第１ノードに接続され、第１抵抗状態と第２抵抗状態との間を遷移可能なメモリセルと、第２ノードに接続された第１定電流源と、前記第２ノードに接続され、前記第１抵抗状態から前記第２抵抗状態への書き換えを行う書き込み電圧を生成する、前記第１抵抗状態に固定された第１レプリカセルと、前記メモリセルを前記第２抵抗状態に設定するとき、前記第１ノードの電圧を前記第２ノードの電圧と等しく保つ第１制御回路とを具備する。

本発明の第２の態様による抵抗変化メモリは、第１ノードに接続され、第１抵抗状態と第２抵抗状態との間を遷移可能なメモリセルと、第２ノードに接続された定電流源と、前記第２ノードに接続され、前記第１抵抗状態から前記第２抵抗状態への書き換えを行う書き込み電圧を生成する、互いに直列接続された複数の第１レプリカセルと、前記メモリセルを前記第２抵抗状態に設定するとき、前記第１ノードの電圧を前記第２ノードの電圧と等しく保つ制御回路とを具備し、前記複数の第１レプリカセルの個数をＮとした場合、前記定電流源が発生する基準電流は、前記メモリセルに流れる書き込み電流の１／Ｎの値である。

本発明によれば、高精度な書き込み電圧を生成することが可能な抵抗変化メモリを提供できる。

本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］第１の実施形態
第１の実施形態は、書き込み回路にメモリセルの書き換え用の電圧を生成するレプリカセルを備え、書き込み時にメモリセルに繋がるノードとレプリカセル及び電流源に繋がるノードとの電圧を等しく保つ例である。

［１−１］主要な回路構成
図１は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの主要部を示す回路図である。以下に、第１の実施形態に係る磁気ランダムアクセスメモリの主要な回路構成について説明する。

図１に示すように、メモリセル１１は、互いに直列接続された磁気抵抗素子１と選択トランジスタ２とからなる。選択トランジスタ２は、例えば、ｎ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）から構成される。磁気抵抗素子１は、例えばＭＴＪ（Magnetic Tunnel Junction）素子である。磁気抵抗素子１は、スピン偏極した電子の電子流（スピン偏極した電流）を、２つの端子の一端から他端、他端から一端に供給されることによって、低抵抗状態又は高抵抗状態を取るように構成されている。２つの抵抗状態の一方を“０”データ、他方を“１”データに対応させることによって、磁気抵抗素子２は２値のデータを記憶できる。磁気抵抗素子１のより詳しい構成については、後に詳述する。

メモリセル１１が例えば行列状に配置されることにより、メモリセルアレイＭＣＡが構成される。そして、磁気ランダムアクセスメモリは、任意の１つのメモリセル１１の磁気抵抗素子１に、磁気抵抗素子１を低抵抗状態に設定する方向の電流と高抵抗状態に設定する方向の電流とを供給することが可能に構成されている。このような電流を流すことは、様々な構成によって実現可能であり、この構成によって本発明は限定されない。以下に、一例について説明する。

例えば、図１に示すように、メモリセルアレイＭＣＡ内には、行方向にワード線１２が延在され、列方向にビット線２１、２４が延在されている。メモリセルアレイＭＣＡの周辺には、ロウデコーダ１３、周辺回路２３、２６が配置されている。

同じ行（又は列）の選択トランジスタ２のゲート電極は、１つの同じワード線１２に接続される。各行のワード線１２は、ロウデコーダ１３と接続される。ロウデコーダ１３は、磁気ランダムアクセスメモリの外部から供給されたアドレス信号によってワード線１２を特定する。そして、この選択されたワード線１２が活性化されることにより、選択されたワード線１２と接続された選択トランジスタ２がオンする。

同じ列（又は行）の複数のメモリセル１１の各一端（例えば右側）は、ビット線２１と接続される。各ビット線２１は、トランジスタ等のスイッチ回路２２を介して周辺回路２３と接続される。スイッチ回路２２は、書き込み又は読み出し対象のメモリセル１１を特定するアドレス信号に応じた信号に従ってオン、オフする。そして、周辺回路２３は、対象のメモリセル１１と接続されたビット線２１と接続されたスイッチ回路２２がオンとされることにより、書き込み又は読み出し対象のメモリセル１１と電気的に接続される。

同じ列（又は行）の複数のメモリセルの各他端（例えば左側）はビット線２４と接続される。各ビット線２４は、トランジスタ等のスイッチ回路２５を介して周辺回路２６と接続される。スイッチ回路２５は、アドレス信号に応じた信号に従ってオン、オフする。そして、周辺回路２６は、対象のメモリセル１１と接続されたビット線２４と接続されたスイッチ回路２５がオンとされることにより、書き込み又は読み出し対象のメモリセル１１と電気的に接続される。

周辺回路２３は、例えば書き込み回路３１と読み出し回路３２とを含んでいる。周辺回路２６は、例えば書き込み回路３３を含んでいる。

書き込み回路３１、３３は、それぞれ電流ソース／シンク回路を含んでいる。電流ソース／シンク回路は、接続されたビット線２１又は２４に電流を供給する機能と、ビット線２１又は２４から電流を引き抜く機能とを有する。具体的には、あるメモリセル１１にデータを書き込む場合、このメモリセル１１と接続された選択トランジスタ２がオンされ、このメモリセル１１を含むメモリセル列のビット線２１、２４と接続されたスイッチ回路２２、２５がオンとされる。そして、電流ソース／シンク回路（書き込み回路３１、３３）のうち書き込みデータに応じた一方が電流ソース回路として機能し、他方が電流シンク回路として機能する。この結果、書き込み電流が、書き込み回路３１、３３間を、スイッチ回路２２、ビット線２１、メモリセル１１、ビット線２４、スイッチ回路２５を介して流れる。ここで、電流ソース回路として機能する回路には、書き込み電圧生成回路４０が含まれる。この書き込み電圧生成回路４０の詳しい構成については、後に詳述する。

読み出し回路３２は、少なくとも、読み出し電流を供給するための供給回路とセンスアンプとを有する。供給回路は、読み出し時に、磁気抵抗素子１が、その磁化の状態に応じて保持しているデータを検出することが可能な程度の大きさの電流を磁気抵抗素子１に供給する。センスアンプは、磁気抵抗素子１に電流を供給して抵抗状態を判定する。

尚、図１の例では、書き込み回路３１、３３が、メモリセルアレイＭＣＡの両端にそれぞれ配置されている。しかしながら、この例に限られず、上記のようにメモリセル１１に双方向の電流を流すことが可能な構成であれば、書き込み回路３１、３３はどのように実現されても構わない。例えば、１対の書き込み回路３１、３３が、共にメモリセルアレイＭＣＡの上側又は下側に配置されていても良い。この構成の場合、スイッチ回路２２、２５も、メモリセルアレイＭＣＡの上側又は下側のうち、対応する書き込み回路３１、３３が配置されるのと同じ側に配置される。

また、図１の例では、読み出し回路３２は、ビット線２１の上端に接続されているが、この接続に限られない。磁気抵抗素子１に読み出し電流を流して、抵抗状態を判定することが可能な配置であれば、任意の形態で実現可能である。例えば、ビット線２１の下端に接続されても良いし、ビット線２４に接続されても良い。また、図１の例では、読み出し回路３２は、読み出し電流が選択トランジスタ２から磁気抵抗素子１に流れるように配置されているが、磁気抵抗素子１から選択トランジスタ２に流れるように配置されていても良い。

［１−２］書き込み電圧生成回路
本実施形態において、メモリセル１１への書き込みは、メモリセル１１に対して、書き込みたいデータに応じた方向の書き込み電流Ｉｗｒｉｔｅを流す。このため、メモリセル１１に一定の書き込み電圧Ｖｗｒｉｔｅを印加する。この書き込み電圧Ｖｗｒｉｔｅは、図２及び図３に示すような書き込み電圧生成回路４０で生成される。この書き込み電圧生成回路４０は、図１の書き込み回路３１、３３に含まれる。

書き込み電圧生成回路４０は、書き込みに必要な電流Ｉｗｒｉｔｅと同じ大きさの基準電流Ｉｂａｓｅを、負荷抵抗を使用して電圧に変換する。メモリセル１１に所望の書き込み電流Ｉｗｒｉｔｅが流れるようにするため、負荷抵抗はメモリセル１１の抵抗と同じ大きさにする。さらに、メモリセル１１の製造や温度に対する抵抗変動を補償するために、負荷抵抗としてメモリセル１１のレプリカとなるレプリカセル５０を設ける。

このような書き込み電圧生成回路４０の具体例について、図２及び図３を用いて説明する。

（具体例１）
図２に示すように、具体例１の書き込み電圧生成回路４０は、レプリカセル５０、スイッチ回路５１、５２、定電流源６１、オペアンプ６２を含んで構成されている。

レプリカセル５０は、メモリセル１１と同じ構成になっている。すなわち、レプリカセル５０は、図１に示す互いに直列接続された磁気抵抗素子１と選択トランジスタ２とからなる。選択トランジスタ２は、例えば、ｎ型のＭＯＳＦＥＴから構成される。磁気抵抗素子１は、例えばＭＴＪ素子である。このようなレプリカセル５０は、メモリセル１１と同じ工程で同じ材料で同時に作成され、さらに同じ形状及び構造となるように作成される。よって、メモリセル１１の磁気抵抗素子１とレプリカセル５０の磁気抵抗素子１とは、原理的には同じ特性を有する。すなわち、製造工程上のばらつき等に起因する特性の差を考慮しなければ、２つの磁気抵抗素子１の同じ抵抗状態（低抵抗状態又は高抵抗状態）における抵抗値は同じである。両者の特性のばらつきを考慮しても、実質的に同じ抵抗値が発現する。また、レプリカセル５０の磁気抵抗素子１の磁化は、メモリセル１１の書き込みデータに応じて、低抵抗状態又は高抵抗状態に設定されている。このようなレプリカセル５０のより詳しい構成については、後に詳述する。

スイッチ回路５１、５２は、例えばトランジスタから構成することができる。スイッチ回路５１の一端はレプリカセル５０の一端に接続され、スイッチ回路５１の他端は定電流源６１に接続されている。スイッチ回路５２の一端はレプリカセル５０の他端に接続され、スイッチ回路５２の他端は接地端子に接続されている。

定電流源６１は、メモリセル１１に流れる書き込み電流Ｉｗｒｉｔｅと等しい値の基準電流Ｉｂａｓｅを供給する。この基準電流Ｉｂａｓｅは、書き込み電流Ｉｗｒｉｔｅを最適なものとするため、温度補償されていてもよい。

オペアンプ６２の正入力端子（＋）は、定電流源６１とスイッチ回路５１との接続ノードｎ２に接続されている。オペアンプ６２の反転入力端子（−）は、自身の出力端子のノードｎ１に接続されている。このノードｎ１は、メモリセル１１に繋がるスイッチ回路２２の一端に接続されている。

このような具体例１の書き込み電圧生成回路４０では、メモリセル１１にデータの書き込みを行うとき、メモリセル１１に繋がるノードｎ１の電圧は定電流源６１に繋がるノードｎ２の電圧と等しく保たれている。

（具体例２）
図３に示すように、具体例２の書き込み電圧生成回路４０は、具体例１の構成に、ｐ型のトランジスタ（例えばＭＯＳＦＥＴ）６３、ｎ型のトランジスタ（例えばＭＯＳＦＥＴ）６４、オペアンプ６５をさらに含んで構成されている。

トランジスタ６３の電流経路の一端は電源端子に接続されている。トランジスタ６３の電流経路の他端は自身のゲート端子に接続され、この接続ノードｎ４にはトランジスタ６４の電流経路の一端が接続されている。トランジスタ６４の電流経路の他端は、スイッチ回路２２に接続されている。

オペアンプ６５の正入力端子（＋）には、ノードｎ１が接続され、書き込み電圧Ｖｗｒｉｔｅが供給される。オペアンプ６５の反転入力端子（−）は、トランジスタ６４とスイッチ回路２２との接続ノードｎ３に接続されている。オペアンプ６５の出力端子は、トランジスタ６４のゲート端子に接続されている。

このような具体例２の書き込み電圧生成回路４０では、メモリセル１１にデータの書き込みを行うとき、メモリセル１１に繋がるノードｎ１、ｎ３の電圧は定電流源６１に繋がるノードｎ２の電圧と等しく保たれている。

尚、メモリセル１１に供給される電圧がノードｎ２の電圧と等しく保たれるのであれば、図４に示すように、図２及び図３のオペアンプ６２等を省略し、ノードｎ２とスイッチ回路２２を直接接続することも可能である。但し、例えばオペアンプ６２を設けた場合、ノードｎ１の電位はオペアンプ６２によって充電されてノードｎ２と同じ値になるため、ノードｎ２の電位の変化は、オペアンプ６２が無い場合よりも短い時間でノードｎ１の電位に伝達することができるという利点がある。

［１−３］レプリカセル
本実施形態では、メモリセル１１の書き込みに必要な電流Ｉｗｒｉｔｅを生成するために、負荷抵抗となるレプリカセル５０を使用して、基準電流Ｉｂａｓｅを書き込み電圧Ｖｗｒｉｔｅに変換する。ここで、メモリセル１１に所望の書き込み電流Ｉｗｒｉｔｅが流れるようにするために、レプリカセル５０の抵抗はメモリセル１１の抵抗と同じ大きさにすることが望ましい。このような本実施形態の書き込み動作時のレプリカセル５０の一例について、図５を用いて、具体的に説明する。

（１書き込み）
メモリセル１１に１書き込みを行うとき、そのメモリセル１１の状態は０状態の場合と１状態の場合とがある。このとき、書き換える必要があるのは、そのメモリセル１１が０状態の場合のみである。従って、１書き込みを行う場合は、０状態のメモリセル１１を１状態にする場合のみを想定すればよい。

そこで、１書き込み用の書き込み電圧を生成する場合、書き込み電圧生成回路４０のレプリカセル５０は、書き換えが必要となるメモリセル１１と同じ状態である「０状態」にする。このとき、レプリカセル５０への誤書き込みを回避するため、レプリカセル５０に流す電流の方向は「０書き込み方向」とすることが望ましい。すなわち、レプリカセル５０の磁気抵抗素子１には、自由層１０３から固定層１０１に向かう方向に電流を流すとよい。

（０書き込み）
メモリセル１１に０書き込みを行うとき、そのメモリセル１１の状態は０状態の場合と１状態の場合とがある。このとき、書き換える必要があるのは、そのメモリセル１１が１状態の場合のみである。従って、０書き込みを行う場合は、１状態のメモリセル１１を０状態にする場合のみを想定すればよい。

そこで、０書き込み用の書き込み電圧を生成する場合、書き込み電圧生成回路４０のレプリカセル５０は、書き換えが必要となるメモリセル１１と同じ状態である「１状態」にする。このとき、レプリカセル５０への誤書き込みを回避するため、レプリカセル５０に流す電流の方向は「１書き込み方向」とすることが望ましい。すなわち、レプリカセル５０の磁気抵抗素子１には、固定層１０１から自由層１０３に向かう方向に電流を流すとよい。

［１−４］書き込み動作
図６及び図７は、メモリセルアレイＭＣＡの両側に、０書き込み用電圧を生成するための０書き込み電圧生成回路４０＿０と１書き込み用電圧を生成するための１書き込み電圧生成回路４０＿１とを配置したものである。書き込み電圧生成回路４０＿０、４０＿１とスイッチ回路２２、２５との間には、例えばトランジスタ等からなるスイッチ回路７１、７２がそれぞれ配置されている。スイッチ回路７１は、０書き込み電圧生成回路４０＿０側のノードｎ１又は接地端子に接続可能である。スイッチ回路７２は、１書き込み電圧生成回路４０＿１側のノードｎ１又は接地端子に接続可能である。

次に、図６及び図７を用いて書き込み動作について説明する。

（０書き込み）
図６に示すように、メモリセル１１に０書き込みを行うとき、メモリセル１１には、０書き込み方向（紙面右向き）に電流を流す。このとき、メモリセル１１には左側の０書き込み電圧生成回路４０＿０が接続されるように、スイッチ回路７１は０書き込み電圧生成回路４０＿０のノードｎ１に接続し、スイッチ回路７２は接地端子に接続する。これにより、メモリセル１１への０書き込みは、０書き込み電圧生成回路４０＿０により生成された０書き込み用の書き込み電圧Ｖｗｒｉｔｅ＿０が用いられる。

０書き込み用の書き込み電圧Ｖｗｒｉｔｅ＿０は、書き込みに必要な電流と同じ大きさの基準電流Ｉｂａｓｅ＿０を、負荷抵抗であるレプリカセル５０＿０を使用して電圧に変換することで生成する。具体的には、定電流源６１＿０の基準電流Ｉｂａｓｅ＿０により、１状態に設定されたレプリカセル５０＿０に対して１書き込みが行われる方向（固定層から自由層に向かう方向）に電流を流す。その結果、接続ノードｎ２には、書き込み電圧Ｖｗｒｉｔｅ＿０が発生する。この書き込み電圧Ｖｗｒｉｔｅ＿０はノードｎ１でも同じ値に保たれているので、メモリセル１１に所望値の書き込み電圧Ｖｗｒｉｔｅ＿０を印加できる。これにより、メモリセル１１には所望値の書き込み電流が流れ、０書き込みが行われる。

尚、このとき、スイッチ回路７２の一端は接地端子に接続されるため、１書き込み電圧生成回路４０＿１とメモリセル１１とは接続されない。

（１書き込み）
図７に示すように、メモリセル１１に１書き込みを行うとき、メモリセル１１には、１書き込み方向（紙面左向き）に電流を流す。このとき、メモリセル１１には右側の１書き込み電圧生成回路４０＿１が接続されるように、スイッチ回路７１は接地端子に接続し、スイッチ回路７２は１書き込み電圧生成回路４０＿１のノードｎ１に接続する。これにより、メモリセル１１への１書き込みは、１書き込み電圧生成回路４０＿１により生成された１書き込み用の書き込み電圧Ｖｗｒｉｔｅ＿１が用いられる。

１書き込み用の書き込み電圧Ｖｗｒｉｔｅ＿１は、書き込みに必要な電流と同じ大きさの基準電流Ｉｂａｓｅ＿１を、負荷抵抗であるレプリカセル５０＿１を使用して電圧に変換することで生成する。具体的には、定電流源６１＿１の基準電流Ｉｂａｓｅ＿１により、０状態に設定されたレプリカセル５０＿１に対して０書き込みが行われる方向（自由層から固定層に向かう方向）に電流を流す。その結果、接続ノードｎ２には、書き込み電圧Ｖｗｒｉｔｅ＿１が発生する。この書き込み電圧Ｖｗｒｉｔｅ＿１はノードｎ１でも同じ値に保たれているので、メモリセル１１に所望値の書き込み電圧Ｖｗｒｉｔｅ＿１が印加できる。これにより、メモリセル１１には所望値の書き込み電流が流れ、１書き込みが行われる。

尚、このとき、スイッチ回路７１の一端は接地端子に接続されるため、０書き込み電圧生成回路４０＿０とメモリセル１１とは接続されない。

上述する図６及び図７において、書き込み電圧生成回路４０＿０、４０＿１は、図２に示す例を用いたが、これに限定されず、図３又は図４の書き込み電圧生成回路４０に変更することも可能である。また、図６及び図７において、１書き込み電圧と０書き込み電圧のうち大きい電圧を生成する方で、１書き込みと０書き書き込みとで、書き込み電圧生成回路４０＿０、４０＿１を共有してもよい。

［１−５］読み出し動作
本実施形態の読み出し動作では、磁気抵抗（Magneto Resistive）効果を利用する。

選択セルに対応したビット線２１、２４及びワード線１２を選択し、選択セルのトランジスタ２をオン状態にする。そして、選択セルの磁気抵抗素子１に読み出し電流を流す。この読み出し電流に基づいて磁気抵抗素子１の抵抗値を読み出し、センスアンプを介した増幅動作によって、“０”、“１”の記録状態を判別する。

尚、読み出し動作時は、定電圧を印加して電流値を読み出してもよいし、定電流を印加して電圧値を読み出してもよい。

［１−６］磁気抵抗素子
図８を用いて、本実施形態のメモリセル１１及びレプリカセル５０に適用可能な磁気抵抗素子１について説明する。

磁気抵抗素子１は、スピン注入磁化反転方式によって、２つの定常状態を取り得る構成を有している。具体的には、図８に示すように、磁気抵抗素子１は、少なくとも、固定層１０１、自由層（記録層）１０３、固定層１０１及び自由層１０３間に設けられた中間層１０２を有している。さらに、自由層１０３の中間層１０２と反対の面上に上部電極１０５を設け、反強磁性層１０４の固定層１０１と反対の面上に下部電極１０６を設けてもよい。

固定層１０１は、強磁性材料からなり、磁化方向は固定されている。例えば、固定層１０１の中間層１０２と反対の面上に反強磁性層１０４を設けることにより、固定層１０１の磁化を固定することができる。

自由層１０３は、強磁性材料からなる。自由層１０３の磁化方向に関しては、固定層１０１のような固着化機構を設けない。よって、自由層１０３の磁化方向は可変である。

中間層１０２は、非磁性材料からなる。中間層１０２は、固定層１０１と自由層１０３との間に働く直接的な相互作用が無視できる程度に、固定層１０１と自由層１０３とを隔離するだけの膜厚が望ましい。同時に、磁気抵抗素子１に書き込み電流を流した場合に、固定層１０１を透過した伝導電子が自由層１０３に至るまでに電子のスピンの方向が反転しないことが要求されるため、中間層１０２の膜厚はスピン拡散長よりも薄いことが望ましい。中間層１０２としては、非磁性金属、非磁性半導体、絶縁膜等を用いることができる。

尚、固定層１０１及び自由層１０３の各層は、図示するような単層に限定されない。例えば、固定層１０１及び自由層１０３の少なくとも一方は、複数の強磁性層からなる積層構造でもよい。

また、固定層１０１及び自由層１０３の少なくとも一方は、第１の強磁性層／非磁性層／第２の強磁性層の３層からなり、第１及び第２の強磁性層の磁化方向が反平行状態となるように磁気結合（層間交換結合）した反強磁性結合構造であってもよいし、第１及び第２の強磁性層の磁化方向が平行状態となるように磁気結合（層間交換結合）した強磁性結合構造であってもよい。

また、ダブルジャンクション構造でもよい。ダブルジャンクション構造の磁気抵抗素子は、第１の固定層、第２の固定層、自由層、第１の固定層及び自由層間に設けられた第１の中間層、第２の固定層及び自由層間に設けられた第２の中間層を有する。このようなダブルジャンクション構造は、シングルジャンクション構造と比較して、低抵抗時における抵抗値と高抵抗時における抵抗値との比、いわゆるＭＲ比（magneto-resistance ratio）をさらに大きくできるという利点がある。

次に、磁気抵抗素子１の具体的な材料の一例について説明する。

固定層１０１、自由層１０３の強磁性材料としては、例えば、Ｃｏ、Ｆｅ、Ｎｉ、又はこれらを含む合金を用いることができる。

中間層１０２として非磁性金属を用いる場合には、Ａｕ、Ｃｕ、Ｃｒ、Ｚｎ、Ｇａ、Ｎｂ、Ｍｏ、Ｒｕ、Ｐｄ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、Ｂｉのうちのいずれか、あるいは、これらのいずれか１種以上を含む合金を用いることができる。尚、中間層１０２をトンネルバリア層として機能させる場合には、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＭｇＯ、ＡｌＮなどの絶縁酸化物を用いることができる。

反強磁性層１０４の材料としては、例えば、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｐｄ−Ｍｎ、ＮｉＯ、Ｆｅ_２Ｏ_３、磁性半導体などを用いることができる。

次に、図８を用いて、スピン注入書き込みによる磁気抵抗素子１の平行／反平行の磁化状態について説明する。

固定層１０１の磁化方向に対して反平行な方向を向いた自由層１０３の磁化を反転させて、固定層１０１の磁化方向に平行な方向に向ける場合、固定層１０１から自由層１０３に向けて電子流を流す。すなわち、書き込み電流を、自由層１０３から固定層１０１に向けて流す。一般に、ある磁性体を通過する電子流のうちの多くは、この磁性体の磁化方向と平行なスピンを有しているため、固定層１０１を通過した電子流のうちの多くは、固定層１０１の磁化方向と平行なスピンを有する。この電子流が、自由層１０３の磁化に対して働くトルクに対して主要な寄与となる。尚、残りの電子流は、固定層１０１の磁化方向と反平行なスピンを有する。このような結果、固定層１０１及び自由層１０３の磁化が平行状態（低抵抗状態）となった場合を、本例では“０”状態とする。

一方、固定層１０１の磁化方向に対して平行な方向を向いた自由層１０３の磁化を反転させて、固定層１０１の磁化方向に反平行な方向に向ける場合、自由層１０３から固定層１０１に向けて電子流を流す。すなわち、書き込み電流を、固定層１０１から自由層１０３に向けて流す。電子流は、自由層１０３を透過し、このうちの固定層１０１の磁化方向に反平行なスピンを有する電子の多くは、固定層１０１により反射されて自由層１０３に戻ってくる。そして、自由層１０３に再度流入し、固定層１０１の磁化方向に反平行なスピンを有する電子が、自由層１０３の磁化に対して働くトルクに対して主要な寄与となる。尚、自由層１０３を透過した、固定層１０１の磁化方向に反平行なスピンを有する電子の一部は、少数であるが、固定層１０１を透過する。このような結果、固定層１０１及び自由層１０３の磁化が反平行状態（高抵抗状態）となった場合を、本例では“１”状態とする。

尚、上記のスピン注入書き込みにおいて、磁気抵抗素子１の抵抗状態と記憶する論理との対応は、固定層１０１及び自由層１０３の磁化が平行状態（低抵抗状態）である場合を“０”状態とし、固定層１０１及び自由層１０３の磁化が反平行状態（高抵抗状態）である場合を“１”状態としたが、これと反対でも勿論良い。

図８において、磁気抵抗素子１の固定層１０１及び自由層１０３の磁化方向は、膜面に対して平行方向に向いた面内磁化型（平行磁化型）となっているが、膜面に対して垂直方向を向いた垂直磁化型でもよい。尚、垂直磁化型であれば、面内磁化型のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。

［１−７］セルの構造
図９を用いて、メモリセル１１及びレプリカセル５０の構造の一例について説明する。

図９に示すように、メモリセル１１及びレプリカセル５０の構造及び形状は全て同じである。例えば、メモリセル１１及びレプリカセル５０の互いの磁気抵抗素子１は、材料、断面形状、平面形状、体積、膜構成等が全て同じである。また、メモリセル１１及びレプリカセル５０の互いのトランジスタ２は、材料、性能等が全て同じである。

具体的な構造としては、半導体基板８１上にゲート電極Ｇが形成され、このゲート電極Ｇの両側の半導体基板８１内にはソース／ドレイン拡散層８２ａ、８２ｂが形成されている。ゲート電極Ｇはワード線１２に繋がっている。このように、半導体基板８１上にはトランジスタ２が形成されている。ソース／ドレイン拡散層８２ａは、コンタクト８３を介して、ビット線２１に接続されている。ソース／ドレイン拡散層８２ｂは、コンタクト８４を介して、磁気抵抗素子１に接続されている。磁気抵抗素子１の自由層１０３はビット線２４に接続されている。ビット線２１、２４は、互いに平行方向に延在されている。

［１−８］効果
上記第１の実施形態によれば、データ書き込み用の書き込み電圧生成回路４０は、メモリセル１１に所望の書き込み電流Ｉｗｒｉｔｅが流れるようにするため、負荷抵抗としてメモリセル１１のレプリカとなるレプリカセル５０を備えている。ここで、メモリセル１１は書き込み回路３１に繋がるノードｎ１に接続され、レプリカセル５０は定電流源６１に繋がるノードｎ２に接続されている。このような回路構成において、メモリセル１１にデータ書き込みを行うとき、２つのノードｎ１、ｎ２の電圧は等しく保たれている。このため、メモリセル１１の製造や温度に対する抵抗変動に依らず、規定の書き込み電流Ｉｗｒｉｔｅをメモリセル１１に流すための、高精度な書き込み電圧Ｖｗｒｉｔｅの生成を実現できる。但し、この場合の抵抗変動は平均値を意味し、メモリセルの個々のバラツキを意味しない。

［２］第２の実施形態
第２の実施形態は、第１の実施形態と構成が異なる書き込み電圧生成回路の例である。

［２−１］書き込み電圧生成回路
図１０乃至図１２に示すように、第２の実施形態の書き込み電圧生成回路４０は、負荷抵抗として、互いに直列接続された複数のレプリカセル５０ａ、５０ｂ、５０ｃからなるレプリカセル群５３を設けている。このレプリカセル群５３の一端はスイッチ回路５１に接続され、レプリカセル群５３の他端はスイッチ回路５２に接続されている。

ここで、図１０の例では、書き込み電圧生成回路４０は、レプリカセル群５３、スイッチ回路５１、５２、定電流源６１、オペアンプ６２を含んで構成されている。図１１の例では、図１０の書き込み電圧生成回路４０に、ｐ型のトランジスタ（例えばＭＯＳＦＥＴ）６３、ｎ型のトランジスタ（例えばＭＯＳＦＥＴ）６４、オペアンプ６５をさらに含んで構成されている。図１２の例では、図１０及び図１１のオペアンプ６２等を省略し、ノードｎ２とスイッチ回路２２を直接接続している。これら図１０乃至図１２の具体的な接続関係については、図２乃至４と同様であるため、説明は省略する。

このような第２の実施形態では、定電流源６１はノードｎ２に基準電流Ｉｂａｓｅを生成し、このノードｎ２に直列接続された３段のレプリカセル５０ａ、５０ｂ、５０ｃが接続される。そして、書き込み時、ノードｎ２の電圧は、ユニティゲインバッファであるオペアンプ６２を介して、メモリセル１１と接続されるノードｎ１に印加される。尚、メモリセル１１側とレプリカセル群５３側の電流経路の抵抗をなるべく等しくするために、レプリカセル群５３側の電流経路にダミーのスイッチ回路５１を挿入することが望ましい。

本実施形態では、定電流源６１が発生する基準電流Ｉｂａｓｅは、メモリセル１１の記憶データを書き換えるのに十分な大きさの、書き込み電流Ｉｗｒｉｔｅの１／３の大きさに設定する。そして、抵抗Ｒ＿ｒｅｐをそれぞれ有する３つのレプリカセル５０ａ、５０ｂ、５０ｃは直列接続されているので、ノードｎ２の電圧Ｖｎ２は、以下の式（１）のようになる。

Ｖｎ２＝３Ｒ＿ｒｅｐ×１／３Ｉｂａｓｅ
Ｖｎ２＝Ｒ＿ｒｅｐ×Ｉｂａｓｅ＝Ｖｗｒｉｔｅ…（１）
従って、ノードｎ１の電圧Ｖｎ１はノードｎ２の電圧Ｖｎ２と等しいので、レプリカセル５０ａ、５０ｂ、５０ｃのそれぞれの抵抗値Ｒ＿ｒｅｐとメモリセルの抵抗値Ｒ＿ｃｅｌｌが等しい場合、メモリセル１１には、所望値の書き込み電流Ｉｗｒｉｔｅが流れる。

［２−２］レプリカセル
第２の実施形態では、第１の実施形態と同様、メモリセル１１に所望の書き込み電流Ｉｗｒｉｔｅが流れるようにするために、レプリカセル５０ａ、５０ｂ、５０ｃのそれぞれの抵抗はメモリセル１１の抵抗と同じ大きさにすることが望ましい。

具体的には、メモリセル１１に１書き込みを行うために１書き込み用の書き込み電圧を生成する場合、レプリカセル５０ａ、５０ｂ、５０ｃの全ては、書き換えが必要となるメモリセル１１と同じ状態である「０状態」に設定する。このとき、レプリカセル５０ａ、５０ｂ、５０ｃへの誤書き込みを回避するため、レプリカセル５０ａ、５０ｂ、５０ｃにそれぞれ流れる電流の方向は「０書き込み方向」にすることが望ましい。すなわち、レプリカセル５０ａ、５０ｂ、５０ｃの各磁気抵抗素子１には、自由層１０３から固定層１０１に向かう方向に電流を流すとよい。

一方、メモリセル１１に０書き込みを行うために０書き込み用の書き込み電圧を生成する場合、レプリカセル５０ａ、５０ｂ、５０ｃの全ては、書き換えが必要となるメモリセル１１と同じ状態である「１状態」に設定する。このとき、レプリカセル５０ａ、５０ｂ、５０ｃへの誤書き込みを回避するため、レプリカセル５０ａ、５０ｂ、５０ｃにそれぞれ流れる電流の方向は「１書き込み方向」にすることが望ましい。すなわち、レプリカセル５０ａ、５０ｂ、５０ｃの各磁気抵抗素子１には、固定層１０１から自由層１０３に向かう方向に電流を流すとよい。

尚、第２の実施形態において、上述する構成以外は、第１の実施形態と同様の構成にしてもよい。すなわち、第２の実施形態では、磁気ランダムアクセスメモリの主要な回路構成は図１のようにしてもよい。また、第２の実施形態の具体的な書き込みは、図６及び図７に示すように、メモリセル１１の両側に書き込み電圧生成回路４０を配置して行われてもよい。さらに、第２の実施形態のレプリカセル５０ａ、５０ｂ、５０ｃのそれぞれは、第１の実施形態と同様、メモリセル１１と同じ構造及び形状にしてもよい。

［２−３］効果
上記第２の実施形態によれば、第１の実施形態と同様に、メモリセル１１にデータ書き込みを行うとき、２つのノードｎ１、ｎ２の電圧は等しく保たれている。このため、メモリセル１１の製造や温度に対する抵抗変動に依らず、規定の書き込み電流Ｉｗｒｉｔｅをメモリセル１１に流すための、高精度な書き込み電圧Ｖｗｒｉｔｅの生成を実現できる
また、第２の実施形態では、書き込み電圧生成回路４０の負荷抵抗として、互いに直列接続された３つのレプリカセル５０ａ、５０ｂ、５０ｃを設けている。このため、レプリカセル５０ａ、５０ｂ、５０ｃに流れる電流Ｉｂａｓｅが、書き込み電流Ｉｗｒｉｔｅの１／３となり、各レプリカセル５０ａ、５０ｂ、５０ｃに印加される電圧も、書き込み電圧Ｖｗｒｉｔｅの１／３となる。従って、レプリカセル５０ａ、５０ｂ、５０ｃへのストレスを軽減でき、レプリカセル５０ａ、５０ｂ、５０ｃを構成する磁気抵抗素子１の劣化を抑制することが可能となる。

尚、本実施形態では、レプリカセル５０ａ、５０ｂ、５０ｃを３段直列接続としたが、Ｎ段直列接続としてもよい。但し、Ｎは２以上の自然数とする。この場合、基準電流Ｉｂａｓｅを書き込み電流値Ｉｗｒｉｔｅの１／Ｎとすることで、同様の効果を有することができる。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、上記実施形態では、磁気抵抗素子を使用した磁気ランダムアクセスメモリを例に挙げて説明したが、例えば、カルコゲナイド素子を使用したＰＲＡＭ（Phase-change Random Access Memory）、遷移金属酸化物素子を使用したＲｅＲＡＭ（Resistance Random Access Memory）等の抵抗変化メモリに適用することも可能である。

さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの主要な回路構成を示す回路図。 本発明の第１の実施形態に係わる書き込み電圧生成回路の具体例１を示す模式図。 本発明の第１の実施形態に係わる書き込み電圧生成回路の具体例２を示す模式図。 本発明の第１の実施形態に係わる他の書き込み電圧生成回路を示す模式図。 本発明の第１の実施形態に係わる書き込み動作におけるレプリカセルを説明するための図。 本発明の第１の実施形態に係わる０書き込み動作を説明するための模式図。 本発明の第１の実施形態に係わる１書き込み動作を説明するための模式図。 本発明の第１の実施形態に係わる磁気抵抗素子を示す断面図。 本発明の第１の実施形態に係わるメモリセル及びレプリカセルの構造を示す断面図。 本発明の第２の実施形態に係わる書き込み電圧生成回路の具体例１を示す模式図。 本発明の第２の実施形態に係わる書き込み電圧生成回路の具体例２を示す模式図。 本発明の第２の実施形態に係わる他の書き込み電圧生成回路を示す模式図。

符号の説明

１…磁気抵抗素子、２、６３、６４…トランジスタ、１１…メモリセル、１２…ワード線、１３…ロウデコーダ、２１、２４…ビット線、２２、２５、５１、５２、７１、７２…スイッチ回路、２３、２６…周辺回路、３１、３３…書き込み回路、３２…読み出し回路、４０…書き込み電圧生成回路、５０、５０ａ、５０ｂ、５０ｃ…レプリカセル、６１…定電流源、６２、６５…オペアンプ、８１…半導体基板、８２ａ、８２ｂ…ソース／ドレイン拡散層、８３、８４…コンタクト、１０１…固定層、１０２…中間層、１０３…自由層。

Claims (5)

1. 第１ノードに接続され、第１抵抗状態と第２抵抗状態との間を遷移可能なメモリセルと、
   第２ノードに接続された第１定電流源と、
   前記第２ノードに接続され、前記第１抵抗状態から前記第２抵抗状態への書き換えを行う書き込み電圧を生成する、前記第１抵抗状態に固定された第１レプリカセルと、
   前記メモリセルを前記第２抵抗状態に設定するとき、前記第１ノードの電圧を前記第２ノードの電圧と等しく保つ第１制御回路と
   を具備する抵抗変化メモリ。
2. 前記第１レプリカセルには前記第１抵抗状態に書き換える方向に電流が流れることを特徴とする請求項１に記載の抵抗変化メモリ。
3. 前記メモリセルの前記第１ノードの反対は第３ノードにさらに接続され、
   第４ノードに接続された第２定電流源と、
   前記第４ノードに接続され、前記第２抵抗状態から前記第１抵抗状態への書き換えを行う書き込み電圧を生成する、前記第２抵抗状態に固定された第２レプリカセルと、
   前記メモリセルを前記第１抵抗状態に設定するとき、前記第３ノードの電圧を前記第４ノードの電圧と等しく保つ第２制御回路と
   をさらに具備する請求項１に記載の抵抗変化メモリ。
4. 第１ノードに接続され、第１抵抗状態と第２抵抗状態との間を遷移可能なメモリセルと、
   第２ノードに接続された定電流源と、
   前記第２ノードに接続され、前記第１抵抗状態から前記第２抵抗状態への書き換えを行う書き込み電圧を生成する、互いに直列接続された複数の第１レプリカセルと、
   前記メモリセルを前記第２抵抗状態に設定するとき、前記第１ノードの電圧を前記第２ノードの電圧と等しく保つ制御回路と
   を具備し、
   前記複数の第１レプリカセルの個数をＮとした場合、前記定電流源が発生する基準電流は、前記メモリセルに流れる書き込み電流の１／Ｎの値であることを特徴とする抵抗変化メモリ。
5. 前記複数の第１レプリカセルは、前記第１抵抗状態にそれぞれ固定されており、かつ、前記複数の第１レプリカセルには前記第１抵抗状態に書き換える方向に電流が流れることを特徴とする請求項４に記載の抵抗変化メモリ。

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