KR102599662B1 - 주어진 동작 환경에 적합한 쓰기 전류에 기초하여 동작하는 메모리 장치 및 쓰기 전류를 구동하는 방법 - Google Patents

주어진 동작 환경에 적합한 쓰기 전류에 기초하여 동작하는 메모리 장치 및 쓰기 전류를 구동하는 방법 Download PDF

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Abstract

본 개시는 메모리 셀 어레이, 쓰기 드라이버, 및 전류 컨트롤러를 포함하는 메모리 장치를 제공한다. 메모리 셀 어레이는 제 1 쓰기 전류에 기초하여 제 1 데이터를 저장하도록 구성되는 메모리 셀을 포함한다. 쓰기 드라이버는 제어 값에 기초하여 제 1 쓰기 전류를 출력한다. 전류 컨트롤러는 메모리 셀을 복제하여 구성되는 복제 메모리 셀을 포함하고, 복제 메모리 셀에 저장된 제 2 데이터의 상태에 기초하여 제어 값을 생성한다. 제 1 쓰기 전류의 세기는 제어 값에 기초하여 조절된다.

Description

주어진 동작 환경에 적합한 쓰기 전류에 기초하여 동작하는 메모리 장치 및 쓰기 전류를 구동하는 방법 {MEMORY DEVICE OPERATING BASED ON WRITE CURRENT SUITABLE FOR GIVEN OPERATION CONDITION AND METHOD OF DRIVING WRITE CURRENT}
본 개시는 전자 장치에 관한 것으로, 좀 더 구체적으로 메모리 장치의 구성들 및 동작들에 관한 것이다.
근래 다양한 유형의 전자 장치들이 이용되고 있다. 전자 장치는 그 전자 장치에 포함되는 다양한 전자 회로의 동작들에 따라 고유의 기능들을 수행한다. 전자 장치는 단독으로 동작하거나 또는 다른 전자 장치와 통신하면서 동작한다.
메모리 장치는 전자 장치들의 한 예이다. 메모리 장치는 각각이 전자적인 신호(예컨대, 전압, 전류 등)에 기초하여 데이터 값을 저장하도록 구성되는 메모리 소자들을 포함하고, 일시적으로 또는 반영구적으로 데이터를 저장한다. 메모리 장치는 외부 요청에 응답하여 데이터를 저장하거나 저장된 데이터를 출력한다. 메모리 장치는 그 메모리 장치를 포함하는 전자 장치 또는 전자 시스템의 동작에 이용되는 데이터를 저장하기 위해 채용된다.
근래 다양한 유형의 정보가 생성되고 많은 양의 정보가 전자 장치들 사이에서 통신됨에 따라, 데이터를 저장하기 위한 메모리 장치가 널리 채용되고 있다. 메모리 장치의 용량, 신뢰성, 동작 효율성 등과 같은 특성들을 개선하는 것은 데이터 및 정보를 적절하게 관리하는 데에 도움이 된다. 따라서, 메모리 장치의 특성들을 개선하기 위한 연구 및 개발이 다양한 분야에서 진행되고 있다. 특히, 이동식 또는 휴대용 장치가 널리 이용됨에 따라, 메모리 장치를 작은 크기로 구현하는 것 및 저전력으로 동작하는 메모리 장치를 구현하는 것은 중요한 이슈로 되고 있다.
본 개시의 실시 예들은 주어진 동작 환경(예컨대, 동작 온도)에 적합한 쓰기 전류에 기초하여 동작하는 메모리 장치 및 그 쓰기 전류를 구동하는 방법을 제공할 수 있다. 몇몇 실시 예에서, 메모리 장치는, 최악의 동작 환경에서 요구되는 가장 높은 세기의 쓰기 전류에 기초하여 동작하는 대신, 주어진 동작 환경에 최적인 쓰기 전류를 이용하기 위해 쓰기 전류의 세기를 조절할 수 있다.
몇몇 실시 예에서, 메모리 장치는 메모리 셀 어레이, 쓰기 드라이버, 및 전류 컨트롤러를 포함할 수 있다. 메모리 셀 어레이는 제 1 쓰기 전류에 기초하여 제 1 데이터를 저장하도록 구성되는 메모리 셀을 포함할 수 있다. 쓰기 드라이버는 제어 값에 기초하여 제 1 쓰기 전류를 출력할 수 있다. 전류 컨트롤러는 메모리 셀을 복제하여 구성되는 복제(Replica) 메모리 셀을 포함할 수 있고, 복제 메모리 셀에 저장된 제 2 데이터의 상태에 기초하여 제어 값을 생성할 수 있다. 제 1 쓰기 전류의 세기는 제어 값에 기초하여 조절될 수 있다.
몇몇 실시 예에서, 메모리 장치는 메모리 셀 어레이, 쓰기 드라이버, 및 전류 컨트롤러를 포함할 수 있다. 메모리 셀 어레이는 제 1 쓰기 전류에 기초하여 데이터를 저장할 수 있다. 쓰기 드라이버는, 제 1 쓰기 전류의 제 1 세기가 조절되도록, 제어 값에 기초하여 제 1 쓰기 전류를 구동할 수 있다. 전류 컨트롤러는 상이한 세기들을 갖는 복수의 쓰기 전류 중 데이터의 상태를 전환시키는 제 2 쓰기 전류를 판별할 수 있다. 전류 컨트롤러는 판별된 제 2 쓰기 전류의 제 2 세기에 대응하여 제어 값을 생성할 수 있다. 제 1 세기는 제어 값에 기초하여 제 2 세기에 대응하도록 조절될 수 있다.
몇몇 실시 예에서, 메모리 장치는 제 1 트랜지스터들, 복제 메모리 셀들, 제어 값 생성 회로, 제 2 트랜지스터들, 및 메모리 셀 어레이를 포함할 수 있다. 제 1 트랜지스터들은 상이한 세기들을 갖는 제 1 쓰기 전류들을 구동할 수 있다. 복제 메모리 셀들은 제 1 쓰기 전류들에 각각 기초하여 데이터를 저장할 수 있다. 제어 값 생성 회로는 복제 메모리 셀들에 저장된 데이터의 상태들이 제 1 쓰기 전류들에 각각 기초하여 전환되는지에 따라 제어 값을 생성할 수 있다. 제 2 트랜지스터들 각각이 제어 값에 기초하여 턴 온 또는 턴 오프됨에 따라, 제 2 트랜지스터들은 제 2 쓰기 전류를 구동할 수 있다. 메모리 셀 어레이는 제 2 쓰기 전류에 기초하여 데이터를 저장할 수 있다. 제어 값은 제 1 쓰기 전류들 중 복제 메모리 셀들에 저장된 데이터의 상태들을 전환시키는 전환 쓰기 전류의 세기와 관련될 수 있다.
몇몇 실시 예에서, 메모리 장치는 메모리 셀 어레이, 쓰기 드라이버, 및 하나 이상의 복제 메모리 셀을 포함할 수 있다. 메모리 셀 어레이는 제 1 쓰기 전류에 기초하여 데이터를 저장할 수 있다. 쓰기 드라이버는 제 1 쓰기 전류를 출력할 수 있다. 하나 이상의 복제 메모리 셀은 상이한 세기들을 갖는 복수의 쓰기 전류에 기초하여 데이터를 저장할 수 있다. 하나 이상의 복제 메모리 셀에 저장된 데이터의 상태들은 복수의 쓰기 전류에 기초하여 전환되거나 전환 없이 유지될 수 있다. 쓰기 드라이버는, 제 1 쓰기 전류의 세기가 복수의 쓰기 전류 중 하나 이상의 복제 메모리 셀에 저장된 데이터의 상태들을 전환시키는 제 2 쓰기 전류의 세기에 대응하도록, 제 1 쓰기 전류를 구동할 수 있다.
몇몇 실시 예는 메모리 셀에 데이터를 저장하기 위한 쓰기 전류를 구동하는 방법을 제공할 수 있다. 방법은, 제 1 세기를 갖는 제 1 쓰기 전류 및 제 2 세기를 갖는 제 2 쓰기 전류를 각각 제 1 복제 메모리 셀 및 제 2 복제 메모리 셀로 전달하는 단계, 제 1 복제 메모리 셀에 저장된 제 1 데이터 및 제 2 복제 메모리 셀에 저장된 제 2 데이터를 감지하여 제 1 데이터의 상태가 제 1 쓰기 전류에 기초하여 전환되는지 및 제 2 데이터의 상태가 제 2 쓰기 전류에 기초하여 전환되는지 판별하는 단계, 및 제 1 데이터의 상태가 전환되고 제 2 데이터의 상태가 전환되지 않은 것으로 판별되는 경우 데이터가 제 3 쓰기 전류에 기초하여 메모리 셀에 저장되도록 제 1 세기에 대응하는 세기를 갖는 제 3 쓰기 전류를 구동하는 단계를 포함할 수 있다.
실시 예들에 따르면, 메모리 장치가 주어진 동작 환경에 최적인 쓰기 전류에 기초하여 동작할 수 있다. 실시 예들에서, 쓰기 전류를 구동하는 데에 소모되는 전력의 양이 감소할 수 있고, 메모리 장치의 동작 및 관리의 효율성 및 신뢰성이 향상될 수 있다.
도 1은 실시 예들에 따른 메모리 시스템을 포함하는 전자 시스템의 예시적인 구성을 보여주는 블록도이다.
도 2는 도 1의 메모리 장치의 예시적인 구성을 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 예시적인 구성을 보여주는 블록도이다.
도 4는 도 3의 메모리 셀과 관련되는 예시적인 구성을 보여주는 개념도이다.
도 5 및 도 6은 도 3의 메모리 셀의 예시적인 특성을 설명하기 위한 개념도들이다.
도 7 및 도 8은 도 3의 메모리 셀의 예시적인 특성을 설명하기 위한 그래프들이다.
도 9는 도 1의 메모리 장치의 예시적인 구성을 보여주는 블록도이다.
도 10은 도 9의 드라이버 회로 및 메모리 셀의 예시적인 구성을 보여주는 블록도이다.
도 11은 도 9의 전류 컨트롤러의 예시적인 구성을 보여주는 블록도이다.
도 12는 도 11의 쓰기 전류들의 예를 설명하기 위한 그래프이다.
도 13은 도 11의 전류 컨트롤러의 예시적인 구성을 보여주는 블록도이다.
도 14는 도 11의 전류 컨트롤러의 예시적인 동작을 설명하기 위한 그래프이다.
도 15는 도 9의 메모리 셀의 예시적인 특성을 설명하기 위한 그래프이다.
도 16은 도 14 및 도 15의 예들에 따른 도 13의 전류 컨트롤러의 예시적인 구성 및 예시적인 동작을 설명하기 위한 블록도이다.
도 17 및 도 18은 도 16의 전류 컨트롤러로부터 출력되는 제어 값에 기초하여 동작하는 도 10의 드라이버 회로의 예시적인 구성 및 예시적인 동작을 설명하기 위한 블록도들이다.
아래에서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자들이 본 발명을 용이하게 실시할 수 있도록, 첨부되는 도면들을 참조하여 몇몇 실시 예가 명확하고 상세하게 설명될 것이다.
도 1은 실시 예들에 따른 메모리 시스템(1300)을 포함하는 전자 시스템(1000)의 예시적인 구성을 보여주는 블록도이다.
전자 시스템(1000)은 호스트 장치(1100) 및 메모리 시스템(1300)을 포함할 수 있다. 예로서, 전자 시스템(1000)은 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 웨어러블(Wearable) 장치, 비디오 게임기(Video Game Console), 서버, 전기 자동차, 가전기기, 의료기기 등과 같은 전자 장치들에서 구현될 수 있다.
호스트 장치(1100) 및 메모리 시스템(1300)은 하나의 전자 장치에 포함되거나 상이한 전자 장치들 상에 분산될 수 있다. 몇몇 경우, 메모리 시스템(1300)은 하나의 칩 또는 패키지(예컨대, 단일 SoC(System-on-chip)) 상에서 호스트 장치(1100)와 함께 구현될 수 있다.
호스트 장치(1100)는 전자 시스템(1000)에서 요구되는 동작들을 수행할 수 있는 전자 장치일 수 있다. 이를 위해, 호스트 장치(1100)는 메모리 시스템(1300)에 데이터를 저장하거나 메모리 시스템(1300)에 저장된 데이터를 읽을 수 있다.
예로서, 호스트 장치(1100)는 메인 프로세서(예컨대, CPU(Central Processing Unit), AP(Application Processor) 등), 전용 프로세서(예컨대, GPU(Graphic Processing Unit)), MODEM(Modulator/Demodulator), 이미지 센서 등일 수 있다. 그 밖에, 호스트 장치(1100)는 메모리 시스템(1300)을 이용할 수 있는 어떠한 장치든 될 수 있다.
메모리 시스템(1300)은 전자 시스템(1000)의 동작에 이용되는 데이터를 저장할 수 있다. 예로서, 메모리 시스템(1300)은 호스트 장치(1100)에 의해 요청되는 쓰기 데이터를 저장하거나 호스트 장치(1100)에 의해 요청되는 읽기 데이터를 호스트 장치(1100)로 제공할 수 있다.
이를 위해, 메모리 시스템(1300)은 하나 이상의 메모리 장치(1310) 및 컨트롤러(1330)를 포함할 수 있다. 메모리 장치들(1310)의 개수는 메모리 시스템(1300)의 요구 사항(예컨대, 용량, 성능, 용도, 크기 등)에 의존하여 다양하게 변경 또는 수정될 수 있다. 다만, 간결성을 위해, 아래의 설명들에서 메모리 시스템(1300)이 하나의 메모리 장치(1310)를 포함하는 것으로 가정될 것이다.
메모리 장치(1310)는 데이터를 저장하고 저장된 데이터를 출력하도록 구성되는 메모리 소자를 포함할 수 있다. 예로서, 메모리 소자는 휘발성 메모리 및/또는 불휘발성 메모리를 포함할 수 있다.
컨트롤러(1330)는 메모리 시스템(1300)의 전반적인 동작들을 제어할 수 있다. 예로서, 컨트롤러(1330)는 호스트 장치(1100)의 요청에 응답하여 데이터가 메모리 장치(1310)에 저장되거나 메모리 장치(1310)로부터 읽히도록 메모리 장치(1310)를 제어할 수 있다. 예로서, 컨트롤러(1330)는 데이터 오류 정정, 성능 관리, 공격 방지 등과 같은 다양한 동작을 제공할 수 있다.
몇몇 예에서, 메모리 장치(1310) 및 컨트롤러(1330)는 하나의 칩 상에 구현될 수 있다. 몇몇 경우, 메모리 장치(1310) 및 컨트롤러(1330)는 별개의 칩들에 구현될 수 있고, 하나의 패키지 또는 회로 기판 상에 실장될 수 있다.
몇몇 실시 예에서, 메모리 시스템(1300)은 전자 시스템(1000)의 스토리지 장치로서 채용될 수 있다. 몇몇 실시 예에서, 메모리 시스템(1300)은 호스트 장치(1100)를 위한 워킹 메모리 또는 버퍼 메모리로서 채용될 수 있다. 메모리 시스템(1300)의 구성 및 동작은 전자 시스템(1000)의 구현에 의존하여 다양하게 변경 또는 수정될 수 있다.
도 2는 도 1의 메모리 장치(1310)의 예시적인 구성을 보여주는 블록도이다.
메모리 장치(1310)는 메모리 셀 어레이(1311), 로우 디코더(1312), 컬럼 디코더(1313), 쓰기 드라이버(1314), 감지 증폭기(1315), 데이터 버퍼(1316), 제어 로직 회로(1317), 및 전류 컨트롤러(2000)를 포함할 수 있다. 도 2는 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명을 한정하도록 의도되지 않는다. 메모리 장치(1310)는 도 2의 구성 요소들 중 일부를 포함하지 않거나 도 2에 도시되지 않은 구성 요소를 더 포함할 수 있다.
메모리 셀 어레이(1311)는 각각이 데이터를 저장하도록 구성되는 메모리 셀(MC)들을 포함할 수 있다. 메모리 셀 어레이(1311)는 메모리 셀(MC)들에 데이터를 저장할 수 있고, 메모리 셀(MC)들에 저장된 데이터를 출력할 수 있다.
각 메모리 셀(MC)은 데이터 값을 저장할 수 있는 메모리 소자를 포함할 수 있다. 예로서, 각 메모리 셀(MC)은 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리 및/또는 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리로 구현될 수 있다.
본 개시는 위 예로 한정되지 않고, 각 메모리 셀(MC)의 유형은 메모리 시스템(1300)의 구현에 의존하여 다양하게 변경 또는 수정될 수 있다. 다만, 더 나은 이해를 가능하게 하기 위해, 메모리 셀(MC)들 중 메모리 셀(100)의 예시적인 구성 및 특성이 도 3 내지 도 8을 참조하여 설명될 것이다.
메모리 셀(MC)들은 소스 라인들(SL1, SL2, SLn), 비트 라인들(BL1, BL2, BLn), 및 워드 라인들(WL1, WL2, WLm)로 연결될 수 있다. 행을 따라 배열되는 메모리 셀들은 각 워드 라인(WL1, WL2, WLm)으로 공통으로 연결될 수 있다. 열을 따라 배열되는 메모리 셀들은 각 소스 라인(SL1, SL2, SLn) 및 각 비트 라인(BL1, BL2, BLn)으로 공통으로 연결될 수 있다.
로우 디코더(1312)는, 선택되는 워드 라인으로 연결되는 선택되는 메모리 셀들이 데이터를 저장하거나 출력하도록, 제어 로직 회로(1317)의 제어에 따라 워드 라인들(WL1, WL2, WLm)의 전압들을 제어할 수 있다. 컬럼 디코더(1313)는, 선택되는 메모리 셀들이 데이터를 저장하거나 출력하도록, 제어 로직 회로(1317)의 제어에 따라 소스 라인들(SL1, SL2, SLn) 및 비트 라인들(BL1, BL2, BLn)을 쓰기 드라이버(1314) 및 감지 증폭기(1315)로 연결할 수 있다.
쓰기 드라이버(1314)는 제어 로직 회로(1317)의 제어에 따라 쓰기 전류를 출력할 수 있다. 쓰기 전류는 각 메모리 셀(MC)에 데이터 값을 저장하기 위해 이용될 수 있다. 예로서, 쓰기 전류에 응답하여, 각 메모리 셀(MC)에 저장된 데이터의 상태가 제 1 값(예컨대, 논리 "0")으로부터 제 2 값(예컨대, 논리 "1")으로 변하거나 제 2 값으로부터 제 1 값으로 변할 수 있다.
쓰기 드라이버(1314)는 의도되는 값의 데이터가 각 메모리 셀(MC)에 저장되도록 쓰기 전류를 구동할 수 있다. 이를 위해, 쓰기 동작에서, 쓰기 드라이버(1314)는 컬럼 디코더(1313)를 통해 소스 라인들(SL1, SL2, SLn) 중 선택된 것 및 비트 라인들(BL1, BL2, BLn) 중 선택된 것으로 연결될 수 있다.
실시 예들에서, 전류 컨트롤러(2000)는 쓰기 전류의 세기를 조절하기 위해 쓰기 드라이버(1314)로 연결될 수 있다. 도 7 및 도 8을 참조하여 설명될 것처럼, 쓰기 전류의 최적인 세기는 메모리 장치(1310)의 동작 환경(예컨대, 동작 온도)에 의존하여 변할 수 있다. 전류 컨트롤러(2000)는 쓰기 전류가 동작 환경에 적합한 세기를 갖도록 쓰기 드라이버(1314)를 제어할 수 있다. 쓰기 드라이버(1314) 및 전류 컨트롤러(2000)에 관한 실시 예들이 도 9 내지 도 18을 참조하여 설명될 것이다.
감지 증폭기(1315)는 제어 로직 회로(1317)의 제어에 따라 각 메모리 셀(MC)에 저장된 데이터의 값을 감지할 수 있다. 이를 위해, 읽기 동작에서, 감지 증폭기(1315)는 컬럼 디코더(1313)를 통해 소스 라인들(SL1, SL2, SLn) 중 선택된 것 및 비트 라인들(BL1, BL2, BLn) 중 선택된 것으로 연결될 수 있다.
데이터 버퍼(1316)는 제어 로직 회로(1317)의 제어에 따라 데이터를 버퍼링할 수 있다. 예로서, 데이터 버퍼(1316)는 메모리 장치(1310)의 외부로 출력되는 데이터 및 메모리 장치(1310)의 외부로부터 수신되는 데이터를 버퍼링할 수 있다. 예로서, 데이터는 메모리 장치(1310) 외부의 컨트롤러(1330)와 교환될 수 있다.
쓰기 동작에서, 메모리 장치(1310)의 외부로부터 수신되는 데이터가 데이터 버퍼(1316)에 버퍼링된 다음에 쓰기 드라이버(1314)로 제공될 수 있다. 읽기 동작에서, 감지 증폭기(1315)에 의해 감지된 데이터가 데이터 버퍼(1316)에 버퍼링된 다음에 메모리 장치(1310)의 외부로 출력될 수 있다. 따라서, 데이터가 메모리 셀 어레이(1311)에 저장되거나 메모리 셀 어레이(1311)로부터 출력될 수 있다.
제어 로직 회로(1317)는 메모리 장치(1310) 외부의 컨트롤러(1330)로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신할 수 있다. 제어 로직 회로(1317)는, 어드레스(ADDR)에 의해 지시되는 메모리 셀이 데이터를 저장하거나 출력하도록, 제어 신호(CTRL)에 응답하여 로우 디코더(1312), 컬럼 디코더(1313), 쓰기 드라이버(1314), 감지 증폭기(1315), 및 데이터 버퍼(1316)를 제어할 수 있다.
도 3은 도 2의 메모리 셀 어레이(1311)의 예시적인 구성을 보여주는 블록도이다. 예로서, 도 3은 메모리 셀 어레이(1311)의 각 메모리 셀(MC)이 MRAM으로 구현되는 경우를 보여준다.
메모리 셀(MC)들은 행들 및 열들을 따라 배열될 수 있고, 워드 라인들(WL1, WL2, WLm), 소스 라인들(SL1, SL2, SLn), 및 비트 라인들(BL1, BL2, BLn)로 연결될 수 있다. 메모리 셀(100)은 메모리 셀(MC)들 중 하나일 수 있고, 셀 트랜지스터(CT) 및 가변 저항 소자(VR)를 포함할 수 있다. 다른 메모리 셀(MC)들은 메모리 셀(100)과 실질적으로 동일하게 구성될 수 있고, 중복되는 설명은 간결성을 위해 이하 생략될 것이다.
셀 트랜지스터(CT)의 게이트는 워드 라인(WL1)으로 연결될 수 있다. 셀 트랜지스터(CT) 및 가변 저항 소자(VR)는 소스 라인(SL1)과 비트 라인(BL1) 사이에 직렬로 연결될 수 있다. 워드 라인(WL1)의 전압에 기초하여 셀 트랜지스터(CT)가 턴 온되는 경우, 가변 저항 소자(VR)를 통해 전류가 흐르도록 전류 경로가 제공될 수 있다. 예로서, 가변 저항 소자(VR)는 자유 층(Free Layer, FL), 터널 층(Tunneling Layer, TL), 및 고정 층(Pinned Layer, PL)을 포함할 수 있다.
도 4는 도 3의 메모리 셀(100)과 관련되는 예시적인 구성을 보여주는 개념도이다.
셀 트랜지스터(CT)는 바디 기판(111), 게이트(112), 및 접합(Junction)들(113, 114)을 포함할 수 있다. 접합(113)은 바디 기판(111) 상에 형성될 수 있고, 소스 라인(SL1)으로 연결될 수 있다. 접합(114)은 바디 기판(111) 상에 형성될 수 있고, 가변 저항 소자(VR)를 통해 비트 라인(BL1)으로 연결될 수 있다. 게이트(112)는 접합들(113, 114) 사이에서 바디 기판(111) 상에 형성될 수 있고, 워드 라인(WL1)으로 연결될 수 있다.
가변 저항 소자(VR)에서, 고정 층(PL) 및 자유 층(PL)은 자성 물질을 포함할 수 있고, 터널 층(TL)은 절연 물질을 포함할 수 있다. 고정 층(PL)의 자화 방향은 고정될 수 있다. 반면, 자유 층(FL)의 자화 방향은 가변 저항 소자(VR)를 통해 흐르는 전류의 방향에 따라 변할 수 있다. 자유 층(FL)의 자화 방향이 변함에 따라, 가변 저항 소자(VR)의 저항이 변할 수 있다.
도 5 및 도 6은 도 3의 메모리 셀(100)의 예시적인 특성을 설명하기 위한 개념도들이다.
예로서, 도 5를 참조하면, 높은 전압(예컨대, 쓰기 전압)이 비트 라인(BL1)으로 인가되고 낮은 전압(예컨대, 접지 전압)이 소스 라인(SL1)으로 인가되는 경우, 쓰기 전류가 방향(D1)을 따라 흐를 수 있다. 이 경우, 자유 층(FL)의 자화 방향이 고정 층(PL)의 자화 방향과 동일해질 수 있고, 가변 저항 소자(VR)(또는, 메모리 셀(100))의 저항이 감소할 수 있다(저 저항 상태).
반면, 도 6을 참조하면, 높은 전압이 소스 라인(SL1)으로 인가되고 낮은 전압이 비트 라인(BL1)으로 인가되는 경우, 쓰기 전류가 방향(D2)을 따라 흐를 수 있다. 이 경우, 자유 층(FL)의 자화 방향이 고정 층(PL)의 자화 방향과 반대로 될 수 있고, 가변 저항 소자(VR)(또는, 메모리 셀(100))의 저항이 증가할 수 있다(고 저항 상태).
가변 저항 소자(VR)가 저 저항 상태에 있는 경우, 메모리 셀(100)이 제 1 값(예컨대, 논리 "0")의 데이터를 저장하는 것으로 간주될 수 있다. 반면, 가변 저항 소자(VR)가 고 저항 상태에 있는 경우, 메모리 셀(100)이 제 2 값(예컨대, 논리 "1")의 데이터를 저장하는 것으로 간주될 수 있다.
쓰기 드라이버(1314)에 의해 구동되는 쓰기 전류의 방향에 의존하여, 메모리 셀(100)의 데이터 상태가 제 1 값과 제 2 값 사이에서 전환될 수 있다. 예로서, 메모리 셀(100)이 제 1 값의 데이터를 저장하는 동안 쓰기 전류가 방향(D2)을 따라 흐르는 경우, 메모리 셀(100)의 데이터의 제 1 값이 제 2 값으로 전환될 수 있다. 메모리 셀(100)이 제 2 값의 데이터를 저장하는 동안 쓰기 전류가 방향(D1)을 따라 흐르는 경우, 메모리 셀(100)의 데이터의 제 2 값이 제 1 값으로 전환될 수 있다.
도 7은 도 3의 메모리 셀(100)의 예시적인 특성을 설명하기 위한 그래프이다. 도 7의 그래프는 시간이 흐름에 따라 쓰기 드라이버(1314)로부터 메모리 셀(100)의 가변 저항 소자(VR)로 전달되는 쓰기 전류의 세기를 보여준다.
메모리 셀(100)의 데이터 상태를 전환시키기 위해, 쓰기 전류가 가변 저항 소자(VR)로 전달될 수 있다. 예로서, 쓰기 드라이버(1314)는 세기(ID)를 갖는 쓰기 전류를 시간 길이(TD) 동안 구동할 수 있다. 이 경우, 그래프 아래의 면적(QE)만큼의 전하량에 대응하는 에너지가 가변 저항 소자(VR)의 자유 층(FL)의 자화 방향을 변경하기 위해 메모리 셀(100)로 공급될 수 있다.
예로서, 면적(QE)에 대응하는 에너지가 자유 층(FL)의 자화 방향을 변경하기 위해 요구되는 최소 에너지인 것으로 가정된다. 면적(QE)에 대응하는 에너지보다 적은 불충분한 에너지가 메모리 셀(100)로 공급되는 경우(예컨대, 쓰기 전류의 세기가 세기(ID)보다 낮은 경우 또는 쓰기 전류가 시간 길이(TD)보다 짧은 시간 길이 동안 구동되는 경우), 메모리 셀(100)의 데이터 상태는 전환되지 않을 수 있다.
한편, 쓰기 전류의 세기가 세기(ID)보다 낮도록 다소 감소하더라도, 쓰기 전류를 구동하기 위한 시간 길이(TD)가 길어지는 경우, 충분한 에너지가 전달될 수 있고 메모리 셀(100)의 데이터 상태가 전환될 수 있다. 그러나, 쓰기 전류의 세기가 문턱 세기보다도 낮은 경우, 시간 길이(TD)가 상당히 길어지더라도, 메모리 셀(100)의 데이터 상태가 전환되지 않을 수 있다. 문턱 세기는 데이터 상태를 전환시키기 위해 요구되는 최소 세기로 이해될 수 있다.
도 8은 도 3의 메모리 셀(100)의 예시적인 특성을 설명하기 위한 그래프이다. 도 8의 그래프는 온도에 따라 변하는 쓰기 전류의 세기를 보여준다.
메모리 셀(100)이 MRAM으로 구현되는 경우, 메모리 셀(100)의 데이터 상태를 전환시키기 위한 쓰기 전류의 문턱 세기는 메모리 장치(1310)가 동작하는 환경의 온도에 의존하여 변할 수 있다. 예로서, 메모리 장치(1310)가 낮은 온도(T1)의 환경에서 동작하는 경우, 문턱 세기는 높을 수 있다. 따라서, 메모리 셀(100)의 데이터 상태를 전환시키기 위해, 쓰기 드라이버(1314)가 높은 세기(N1)의 쓰기 전류를 구동해야 할 수 있다.
반면, 메모리 장치(1310)가 높은 온도(T2)의 환경에서 동작하는 경우, 문턱 세기는 낮을 수 있다. 따라서, 쓰기 드라이버(1314)가 낮은 세기(N2)의 쓰기 전류를 구동하는 것이 수용 가능(Acceptable)할 수 있다(실선 참조; 단, 도 8의 실선은 더 나은 이해를 가능하게 하기 위해 제공되고, 온도와 문턱 세기 사이의 실제 관계는 비선형일 수 있음).
그러나, 몇몇 구현에서, 쓰기 드라이버(1314)는, 어떤 온도 환경에서든 메모리 셀(100)의 데이터 상태가 전환 가능(Switchable)하도록, 최악의 온도 환경의 가정 하에서 높은 세기(N1)의 쓰기 전류만을 구동하도록 구성될 수 있다(점선 참조). 이러한 구현들에서, 메모리 장치(1310)가 실제로 높은 온도의 환경에서 동작함에도 불구하고 높은 세기(N1)의 쓰기 전류가 구동되는 경우, 불필요한 전력 소모가 증가할 수 있다. 따라서, 메모리 장치(1310)가 동작하는 환경의 온도에 따라 쓰기 전류의 세기를 조절하는 것은 전력 소모의 감소의 관점에서 유익할 수 있다.
도 8에 대한 설명은 온도와 관련하여 제공되었으나, 문턱 세기는 온도 외의 다른 동작 환경(예컨대, 공정 오차, 공급 전압, 습도, 전자기 간섭 등)에 의해 영향을 받을 수 있다. 따라서, 메모리 장치(1310)의 동작 환경에 따라 쓰기 전류를 조절하는 것은 전력 소모의 감소는 물론 메모리 장치(1310)의 동작 및 관리의 효율성 및 신뢰성을 향상시키는 데에 도움이 될 수 있다.
실시 예들에서, 메모리 장치(1310)는, 최악의 동작 환경에서 요구되는 가장 높은 세기의 쓰기 전류에 기초하여 동작하는 대신, 주어진 동작 환경에 적합한 쓰기 전류에 기초하여 동작할 수 있다. 이러한 실시 예들이 도 9 내지 도 18을 참조하여 설명될 것이다.
아래의 실시 예들은 온도와 관련하여 메모리 장치(1310)가 MRAM을 포함하는 경우를 설명하도록 제공될 것이다. 그러나, 아래의 실시 예들이 온도 외의 다른 동작 환경에 적합한 쓰기 전류를 구동하기 위해 다양하게 변경 또는 수정될 수 있음이 잘 이해될 것이다. 나아가, 아래의 실시 예들이 MRAM 외에 동작 환경에 의존하여 변하는 문턱 세기의 쓰기 전류를 요구하는 다른 유형의 메모리를 위해 다양하게 변경 또는 수정될 수 있음이 잘 이해될 것이다. 아래의 실시 예들은 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명을 한정하도록 의도되지 않는다.
도 9는 도 1의 메모리 장치(1310)의 예시적인 구성을 보여주는 블록도이다.
메모리 셀 어레이(1311)는 메모리 셀(100)을 포함할 수 있다. 메모리 셀(100)은 쓰기 전류(IW)에 기초하여 데이터를 저장할 수 있다. 따라서, 데이터가 쓰기 전류(IW)에 기초하여 메모리 셀 어레이(1311)에 저장될 수 있다.
쓰기 드라이버(1314)는 쓰기 전류(IW)를 출력할 수 있다. 예로서, 쓰기 드라이버(1314)는 메모리 셀(100)을 위해 쓰기 전류(IW)를 구동하도록 구성되는 드라이버 회로(200)를 포함할 수 있다. 쓰기 드라이버(1314)는 드라이버 회로(200)를 이용하여, 데이터 버퍼(1316)에 버퍼링된 데이터에 기초하여 쓰기 전류(IW)를 구동할 수 있다. 예로서, 메모리 셀(100)에 저장된 데이터 값이 데이터 버퍼(1316)에 버퍼링된 데이터 값과 상이한 경우, 쓰기 드라이버(1314)는 데이터 상태를 전환시키기 위해 쓰기 전류(IW)를 메모리 셀(100)로 제공할 수 있다.
전류 컨트롤러(2000)는 메모리 장치(1310)의 동작 환경(예컨대, 동작 온도)에 적합하도록 쓰기 전류(IW)의 세기를 조절하기 위해 제공될 수 있다. 전류 컨트롤러(2000)는 제어 값(CV)을 생성할 수 있다. 예로서, 제어 값(CV)은 디지털 코드일 수 있다. 디지털 코드는 각각이 논리 "0" 또는 논리 "1"의 값을 갖는 디지털 비트들을 포함할 수 있다. 그러나, 제어 값(CV)의 구성은 디지털 코드에 한정되지 않고, 쓰기 전류(IW)의 세기를 조절하기 위해 다양하게 변경 또는 수정될 수 있다.
제어 값(CV)은 쓰기 드라이버(1314)로 제공될 수 있다. 쓰기 드라이버(1314)는 제어 값(CV)에 기초하여 쓰기 전류(IW)를 출력할 수 있다. 쓰기 전류(IW)는 쓰기 전류(IW)의 세기가 제어 값(CV)에 기초하여 조절되도록 구동될 수 있다.
도 10은 도 9의 드라이버 회로(200) 및 메모리 셀(100)의 예시적인 구성을 보여주는 블록도이다.
몇몇 실시 예에서, 드라이버 회로(200)는 트랜지스터들(PU1, PU2, PUp, PD1, PD2, PDp)을 포함할 수 있다. 트랜지스터들(PU1, PU2, PUp)은 비트 라인(BL1)과 구동 전압(VDD1) 사이에 연결될 수 있다. 트랜지스터들(PD1, PD2, PDp)은 비트 라인(BL1)과 구동 전압(VDD2) 사이에 연결될 수 있다. 예로서, 구동 전압(VDD1)의 레벨은 구동 전압(VDD2)의 레벨보다 높을 수 있고, 소스 라인(SL1)의 전압의 레벨은 구동 전압(VDD1)의 레벨과 구동 전압(VDD2)의 레벨 사이일 수 있다. 구동 전압들(VDD1, VDD2)은 별개의 전압 생성 회로로부터 제공될 수 있다.
드라이버 회로(200)는 메모리 셀(100)로 연결될 수 있다. 드라이버 회로(200)와 실질적으로 동일하게 구성되는 추가의 드라이버 회로들이 메모리 셀(100) 외의 나머지 메모리 셀(MC)들에 대해 각각 제공될 수 있다. 간결성을 위해, 추가의 드라이버 회로들과 관련되는 설명들은 생략될 것이다.
예로서, 제어 값(CV)은 제어 값(CVU) 및 제어 값(CVD)을 포함할 수 있다. 제어 값(CVU) 및 제어 값(CVD)은 단일의 제어 값(CV)으로 구성되거나 별개로 제공될 수 있다. 더 나은 이해를 가능하게 하기 위해, 도 10은 제어 값(CVU) 및 제어 값(CVD)이 별개의 제어 값들로서 제공되는 것을 보여준다.
트랜지스터들(PU1, PU2, PUp) 각각은 제어 값(CVU)에 기초하여 턴 온 또는 턴 오프될 수 있다. 예로서, 트랜지스터들(PU1, PU2, PUp) 각각이 P형 MOSFET(P-channel Metal Oxide Semiconductor Field Effect Transistor)인 경우, 트랜지스터들(PU1, PU2, PUp) 각각은 논리 "0"의 디지털 비트에 응답하여 턴 온될 수 있고 논리 "1"의 디지털 비트에 응답하여 턴 오프될 수 있다.
트랜지스터들(PD1, PD2, PDp) 각각은 제어 값(CVD)에 기초하여 턴 온 또는 턴 오프될 수 있다. 예로서, 트랜지스터들(PD1, PD2, PDp) 각각이 N형 MOSFET(N-channel MOSFET)인 경우, 트랜지스터들(PD1, PD2, PDp) 각각은 논리 "1"의 디지털 비트에 응답하여 턴 온될 수 있고 논리 "0"의 디지털 비트에 응답하여 턴 오프될 수 있다. 다만, 도 10의 드라이버 회로(200)의 구성은 가능한 예들 중 하나일 뿐이고, 도 10의 도시와 달리 변경 또는 수정될 수 있음이 잘 이해될 것이다.
턴 온된 트랜지스터들은 쓰기 전류(IW)를 위해 전류 경로를 제공할 수 있다. 따라서, 트랜지스터들(PU1, PU2, PUp) 및 트랜지스터들(PD1, PD2, PDp)은 제어 값(CVU) 및 제어 값(CVD)에 기초하여 쓰기 전류(IW)를 구동할 수 있다.
예로서, 트랜지스터들(PU1, PU2, PUp) 중 하나 이상이 턴 온되고 트랜지스터들(PD1, PD2, PDp)이 턴 오프되는 경우, 비트 라인(BL1)의 전압이 구동 전압(VDD1)으로 풀 업될 수 있다. 이 경우, 비트 라인(BL1)으로부터 소스 라인(SL1)으로의 전류 경로가 방향(D1)을 따라 제공될 수 있다.
반면, 트랜지스터들(PU1, PU2, PUp)이 턴 오프되고 트랜지스터들(PD1, PD2, PDp) 중 하나 이상이 턴 온되는 경우, 비트 라인(BL1)의 전압이 구동 전압(VDD2)으로 풀 다운될 수 있다. 이 경우, 소스 라인(SL1)으로부터 비트 라인(BL1)으로의 전류 경로가 방향(D2)을 따라 제공될 수 있다. 메모리 셀(100)의 데이터 상태는 쓰기 전류(IW)의 방향들(D1, D2)에 따라 전환될 수 있다.
트랜지스터들(PU1, PU2, PUp) 중 턴 온되는 트랜지스터들의 개수는 제어 값(CVU)의 디지털 비트들에 기초하여 변할 수 있다. 트랜지스터들(PD1, PD2, PDp) 중 턴 온되는 트랜지스터들의 개수는 제어 값(CVD)의 디지털 비트들에 기초하여 변할 수 있다. 쓰기 전류(IW)의 세기는 턴 온된 트랜지스터들의 개수에 의존하여 변할 수 있다.
턴 온되는 트랜지스터들의 개수가 증가할수록, 쓰기 전류(IW)의 세기가 증가할 수 있다. 쓰기 전류(IW)의 세기는 턴 온된 트랜지스터들에 의해 구동되는 전류들의 세기들의 합에 대응할 수 있다. 따라서, 쓰기 전류(IW)의 세기는 제어 값(CVU) 및 제어 값(CVD)에 기초하여 조절될 수 있다.
이러한 방식으로, 쓰기 드라이버(1314)는 드라이버 회로(200)를 이용하여, 상이한 세기들을 갖는 쓰기 전류들을 구동하도록 구성될 수 있다. 메모리 셀(100)을 통해 방향(D1) 또는 방향(D2)을 따라 흐르는 쓰기 전류(IW)의 세기는 쓰기 드라이버(1314)에 의해 제공되는 상이한 세기들 중 하나를 갖도록 조절될 수 있다.
도 11은 도 9의 전류 컨트롤러(2000)의 예시적인 구성을 보여주는 블록도이다. 도 12는 도 11의 쓰기 전류들(IR1, IR2, IRq)의 예를 설명하기 위한 그래프이다.
도 11을 참조하면, 몇몇 실시 예에서, 전류 컨트롤러(2000)는 전류원 회로(2100), 하나 이상의 복제(Replica) 메모리 셀(2300), 및 제어 값 생성 회로(2500)를 포함할 수 있다. 전류원 회로(2100)는 상이한 세기들을 갖는 쓰기 전류들(IR1, IR2, IRq)을 출력할 수 있다.
도 12를 참조하면, 쓰기 전류(IR1)는 세기(X1)를 가질 수 있다. 쓰기 전류(IR2)는 세기(X2)를 가질 수 있고, 쓰기 전류(IRq)는 세기(Xq)를 가질 수 있다. 세기들(X1, X2, Xq)은 상이할 수 있다.
도 11로 돌아오면, 복제 메모리 셀(들)(2300)은 복제 메모리 셀(RMC)을 포함할 수 있다. 복제 메모리 셀(들)(2300)에 포함되는 복제 메모리 셀들의 개수는 다양하게 변경 또는 수정될 수 있고, 이는 아래에서 더 설명될 것이다. 복제 메모리 셀(들)(2300)이 복수의 복제 메모리 셀을 포함하는 경우, 복수의 복제 메모리 셀 각각은 복제 메모리 셀(RMC)과 실질적으로 동일하거나 유사하게 구성될 수 있다.
복제 메모리 셀(RMC)은 메모리 셀 어레이(1311)에 포함되는 메모리 셀(예컨대, 메모리 셀(100))을 복제(Replicate)하여 구성될 수 있다. 복제 메모리 셀(RMC)은 메모리 셀(100)에 포함되는 구성 요소들과 동일한 구성 요소들을 포함할 수 있다.
복제 메모리 셀(RMC)에 포함되는 구성 요소들의 특성들(예컨대, 소자 크기, 물리적 형상, 전압/전류 응답 등)은 메모리 셀(100)에 포함되는 구성 요소들의 특성들과 동일할 수 있다. 복제 메모리 셀(RMC)에 포함되는 구성 요소들 사이의 연결은 메모리 셀(100)에 포함되는 구성 요소들 사이의 연결과 동일할 수 있다. 예로서, 메모리 셀(100)이 MRAM으로 구현되는 경우, 복제 메모리 셀(RMC)은 도 3 내지 도 8을 참조하여 설명된 구성들 및 특성들을 가질 수 있다.
쓰기 전류들(IR1, IR2, IRq)은 복제 메모리 셀(들)(2300)로 전달될 수 있다. 복제 메모리 셀(RMC)은 쓰기 전류들(IR1, IR2, IRq)에 기초하여 데이터를 저장하도록 구성될 수 있다. 예로서, 복제 메모리 셀(RMC)이 MRAM으로 구현되는 경우, 복제 메모리 셀(RMC)의 데이터 상태는 쓰기 전류들(IR1, IR2, IRq)의 방향들에 따라 전환되거나 전환 없이 유지될 수 있다.
나아가, 복제 메모리 셀(RMC)의 데이터 상태를 전환시키기 위해 요구되는 쓰기 전류의 문턱 세기는 동작 환경(예컨대, 동작 온도)에 의존하여 변할 수 있다. 복제 메모리 셀(RMC)에 저장된 데이터의 상태는 복제 메모리 셀(RMC)로 전달된 쓰기 전류의 세기가 문턱 세기 이상인 경우에 제 1 값과 제 2 값 사이에서 전환될 수 있다.
쓰기 전류들(IR1, IR2, IRq) 중 몇몇의 세기들은 복제 메모리 셀(RMC)의 데이터 상태를 전환시키기에 충분하지 않을 수 있다(즉, 낮을 수 있다). 반면, 쓰기 전류들(IR1, IR2, IRq) 중 몇몇의 세기들은 복제 메모리 셀(RMC)의 데이터 상태를 전환시키기에 충분히 높을 수 있다.
따라서, 상이한 세기들을 갖는 쓰기 전류들(IR1, IR2, IRq)은 복제 메모리 셀(RMC)의 데이터 상태를 전환시키는 데에 충분한 전류 세기를 판별하기 위해 이용될 수 있다. 예로서, 주어진 동작 환경에서, 복제 메모리 셀(RMC)의 데이터 상태가 쓰기 전류(IR1)에 기초하여 전환되지 않고 쓰기 전류(IR2)에 기초하여 전환되는 경우, 세기(X1)는 충분하지 않고 세기(X2)는 충분한 것으로 판별될 수 있다(이 경우, 문턱 세기는 세기(X1)와 세기(X2) 사이일 수 있다).
복제 메모리 셀(RMC)은 메모리 셀(100)을 복제하여 구성될 수 있다. 따라서, 쓰기 전류(IR2)의 세기(X2)가 복제 메모리 셀(RMC)의 데이터 상태를 전환시키는 데에 충분한 경우, 쓰기 전류(IR2)의 세기(X2)는 메모리 셀(100)의 데이터 상태를 전환시키는 데에도 충분할 수 있다.
이처럼, 쓰기 전류들(IR1, IR2, IRq) 및 복제 메모리 셀(들)(2300)은 주어진 동작 환경에서 메모리 셀 어레이(1311)의 메모리 셀(MC)들에 데이터를 저장하는 데에 적합한(예컨대, 데이터 상태를 전환하는 데에 최적인) 쓰기 전류(IW)의 세기를 판별하기 위해 제공될 수 있다. 메모리 장치(1310)가 동작하는 환경의 온도(또는 다른 요인)가 변하는 경우, 쓰기 전류(IW)의 문턱 세기가 변할 수 있다. 따라서, 실시 예들에서, 메모리 장치(1310)의 동작 환경이 변하는 경우, 쓰기 전류들(IR1, IR2, IRq) 및 복제 메모리 셀(들)(2300)에 기초하여 쓰기 전류(IW)의 세기가 조절될 수 있다.
쓰기 전류(IW)의 세기를 조절하기 위해, 제어 값 생성 회로(2500)는 제어 값(CV)을 생성할 수 있다. 제어 값(CV)은 쓰기 전류들(IR1, IR2, IRq) 중 복제 메모리 셀(들)(2300)에 저장된 데이터의 상태들을 전환시킬 수 있는 쓰기 전류(이하, 전환 쓰기 전류)의 세기와 관련될 수 있다. 제어 값(CV)은 쓰기 드라이버(1314)가 전환 쓰기 전류의 세기를 갖는 쓰기 전류(IW)를 구동하도록 쓰기 드라이버(1314)로 제공될 수 있다.
제어 값 생성 회로(2500)는 복제 메모리 셀(들)(2300)에 저장된 데이터의 상태들이 쓰기 전류들(IR1, IR2, IRq)에 기초하여 전환되는지 감지할 수 있다. 제어 값 생성 회로(2500)는 감지된 상태들에 기초하여, 복제 메모리 셀(들)(2300)에 저장된 데이터의 상태들을 전환시키는 전환 쓰기 전류를 판별할 수 있다. 제어 값(CV)은 판별된 전환 쓰기 전류의 세기에 대응하여 생성될 수 있다. 따라서, 제어 값 생성 회로(2500)는 복제 메모리 셀(들)(2300)에 저장된 데이터의 상태들에 기초하여 제어 값(CV)을 생성할 수 있다.
제어 값(CV)의 디지털 비트는 복제 메모리 셀(들)(2300)에 저장된 데이터의 상태들이 전환되는지에 기초하여 결정될 수 있다. 예로서, 복제 메모리 셀(예컨대, 복제 메모리 셀(RMC))의 데이터 상태가 전환된 경우, 제어 값(CV)의 디지털 비트는 논리 "1"의 값을 가질 수 있다. 반면, 복제 메모리 셀(RMC)의 데이터 상태가 전환되지 않은 경우, 제어 값(CV)의 디지털 비트는 논리 "0"의 값을 가질 수 있다.
따라서, 제어 값(CV)은 전환 쓰기 전류의 세기와 관련될 수 있다. 쓰기 드라이버(1314)는 드라이버 회로(200)의 트랜지스터들(PU1, PU2, PUp, PD1, PD2, PDp)에 의해, 제어 값(CV)에 기초하여 쓰기 전류(IW)의 세기가 전환 쓰기 전류의 세기에 대응하도록 조절되게 쓰기 전류(IW)를 구동할 수 있다.
그러므로, 쓰기 전류(IW)의 세기는 메모리 장치(1310)의 주어진 동작 환경(예컨대, 동작 온도)에서 메모리 셀 어레이(1311)에 저장된 데이터의 상태가 쓰기 전류(IW)에 기초하여 전환되도록(예컨대, 문턱 세기 이상으로 되도록) 조절될 수 있다. 다만, 쓰기 전류(IW)의 세기는 드라이버 회로(200)에 의해 제공되는 상이한 세기들 중 최대인 세기 이하일 수 있다.
몇몇 경우, 쓰기 전류들(IR1, IR2, IRq) 중 여러 쓰기 전류가 복제 메모리 셀(들)(2300)의 데이터 상태들을 전환시킬 수 있다. 예로서, 문턱 세기가 세기(X1)와 세기(X2) 사이인 경우, 쓰기 전류(IR1)를 제외한 쓰기 전류들(IR2, IRq)이 복제 메모리 셀(들)(2300)의 데이터 상태들을 전환시킬 수 있다. 이 예에서, 높은 세기(Xq)의 쓰기 전류를 구동하는 것보다 낮은 세기(X2)의 쓰기 전류를 구동하는 것이 전력 소모의 감소의 관점에서 더 유익할 수 있다. 즉, 문턱 세기 이상의 세기들을 갖는 쓰기 전류들 중에서 가장 낮은 세기를 갖는 쓰기 전류(IW)를 구동하는 것이 유익할 수 있다.
실시 예들에서, 제어 값 생성 회로(2500)는 복제 메모리 셀(들)(2300)의 데이터 상태들을 전환시킬 수 있는 쓰기 전류들의 세기들 중에서 가장 낮은 세기와 관련하여 제어 값(CV)을 생성할 수 있다. 따라서, 쓰기 드라이버(1314)는 제어 값(CV)에 기초하여, 메모리 셀(MC)들의 데이터 상태들을 전환시킬 수 있는 최소 세기를 갖는 쓰기 전류(IW)를 출력할 수 있다.
이러한 방식으로, 쓰기 드라이버(1314)는 높은 세기의 쓰기 전류만 구동하는 대신 주어진 동작 환경에 최적인 세기의 쓰기 전류(IW)를 구동할 수 있다. 따라서, 불필요한 전력 소모가 감소할 수 있고, 효율성 및 신뢰성이 향상될 수 있다.
도 13은 도 11의 전류 컨트롤러(2000)의 예시적인 구성을 보여주는 블록도이다.
몇몇 실시 예에서, 전류원 회로(2100)는 트랜지스터들(TRR, TR1, TR2, TRq)을 포함할 수 있다. 트랜지스터(TRR)는 구동 전압(VDD)에 기초하여 기준 전류(IREF)를 구동할 수 있다. 예로서, 기준 전류(IREF)는 BGR(Bandgap Reference) 회로처럼 기준 레벨을 제공할 수 있는 회로로부터 제공될 수 있고, 구동 전압(VDD)은 별개의 전압 생성 회로로부터 제공될 수 있다. 트랜지스터들(TR1, TR2, TRq)은 구동 전압(VDD)에 기초하여 상이한 세기들을 갖는 쓰기 전류들(IR1, IR2, IRq)을 출력할 수 있다.
트랜지스터(TRR)의 게이트가 트랜지스터(TRR)의 소스와 연결될 수 있고, 트랜지스터들(TR1, TR2, TRq)의 게이트들은 트랜지스터(TRR)의 게이트로 연결될 수 있다. 이는 전류 거울 구조를 제공할 수 있다. 전류 거울 구조에서, 트랜지스터들(TR1, TR2, TRq)은 미러링 비율들에 따라 기준 전류(IREF)를 복사(Copy)하여 쓰기 전류들(IR1, IR2, IRq)을 구동할 수 있다.
트랜지스터들(TR1, TR2, TRq)은 상이한 크기들(예컨대, 채널 폭들)을 가질 수 있다. 트랜지스터의 채널 폭이 클수록, 구동되는 전류의 세기가 증가할 수 있다. 예로서, 트랜지스터들(TR1, TR2)의 채널 폭들이 트랜지스터(TRq)의 채널 폭보다 작도록 구성되는 경우, 쓰기 전류(IRq)의 세기(Xq)가 쓰기 전류들(IR1, IR2)의 세기들(X1, X2)보다 높을 수 있다. 따라서, 쓰기 전류들(IR1, IR2, IRq)의 세기들이 상이할 수 있다.
미러링 비율들은 기준 전류(IREF)의 세기와 쓰기 전류들(IR1, IR2, IRq)의 세기들 사이의 비율들과 관련될 수 있다. 쓰기 전류들(IR1, IR2, IRq)은 상이한 비율들에 따라 기준 전류(IREF)를 복사함으로써 생성될 수 있다. 쓰기 전류들(IR1, IR2, IRq)의 세기들은 상이한 비율들에 대응할 수 있다.
몇몇 실시 예에서, 복제 메모리 셀(들)(2300)은 복수의 복제 메모리 셀을 포함할 수 있다. 제 1 복제 메모리 셀은 복제 가변 저항 소자(RVR1) 및 복제 셀 트랜지스터(RCT1)를 포함할 수 있고, 제 2 복제 메모리 셀은 복제 가변 저항 소자(RVR2) 및 복제 셀 트랜지스터(RCT2)를 포함할 수 있고, 제 q 복제 메모리 셀은 복제 가변 저항 소자(RVRq) 및 복제 셀 트랜지스터(RCTq)를 포함할 수 있다. 각 복제 메모리 셀은 메모리 셀 어레이(1311)의 메모리 셀(MC)을 복제하여 구성될 수 있다.
쓰기 전류들(IR1, IR2, IRq)은 트랜지스터들(TR1, TR2, TRq)로 연결된 복제 메모리 셀들로 각각 전달될 수 있다. 복제 메모리 셀들은 쓰기 전류들(IR1, IR2, IRq)에 각각 기초하여 데이터를 저장할 수 있다. 복제 메모리 셀들에 저장된 데이터의 상태들은 쓰기 전류들(IR1, IR2, IRq)에 각각 기초하여 전환되거나 전환 없이 유지될 수 있다. 복제 셀 트랜지스터들(RCT1, RCT2, RCTq)은 전류 경로들을 제공하기 위해 턴 온될 수 있다.
예로서, 주어진 동작 환경(예컨대, 동작 온도)에서 문턱 세기가 세기(X1)와 세기(X2) 사이인 경우, 쓰기 전류(IR1)의 세기(X1)는 데이터 상태를 전환시키기에 충분하지 않을 수 있다(즉, 낮을 수 있다). 따라서, 복제 가변 저항 소자(RVR1)를 포함하는 복제 메모리 셀의 데이터 상태는 전환 없이 유지될 수 있다.
반면, 쓰기 전류들(IR2, IRq)의 세기들(X2, Xq)은 문턱 세기 이상일 수 있고, 데이터 상태를 전환시키기에 충분히 높을 수 있다. 따라서, 복제 가변 저항 소자들(RVR2, RVRq)을 포함하는 복제 메모리 셀들의 데이터 상태들은 쓰기 전류들(IR2, IRq)에 각각 기초하여 전환될 수 있다.
몇몇 실시 예에서, 제어 값 생성 회로(2500)는 복제 감지 증폭기들(2511, 2512, 251q), 판별 회로들(2531, 2532, 253q), 및 조합 회로(2550)를 포함할 수 있다. 복제 감지 증폭기들(2511, 2512, 251q)은 각 복제 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예로서, 복제 감지 증폭기들(2511, 2512, 251q)은 감지 증폭기(1315)와 실질적으로 동일하거나 유사하게 구성될 수 있다. 복제 감지 증폭기들(2511, 2512, 251q)은 감지된 데이터 값들을 출력할 수 있다.
판별 회로들(2531, 2532, 253q)은 복제 감지 증폭기들(2511, 2512, 251q)의 출력 값들에 기초하여, 각 복제 메모리 셀들의 데이터 상태들이 쓰기 전류들(IR1, IR2, IRq)에 기초하여 전환되는지 판별할 수 있다. 예로서, 판별 회로들(2531, 2532, 253q)은 데이터 값의 변화 또는 천이를 검출하도록 구성되는 하드웨어 회로(예컨대, 레벨 검출기, 위상 검출기, 플립플롭들 등)로 구현될 수 있다. 판별 회로들(2531, 2532, 253q)은 판별된 결과들에 대응하는 값들을 출력할 수 있다.
예로서, 복제 감지 증폭기(2511)는 복제 가변 저항 소자(RVR1)를 포함하는 복제 메모리 셀의 데이터를 감지할 수 있다. 판별 회로(2531)는 복제 감지 증폭기(2511)의 출력에 기초하여, 복제 가변 저항 소자(RVR1)를 포함하는 복제 메모리 셀의 데이터 상태가 쓰기 전류(IR1)에 기초하여 전환되는지 판별할 수 있다. 복제 감지 증폭기들(2512, 251q) 및 판별 회로들(2532, 253q)도 유사한 방식으로 동작할 수 있다.
조합 회로(2550)는 판별 회로들(2531, 2532, 253q)의 출력 값들에 기초하여 제어 값(CVU) 및 제어 값(CVD)을 포함하는 제어 값(CV)(또는, 별개의 제어 값(CVU) 및 제어 값(CVD))을 생성할 수 있다. 따라서, 제어 값(CV)은 복제 메모리 셀들의 데이터 상태들이 전환되는지에 기초하여 생성될 수 있다. 조합 회로(2550)는 판별 회로들(2531, 2532, 253q)의 출력 값들을 조합하여 제어 값(CV)을 생성하도록 구성되는 하드웨어 회로(예컨대, 논리 게이트들, 플립플롭들 등)로 구현될 수 있다.
쓰기 드라이버(1314)에 의해 구동되는 쓰기 전류(IW)는 제어 값(CV)에 기초하여 조절되는 세기를 가질 수 있다. 제어 값(CV)은 복제 메모리 셀들의 데이터 상태들을 전환시키는 전환 쓰기 전류의 세기와 관련되도록 생성될 수 있다. 따라서, 쓰기 전류(IW)는 전환 쓰기 전류의 세기에 대응하는 세기를 갖도록 구동될 수 있다.
한 예에서, 가장 높은 세기(Xq)를 갖는 쓰기 전류(IRq)에 기초하여 복제 가변 저항 소자(RVRq)를 포함하는 복제 메모리 셀의 데이터 상태만 전환되고 나머지 복제 메모리 셀들의 데이터 상태들은 전환되지 않은 것으로 판별될 수 있다. 이 경우, 제어 값(CV)은 쓰기 전류(IW)의 세기가 세기(Xq)에 대응하도록 쓰기 전류(IW)의 세기를 조절하기 위해 생성될 수 있고, 쓰기 드라이버(1314)는 제어 값(CV)에 기초하여 세기(Xq)에 대응하는 세기를 갖는 쓰기 전류(IW)를 구동할 수 있다.
다른 예에서, 복제 가변 저항 소자(RVR1)를 포함하는 복제 메모리 셀의 데이터 상태만 전환 없이 유지될 수 있고, 나머지 복제 메모리 셀들의 데이터 상태들은 쓰기 전류들(IR2, IRq)에 각각 기초하여 전환될 수 있다. 여러 복제 메모리 셀의 데이터 상태들이 전환된 것으로 판별된 경우, 데이터 상태들의 전환이 감지된 복제 메모리 셀들로 전달된 쓰기 전류들(IR2, IRq) 중에서 가장 낮은 세기(예컨대, 세기(X2))를 갖는 쓰기 전류(예컨대, 쓰기 전류(IR2))가 전환 쓰기 전류로 판별될 수 있다.
제어 값(CV)은 쓰기 전류(IW)의 세기가 판별된 전환 쓰기 전류의 세기(예컨대, 세기(X2))에 대응하도록 쓰기 전류(IW)의 세기를 조절하기 위해 생성될 수 있다. 따라서, 쓰기 드라이버(1314)는 제어 값(CV)에 기초하여, 문턱 세기 이상의 세기를 갖되 메모리 셀(MC)들의 데이터 상태들을 전환시킬 수 있는 최소 세기를 갖는 쓰기 전류(IW)를 구동할 수 있다.
다만, 도 13의 도시는 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명을 한정하도록 의도되지 않는다. 다양한 실시 예가 도 13의 도시로부터 변형되어 얻어질 수 있음이 잘 이해될 것이다.
몇몇 실시 예에서, 트랜지스터들(TR1, TR2, TRq)의 개수는 복제 메모리 셀들의 개수와 동일하거나 상이할 수 있다. 트랜지스터들(TR1, TR2, TRq)의 개수가 복제 메모리 셀들의 개수보다 적은 경우, 하나의 쓰기 전류가 여러 복제 메모리 셀로 전달될 수 있다. 트랜지스터들(TR1, TR2, TRq)의 개수가 복제 메모리 셀들의 개수보다 많은 경우, 하나의 복제 메모리 셀이 여러 쓰기 전류에 기초하여 테스트될 수 있다. 예로서, 하나의 복제 메모리 셀만 제공되는 경우, 하나의 복제 메모리 셀의 데이터 상태가 모든 쓰기 전류들(IR1, IR2, IRq)에 기초하여 전환되는지 테스트될 수 있다.
몇몇 실시 예에서, 트랜지스터들(TR1, TR2, TRq)이 동일한 채널 폭을 갖도록 구성될 수 있다. 대신, 복수의 복제 메모리 셀이 상이한 저항 값들을 갖도록 구성될 수 있다. 이 경우, 쓰기 전류들(IR1, IR2, IRq)은 상이한 저항 값들에 기초하여 상이한 세기들을 가질 수 있다.
몇몇 실시 예에서, 제어 값 생성 회로(2500)는 판별 회로들(2531, 2532, 253q) 및 조합 회로(2550)를 포함하지 않을 수 있다. 대신, 복제 감지 증폭기들(2511, 2512, 251q)의 출력 값들이 제어 값(CV)으로서 제공될 수 있다. 복제 메모리 셀(들)(2300) 및 드라이버 회로(200)와 관련되는 구성들이 적절히 설계될 경우, 판별 회로들(2531, 2532, 253q) 및 조합 회로(2550)가 배제될 수 있고, 따라서 회로 복잡도가 감소할 수 있다.
본 개시는 위 실시 예들로 한정되지 않고, 전류원 회로(2100), 복제 메모리 셀(들)(2300), 및 제어 값 생성 회로(2500)는 본 개시에서 설명되는 동작들을 제공하기 위해 다양하게 변경 또는 수정될 수 있다. 나아가, 전류 컨트롤러(2000)는 복제 메모리 셀의 데이터 상태를 전환시키는 쓰기 전류에 기초하여 제어 값(CV)을 생성하기 위해 다양하게 변경 또는 수정될 수 있다.
전류 컨트롤러(2000)에 의해 제어 값(CV)을 생성하고 쓰기 전류(IW)의 세기를 조절하는 것은 메모리 장치(1310)의 동작 동안 계속 수행되거나, 주기적으로(예컨대, 매 10초마다) 수행되거나, 어떤 조건의 충족(예컨대, 기준 값을 초과하는 온도 변화)에 응답하여 수행될 수 있다. 본 개시는 여기에 한정되지 않고, 실시 예들은 동작 환경에 적합한 쓰기 전류(IW)를 구동하기 위해 다양하게 변경 또는 수정될 수 있다.
도 14는 도 11의 전류 컨트롤러(2000)의 예시적인 동작을 설명하기 위한 그래프이다. 도 15는 도 9의 메모리 셀(100)의 예시적인 특성을 설명하기 위한 그래프이다.
도 14를 참조하면, 예로서, 전류원 회로(2100)는 4개의 쓰기 전류들(IR1, IR2, IR3, IR4)을 출력하는 것으로 가정된다. 쓰기 전류들(IR1, IR2, IR3, IR4)의 세기들은 메모리 셀(MC)들의 문턱 세기 특성을 고려하여 선택될 수 있다. 예로서, 쓰기 전류들(IR1, IR2, IR3, IR4)의 세기들은 각각 40μA, 50μA, 60μA, 및 70μA일 수 있다.
도 15를 참조하면, 예로서, 메모리 장치(1310)가 -40℃ 내지 120℃ 사이의 온도 환경에서 동작 가능한 것으로 가정된다. 예로서, 메모리 장치(1310)가 -40℃에서 동작하는 경우, 쓰기 전류(IW)의 문턱 세기는 70μA일 수 있다. 예로서, 메모리 장치(1310)가 120℃에서 동작하는 경우, 쓰기 전류(IW)의 문턱 세기는 30μA일 수 있다. 온도와 문턱 세기 사이에 선형 관계가 있는 것으로 가정된다.
도 16은 도 14 및 도 15의 예들에 따른 도 13의 전류 컨트롤러(2000)의 예시적인 구성 및 예시적인 동작을 설명하기 위한 블록도이다.
더 나은 이해를 가능하게 하기 위해, 예로서, 메모리 장치(1300)가 60℃에서 동작하는 것으로 가정된다. 이 가정에서, 도 15를 참조하면, 복제 메모리 셀들 및 메모리 셀(MC)들의 데이터 상태를 전환시키기 위한 문턱 세기는 45μA일 수 있다. 나아가, 예로서, 복제 메모리 셀들이 최초에 논리 "1"의 데이터 값을 저장하는 것으로 가정된다.
트랜지스터들(TR1, TR2, TR3, TR4)에 의해 구동되는 쓰기 전류들(IR1, IR2, IR3, IR4)이 복제 메모리 셀들로 전달될 수 있다. 문턱 세기가 45μA인 경우, 복제 가변 저항 소자(RVR1) 및 복제 셀 트랜지스터(RCT1)를 포함하는 복제 메모리 셀의 데이터 상태는 쓰기 전류(IR1)가 전달됨에도 불구하고 전환되지 않을 수 있다. 따라서, 복제 감지 증폭기(2511)는 논리 "1"의 데이터 값을 감지할 수 있다.
반면, 복제 가변 저항 소자들(RVR2, RVR3, RVR4) 및 복제 셀 트랜지스터들(RCT2, RCT3, RCT4)을 포함하는 복제 메모리 셀들의 데이터 상태들은 쓰기 전류들(IR2, IR3, IR4)에 기초하여 논리 "1"의 데이터 값으로부터 논리 "0"의 데이터 값으로 전환될 수 있다. 따라서, 복제 감지 증폭기들(2512, 2513, 2514)은 논리 "0"의 데이터 값을 감지할 수 있다.
복제 감지 증폭기(2511)의 출력 값이 변하지 않는 경우, 판별 회로(2531)는 복제 가변 저항 소자(RVR1) 및 복제 셀 트랜지스터(RCT1)를 포함하는 복제 메모리 셀의 데이터 상태가 전환되지 않음을 지시하는 값(예컨대, 논리 "0")을 출력할 수 있다. 복제 감지 증폭기들(2512, 2513, 2514)의 출력 값들의 변화 또는 천이에 응답하여, 판별 회로들(2532, 2533, 2534)은 복제 가변 저항 소자들(RVR2, RVR3, RVR4) 및 복제 셀 트랜지스터들(RCT2, RCT3, RCT4)을 포함하는 복제 메모리 셀들의 데이터 상태들이 전환됨을 지시하는 값들(예컨대, 논리 "1"들)을 출력할 수 있다.
조합 회로(2550)는 판별 회로들(2531, 2532, 2533, 2534)의 출력 값들을 조합하여 제어 값(CVU) 및 제어 값(CVD)을 생성할 수 있다. 제어 값(CVU) 및 제어 값(CVD)은 복제 메모리 셀들의 데이터 상태들을 전환시킬 수 있는 50μA, 60μA, 및 70μA의 세기들 중 가장 낮은 50μA의 세기와 관련되도록 생성될 수 있다.
예로서, 제어 값(CVU)은 "0011"의 디지털 비트들 및 "1111"의 디지털 비트들을 포함할 수 있고, 제어 값(CVD)은 "0000"의 디지털 비트들 및 "1100"의 디지털 비트들을 포함할 수 있다. 조합 회로(2550)는 제어 값(CVU) 및 제어 값(CVD)의 디지털 비트들을 조합하기 위해 조합 논리 회로를 포함할 수 있다.
도 17 및 도 18은 도 16의 전류 컨트롤러(2000)로부터 출력되는 제어 값(CV)에 기초하여 동작하는 도 10의 드라이버 회로(200)의 예시적인 구성 및 예시적인 동작을 설명하기 위한 블록도들이다.
도 17 및 도 18을 참조하면, 드라이버 회로(200)는 트랜지스터들(PU1, PU2, PU3, PU4) 및 트랜지스터들(PD1, PD2, PD3, PD4)을 포함할 수 있다. 예로서, 트랜지스터들(PU1, PD1) 각각은 40μA의 전류를 구동하기 위한 채널 폭을 가질 수 있고, 트랜지스터들(PU2, PU3, PU4, PD2, PD3, PD4) 각각은 10μA의 전류를 구동하기 위한 채널 폭을 가질 수 있다.
예로서, 도 17은 드라이버 회로(200)가 비트 라인(BL1)의 전압을 구동 전압(VDD1)으로 풀 업하고자 의도되는 경우와 관련될 수 있다. 도 17의 경우에서, 드라이버 회로(200)는 제어 값 생성 회로(2500)로부터 "0011"의 제어 값(CVU) 및 "0000"의 제어 값(CVD)을 수신할 수 있다.
도 17을 참조하면, 트랜지스터들(PD1, PD2, PD3, PD4)은 제어 값(CVD)의 디지털 비트들 "0000"에 응답하여 턴 오프될 수 있다. 트랜지스터들(PU1, PU2)은 제어 값(CVU)의 상위 디지털 비트들 "00"에 응답하여 턴 온될 수 있다. 트랜지스터들(PU3, PU4)은 제어 값(CVU)의 하위 디지털 비트들 "11"에 응답하여 턴 오프될 수 있다. 따라서, 턴 온된 트랜지스터들(PU1, PU2)을 통해 50μA의 쓰기 전류(IW)가 구동될 수 있다.
예로서, 도 18은 드라이버 회로(200)가 비트 라인(BL1)의 전압을 구동 전압(VDD2)로 풀 다운하고자 의도되는 경우와 관련될 수 있다. 도 18의 경우에서, 드라이버 회로(200)는 제어 값 생성 회로(2500)로부터 "1111"의 제어 값(CVU) 및 "1100"의 제어 값(CVD)을 수신할 수 있다.
도 18을 참조하면, 트랜지스터들(PU1, PU2, PU3, PU4)은 제어 값(CVU)의 디지털 비트들 "1111"에 응답하여 턴 오프될 수 있다. 트랜지스터들(PD1, PD2)은 제어 값(CVD)의 상위 디지털 비트들 "11"에 응답하여 턴 온될 수 있다. 트랜지스터들(PD3, PD4)은 제어 값(CVD)의 하위 디지털 비트들 "00"에 응답하여 턴 오프될 수 있다. 따라서, 턴 온된 트랜지스터들(PD1, PD2)을 통해 50μA의 쓰기 전류(IW)가 구동될 수 있다.
예로서, 도 17의 경우는 메모리 셀(100)에 논리 "0"의 데이터 값을 저장하고자 의도되는 경우와 관련될 수 있고, 도 18의 경우는 메모리 셀(100)에 논리 "1"의 데이터 값을 저장하고자 의도되는 경우와 관련될 수 있다. 예로서, 데이터 버퍼(1316)에 버퍼링된 데이터의 값에 기초하여, "0011" 또는 "1111"의 제어 값(CVU)이 선택적으로 트랜지스터들(PU1, PU2, PU3, PU4)로 제공될 수 있고, "0000" 또는 "1100"의 제어 값(CVD)이 선택적으로 트랜지스터들(PD1, PD2, PD3, PD4)로 제공될 수 있다. 이를 위해, 예로서, 스위치, 멀티플렉서 등과 같은 회로가 이용될 수 있다.
위에서 가정된 것처럼, 60℃의 동작 온도에서 쓰기 전류(IW)의 문턱 세기가 45μA일 수 있다. 도 16 내지 도 18을 참조하여 설명된 것처럼, 쓰기 전류(IW)는 문턱 세기 이상인 50μA의 세기를 갖도록 구동될 수 있다. 50μA의 세기는 메모리 셀(100)의 데이터 상태를 전환시키는 쓰기 전류들(IR2, IR3, IR4)의 세기들 중 최소 세기에 대응할 수 있다.
쓰기 전류(IW)가 항상 70μA의 가장 강한 세기를 갖는 경우, 어떤 동작 환경에서든 문턱 세기 이상의 전류 세기가 보장될 수 있다. 그러나, 불필요한 전력 소모가 증가할 수 있다. 반면, 도 16 내지 도 18을 참조하여 설명된 것처럼, 쓰기 전류(IW)가 주어진 동작 환경에 적합한 50μA의 세기를 갖는 경우, 전력 소모가 감소할 수 있고 효율성 및 신뢰성이 향상될 수 있다.
위 설명들은 본 개시를 구현하기 위한 예시적인 구성들 및 동작들을 제공하도록 의도된다. 본 개시는 위에서 설명된 실시 예들뿐만 아니라, 위 실시 예들을 단순하게 변경하거나 수정하여 얻어질 수 있는 구현들도 포함할 것이다. 또한, 본 개시는 위에서 설명된 실시 예들을 앞으로 용이하게 변경하거나 수정하여 달성될 수 있는 구현들도 포함할 것이다.
1000 : 전자 시스템

Claims (20)

  1. 제 1 쓰기 전류에 기초하여 제 1 데이터를 저장하도록 구성되는 메모리 셀을 포함하는 메모리 셀 어레이;
    제어 값에 기초하여 상기 제 1 쓰기 전류를 출력하도록 구성되는 쓰기 드라이버; 및
    상기 메모리 셀을 복제하여 구성되는 복제(Replica) 메모리 셀을 포함하고, 상기 복제 메모리 셀에 저장된 제 2 데이터의 상태에 기초하여 상기 제어 값을 생성하도록 구성되는 전류 컨트롤러를 포함하되,
    상기 제 1 쓰기 전류의 세기는 상기 제어 값에 기초하여 조절되고,
    상기 전류 컨트롤러는:
    상기 복제 메모리 셀을 포함하고, 각각이 상기 메모리 셀을 복제하여 구성되는 복수의 복제 메모리 셀;
    상이한 세기들을 갖는 복수의 제 2 쓰기 전류를 각각 상기 복수의 복제 메모리 셀로 전달하도록 구성되는 전류원 회로; 및
    상기 복수의 복제 메모리 셀에 저장된 데이터의 상태들이 상기 복수의 제 2 쓰기 전류에 각각 기초하여 전환되는지 감지하여 상기 제어 값을 생성하도록 구성되는 제어 값 생성 회로를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 데이터의 상기 상태는 상기 복수의 제 2 쓰기 전류 중 상기 복제 메모리 셀로 전달된 제 2 쓰기 전류의 세기가 문턱 세기 이상인 경우에 제 1 값과 제 2 값 사이에서 전환되고,
    상기 제어 값은 상기 제 2 데이터의 상기 상태가 전환되는지에 기초하여 결정되는 디지털 비트를 포함하는 디지털 코드인 메모리 장치.
  3. 제 2 항에 있어서,
    상기 문턱 세기는 상기 메모리 장치가 동작하는 환경의 온도에 의존하여 변하는 메모리 장치.
  4. 제 2 항에 있어서,
    상기 쓰기 드라이버는 상기 상이한 세기들을 갖는 상기 복수의 제 2 쓰기 전류에 각각 대응하는 쓰기 전류들을 구동하도록 더 구성되고,
    상기 제 1 쓰기 전류의 상기 세기는 상기 상이한 세기들 중 하나를 갖도록 조절되는 메모리 장치.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 전류원 회로는 상이한 비율들에 따라 기준 전류를 복사(Copy)하여 상기 복수의 제 2 쓰기 전류를 구동하도록 구성되는 트랜지스터들을 포함하고,
    상기 복수의 제 2 쓰기 전류의 상기 상이한 세기들은 상기 상이한 비율들에 대응하는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 복수의 복제 메모리 셀 각각은 상기 메모리 셀에 포함되는 구성 요소들과 동일한 구성 요소들을 포함하고,
    상기 복수의 복제 메모리 셀 각각에 포함되는 상기 구성 요소들의 특성들은 상기 메모리 셀에 포함되는 상기 구성 요소들의 특성들과 동일하고,
    상기 복수의 복제 메모리 셀 각각에 포함되는 상기 구성 요소들 사이의 연결은 상기 메모리 셀에 포함되는 상기 구성 요소들 사이의 연결과 동일한 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제어 값 생성 회로는, 상기 제 1 쓰기 전류의 상기 세기가 상기 복수의 복제 메모리 셀 중 데이터의 상태들의 전환이 감지된 복제 메모리 셀들로 전달된 제 2 쓰기 전류들의 세기들 중에서 가장 낮은 세기에 대응하도록, 상기 제어 값을 생성하도록 더 구성되는 메모리 장치.
  9. 제 1 쓰기 전류에 기초하여 데이터를 저장하도록 구성되는 메모리 셀 어레이;
    상기 제 1 쓰기 전류의 제 1 세기가 조절되도록, 제어 값에 기초하여 상기 제 1 쓰기 전류를 구동하도록 구성되는 쓰기 드라이버; 및
    상이한 세기들을 갖는 복수의 쓰기 전류 중 상기 데이터의 상태를 전환시키는 제 2 쓰기 전류를 판별하고, 상기 판별된 제 2 쓰기 전류의 제 2 세기에 대응하여 상기 제어 값을 생성하도록 구성되는 전류 컨트롤러를 포함하되,
    상기 제 1 세기는 상기 제어 값에 기초하여 상기 제 2 세기에 대응하도록 조절되고,
    상기 전류 컨트롤러는:
    상기 복수의 쓰기 전류를 출력하도록 구성되는 전류원 회로; 및
    상기 복수의 쓰기 전류에 각각 기초하여 데이터를 저장하도록 구성되는 복수의 복제 메모리 셀을 포함하는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 세기는 상기 메모리 장치가 동작하는 환경의 온도에서 상기 데이터의 상기 상태가 제 1 값과 제 2 값 사이에서 전환되도록 조절되는 메모리 장치.
  11. 삭제
  12. 제 9 항에 있어서,
    상기 복수의 복제 메모리 셀에 저장된 상기 데이터의 상태들은 상기 복수의 쓰기 전류에 각각 기초하여 전환되거나 전환 없이 유지되고,
    상기 전류 컨트롤러는 상기 복수의 복제 메모리 셀 중 데이터의 상태들이 전환된 복제 메모리 셀들로 전달된 쓰기 전류들 중에서 가장 낮은 세기를 갖는 쓰기 전류를 상기 제 2 쓰기 전류로 판별하도록 더 구성되는 메모리 장치.
  13. 제 9 항에 있어서,
    상기 쓰기 드라이버는 각각이 상기 제어 값에 기초하여 턴 온 또는 턴 오프되는 트랜지스터들을 포함하고,
    상기 제 1 세기는 상기 트랜지스터들 중 턴 온된 트랜지스터들에 의해 구동되는 전류들의 세기들의 합에 대응하는 메모리 장치.
  14. 상이한 세기들을 갖는 제 1 쓰기 전류들을 구동하도록 구성되는 제 1 트랜지스터들;
    상기 제 1 쓰기 전류들에 각각 기초하여 데이터를 저장하도록 구성되는 복제 메모리 셀들;
    상기 복제 메모리 셀들에 저장된 상기 데이터의 상태들이 상기 제 1 쓰기 전류들에 각각 기초하여 전환되는지에 따라 제어 값을 생성하도록 구성되는 제어 값 생성 회로;
    각각이 상기 제어 값에 기초하여 턴 온 또는 턴 오프됨에 따라 제 2 쓰기 전류를 구동하도록 구성되는 제 2 트랜지스터들; 및
    상기 제 2 쓰기 전류에 기초하여 데이터를 저장하도록 구성되는 메모리 셀 어레이를 포함하되,
    상기 제어 값은 상기 제 1 쓰기 전류들 중 상기 복제 메모리 셀들에 저장된 상기 데이터의 상기 상태들을 전환시키는 전환 쓰기 전류의 세기와 관련되는 메모리 장치.
  15. 제 14 항에 있어서,
    상기 복제 메모리 셀들 중 둘 이상의 복제 메모리 셀에 저장된 데이터의 상태들이 상기 제 1 쓰기 전류들 중 상기 둘 이상의 복제 메모리 셀로 전달된 제 1 쓰기 전류들에 기초하여 전환되는 경우, 상기 전환 쓰기 전류의 상기 세기는 상기 전달된 제 1 쓰기 전류들의 세기들 중 가장 낮은 세기에 대응하는 메모리 장치.
  16. 제 14 항에 있어서,
    상기 제 2 쓰기 전류의 세기는 상기 제 2 트랜지스터들 중 턴 온된 제 2 트랜지스터들의 개수에 의존하여 변하는 메모리 장치.
  17. 제 1 쓰기 전류에 기초하여 데이터를 저장하도록 구성되는 메모리 셀 어레이;
    상기 제 1 쓰기 전류를 출력하도록 구성되는 쓰기 드라이버;
    상이한 세기들을 갖는 복수의 쓰기 전류를 생성하도록 구성된 전류원 회로; 및
    상기 복수의 쓰기 전류에 각각 기초하여 데이터를 저장하도록 구성되는 복수의 복제 메모리 셀을 포함하되,
    상기 복수의 복제 메모리 셀에 저장된 상기 데이터의 상태들은 상기 복수의 쓰기 전류에 기초하여 전환되거나 전환 없이 유지되고,
    상기 쓰기 드라이버는, 상기 제 1 쓰기 전류의 세기가 상기 복수의 쓰기 전류 중 상기 복수의 복제 메모리 셀에 저장된 상기 데이터의 상기 상태들을 전환시키는 제 2 쓰기 전류의 세기에 대응하도록, 상기 제 1 쓰기 전류를 구동하도록 더 구성되는 메모리 장치.
  18. 제 17 항에 있어서,
    상기 메모리 장치가 동작하는 환경의 온도가 변하는 경우, 상기 제 1 쓰기 전류의 상기 세기가 변하는 메모리 장치.
  19. 메모리 셀에 데이터를 저장하기 위한 쓰기 전류를 구동하는 방법에 있어서,
    제 1 세기를 갖는 제 1 쓰기 전류 및 제 2 세기를 갖는 제 2 쓰기 전류를 각각 제 1 복제 메모리 셀 및 제 2 복제 메모리 셀로 전달하는 단계;
    상기 제 1 복제 메모리 셀에 저장된 제 1 데이터 및 상기 제 2 복제 메모리 셀에 저장된 제 2 데이터를 감지하여, 상기 제 1 데이터의 상태가 상기 제 1 쓰기 전류에 기초하여 전환되는지 및 상기 제 2 데이터의 상태가 상기 제 2 쓰기 전류에 기초하여 전환되는지 판별하는 단계; 및
    상기 제 1 데이터의 상기 상태가 전환되고 상기 제 2 데이터의 상기 상태가 전환되지 않은 것으로 판별되는 경우, 상기 데이터가 제 3 쓰기 전류에 기초하여 상기 메모리 셀에 저장되도록, 상기 제 1 세기에 대응하는 세기를 갖는 상기 제 3 쓰기 전류를 구동하는 단계를 포함하는 방법.
  20. 제 19 항에 있어서,
    상기 제 1 데이터의 상기 상태가 전환되고 상기 제 2 데이터의 상기 상태가 전환된 것으로 판별되는 경우, 상기 제 1 세기 및 상기 제 2 세기 중 낮은 것에 대응하는 세기를 갖는 상기 제 3 쓰기 전류를 구동하는 단계를 더 포함하는 방법.
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