KR102432163B1 - 고신뢰성의 자기 메모리 시스템 및 그 동작 방법 - Google Patents

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Abstract

자기 메모리 시스템의 동작 방법이 제공된다. 상기 자기 메모리 시스템의 동작 방법은, 복수의 자기 메모리 셀을 준비하는 단계, 상기 복수의 자기 메모리 셀의 프로그램 전류(program current) 값들을 이용하여, 상기 복수의 자기 메모리 셀을 복수의 자기 메모리 셀 그룹(memory cell group)으로 분류하는 단계, 상기 복수의 자기 메모리 셀 그룹을 계층화하여 자기 메모리 시스템을 구성하는 단계, 및 계층화된 상기 복수의 자기 메모리 셀 그룹 중에서, 외부 온도에 대응하여, 어느 하나의 자기 메모리 셀 그룹을 선택하고 우선적으로 프로그래밍을 수행하는 단계를 포함할 수 있다.

Description

고신뢰성의 자기 메모리 시스템 및 그 동작 방법 {High reliability magnetic memory system and method of operating of the same}
본 출원은 고신뢰성의 자기 메모리 시스템 및 그 동작 방법에 관련된 것으로, 보다 상세하게는, 복수의 자기 메모리 셀을 포함하는 고신뢰성의 자기 메모리 시스템 및 그 동작 방법에 관련된 것이다.
스마트폰, 태블릿 PC 등 휴대용 모바일 기기가 급속도로 보급되고, 스마트 워치, 스마트 글래스와 같은 웨어러블 디바이스가 보급되기 시작하면서, 보다 빠른 속도로 동작하고, 보다 낮은 동작 전압을 갖는 메모리 시스템에 대한 연구들이 진행되고 있다.
그 중 STT-MRAM은 자유층과 고정층의 자화 방향을 변화시키는 방법으로 정보를 저장하는 메모리로, 저전력 구동이 가능한 것은 물론, 종래 플로팅 타입, 또는 트랩 타입의 메모리와 비교하여 빠른 속도로 동작할 수 있는 장점이 있어, 연구개발이 활발히 진행 중이다.
특히, 현재 스마트폰, 태블릿, 스마트 TV의 핵심두뇌라고 할 수 있는 애플리케이션 프로세서에 적용 되어 있는 Cache memory는 6T-SRAM의 Bulky한 구조로서 미세공정으로서 스케링 기술 변화 속도와 일치 되지 못해 큰 Area 및 높은 소비전력으로 인해 칩 사이즈 및 비용증가 그리고 높은 소비전력 소모로 인해 스마트시스템의 성능 저하 및 비용 상승의 주요인이 되고 있다.
예를 들어, 대한민국 공개 특허 공보 10-2016-0134598에는 고정 자성층, 절연층 및 자유 자성층이 각각 순차적으로 적층된 터널 접합 단위셀들, 상기 단위셀들에 면내 전류를 공급하며, 상기 자유 자성층에 인접하게 배치된 반강자성(antiferromagnetic)층 및 상기 반강자성층에 인접하게 배치되며 면내 자기이방성을 갖는 강자성층을 포함하는 도선체, 및 상기 터널 접합 단위셀들 각각에 독립적으로 선택 전압을 인가하는 전압 인가부를 포함하고, 상기 면내 전류 및 상기 선택 전압에 의해서 터널 접합 단위셀들 각각의 자화 방향을 선택적으로 변화시킬 수 있는 것을 특징으로 하는 자기 메모리 소자가 개시되어 있다.
본 출원이 해결하고자 하는 일 기술적 과제는, 고신뢰성의 자기 메모리 시스템 및 그 동작 방법을 제공하는 데 있다.
본 출원이 해결하고자 하는 다른 기술적 과제는, 외부 온도에 적응적으로 대응 가능한 자기 메모리 시스템 및 그 동작 방법을 제공하는 데 있다.
본 출원이 해결하고자 하는 또 다른 기술적 과제는, 동작 속도가 향상된 자기 메모리 시스템 및 그 동작 방법을 제공하는 데 있다.
본 출원이 해결하고자 하는 또 다른 기술적 과제는, 구동 전압이 낮은 저전력의 자기 메모리 시스템 및 그 동작 방법을 제공하는 데 있다.
본 출원이 해결하고자 하는 또 다른 기술적 과제는, 대면적 제조 공정이 용이한 자기 메모리 시스템 및 그 동작 방법을 제공하는 데 있다.
본 출원이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상기 기술적 과제를 해결하기 위해, 본 출원은 자기 메모리 시스템의 동작 방법을 제공한다.
일 실시 예에 따르면, 상기 자기 메모리 시스템의 동작 방법은, 복수의 자기 메모리 셀을 준비하는 단계, 상기 복수의 자기 메모리 셀의 프로그램 전류(program current) 값들을 이용하여, 상기 복수의 자기 메모리 셀을 복수의 자기 메모리 셀 그룹(memory cell group)으로 분류하는 단계, 상기 복수의 자기 메모리 셀 그룹을 계층화하여 자기 메모리 시스템을 구성하는 단계, 및 계층화된 상기 복수의 자기 메모리 셀 그룹 중에서, 외부 온도에 대응하여, 어느 하나의 자기 메모리 셀 그룹을 선택하고 우선적으로 프로그래밍을 수행하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 복수의 자기 메모리 셀 그룹은, 프로그램 전류 값이 상대적으로 낮은 제1 자기 메모리 셀 그룹, 및 프로그램 전류 값이 상대적으로 높은 제2 자기 메모리 셀 그룹을 포함할 수 있다.
일 실시 예에 따르면, 상기 프로그래밍을 수행하는 단계는, 상기 외부 온도가 기준 온도보다 높은 경우, 상기 제2 자기 메모리 셀 그룹에 우선적으로 프로그래밍을 수행하고, 상기 외부 온도가 상기 기준 온도보다 낮은 경우, 상기 제1 자기 메모리 셀 그룹에 우선적으로 프로그래밍을 수행하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 복수의 자기 메모리 셀은, STT - MRAM(Spin Transfer Torque- Magnetic Random Access Memory)인 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 복수의 자기 메모리 셀을 상기 복수의 자기 메모리 셀 그룹으로 분류하는 단계는, 제1 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제1 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제1 자기 메모리 셀 그룹으로 분류하는 단계, 상기 제1 기준 전류 값보다 큰 제2 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제2 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제2 자기 메모리 셀 그룹으로 분류하는 단계, 및 상기 제2 기준 전류 값보다 큰 제3 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제3 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제3 자기 메모리 셀 그룹으로 분류하는 단계, 및 상기 제3 기준 전류 값보다 큰 제4 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제4 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제4 자기 메모리 셀 그룹으로 분류하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 복수의 자기 메모리 셀 그룹을 계층화하여 상기 자기 메모리 시스템을 구성하는 단계는, 상기 제1 자기 메모리 셀 그룹을 L1 I 캐쉬로 할당하는 단계, 상기 제2 자기 메모리 셀 그룹을 L1 D 캐쉬로 할당하는 단계, 상기 제3 자기 메모리 셀 그룹을 L2 캐쉬로 할당하는 단계, 및 상기 제4 자기 메모리 셀 그룹을 L3 캐쉬로 할당하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 외부 온도에 대응하여, 어느 하나의 자기 메모리 셀 그룹을 선택하고 우선적으로 프로그래밍이 수행되는 단계는, 제1 기준 온도 및 외부 온도를 비교하여 외부 온도가 상기 제1 기준 온도보다 높은 경우, 상기 L3 캐쉬를 선택하여 우선적으로 프로그래밍이 수행되는 단계, 상기 제1 기준 온도보다 낮은 제2 기준 온도 및 외부 온도를 비교하여 외부 온도가 상기 제2 기준 온도보다 높은 경우, 상기 2 캐쉬를 선택하여 우선적으로 프로그래밍이 수행되는 단계, 상기 제2 기준 온도보다 낮은 제3 기준 온도 및 외부 온도를 비교하여 외부 온도가 상기 제3 기준 온도보다 높은 경우, 상기 L1 D 캐쉬를 선택하여 우선적으로 프로그래밍이 수행되는 단계, 및 상기 제3 기준 온도보다 낮은 제4 기준 온도 및 외부 온도를 비교하여 외부 온도가 상기 제4 기준 온도보다 높은 경우, 상기 L1 I 캐쉬를 선택하여 우선적으로 프로그래밍이 수행되는 단계를 포함할 수 있다.
상기 기술적 과제를 해결하기 위해, 본 출원은 자기 메모리 시스템을 제공한다.
일 실시 예에 따르면, 상기 자기 메모리 시스템은, 외부 온도를 측정하는 온도 센서, 제1 프로그램 전류 값을 갖는 제1 자기 메모리 셀 그룹, 상기 제1 프로그램 전류 값보다 높은 제2 프로그램 전류 값을 갖는 제2 자기 메모리 셀 그룹, 및 상기 온도 센서에서 측정된 상기 외부 온도에 따라서, 상기 제1 자기 메모리 셀 그룹 또는 상기 제2 자기 메모리 셀 그룹 중에서 어느 하나를 선택하여 우선적으로 프로그래밍을 수행하는 제어부를 포함할 수 있다.
일 실시 예에 따르면, 상기 제어부는, 상기 외부 온도가 기준 온도보다 높은 경우, 상기 제2 자기 메모리 셀 그룹에 우선적으로 프로그래밍을 수행하고, 상기 외부 온도가 상기 기준 온도보다 낮은 경우, 상기 제1 자기 메모리 셀 그룹에 우선적으로 프로그래밍을 수행하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 자기 메모리 셀 그룹 및 상기 제2 자기 메모리 셀 그룹은 캐쉬 메모리를 구성하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 캐쉬 메모리에서, 상기 제1 자기 메모리 셀 그룹이, 상기 제2 자기 메모리 셀 그룹보다, 상위 계층을 구성하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 자기 메모리 셀 그룹에 포함된 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 제2 자기 메모리 셀 그룹에 포함된 자기 메모리 셀들의 평균 프로그램 전류 값보다 작은 것을 포함할 수 있다.
본 출원의 실시 예에 따르면, 복수의 자기 메모리 셀의 프로그램 전류 값들을 이용하여, 상기 복수의 자기 메모리 셀이 복수의 자기 메모리 셀 그룹으로 분류되어 계층화된 자기 메모리 시스템이 구축될 수 있고, 계층화된 상기 복수의 자기 메모리 셀 그룹 중에서, 외부 온도에 대응하여, 어느 하나의 자기 메모리 셀 그룹을 선택하여 우선적으로 프로그래밍이 수행될 수 있다.
이에 따라, 저온 환경에서는 보자력의 증가로 프로그래밍 전류가 증가하여 프로그램 동작 시 전력 소비가 증가되는 것이 방지될 수 있고, 고온 환경에서는 상기 자기 메모리 셀 내에 저장된 데이터 손실이 최소화될 수 있고, 이로 인해 데이터 복구 알고리즘의 수행도가 증가되는 것이 방지될 수 있다. 따라서, 다양한 외부 환경에서 안정적으로 구동할 수 있는 자기 메모리 시스템 및 그 동작 방법이 제공될 수 있다.
도 1은 본 출원의 실시 예에 따른 자기 메모리 시스템에 포함된 STT-MRAM 구조를 설명한 도면이다.
도 2는 본 출원의 실시 예에 따른 자기 메모리 시스템에 포함된 STT-MRAM의 자화 방향에 따른 정보 저장 특성을 설명하기 위한 도면이다.
도 3은 본 출원의 실시 예에 따른 자기 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 4는 본 출원의 실시 예에 따른 자기 메모리 시스템의 동작 방법에서 자기 메모리 셀 그룹의 계층화 과정을 설명하기 위한 순서도이다.
도 5는 본 출원의 실시 예에 따른 자기 메모리 시스템의 시뮬레이션 결과를 나타내는 도면이다.
도 6은 본 출원의 실시 예에 따른 자기 메모리 시스템에 포함된 자기 메모리 셀의 온도에 따른 보자력 변화를 설명하기 위한 그래프이다.
도 7은 본 출원의 실시 예에 따른 자기 메모리 시스템의 동작 방법에서 외부 온도에 대응한 프로그래밍 과정을 설명하기 위한 순서도이다.
도 8은 본 출원의 실시 예에 따른 자기 메모리 시스템을 포함하는 전자 소자를 설명하기 위한 블록도이다.
도 9는 본 출원의 실시 예에 따른 자기 메모리 시스템에 포함된 제어부를 설명하기 위한 블록도이다.
도 10은 본 출원의 실시 예에 따른 자기 메모리 시스템을 포함하는 전자 소자의 동작을 설명하기 위한 순서도이다.
도 11은 본 출원의 실시 예에 따른 자기 메모리 시스템을 포함하는 전자 소자의 다른 실시 예를 설명하기 위한 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 출원의 실시 예에 따른 자기 메모리 시스템에 포함된 STT-MRAM 구조를 설명한 도면이고, 도 2는 본 출원의 실시 예에 따른 자기 메모리 시스템에 포함된 STT-MRAM의 자화 방향에 따른 정보 저장 특성을 설명하기 위한 도면이다.
도 1 내지 도 2를 참조하면, 본 출원의 일 실시 예에 따른 STT- MRAM(100)은, 상부전극(120), 하부전극(140), 제1 자화 반전 소자(200), 및 제2 자화 반전 소자(300)를 포함할 수 있다.
상기 제1 자화 반전 소자(200)는, 제1 자화 변화층(210), 제1 터널 베리어층(220), 및 제1 자화 고정층(230)을 포함할 수 있다. 상기 제2 자화 반전 소자(300)는, 제2 자화 변화층(310), 제2 터널 베리어층(320), 및 제2 자화 고정층(330)을 포함할 수 있다. 상기 제1 자화 반전 소자(200) 및 상기 제2 자화 반전 소자(300)는 직렬 연결로 구성될 수 있고, 서로 다른 프로그램 전류 밀도(Jn)를 가질 수 있다.
다시 말하면, 상기 제1 자화 반전 소자(200)에서 상기 제1 자화 변화층(210)의 자화 방향을 반전하는데 필요한 제1 프로그램 전류 밀도(J1) 값이 상기 제2 자화 반전 소자(300)에서 상기 제2 자화 변화층(310)의 자화 방향을 반전하는데 필요한 제2 프로그램 전류 밀도(J2) 값과 다를 수 있다. 예를 들어, 상기 제2 자화 반전 소자(300)의 상기 제2 프로그램 전류 밀도(J2) 값은 상기 제1 자화 반전 소자(200)의 상기 제1 프로그램 전류 밀도(J1) 값보다 클 수 있다.
또한, 본 출원의 다른 실시 예에 따른 STT-MRAM은 제1 자화 반전 소자(200) 및 제2 자화 반전 소자(300) 사이에 제공된 전도층(미도시)을 포함할 수 있다.
상기 제1 자화 반전 소자(200) 및 상기 제2 자화 반전 소자(300)가 높은 저항(High resistance) 상태에 있는 경우가 "1"로 정의되고, 낮은 저항(Low resistance) 상태에 있는 경우가 "0"으로 정의될 수 있다.
일 실시 예에 따르면, 상기 제1 자화 반전 소자(200)에서, 상기 제1 자화 변화층(210)의 자화 방향이 상기 제1 자화 고정층(230)의 자화 방향과 반평행(anti parallel)한 경우, 및 상기 제2 자화 반전 소자(300)에서, 상기 제2 자화 변화층(310)의 자화 방향이 상기 제2 자화 고정층(330)의 자화 방향과 반평행한 경우, 상기 제1 자화 반전 소자(200) 및 상기 제2 자화 반전 소자(300)가 높은 저항 상태로 정의될 수 있다.
일 실시 예에 따르면, 상기 제1 자화 반전 소자(200)에서, 상기 제1 자화 변화층(210)의 자화 방향이 상기 제1 자화 고정층(230)의 자화 방향과 평행(parallel)한 경우, 및 상기 제2 자화 반전 소자(300)에서, 상기 제2 자화 변화층(310)의 자화 방향이 상기 제2 자화 고정층(330)의 자화 방향과 평행한 경우, 상기 제1 자화 반전 소자(200) 및 상기 제2 자화 반전 소자(300)가 높은 저항 상태로 정의될 수 있다.
상기 STT- MRAM(100)은, 상기 제1 자화 반전 소자(200) 와 상기 제2 자화 반전 소자(300)가 적층된 구조 일 수 있다. 이에 따라, 상기 STT MRAM(100)은 "11", "01", "10", 00"의 4 가지 저항 상태로 나타낼 수 있다. 다시 말해, 상기 제1 자화 반전 소자(200) 및 상기 제2 자화 반전 소자(300)가 모두 높은 저항 상태(상기 제1 자화 변화층(210)과 상기 제1 자화 고정층(230)이 반평행이고, 상기 제2 자화 변화층(310)과 상기 제2 자화 고정층(330)이 반평행 상태)인 경우, 상기 STT-MRAM(100)은 "11" 저항 상태로 정의될 수 있다. 또한, 상기 제1 자화 반전 소자(200)는 낮은 저항 상태(상기 제1 자화 변화층(210)과 상기 제1 자화 고정층(230)이 평행), 상기 제2 자화 반전 소자(300)는 높은 저항 상태(상기 제2 자화 변화층(310)과 상기 제2 자화 고정층(330)이 반평행)인 경우, 상기 STT-MRAM(100)은 "10" 저항 상태로 정의될 수 있다. 또한, 상기 제1 자화 반전 소자(200)는 높은 저항 상태(상기 제1 자화 변화층(210)과 상기 제1 자화 고정층(230)이 반평행), 상기 제2 자화 반전 소자(300)는 낮은 저항 상태(상기 제2 자화 변화층(310)과 상기 제2 자화 고정층(330)이 평행)인 경우, 상기 STT-MRAM(100)은 "01" 저항 상태로 정의될 수 있다. 또한, 상기 제1 자화 반전 소자(200) 및 상기 제2 자화 반전 소자(300)가 모두 낮은 저항 상태(상기 제1 자화 변화층(210)과 상기 제1 자화 고정층(230)이 평행이고, 상기 제2 자화 변화층(310)과 상기 제2 자화 고정층(330)이 평행 상태)인 경우, 상기 STT-MRAM(100)은 "00" 저항 상태로 정의될 수 있다.
상기 "11" 저항 상태는, 상기 "00" 저항 상태에서, 상기 상부전극(120) 에서 상기 하부전극(140) 방향으로 상기 제2 프로그램 전류 밀도(J2, 상기 제2 자화 반전소자(300)의 프로그램 전류 밀도)보다 큰 크기의 프로그램 전류를 인가하여 구현될 수 있다. 상기 "01" 저항 상태는, 상기 "00" 저항 상태에서, 상기 상부전극(120)에서 상기 하부전극(140) 방향으로 상기 제1 프로그램 전류 밀도(J1) 보다 크고 상기 제2 프로그램 전류 밀도(J2) 보다 작은 크기의 프로그램 전류를 인가하여 구현될 수 있다. 상기 "10" 저항 상태는, 상기 "11" 저항 상태에서, 상기 하부전극(140)에서 상기 상부전극(120) 방향으로 상기 제2 프로그램 전류 밀도(J2) 보다 작고 상기 제1 프로그램 전류 밀도(J1) 보다 큰 프로그램 전류를 인가하여 구현될 수 있다.
도 3은 본 출원의 실시 예에 따른 자기 메모리 시스템의 동작 방법을 설명하기 위한 순서도이고, 도 4는 본 출원의 실시 예에 따른 자기 메모리 시스템의 동작 방법에서 자기 메모리 셀 그룹의 계층화 과정을 설명하기 위한 순서도이고, 도 5는 본 출원의 실시 예에 따른 자기 메모리 시스템의 시뮬레이션 결과를 나타내는 도면이고, 도 6은 본 출원의 실시 예에 따른 자기 메모리 시스템에 포함된 자기 메모리 셀의 온도에 따른 보자력 변화를 설명하기 위한 그래프이고, 도 7은 본 출원의 실시 예에 따른 자기 메모리 시스템의 동작 방법에서 외부 온도에 대응한 프로그래밍 과정을 설명하기 위한 순서도이다.
도 3을 참조하면, 복수의 자기 메모리 셀이 준비된다(S110).
일 실시 예에 따르면, 상기 복수의 자기 메모리 셀은, STT-MRAM(Spin Transfer Torque Magnetic Random Access Memory)을 포함할 수 있다. 예를 들어, 상기 복수의 자기 메모리 셀은, 도 1을 참조하여 설명된 것과 동일한 구조를 가질 수 있다. 또한, 예를 들어, 상기 복수의 자기 메모리 셀은, 도 2를 참조하여 설명된 것과 같이, 동작할 수 있다.
상기 복수의 자기 메모리 셀의 프로그램 전류 값은, 상기 복수의 자기 메모리 셀이 동일한 공정, 동일한 물질로 형성되더라도, 공정 변화(variation), 상기 자기 메모리 셀을 구성하는 막의 미세한 두께의 차이에 의해 상이할 수 있다. 예를 들어, 동일한 웨이퍼 상에 형성된 자기 메모리 셀이더라도, 웨이퍼의 가장자리 상에 형성되는 자기 메모리 셀과 중앙부 상에 형성된 자기 메모리 셀의 프로그램 전류 값이 상이할 수 있다. 특히, 도 1에 도시된 것과 같이, 상기 복수의 자기 메모리 셀이, 적층된 상기 제1 자화 반전 소자(200) 및 상기 제2 자화 반전 소자(300)를 포함하는 경우, 상기 복수의 자기 메모리 셀의 프로그램 전류 값이 동일하도록 제조하는 것은 용이하지 않다.
도 3을 참조하면, 복수의 기준 전류(Reference Current) 값과 상기 복수의 자기 메모리 셀의 프로그램 전류(Program Current) 값을 비교하여, 상기 복수의 자기 메모리 셀이 복수의 자기 메모리 셀 그룹(memory cell group)으로 분류될 수 있다(S120).
도 4를 참조하면, 상기 복수의 자기 메모리 셀을 복수의 자기 메모리 셀 그룹으로 분류하는 단계는, 제1 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제1 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제1 자기 메모리 셀 그룹으로 분류하는 단계(S210), 상기 제2 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제2 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제2 자기 메모리 셀 그룹으로 분류하는 단계(S220), 상기 제3 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제3 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제3 자기 메모리 셀 그룹으로 분류하는 단계(S230), 상기 제4 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제4 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제4 자기 메모리 셀 그룹으로 분류하는 단계(S240)를 포함할 수 있다.
상기 제1 기준 전류 값은 상기 제2 기준 전류 값보다 작고, 상기 제2 기준 전류 값은 상기 제3 기준 전류 값보다 작고, 상기 제3 기준 전류 값은 상기 제4 기준 전류 값보다 작을 수 있다. 이에 따라, 제1 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값이, 제2 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값보다 작고, 제2 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값은 제3 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값보다 작고, 제3 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값은 제4 자기 메모리셀 그룹으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값보다 작을 수 있다.
일 실시 예에 따르면, 2차원적으로 배열된 자기 메모리 셀 어레이가 준비될 수 있다. 상기 자기 메모리 셀 어레이는 임의의 형태 및 임의의 구역으로 나누어질 수 있다. 이후, 상기 자기 메모리 셀 어레이는, 나누어진 임의의 구역에서 샘플링을 하고, 샘플링된 자기 메모리 셀의 프로그램 전류 값을 도 3및 도 4를 참조하여 설명된 방법으로 상기 자기 메모리 셀 그룹으로 분류할 수 있다. 상기 샘플링된 임의의 구역내 다른 자기 메모리 셀들은 모두 상기 샘플링된 자기 메모리 셀이 분류된 자기 메모리 셀 그룹과 같은 자기 메모리 셀 그룹으로 정의할 수 있다. 예를 들어, 상기 샘플링된 자기 메모리 셀이 제1 자기 메모리 셀 그룹으로 분류된 경우, 임의의 구역내 상기 샘플링된 자기 메모리 셀 주위의 다른 자기 메모리 셀들도 제1 자기 메모리 셀 그룹으로 분류될 수 있다.
상기 복수의 자기 메모리 셀 그룹을 계층화하여 자기 메모리 시스템이 구성될 수 있다(S130). 상기 자기 메모리 시스템은 캐쉬 메모리를 포함할 수 있다.
상기 복수의 자기 메모리 셀 그룹을 계층화하는 단계는, 상기 제1 자기 메모리 셀 그룹을 L1 I 캐쉬로 할당하는 단계, 상기 제2 자기 메모리 셀 그룹을 L1 D 캐쉬로 할당하는 단계, 상기 제3 자기 메모리 셀 그룹을 L2 캐쉬로 할당하는 단계, 및 상기 제4 자기 메모리 셀 그룹을 L3 캐쉬로 할당하는 단계를 포함할 수 있다. 이때, 일 실시 예에 따르면, 상기 L1 I 캐쉬로 할당된 상기 제1 자기 메모리 셀 그룹의 프로그램 전류 값은 상기 제1 기준 전류 값으로 정의되고, 상기 L1 D 캐쉬로 할당된 상기 제2 자기 메모리 셀 그룹의 프로그램 전류 값은 상기 제2 기준 전류 값으로 정의되고, 상기 L2 캐쉬로 할당된 상기 제3 자기 메모리 셀 그룹의 프로그램 전류 값은 상기 제3 기준 전류 값으로 정의되고, 상기 L3 캐쉬로 할당된 상기 제4 자기 메모리 셀 그룹의 프로그램 전류 값은 상기 제4 기준 전류 값으로 정의될 수 있다.
상기 L1 I 캐쉬로 할당된 상기 제1 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L1 D 캐쉬로 할당된 상기 제2 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값보다 작고, 상기 L1 D 캐쉬로 할당된 상기 제2 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L2 캐쉬로 할당된 상기 제3 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값보다 작고, 상기 L2 캐쉬로 할당된 상기 제3 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L3 캐쉬로 할당된 상기 제4 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값보다 작을 수 있다.
또한, 상기 자기 메모리 시스템의 구축 방법은, 상기 복수의 기준 전류 값에 대한 상기 복수의 자기 메모리 셀의 자화 반전 여부에 따라서, 상기 복수의 자기 메모리 셀을 L1 I 캐쉬, L1 D 캐쉬, L2 캐쉬, 및 L3 캐쉬로 할당하는 것을 포함할 수 있다. 다시 말하면, 상기 제1 기준 전류 값에 의해 자화 반전되는 자기 메모리 셀은, 제1 자기 메모리 셀 그룹으로 분류되어, L1 I 캐쉬로 할당될 수 있다. 또한, 제1 기준 전류 값에 의해 자화 반전되지 않고 제2 기준 전류 값에 의해 자화 반전되는 자기 메모리 셀은, 제2 자기 메모리 셀 그룹으로 분류되어, L1 D 캐쉬로 할당될 수 있다. 또한, 제2 기준 전류 값에 의해 자화 반전되지 않고 제3 기준 전류 값에 의해 자화 반전되는 자기 메모리 셀은, 제3 메모리 셀 그룹으로 분류되어, L2 캐쉬로 할당될 수 있다. 또한 제3 기준 전류 값에 의해 자화 반전되지 않고 제4 기준 전류 값에 의해 자화 반전되는 자기 메모리 셀은, 제4 메모리 셀 그룹으로 분류되어, L3 캐쉬로 할당될 수 있다.
본 발명의 실시 예에 따르면, 서로 다른 프로그램 전류 값을 갖는 복수의 자기 메모리 셀의 프로그램 전류 값들과 기준 전류 값들을 비교하여, 상기 복수의 자기 메모리 셀이 복수의 자기 메모리 셀 그룹으로 분류되고, 상기 복수의 자기 메모리 셀 그룹이 계층화될 수 있다.
상술된 본 발명의 실시 예와 달리, 프로그램 전류 값의 차이를 이용하여 복수의 자기 메모리 셀을 분류하고 계층화하지 않는 경우, 복수의 자기 메모리 셀의 서로 다른 프로그램 전류 값으로 인해, 자기 메모리 셀을 이용하여 메모리 시스템을 구축하는 것이 용이하지 않다. 또한, 대면적 웨이퍼 상에 자기 메모리 셀을 제조하는 경우, 자기 메모리 셀의 프로그램 전류 값이 실질적으로 동일하도록 제조하는 것이 용이하지 않고, 이에 따라, 대면적 웨이퍼 상에 제조된 자기 메모리 셀을 이용하여 자기 메모리 시스템을 구축하는 것은 더욱 용이하지 않다.
하지만, 본 발명의 실시 예에 따르면, 오히려, 복수의 자기 메모리 셀의 프로그램 전류 값의 차이를 이용하여, 복수의 자기 메모리 셀이 계층화될 수 있고, 이에 따라, 고효율 고신뢰성의 자기 메모리 시스템이 제공될 수 있다. 또한, 대면적 웨이퍼 상에 제조되어 프로그램 전류 값의 차이가 있는 복수의 자기 메모리 셀을 이용하여, 용이하게 자기 메모리 시스템이 구축될 수 있다.
도 5를 참조하면, 복수의 자기 메모리 셀을 준비하고, 도 3 및 도 4를 참조하여 설명된 자기 메모리 시스템의 구축 방법에 따라, 상기 복수의 자기 메모리 셀을 분류하고, 시뮬레이션 결과를 도 5에 도시하였다. 도 5에 도시된 것과 같이, 제1 프로그램 전류 값을 갖는 제1 자기 메모리 셀 그룹, 상기 제1 프로그램 전류 값보다 높은 제2 프로그램 전류 값을 갖는 제2 자기 메모리 셀 그룹, 상기 제2 프로그램 전류 값보다 높은 제3 프로그램 전류 값을 갖는 제3 자기 메모리 셀 그룹, 및 상기 제3 프로그램 전류 값보다 높은 제4 프로그램 전류 값을 갖는 제4 자기 메모리 셀 그룹을 포함하는 자기 메모리 시스템을 구축하였다. 상기 제1 내지 제4 자기 메모리 셀 그룹 내의 자기 메모리 셀들은, 랜덤하게 분포되는 것을 확인할 수 있다.
계속해서 도 3을 참조하면, 계층화된 상기 복수의 자기 메모리 셀 그룹 중에서, 외부 온도에 대응하여, 어느 하나의 자기 메모리 셀 그룹을 선택하고 우선적으로 프로그래밍이 수행될 수 있다(S140).
상기 자기 메모리 시스템에 포함된 상기 자기 메모리 셀은 도 6에 도시된 것과 같이, 고온 또는 저온 환경에서 보자력이 변화되어, 자성 특성이 급격하게 저하될 수 있고, 결과적으로, 외부 온도 변화에 따라서 상기 자기 메모리 시스템의 신뢰성이 저하될 수 있다. 구체적으로, 도 6에 도시된 것과 같이, 외부 온도가 감소하는 경우 보자력이 증가하여, 상기 자기 메모리 셀의 프로그래밍 전류 값이 증가할 수 있다. 이에 따라, 외부 온도가 감소하는 경우, 상기 자기 메모리 시스템의 전력 소비가 증가할 수 있다. 반면, 외부 온도가 증가하는 경우 보자력이 감소하여, 상기 자기 메모리 셀의 프로그래밍 전류 값이 감소할 수 있지만, 이와 함께 높은 외부 온도로 인해 상기 자기 메모리 셀의 데이터가 손실될 수 있다. 상기 자기 메모리 셀의 데이터가 손실된 경우, 손실된 데이터의 회복을 위해, 데이터 복구 알고리즘의 수행도가 급격하게 증가할 수 있고, 이로 인해 상기 자기 메모리 시스템의 전력 소비가 증가하고 신뢰성이 저하될 수 있다.
이에 따라, 본 출원의 실시 예에 따르면, 계층화된 상기 복수의 자기 메모리 셀 그룹 중에서, 외부 온도에 대응하여, 어느 하나의 자기 메모리 셀 그룹을 선택하여 우선적으로 프로그래밍을 수행할 수 있다.
구체적으로, 외부 온도가 상대적으로 고온인 경우, 상대적으로 프로그램 전류 값이 높은 상기 자기 메모리 셀 그룹을 선택하여 우선적으로 프로그래밍을 수행될 수 있고, 이에 따라, 고온의 외부 환경에서도 상기 자기 메모리 셀에 프로그래밍된 데이터가 손실되는 것이 최소화될 수 있다. 또한, 외부 온도가 상대적으로 저온인 경우, 상대적으로 프로그램 전류 값이 낮은 상기 자기 메모리 셀 그룹을 선택하여 우선적으로 프로그래밍을 수행될 수 있고, 이에 따라, 저온의 외부 환경에서도 낮은 프로그래밍 전류 값으로 용이하게 프로그래밍 동작이 수행될 수 있다.
도 3 내지 도 4를 참조하여 설명된 것과 같이, 상기 복수의 자기 메모리 셀이 상기 복수의 자기 메모리 셀 그룹으로 분류되어, 상기 복수의 자기 메모리 셀 그룹이 상기 L1 I 캐쉬, 상기 L1 D 캐쉬, 상기 L2 캐쉬, 및 상기 L3 캐쉬로 계층화된 경우, 도 7에 도시된 것과 같이, 외부 온도, 및 제1 내지 제4 기준 온도를 비교하여, 프로그래밍될 상기 자기 메모리 셀이 우선적으로 선택될 수 있다.
구체적으로, 외부 온도에 대응하여, 어느 하나의 자기 메모리 셀 그룹을 선택하고 우선적으로 프로그래밍이 수행되는 단계는, 외부 온도 및 상기 제1 기준 온도를 비교하여 외부 온도가 상기 제1 기준 온도보다 높은 경우, L3 캐쉬(상기 제4 자기 메모리 셀 그룹)을 선택하여 우선적으로 프로그래밍이 수행되는 단계(S310), 외부 온도 및 상기 제2 기준 온도를 비교하여 외부 온도가 상기 제2 기준 온도보다 높은 경우, L2 캐쉬(상기 제3 자기 메모리 셀 그룹)을 선택하여 우선적으로 프로그래밍이 수행되는 단계(S320), 외부 온도 및 상기 제3 기준 온도를 비교하여 외부 온도가 상기 제3 기준 온도보다 높은 경우, L1 D 캐쉬(상기 제2 자기 메모리 셀 그룹)을 선택하여 우선적으로 프로그래밍이 수행되는 단계(S330), 및 외부 온도 및 상기 제2 기준 온도를 비교하여 외부 온도가 상기 제2 기준 온도보다 높은 경우, L1 I 캐쉬(상기 제1 자기 메모리 셀 그룹)을 선택하여 우선적으로 프로그래밍이 수행되는 단계(S340)를 포함할 수 있다. 이 경우, 상기 제2 기준 온도는 상기 제1 기준 온도보다 낮고, 상기 제3 기준 온도는 상기 제2 기준 온도보다 낮고, 상기 제4 기준 온도는 상기 제3 기준 온도보다 낮을 수 있다.
다시 말하면, 외부 온도가 증가할수록, 프로그래밍 전류 값이 높은 순서인 상기 L3 캐쉬, 상기 L2 캐쉬, 상기 L1 D 캐쉬, 및 상기 L1 I 캐쉬 순서로, 선택되어 우선적으로 프로그래밍이 수행될 수 있다.
본 출원의 실시 예에 따르면, 상기 복수의 자기 메모리 셀의 프로그램 전류 값들을 이용하여, 상기 복수의 자기 메모리 셀이 상기 복수의 자기 메모리 셀 그룹으로 분류되어 계층화된 상기 자기 메모리 시스템이 구축될 수 있고, 계층화된 상기 복수의 자기 메모리 셀 그룹 중에서, 외부 온도에 대응하여, 어느 하나의 자기 메모리 셀 그룹을 선택하여 우선적으로 프로그래밍이 수행될 수 있다.
이에 따라, 저온 환경에서 보자력의 증가로 프로그래밍 전류가 증가하여 프로그램 동작 시 전력 소비가 증가되는 것이 방지될 수 있고, 고온 환경에서 상기 자기 메모리 셀 내에 저장된 데이터 손실이 최소화되어 데이터 복구 알고리즘의 수행도가 증가되는 것이 방지될 수 있다. 이로 인해, 다양한 외부 환경에서 안정적으로 구동할 수 있는 자기 메모리 시스템 및 그 동작 방법이 제공될 수 있다.
일 변형 예에 따르면, 도 7을 참조하여 설명된 상기 외부 온도에 따라 프로그래밍이 우선적으로 수행될 상기 자기 메모리 셀 그룹을 선택하는 알고리즘은 모든 프로그래밍 동작의 수행 전에 항상 수행되지 않고, 일정한 주기로 수행될 수 있다. 즉, 1차적으로 상기 외부 온도에 따라 프로그래밍이 우선적으로 수행될 상기 자기 메모리 셀 그룹을 선택하는 알고리즘이 수행된 경우, 2차적으로 상기 자기 메모리 셀 그룹을 선택하는 알고리즘이 수행되지 전에는, 1차적으로 수행된 알고리즘에 따라서 프로그래밍 동작이 수행될 수 있다.
또는, 다른 변형 예에 따르면, 7을 참조하여 설명된 상기 외부 온도에 따라 프로그래밍이 우선적으로 수행될 상기 자기 메모리 셀 그룹을 선택하는 알고리즘은 모든 프로그래밍 동작의 수행 전에 항상 수행되지 않고, 상기 외부 온도가 기준 범위 이상으로 변동되는 경우, 수행될 수 있다.
이에 따라, 상기 외부 온도에 따라 프로그래밍이 우선적으로 수행될 상기 자기 메모리 셀 그룹을 선택하는 알고리즘이 한정적으로 수행되어, 프로그래밍 동작이 신속하게 수행될 수 있고, 소비 전력이 지나치게 증가하는 것이 방지될 수 있다.
도 8은 본 출원의 실시 예에 따른 자기 메모리 시스템을 포함하는 전자 소자를 설명하기 위한 블록도이고, 도 9는 본 출원의 실시 예에 따른 자기 메모리 시스템에 포함된 제어부를 설명하기 위한 블록도이다.
도 8 및 도 9를 참조하면, CPU(410), 제1 자기 메모리 셀 그룹(420), 제2 자기 메모리 셀 그룹(430), 제3 자기 메모리 셀 그룹(440), 외부 DRAM(450), 외부 FLASH(460), HDD(470), 제어부(500), 및 온도 센서(600)를 포함하는 전자 소자가 준비된다. 상기 제1 내지 제3 자기 메모리 셀 그룹(420 내지 440)은, 도 3 및 도 4를 참조하여 설명된 방법으로 복수의 자기 메모리 셀이 분류 및 할당된 것일 수 있다. 상기 제1 자기 메모리 셀 그룹(420)으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값은, 상기 제2 자기 메모리 셀 그룹(430)으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값보다 작고, 상기 제2 자기 메모리 셀 그룹(430)으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값은, 상기 제3 자기 메모리 셀 그룹(440)으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값보다 작을 수 있다.
상기 온도 센서(600)는 외부 온도를 측정하고, 측정된 외부 온도를 ADC(Analog-to-Digital Converter) 및 신호 처리부를 이용하여, 외부 온도 정보를 상기 제어부(500)로 전달할 수 있다.
상기 제어부(500)는, 사용자의 데이터를 분류하고, 분류된 데이터의 특성에 따라서 데이터의 저장 위치를 결정할 수 있다.
또한, 상기 제어부(500)는, 외부 온도에 따라서, 상기 복수의 자기 메모리 셀 그룹(420, 430, 440) 중에서 어느 하나를 선택하여 우선적으로 프로그래밍이 수행되도록 제어할 수 있다. 구체적으로, 상기 제어부(500)는, 도 7을 참조하여 설명된 것과 같이, 상기 외부 온도가 상대적으로 높은 경우, 프로그래밍 전류 값이 상대적으로 높은 상기 제3 자기 메모리 셀 그룹(440)을 선택하여 우선적으로 프로그래밍을 수행할 수 있다. 반면, 상기 외부 온도가 상대적으로 낮은 경우, 프로그래밍 전류 값이 상대적으로 낮은 상기 제1 자기 메모리 셀 그룹(420)을 선택하여 우선적으로 프로그래밍을 수행할 수 있다.
상기 제어부(500)는, 분석부(510), 분류부(520), 저장부(530), 및 내부 처리부(540)를 포함할 수 있다.
상기 분석부(510)는, 상기 온도 센서(600)로부터 상기 외부 온도에 대한 정보를 전달받아, 상기 외부 온도를 분석할 수 있다. 상기 분류부(520)는, 도 7을 참조하여 설명된 것과 같이, 상기 외부 온도를 상기 제1 내지 제4 기준 온도와 비교하고, 사용자의 시나리오 데이터를 기반으로 하여 사용자의 사용 데이터를 분류할 수 있다. 상기 저장부(530)는, 각 데이터 클래스 마다 분류된 데이터를 저장할 수 있다. 상기 내부처리부(540)는, 데이터 분류 및 데이터 저장을 위한 내부 메모리를 더 포함하고, 상기 분석부(510), 상기 분류부(520), 및 상기 저장부(530)를 제어할 수 있다.
도 10은 본 출원의 실시 예에 따른 자기 메모리 시스템을 포함하는 전자 소자의 동작을 설명하기 위한 순서도이다.
도 10을 참조하면, 전자 소자에 사용자의 데이터가 입력될 수 있다(S410). 입력된 상기 사용자 데이터의 로그 데이터 및 데이터 타입이 저장될 수 있다(S420). 일 실시 예에 따르면, 상기 로그 데이터는 시작 및 종료 시간을 포함할 수 있고, 상기 데이터 타입은 텍스트, 영상, 시스템 관련 등을 포함할 수 있다. 상기 저장된 데이터는, 제어부에서 분석, 분류 및 저장될 수 있다(S430). 상기 분석, 분류 및 저장된 데이터는, 데이터 특성에 따라 도 8및 도 9를 참조하여 설명된 방법으로 다시 분류될 수 있다(S440). 일 실시 예에 따르면, 상기 데이터 특성은, 읽기 속도, 쓰기 속도, 및 사용 빈도 등을 포함할 수 있다. 상기 데이터 특성에 따라 분류된 데이터는, 특성에 따라서 도 8을 참조하여 설명된 제1 자기 메모리 셀 그룹(420), 제2 자기 메모리 셀 그룹(430), 제3 자기 메모리 셀 그룹(440), 외부 DRAM(450), 외부 FLASH(460) 또는 HDD(470)에 저장될 수 있다(S450).
제1 자기 메모리 셀 그룹(420), 제2 자기 메모리 셀 그룹(430), 제3 자기 메모리 셀 그룹(440), 외부 DRAM(450), 외부 FLASH(460) 또는 HDD(470)에 저장된 상기 데이터들은 사용자의 요청에 따라 출력될 수 있다(S460).
도 11은 본 출원의 실시 예에 따른 자기 메모리 시스템을 포함하는 전자 소자의 다른 실시 예를 설명하기 위한 블록도이다.
도 11을 참조하면, L1 I 캐쉬, L1 D 캐쉬, L2 캐쉬, L3 캐쉬, 제1 내지 제8 CPU, 제1 레지스터, 제2 레지스터 및 DRAM을 포함하는 전자 소자가 준비된다. 상기 L1 I 캐쉬, 상기 L1 D 캐쉬, 상기 L2 캐쉬, 및 상기 L3 캐쉬는 도 3 및 도 4를 참조하여 설명된 방법으로 복수의 자기 메모리 셀이 분류 및 할당된 것일 수 있다.
상기 L1 I 캐쉬로 할당된 제1 자기 메모리 셀 그룹으로 분류된 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L1 D 캐쉬로 할당된 제2 자기 메모리 셀 그룹으로 분류된 자기 메모리 셀들의 평균 프로그램 전류 값보다 작고, 상기 L1 D 캐쉬로 할당된 제2 자기 메모리 셀 그룹으로 분류된 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L2 캐쉬로 할당된 제3 자기 메모리 셀 그룹으로 분류된 자기 메모리 셀들의 평균 프로그램 전류 값보다 작고, 상기 L2 캐쉬로 할당된 제3 자기 메모리 셀 그룹으로 분류된 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L3 캐쉬로 할당된 제4 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값보다 작을 수 있다.
도 6 및 도 7을 참조하여 설명된 것과 같이, 외부 온도에 대응하여, 상기 L1 I 캐쉬, 상기 L1 D 캐쉬, 상기 L2 캐쉬, 및 상기 L3 캐쉬 중에서 어느 하나를 선택하여 우선적으로 프로그래밍이 수행될 수 있다.
이에 따라, 저온 환경 및 고온 환경에서도 안정적으로 구동하는 것은 물론, 소비 전력의 증가되는 것을 최소화된, 자기 메모리 시스템이 제공될 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
100: STT-MRAM 410: CPU
120: 상부전극 420: 제1 자기 메모리 셀 그룹
140: 하부전극 430: 제2 자기 메모리 셀 그룹
200: 제1 자화 반전 소자 440: 제3 자기 메모리 셀 그룹
210: 제1 자화 변화층 450: 외부 DRAM
220: 제1 터널 베리어층 460: 외부 FLASH
230: 제1 자화 고정층 470: HDD
300: 제2 자화 반전 소자 500: 제어부
310: 제2 자화 변화층 510: 분석부
320: 제2 터널 베리어층 520: 분류부
330: 제2 자화 고정층 530: 저장부
540: 내부처리부

Claims (12)

  1. 복수의 자기 메모리 셀을 준비하는 단계;
    상기 복수의 자기 메모리 셀의 프로그램 전류(program current) 값들을 이용하여, 상기 복수의 자기 메모리 셀을 복수의 자기 메모리 셀 그룹(memory cell group)으로 분류하는 단계;
    상기 복수의 자기 메모리 셀 그룹을 계층화하여 자기 메모리 시스템을 구성하는 단계; 및
    계층화된 상기 복수의 자기 메모리 셀 그룹 중에서, 외부 온도에 대응하여, 어느 하나의 자기 메모리 셀 그룹을 선택하고 우선적으로 프로그래밍을 수행하는 단계를 포함하되,
    상기 외부 온도가 기준 온도보다 높은 경우, 프로그램 전류 값이 상대적으로 높은 상기 자기 메모리 셀 그룹을 선택하여 우선적으로 프로그래밍을 수행하고,
    상기 외부 온도가 상기 기준 온도보다 낮은 경우, 프로그램 전류 값이 상대적으로 낮은 상기 자기 메모리 셀 그룹을 선택하여 우선적으로 프로그래밍을 수행하는 것을 포함하는 자기 메모리 시스템의 동작 방법.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 복수의 자기 메모리 셀은, STT - MRAM(Spin Transfer Torque- Magnetic Random Access Memory)인 것을 포함하는 자기 메모리 시스템의 동작 방법.
  5. 제1 항에 있어서,
    상기 복수의 자기 메모리 셀을 상기 복수의 자기 메모리 셀 그룹으로 분류하는 단계는,
    제1 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제1 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제1 자기 메모리 셀 그룹으로 분류하는 단계;
    상기 제1 기준 전류 값보다 큰 제2 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제2 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제2 자기 메모리 셀 그룹으로 분류하는 단계;
    상기 제2 기준 전류 값보다 큰 제3 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제3 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제3 자기 메모리 셀 그룹으로 분류하는 단계; 및
    상기 제3 기준 전류 값보다 큰 제4 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제4 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제4 자기 메모리 셀 그룹으로 분류하는 단계를 포함하는 자기 메모리 시스템의 동작 방법.
  6. 제5 항에 있어서,
    상기 복수의 자기 메모리 셀 그룹을 계층화하여 상기 자기 메모리 시스템을 구성하는 단계는,
    상기 제1 자기 메모리 셀 그룹을 L1 I 캐쉬로 할당하는 단계;
    상기 제2 자기 메모리 셀 그룹을 L1 D 캐쉬로 할당하는 단계;
    상기 제3 자기 메모리 셀 그룹을 L2 캐쉬로 할당하는 단계; 및
    상기 제4 자기 메모리 셀 그룹을 L3 캐쉬로 할당하는 단계를 포함하는 자기 메모리 시스템의 동작 방법.
  7. 제6 항에 있어서,
    외부 온도에 대응하여, 어느 하나의 자기 메모리 셀 그룹을 선택하고 우선적으로 프로그래밍이 수행되는 단계는,
    제1 기준 온도 및 외부 온도를 비교하여 외부 온도가 상기 제1 기준 온도보다 높은 경우, 상기 L3 캐쉬를 선택하여 우선적으로 프로그래밍이 수행되는 단계;
    상기 제1 기준 온도보다 낮은 제2 기준 온도 및 외부 온도를 비교하여 외부 온도가 상기 제2 기준 온도보다 높은 경우, 상기 L2 캐쉬를 선택하여 우선적으로 프로그래밍이 수행되는 단계;
    상기 제2 기준 온도보다 낮은 제3 기준 온도 및 외부 온도를 비교하여 외부 온도가 상기 제3 기준 온도보다 높은 경우, 상기 L1 D 캐쉬를 선택하여 우선적으로 프로그래밍이 수행되는 단계; 및
    상기 제3 기준 온도보다 낮은 제4 기준 온도 및 외부 온도를 비교하여 외부 온도가 상기 제4 기준 온도보다 높은 경우, 상기 L1 I 캐쉬를 선택하여 우선적으로 프로그래밍이 수행되는 단계를 포함하는 자기 메모리 시스템의 동작 방법.
  8. 외부 온도를 측정하는 온도 센서;
    제1 프로그램 전류 값을 갖는 제1 자기 메모리 셀 그룹;
    상기 제1 프로그램 전류 값보다 높은 제2 프로그램 전류 값을 갖는 제2 자기 메모리 셀 그룹; 및
    상기 온도 센서에서 측정된 상기 외부 온도에 따라서, 상기 제1 자기 메모리 셀 그룹 또는 상기 제2 자기 메모리 셀 그룹 중에서 어느 하나를 선택하여 우선적으로 프로그래밍을 수행하는 제어부를 포함하되,
    상기 제어부는, 상기 외부 온도가 기준 온도보다 높은 경우, 프로그램 전류 값이 상대적으로 높은 상기 제2 자기 메모리 셀 그룹을 선택하여 우선적으로 프로그래밍을 수행하고, 상기 외부 온도가 상기 기준 온도보다 낮은 경우, 프로그램 전류 값이 상대적으로 낮은 상기 제1 자기 메모리 셀 그룹을 선택하여 우선적으로 프로그래밍을 수행하는 것을 포함하는 자기 메모리 시스템.
  9. 삭제
  10. 제8 항에 있어서,
    상기 제1 자기 메모리 셀 그룹 및 상기 제2 자기 메모리 셀 그룹은 캐쉬 메모리를 구성하는 것을 포함하는 자기 메모리 시스템.
  11. 제10 항에 있어서,
    상기 캐쉬 메모리에서, 상기 제1 자기 메모리 셀 그룹이, 상기 제2 자기 메모리 셀 그룹보다, 상위 계층을 구성하는 것을 포함하는 자기 메모리 시스템.
  12. 제8 항에 있어서,
    상기 제1 자기 메모리 셀 그룹에 포함된 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 제2 자기 메모리 셀 그룹에 포함된 자기 메모리 셀들의 평균 프로그램 전류 값보다 작은 것을 포함하는 자기 메모리 시스템.
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