KR20210103701A - 메모리 장치 및 그 동작 방법 - Google Patents

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KR20210103701A
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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들에 연결되며 서로 직렬로 연결되는 스위치 소자 및 메모리 소자를 각각 갖는 복수의 메모리 셀들을 포함하고, 상기 메모리 셀들 각각은 제1 전압 범위의 문턱 전압을 갖는 제1 상태, 또는 상기 제1 전압 범위보다 작은 제2 전압 범위의 문턱 전압을 갖는 제2 상태를 갖는 메모리 셀 어레이, 및 상기 제1 전압 범위의 중간값보다 큰 제1 읽기 전압을 이용하여 상기 메모리 셀들에 대한 제1 읽기 동작을 실행하고 상기 제1 읽기 동작에서 턴-오프된 제1 불량 메모리 셀들을 제1 상태로 프로그램하며, 상기 제2 전압 범위의 중간값보다 작은 제2 읽기 전압을 이용하여 상기 메모리 셀들에 대한 제2 읽기 동작을 실행하고 상기 제2 읽기 동작에서 턴-온된 제2 불량 메모리 셀들에 대한 리페어(repair) 동작을 실행하는 메모리 컨트롤러를 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD OF THE SAME}
본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 데이터를 기록하고 지우거나, 기록된 데이터를 읽어올 수 있는 기능을 제공할 수 있다. 메모리 장치는 복수의 메모리 셀들을 포함하며, 메모리 셀들 각각의 문턱 전압을 조절하여 데이터를 프로그램할 수 있다. 메모리 셀들의 문턱 전압 분포는, 메모리 셀들에 저장된 데이터를 읽어오는 데에 있어서 중요한 요소가 될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 다양한 요인으로 인한 메모리 셀들의 문턱 전압 변화를 감지하고 필요에 따라 리프레시 동작 및/또는 리페어 동작을 실행함으로써, 신뢰성이 개선된 메모리 장치 및 그 동작 방법을 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들에 연결되며 서로 직렬로 연결되는 스위치 소자 및 메모리 소자를 각각 갖는 복수의 메모리 셀들을 포함하고, 상기 메모리 셀들 각각은 제1 전압 범위의 문턱 전압을 갖는 제1 상태, 또는 상기 제1 전압 범위보다 작은 제2 전압 범위의 문턱 전압을 갖는 제2 상태를 갖는 메모리 셀 어레이, 및 상기 제1 전압 범위의 중간값보다 큰 제1 읽기 전압을 이용하여 상기 메모리 셀들에 대한 제1 읽기 동작을 실행하고 상기 제1 읽기 동작에서 턴-오프된 제1 불량 메모리 셀들을 제1 상태로 프로그램하며, 상기 제2 전압 범위의 중간값보다 작은 제2 읽기 전압을 이용하여 상기 메모리 셀들에 대한 제2 읽기 동작을 실행하고 상기 제2 읽기 동작에서 턴-온된 제2 불량 메모리 셀들에 대한 리페어(repair) 동작을 실행하는 메모리 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들에 연결되며, 프로그램 동작에 의해 제1 문턱 전압 이하이고 상기 제1 문턱 전압보다 작은 제2 문턱 전압 이상인 문턱 전압을 각각 갖는 복수의 메모리 셀들, 및 상기 메모리 셀들 중 타겟 메모리 셀에 상기 제1 문턱 전압보다 큰 제1 검증 전압 및 상기 제2 문턱 전압보다 작은 제2 검증 전압 중 적어도 하나를 입력하는 검증 동작을 실행하는 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는 상기 타겟 메모리 셀의 문턱 전압이 상기 제1 검증 전압보다 크면 상기 타겟 메모리 셀에 대해 리프레시 동작을 실행하고, 상기 타겟 메모리 셀의 문턱 전압이 상기 제2 검증 전압보다 작으면 상기 타겟 메모리 셀에 대해 리페어 동작을 실행한다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하고, 상기 메모리 셀들 각각은 제1 전압 범위의 문턱 전압을 갖는 제1 상태, 또는 상기 제1 전압 범위보다 작은 제2 전압 범위의 문턱 전압을 갖는 제2 상태를 갖는 메모리 셀 어레이, 및 상기 제1 전압 범위의 최대값보다 크거나 상기 제2 전압 범위의 최소값보다 작은 검증 전압을 이용하여 상기 메모리 셀들에 대한 검증 동작을 실행하고, 상기 제1 전압 범위의 최소값 이하이고 상기 제2 전압 범위의 최대값 이상인 읽기 전압을 이용하여 상기 메모리 셀들에 대한 읽기 동작을 실행하는 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는, 상기 읽기 동작에서 상기 비트라인들에 제1 비트라인 전압을 입력하고, 상기 검증 동작에서 상기 비트라인들에 상기 제1 비트라인 전압과 다른 제2 비트라인 전압을 입력한다.
본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은, 워드라인들과 비트라인들을 통해, 제1 전압 범위의 문턱 전압을 갖는 제1 상태, 또는 상기 제1 전압 범위보다 작은 제2 전압 범위의 문턱 전압을 갖는 제2 상태를 갖는 메모리 셀들에 대한 제어 동작을 실행하는 단계, 소정의 주기가 도래하면, 상기 제1 전압 범위의 최대값보다 크거나 상기 제2 전압 범위의 최소값보다 작은 검증 전압을 이용하여 상기 메모리 셀들 중 적어도 하나의 타겟 메모리 셀에 대한 검증 동작을 실행하는 단계, 및 상기 검증 동작에서, 상기 제1 전압 범위의 최대값보다 크거나 상기 제2 전압 범위의 최소값보다 작은 문턱 전압을 갖는 것으로 판단된 불량 메모리 셀에 대해, 리프레시 동작 및 리페어 동작 중 적어도 하나를 실행하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 메모리 장치는 메모리 셀들의 문턱 전압 변화를 검출하여 선택적으로 리프레시 동작 및/또는 리페어 동작을 실행할 수 있다. 따라서 메모리 장치의 신뢰성 및 성능을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 간단하게 나타낸 도면이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도들이다.
도 5는 본 발명의 실시예들에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 장치에서 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면들이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 17 내지 도 20은 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 21 내지 도 24는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 25는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 모바일 시스템을 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
본 발명의 일 실시예에 따른 메모리 장치(10)는 메모리 컨트롤러(20)와 메모리 셀 어레이(30)를 포함할 수 있다. 메모리 컨트롤러(20)는 디코더 회로(21, 22), 읽기/쓰기 회로(23), 및 컨트롤 로직(24) 등을 포함할 수 있다. 메모리 셀 어레이(30)는 복수의 메모리 셀들을 포함할 수 있다.
디코더 회로(21, 22)는 워드라인(WL)을 통해 복수의 메모리 셀들과 연결되는 워드라인 디코더(21) 및 비트라인(BL)을 통해 복수의 메모리 셀들과 연결되는 비트라인 디코더(22)를 포함할 수 있다. 워드라인 디코더(21)와 비트라인 디코더(22) 및 읽기/쓰기 회로(23)의 동작은 컨트롤 로직(24)에 의해 제어될 수 있다. 일 실시예에서, 읽기/쓰기 회로(23)는 워드라인 디코더(21)와 비트라인 디코더(22)에 의해 특정된 적어도 하나의 선택 메모리 셀에 데이터를 기록하는 프로그램 회로와, 선택 메모리 셀로부터 데이터를 읽어오는 리드아웃 회로 등을 포함할 수 있다.
컨트롤 로직(24)은 워드라인 디코더(21)와 비트라인 디코더(22)를 통해, 메모리 셀 어레이(30)에 포함된 메모리 셀들 중에서 선택 메모리 셀을 결정할 수 있다. 프로그램 동작, 읽기 동작 등이 실행되는 동안, 워드라인 디코더(21)와 비트라인 디코더(22)는 선택 메모리 셀에 다른 비선택 메모리 셀들과 다른 전압을 입력할 수 있다.
메모리 장치(10)에서 워드라인 디코더(21)와 비트라인 디코더(22)는 메모리 셀 어레이(30)의 하부에 배치될 수 있다. 다시 말해, 메모리 셀 어레이(30)는 워드라인 디코더(21)와 비트라인 디코더(22)의 상부에 적층될 수 있다. 상기와 같은 구조를 이용하여, 워드라인들(WL)과 워드라인 디코더(21) 및 비트라인들(BL)과 비트라인 디코더(22)를 연결하는 배선 설계를 단순화할 수 있다. 실시예들에 따라, 읽기/쓰기 회로(23)도 워드라인 디코더(21) 및 비트라인 디코더(22)와 함께 메모리 셀 어레이(30)의 하부에 배치될 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 간단하게 나타낸 도면이다.
도 2를 참조하면, 메모리 셀 어레이(40)는 제1 방향(Y축 방향)으로 연장되는 비트라인들(BL1-BLn), 제2 방향(X축 방향)으로 연장되는 워드라인들(LWL1-LWLm, UWL1-UWLm)을 포함할 수 있다. 제1 방향과 제2 방향은 서로 교차하는 방향이며, 일례로 서로 수직할 수 있다.
비트라인들(BL1-BLn)과 하부 워드라인들(LWL1-LWLm) 사이에는 하부 메모리 셀들(LMC)이 배치될 수 있으며, 비트라인들(BL1-BLn)과 상부 워드라인들(UWL1-UWLm) 사이에는 상부 메모리 셀들(UMC)이 배치될 수 있다. 하부 메모리 셀들(LMC)과 상부 메모리 셀들(UMC)은 같은 구조를 가질 수 있다.
예를 들어, 하부 메모리 셀들(LMC)과 상부 메모리 셀들(UMC) 각각은, 스위치 소자(SW)와 메모리 소자(ME)를 포함할 수 있다. 일 실시예에서, 스위치 소자(SW)는 PN 접합 다이오드, 쇼트키 다이오드, 및 오보닉 임계 스위치(OTS) 중 적어도 하나를 포함할 수 있다. 한편, 일 실시예에서, 메모리 소자(ME)는 칼코케나이드(Chalcogenide) 물질 및 초격자(Super-lattice) 등을 포함하는 상변화 물질로 형성될 수 있다. 다시 말해, 메모리 소자(ME)는 가열 시간 및 온도 등에 따라 비정질상과 결정질상 사이에서 상전이가 가능한 상변화 물질를 포함할 수 있다.
메모리 셀들(LMC, UMC) 각각에서, 정보 저장 소자(ME)와 스위치 소자(SW)는 서로 직렬로 연결될 수 있다. 정보 저장 소자(ME)와 스위치 소자(SW)의 연결 순서는 도 2에 도시한 바와 같이 한정되지 않으며 변형될 수 있다. 일례로, 워드라인들(LWL1-LWLm, UWL1-UWLm)과 비트라인들(BL1-BLn) 사이에 메모리 소자(ME)와 스위치 소자(SW)가 순서대로 연결될 수도 있다.
도 2에 도시한 일 실시예에서, 비트라인들(BL1-BLn)은 제3 방향(Z축 방향)에서 하부 메모리 셀들(LMC)과 상부 메모리 셀들(UMC) 사이에 배치되며, 하부 메모리 셀들(LMC)과 상부 메모리 셀들(UMC)에 의해 공유될 수 있다. 다만 이는 예시적인 것으로, 메모리 셀 어레이(40)의 구조는 변형될 수 있다. 일례로, 하부 메모리 셀들(LMC)과 상부 메모리 셀들(UMC) 사이에 워드라인들이 배치되어 하부 메모리 셀들(LMC)과 상부 메모리 셀들(UMC)이 워드라인들을 공유할 수도 있다. 이 경우, 하부 메모리 셀들(LMC)은 하부 비트라인들에 연결되고 상부 메모리 셀들(UMC)은 상부 비트라인들에 연결될 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도들이다.
도 3을 먼저 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(50)는 복수의 메모리 층들(51, 52)을 포함하며, 복수의 메모리 층들(51, 52)은 제1 메모리 층(51)과 제2 메모리 층(52)을 포함할 수 있다. 제1 메모리 층(51)에 포함되는 하부 메모리 셀들(LMC)은 하부 워드라인들(LWL)에 연결되며, 제2 메모리 층(52)에 포함되는 상부 메모리 셀들(UMC)은 상부 워드라인들(UWL)에 연결될 수 있다.
상부 메모리 셀들(UMC)과 하부 메모리 셀들(LMC)은 비트라인들(BL)을 공유할 수 있다. 일례로, 비트라인들(BL) 각각의 상부에는 상부 메모리 셀들(UMC)이 연결되고, 비트라인들(BL) 각각의 하부에는 하부 메모리 셀들(LMC)이 연결될 수 있다. 비트라인들(BL)의 공유와 관계없이, 상부 메모리 셀들(UMC)과 하부 메모리 셀들(LMC)은 독립적으로 제어될 수 있다. 예를 들어, 비트라인 디코더(53)가 제1 비트라인(BL1)을 선택하고, 상부 워드라인 디코더(54)가 제1 상부 워드라인(UWL1)을 선택하면, 하부 워드라인 디코더(55)는 제1 하부 워드라인(LWL1)을 선택하지 않을 수 있다. 따라서, 제1 비트라인(BL1)과 제1 상부 워드라인(UWL1) 사이에 연결되는 상부 메모리 셀(UMC)을 제어할 수 있다.
도 3에 도시한 일 실시예에서, 상부 워드라인들(UWL)의 개수는 하부 워드라인들(LWL)의 개수와 같은 것으로 도시하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다. 일례로, 상부 워드라인들(UWL)의 개수가 하부 워드라인들(LWL)의 개수보다 많을 수 있으며, 그에 따라 상부 메모리 셀들(UMC)의 개수가 하부 메모리 셀들(LMC)의 개수보다 많을 수도 있다.
다음으로 도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(60)는 복수의 메모리 층들(61-64)을 포함할 수 있다. 복수의 메모리 층들(61-64)은 순차적으로 적층되는 제1 메모리 층(61), 제2 메모리 층(62), 제3 메모리 층(63), 및 제4 메모리 층(64)을 포함할 수 있다. 일 실시예에서, 제1 메모리 층(61)과 제3 메모리 층(63)에 포함되는 홀수층 메모리 셀들(OMC)은 홀수층 워드라인들(OWL)을 통해 홀수층 워드라인 디코더(65)에 연결될 수 있다. 제2 메모리 층(62)과 제4 메모리 층(64)에 포함되는 짝수층 메모리 셀들(EMC)은 짝수층 워드라인들(EWL)을 통해 짝수층 워드라인 디코더(66)에 연결될 수 있다. 다만, 실시예들에 따라, 메모리 층들(61-64) 각각이 서로 다른 워드라인 디코더들에 연결될 수도 있다.
도 4에 도시한 일 실시예에서, 비트라인들(BL)은 홀수층 메모리 셀들(OMC)과 짝수층 메모리 셀들(EMC)에 의해 공유될 수 있다. 비트라인들(BL)은 제1 메모리 층(61)과 제2 메모리 층(62) 사이에 배치되는 하부 비트라인들, 및 제3 메모리 층(63)과 제4 메모리 층(64) 사이에 배치되는 상부 비트라인들을 포함할 수 있다. 일례로, 메모리 층들(61-64)의 적층 방향과 수직하는 평면 상에서 같은 위치에 배치되는 하부 비트라인과 상부 비트라인은, 서로 전기적으로 연결될 수 있다. 따라서, 비트라인 디코더(67)로 비트라인들(BL) 중 하나를 선택하면, 하부 비트라인과 상부 비트라인이 동시에 선택될 수 있다. 다만, 실시예들에 따라 하부 비트라인들과 상부 비트라인들이 서로 전기적으로 분리되고, 서로 다른 비트라인 디코더들에 의해 개별적으로 선택될 수도 있다.
도 5는 본 발명의 실시예들에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 장치(100)는 반도체 기판(110)에 형성되는 복수의 회로 소자들(111A)을 갖는 주변 회로 영역(P), 및 복수의 메모리 셀들(130, 150)을 갖는 셀 영역(C)을 포함할 수 있다. 셀 영역(C)은 제1 방향(Y축 방향)으로 연장되는 복수의 비트라인들(140), 및 제2 방향(X축 방향)으로 연장되는 복수의 워드라인들(120, 160)을 포함할 수 있다.
일례로 셀 영역(C)은 제3 방향(Z축 방향)에서 비트라인들(140)의 하부에 배치되는 하부 워드라인들(120)과, 비트라인들(140)의 상부에 배치되는 상부 워드라인들(160)을 포함할 수 있다. 비트라인들(140)과 하부 워드라인들(120) 사이에는 하부 메모리 셀들(130)이 배치될 수 있으며, 비트라인들(140)과 상부 워드라인들(160) 사이에는 상부 메모리 셀들(150)이 배치될 수 있다.
회로 소자들(111A)은 제1 방향 및 제2 방향 중 적어도 하나에서 소자 분리막(112A)에 인접할 수 있으며, 소자 컨택(113A)을 통해 회로 배선들(114A)과 연결될 수 있다. 회로 소자들(111A)은 층간 절연층(115)에 의해 커버될 수 있다. 일례로 도 5에 도시한 회로 소자들(111A)은 하부 워드라인들(120)에 연결되는 하부 워드라인 디코더를 제공할 수 있다.
하부 워드라인들(120)은 가열 전극층(121)과 연결될 수 있다. 도 5에 도시한 일 실시예에서 가열 전극층(121)은 제2 방향으로 인접한 한 쌍의 하부 메모리 셀들(130)에 연결되는 것으로 도시되었으나, 이는 실시예일뿐이며 반드시 이와 같은 형태로 한정되지는 않는다. 예를 들어, 하부 메모리 셀들(130) 각각이 하나의 가열 전극층(121)에 연결될 수도 있다. 한편, 가열 전극층(121)과 하부 워드라인들(120)을 형성하는 과정에서, 리세스부(117)가 형성될 수 있다.
가열 전극층(121)은 하부 절연 패턴(122)에 의해 서로 분리될 수 있다. 가열 전극층(121)의 내부에는 절연 스페이서(123), 및 내부 절연층들(124, 325)이 배치될 수 있다. 하부 절연 패턴(122)과 절연 스페이서(123), 및 내부 절연층들(124, 325)은 실리콘 산화물 또는 실리콘 질화물 등으로 형성될 수 있다.
하부 메모리 셀들(130) 각각은 가열 전극층(121)과 접하는 가변 저항층(131), 가변 저항층(131) 상에 순차적으로 적층되는 제1 전극층(132)과 선택 소자층(134), 및 제2 전극층(136) 등을 포함할 수 있다. 실시예들에 따라, 선택 소자층(134)과 제1 전극층(132) 사이, 및 선택 소자층(134)과 제2 전극층(136) 사이에는 제1 인터페이스층(133)과 제2 인터페이스층(135)이 각각 배치될 수 있다.
가변 저항층(131)은 가열 전극층(121)에서 전달되는 열에 의해 상변화가 발생할 수 있는 물질로 형성될 수 있다. 일례로, 가변 저항층(131)은 칼코게나이드 물질인 Ge-Sb-Te(GST) 등을 포함할 수 있다. 또는, 가변 저항층(131)은 칼코게나이드 물질로서, Si, Ge, Sb, Te, Bi, In, Sn, 및 Se 중에서 선택된 적어도 2 개의 원소를 포함하는 물질로 형성될 수도 있다.
선택 소자층(134)은 그 양단에 인가되는 전압의 크기에 따라 저항이 변하는 물질을 포함할 수 있으며, 예를 들어 오보닉 선택 스위칭(Ovonic Threshold Switching, OTS) 물질을 포함할 수 있다. OTS 물질은 칼코게나이드 스위칭 물질을 포함할 수 있다. 일 실시예에서, 선택 소자층(134)은 Si, Te, As, Ge, In, 또는 이들 원소의 조합을 포함하거나, 또는 질소를 더 포함할 수도 있다. 선택 소자층(134)의 구성 물질은 상기 예시한 바에 한정되지 않으며, 소자를 선택할 수 있는 기능을 할 수 있는 다양한 물질층을 포함할 수 있다.
비트라인들(140)의 상부에는 상부 메모리 셀들(150)과 가열 전극층(161), 및 상부 워드라인들(160)이 배치될 수 있다. 도 5를 참조하면 상부 워드라인들(160)에는 가열 전극층(161)이 연결되며, 가열 전극층(161)은 상부 절연 패턴(162)에 의해 서로 분리될 수 있다. 가열 전극층(161)의 내부에는 절연 스페이서(163), 및 내부 절연층들(164, 365)이 배치될 수 있다.
상부 메모리 셀들(150)은 하부 메모리 셀들(130)과 같은 구조를 가질 수 있다. 예를 들어, 상부 메모리 셀들(150) 각각은 가열 전극층(161)과 접하는 가변 저항층(151), 가변 저항층(151) 아래에 순차적으로 배치되는 제1 전극층(152)과 선택 소자층(154), 및 제2 전극층(156) 등을 포함할 수 있다. 하부 메모리 셀들(130)과 마찬가지로, 선택 소자층(154)과 제1 전극층(152) 사이, 및 선택 소자층(154)과 제2 전극층(156) 사이에는 제1 인터페이스층(153)과 제2 인터페이스층(155)이 각각 배치될 수 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 장치에서 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면들이다.
먼저 도 6의 제1 그래프(200)와 제2 그래프(210)를 참조하면, 메모리 셀들은 제1 상태(S1) 또는 제2 상태(S2)를 가질 수 있다. 일례로 제1 상태(S1)의 메모리 셀들은 제1 전압 범위의 문턱 전압을 가질 수 있으며, 제2 상태(S2)의 메모리 셀들은 제1 전압 범위보다 작은 제2 전압 범위의 문턱 전압을 가질 수 있다. 일 실시예에서, 제1 상태(S1)는 메모리 셀들 각각의 메모리 소자에 포함되는 상변화 물질이 비정질상을 갖는 상태이며, 리셋 상태로 정의될 수 있다. 또한 제2 상태(S2)는 메모리 셀들 각각의 메모리 소자에 포함되는 상변화 물질이 결정질상을 갖는 상태로서, 셋 상태로 정의될 수 있다.
일례로, 메모리 셀들은 프로그램 동작에 의해 제1 상태(S1) 또는 제2 상태(S2)를 가질 수 있다. 프로그램 동작은, 메모리 셀에 포함되는 상변화 물질을 비정질상으로 설정하는 제1 프로그램 동작, 및 메모리 셀에 포함되는 상변화 물질을 결정질상으로 설정하는 제2 프로그램 동작을 포함할 수 있다. 제1 프로그램 동작에 의해 메모리 셀이 제1 상태(S1)로 설정되고, 제2 프로그램 동작에 의해 메모리 셀이 제2 상태(S2)로 설정될 수 있다.
제1 상태(S1)의 메모리 셀들이 갖는 문턱 전압 범위의 최대값을 제1 문턱 전압, 제2 상태(S2)의 메모리 셀들이 갖는 문턱 전압 범위의 최소값을 제2 문턱 전압으로 정의하면, 프로그램 동작에 의해 메모리 셀들의 문턱 전압은 제1 문턱 전압 이하, 제2 문턱 전압 이상의 값을 가질 수 있다. 일례로, 제1 문턱 전압은 제1 프로그램 동작이 실행된 메모리 셀들이 가질 수 있는 문턱 전압의 최대값일 수 있으며, 제2 문턱 전압은 제2 프로그램 동작이 실행된 메모리 셀들이 가질 수 있는 문턱 전압의 최소값일 수 있다.
도 6의 제1 그래프(200)를 참조하면, 제1 상태(S1)를 갖는 메모리 셀들의 문턱 전압은 시간이 지남에 따라 제1 분포(201)에서 제2 분포(203)로 변할 수 있으며, 제2 상태(S2)를 갖는 메모리 셀들의 문턱 전압은 시간이 지남에 따라 제1 분포(202)에서 제2 분포(204)로 변할 수 있다. 메모리 셀들에서 나타나는 문턱 전압의 변화는, 메모리 셀들에서 발생하는 드리프트 등으로 인해 발생할 수 있다.
다음으로 도 6의 제2 그래프(210)를 참조하면, 제1 상태(S1)를 갖는 메모리 셀들의 문턱 전압은 시간이 지남에 따라 제1 분포(211)에서 제2 분포(213)로 변할 수 있으며, 제2 상태(S2)를 갖는 메모리 셀들의 문턱 전압은 시간이 지남에 따라 제1 분포(212)에서 제2 분포(214)로 변할 수 있다. 특히 제1 상태(S1)의 메모리 셀들의 문턱 전압이 제2 분포(214)로 변함에 따라, 제1 상태(S1)의 메모리 셀들 중 적어도 하나의 문턱 전압이 메모리 컨트롤러에서 센싱 가능한 범위 이상으로 증가하는 문제가 발생할 수 있다.
본 발명의 일 실시예에서는 상기와 같은 문제를 해결하기 위해, 소정의 주기마다, 또는 외부로부터 전달되는 커맨드에 응답하여 제1 상태(S1)의 메모리 셀들에 대한 검증 동작을 실행할 수 있다. 일례로 검증 동작은, 제1 상태(S1)의 메모리 셀들에서 일반적으로 나타나는 문턱 전압 이상의 읽기 전압을, 제1 상태(S1)의 메모리 셀들에 입력함으로써 실행될 수 있다. 검증 동작에서 턴-온되지 않은 제1 상태(S1)의 메모리 셀들에 대해서는, 제1 상태(S1)로 다시 프로그램하는 리프레시 동작, 및/또는 리페어 동작 등이 실행될 수 있다.
다음으로 도 7의 제1 그래프(220)와 제2 그래프(230)를 참조하면, 메모리 셀들은 제1 상태(S1) 또는 제2 상태(S2)를 가질 수 있다. 제1 상태(S1)와 제2 상태(S2)에 대해서는, 도 6을 참조하여 설명한 실시예에 따라 이해될 수 있을 것이다.
도 7의 제1 그래프(220)를 참조하면, 제1 상태(S1)를 갖는 메모리 셀들의 문턱 전압은 시간이 지남에 따라 제1 분포(221)에서 제2 분포(223)로 변할 수 있으며, 제2 상태(S2)를 갖는 메모리 셀들의 문턱 전압은 시간이 지남에 따라 제1 분포(222)에서 제2 분포(224)로 변할 수 있다. 도 7의 제1 그래프(220)에서, 제2 상태(S2)의 메모리 셀들에서 나타나는 문턱 전압의 변화는, 메모리 셀들에 대해 지속적으로 실행되는 제어 동작, 예를 들어 프로그램 동작, 읽기 동작 등에 의해 발생할 수 있다.
다음으로 도 7의 제2 그래프(230)를 참조하면, 제1 상태(S1)를 갖는 메모리 셀들의 문턱 전압은 시간이 지남에 따라 제1 분포(231)에서 제2 분포(233)로 변할 수 있으며, 제2 상태(S2)를 갖는 메모리 셀들의 문턱 전압은 시간이 지남에 따라 제1 분포(232)에서 제2 분포(234)로 변할 수 있다. 제2 상태(S2)의 메모리 셀들의 문턱 전압이 제2 분포(234)로 변함에 따라, 제2 상태(S1)의 메모리 셀들 중 적어도 하나의 문턱 전압이 메모리 컨트롤러에서 센싱 가능한 범위 이하로 감소하는 문제가 발생할 수 있다.
본 발명의 일 실시예에서는 상기와 같은 문제를 해결하기 위해, 소정의 주기마다, 또는 외부로부터 전달되는 커맨드에 응답하여 제2 상태(S2)의 메모리 셀들에 대한 검증 동작을 실행할 수 있다. 일례로 검증 동작은, 제2 상태(S2)의 메모리 셀들에서 일반적으로 나타나는 문턱 전압 이하의 읽기 전압을, 제2 상태(S2)의 메모리 셀들에 입력함으로써 실행될 수 있다. 검증 동작에서 턴-온되는 제2 상태(S2)의 메모리 셀들에 대해서는, 리던던시 메모리 셀들로 대체하는 등의 리페어 동작, 및/또는 제2 상태(S2)로 다시 프로그램하는 리프레시 동작 등이 실행될 수 있다.
도 8a와 도 8b는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 8a를 참조하면, 메모리 장치가 동작을 시작할 수 있다(S10). 일례로 메모리 장치는 애플리케이션 프로세서, 중앙 처리 장치, 시스템 온 칩 등과 같은 외부 호스트와 연결되어 동작을 시작할 수 있으며, 외부 호스트가 전송하는 커맨드에 응답하여 동작할 수 있다.
메모리 장치는 동작하는 동안, 메모리 컨트롤러는 미리 정해진 주기가 도래하는지 여부를 판단할 수 있다(S11). 상기 주기는 메모리 장치에 미리 저장된 시간일 수 있다. 또는, 메모리 컨트롤러가 프로그램 동작, 읽기 동작 중 적어도 하나의 실행 횟수를 카운트하고, 카운트한 실행 횟수가 소정의 기준 횟수에 도달하면 상기 주기가 도래한 것으로 판단할 수도 있다. S11 단계에서, 상기 주기가 도래하지 않은 것으로 판단되면, 메모리 장치는 동작을 계속할 수 있다.
S11 단계에서 상기 주기가 도래한 것으로 판단되면, 메모리 컨트롤러는 검증 동작을 실행할 수 있다(S12). S12 단계에서 실행되는 검증 동작은 읽기 동작과 유사할 수 있다 예를 들어 메모리 컨트롤러는, 메모리 셀들 중 적어도 하나의 타겟 메모리 셀에, 일반적인 읽기 동작에서 입력되는 읽기 전압보다 큰 제1 읽기 전압을 입력하고, 제1 읽기 전압에 의해 턴-온되지 않고 턴-오프 상태를 유지하는 타겟 메모리 셀을 제1 불량 메모리 셀로 판단할 수 있다. 또한 메모리 컨트롤러는, 적어도 하나의 타겟 메모리 셀에 일반적인 읽기 전압보다 작은 제2 읽기 전압을 입력하고, 제2 읽기 전압에 의해 턴-온된 타겟 메모리 셀을 제2 불량 메모리 셀로 판단할 수 있다.
메모리 컨트롤러는 제1 불량 메모리 셀 및 제2 불량 메모리 셀에 대해 리프레시 동작 및 리페어 동작 등을 실행할 수 있다(S13). 이하, 도 8b를 함께 참조하여 검증 동작을 더욱 자세히 설명하기로 한다.
도 8b는 메모리 셀들의 문턱 전압 분포를 나타낸 도면일 수 있다. 도 8b를 참조하면, 메모리 셀들은 제1 상태(S1) 또는 제2 상태(S2)를 가질 수 있다. 제1 상태(S1)의 메모리 셀들은 제1 전압 범위(ΔVR1)의 문턱 전압을 가질 수 있으며, 제2 상태(S2)의 메모리 셀들은 제2 전압 범위(ΔVR2)의 문턱 전압을 가질 수 있다.
검증 동작은 읽기 동작과 유사할 수 있으며, 다만 메모리 컨트롤러가 메모리 셀들에 입력하는 전압이 다를 수 있다. 일례로, 읽기 동작에서 선택 메모리 셀에는 전압 윈도우(ΔVW)에 포함되는 크기의 읽기 전압이 입력될 수 있다. 메모리 컨트롤러는, 읽기 전압에 의해 턴-온되지 않은 선택 메모리 셀은 제1 상태(S1)로, 읽기 전압에 의해 턴-온된 선택 메모리 셀은 제2 상태(S2)로 판단할 수 있다.
검증 동작에서는 전압 윈도우(ΔVW)에 포함되지 않은 크기의 읽기 전압이 입력될 수 있다. 일례로, 메모리 컨트롤러는 전압 윈도우(ΔVW)보다 큰 제1 읽기 전압을, 검증 동작의 타겟 메모리 셀에 입력할 수 있으며, 일 실시예에서 제1 읽기 전압은 제1 전압 범위(ΔVR1)의 중간값(VM1)보다 클 수 있다. 제1 읽기 전압에 의해 타겟 메모리 셀이 턴-온되지 않으면, 메모리 컨트롤러는 타겟 메모리 셀을 제1 상태(S1)로 다시 프로그램할 수 있다.
일 실시예에서 제1 읽기 전압은, 메모리 컨트롤러가 메모리 셀들에 입력할 수 있는 최대 읽기 전압보다 작고, 최대 읽기 전압의 0.8 배 이상일 수 있다. 최대 읽기 전압은, 제1 전압 범위(ΔVR1)의 최대값보다 클 수 있다. 실시예들에 따라, 제1 읽기 전압은 제1 전압 범위(ΔVR1)의 최대값보다 큰 전압으로 선택될 수도 있다.
검증 동작에서 메모리 컨트롤러는, 전압 윈도우(ΔVW)보다 작은 제2 읽기 전압을, 검증 동작의 타겟 메모리 셀에 입력할 수도 있다. 일례로 제2 읽기 전압은 제2 전압 범위(ΔVR2)의 중간값(VM2)보다 작을 수 있으며, 실시예들에 따라 제2 읽기 전압이 제2 전압 범위(ΔVR2)의 최소값보다 작을 수도 있다. 제2 읽기 전압에 의해 타겟 메모리 셀이 턴-온되면, 메모리 컨트롤러는 타겟 메모리 셀을 리던던시 메모리 셀로 대체하는 리페어 동작을 실행할 수 있다.
일 실시예에서 제2 읽기 전압은, 메모리 컨트롤러가 메모리 셀들에 입력할 수 있는 최소 읽기 전압보다 크고, 최소 읽기 전압의 1.2 배 이하일 수 있다. 최소 읽기 전압은, 제2 전압 범위(ΔVR2)의 최소값보다 작을 수 있다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 9를 참조하면, 본 발명의 일 실시예에서 메모리 장치는 검증 동작을 시작할 수 있다(S20). 검증 동작은 미리 정해진 시간에 따른 주기가 도래하거나, 또는 메모리 장치에 실행되는 프로그램 동작, 읽기 동작 등의 횟수가 미리 정해진 기준 횟수에 도달할 경우 시작될 수 있다.
검증 동작이 시작되면, 메모리 장치의 메모리 컨트롤러는 제1 상태의 메모리 셀들에 제1 검증 전압을 입력할 수 있다(S21). 앞서 설명한 바와 같이, 제1 상태는 메모리 셀들의 메모리 소자가 비정질상을 갖는 상태일 수 있다. 제1 검증 전압은, 제1 상태의 메모리 셀들에 연결된 워드라인들과 비트라인들을 통해 제1 상태의 메모리 셀들에 입력되는 전압일 수 있다. 메모리 컨트롤러는 제1 상태의 메모리 셀들 중에서, 제1 검증 전압보다 큰 문턱 전압을 갖는 메모리 셀이 존재하는지 판단할 수 있다(S22). 일례로 메모리 컨트롤러는, S22 단계에서, 제1 검증 전압에 의해 턴-온되지 않는 메모리 셀이 존재하는지를 판단할 수 있다. 따라서, 검증 동작은 제1 검증 전압을 읽기 전압으로 이용하는 읽기 동작으로 이해될 수 있다.
S22 단계에서 제1 검증 전압보다 큰 문턱 전압을 갖는 메모리 셀이 존재하지 않으면, 메모리 컨트롤러는 검증 동작을 종료할 수 있다. 한편, S22 단계에서 제1 검증 전압보다 큰 문턱 전압을 갖는 메모리 셀이 존재하면, 메모리 컨트롤러는 해당 메모리 셀에 리프레시 동작을 실행할 수 있다(S23). 일례로 리프레시 동작은, 해당 메모리 셀을 제1 상태로 다시 프로그램하는 동작일 수 있다.
다음으로 도 10을 참조하면, 메모리 셀들은 비트라인들(BL1-BL4)과 워드라인들(WL1-WL4)에 연결되며, 제1 상태를 갖는 제1 메모리 셀들(MC1)과 제2 상태를 갖는 제2 메모리 셀들(MC2)을 포함할 수 있다. 제1 메모리 셀들(MC1)의 문턱 전압은 제2 메모리 셀들(MC2)보다 클 수 있다.
도 9를 참조하여 설명한 일 실시예에서, 제1 검증 전압은 제1 메모리 셀들(MC1)에만 입력될 수 있다. 메모리 컨트롤러는, 제1 메모리 셀들(MC1) 중에서 제1 검증 전압에 의해 턴-온되지 않는 메모리 셀들을, 제1 불량 메모리 셀들(FMC1)로 판단할 수 있다. 메모리 컨트롤러는 제1 불량 메모리 셀들(FMC1)에 대해 리프레시 동작을 실행할 수 있다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 11을 참조하면, 본 발명의 일 실시예에서 메모리 장치는 검증 동작을 시작할 수 있다(S30). 검증 동작은 미리 정해진 시간에 따른 주기가 도래하거나, 또는 메모리 장치에 실행되는 프로그램 동작, 읽기 동작 등의 횟수가 미리 정해진 기준 횟수에 도달할 경우 시작될 수 있다.
검증 동작이 시작되면, 메모리 장치의 메모리 컨트롤러는 제2 상태의 메모리 셀들에 제2 검증 전압을 입력할 수 있다(S31). 앞서 설명한 바와 같이, 제2 상태는 메모리 셀들의 메모리 소자가 결정질상을 갖는 상태일 수 있다. 제2 검증 전압은, 제2 상태의 메모리 셀들에 연결된 워드라인들과 비트라인들을 통해 제2 상태의 메모리 셀들에 입력될 수 있다. 메모리 컨트롤러는 제2 상태의 메모리 셀들 중에서, 제2 검증 전압보다 작은 문턱 전압을 갖는 메모리 셀이 존재하는지 판단할 수 있다(S32). 일례로 메모리 컨트롤러는, S32 단계에서, 제2 검증 전압에 의해 턴-온되는 메모리 셀이 존재하는지를 판단할 수 있다. 따라서, 검증 동작은 제2 검증 전압을 읽기 전압으로 이용하는 읽기 동작으로 간주될 수 있다.
S32 단계에서 제2 검증 전압보다 작은 문턱 전압을 갖는 메모리 셀이 존재하지 않으면, 메모리 컨트롤러는 검증 동작을 종료할 수 있다. S32 단계에서 제2 검증 전압보다 작은 문턱 전압을 갖는 메모리 셀이 존재하면, 메모리 컨트롤러는 해당 메모리 셀에 리페어 동작을 실행할 수 있다(S23). 일례로 리페어 동작은, 해당 메모리 셀을 리던던시 메모리 셀로 대체하는 동작일 수 있다.
다음으로 도 12를 참조하면, 메모리 셀들은 비트라인들(BL1-BL4)과 워드라인들(WL1-WL4)에 연결되며, 제1 상태를 갖는 제1 메모리 셀들(MC1)과 제2 상태를 갖는 제2 메모리 셀들(MC2)을 포함할 수 있다. 제1 메모리 셀들(MC1)의 문턱 전압은 제2 메모리 셀들(MC2)보다 클 수 있다.
도 11을 참조하여 설명한 일 실시예에서, 제2 검증 전압은 제2 메모리 셀들(MC2)에만 입력될 수 있다. 메모리 컨트롤러는, 제2 메모리 셀들(MC2) 중에서 제2 검증 전압에 의해 턴-온되는 메모리 셀들을, 제2 불량 메모리 셀들(FMC2)로 판단할 수 있다. 메모리 컨트롤러는 제2 불량 메모리 셀들(FMC2)에 대해 리페어 동작을 실행할 수 있다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(300)는 메모리 셀 어레이(310), 비트라인 충전 회로(320), 비트라인 선택 회로(330), 워드라인 선택 회로(340), 워드라인 충전 회로(350), 센스 앰프(360) 등을 포함할 수 있다. 메모리 셀 어레이는 메모리 셀들(MC)을 포함하며, 메모리 셀들(MC) 각각은 스위치 소자(SW)와 메모리 소자(ME)를 포함할 수 있다. 메모리 셀들(MC)은 비트라인들(BL1-BL4) 및 워드라인들(WL1-WL4)에 연결될 수 있다.
비트라인 충전 회로(320)는 비트라인 선택 회로(330)를 통해 비트라인들(BL1-BL4)에 연결될 수 있다. 비트라인 선택 회로(330)는 비트라인들(BL1-BL4) 중에서 선택 비트라인 및 비선택 비트라인을 결정할 수 있다. 프로그램 동작, 읽기 동작 등의 제어 동작에서, 선택 비트라인과 비선택 비트라인에는 서로 다른 전압이 입력될 수 있다. 선택 비트라인과 비선택 비트라인에 입력되는 전압은, 비트라인 충전 회로(320) 및 비트라인 선택 회로(330)에 의해 결정될 수 있다.
워드라인 충전 회로(350)와 센스 앰프(360)는 워드라인 선택 회로(340)를 통해 워드라인들(WL1-WL4)에 연결될 수 있다. 워드라인 선택 회로(340)는 워드라인들(WL1-WL4) 중에서 선택 워드라인 및 비선택 워드라인을 결정할 수 있다. 프로그램 동작, 읽기 동작 등의 제어 동작에서, 선택 워드라인과 비선택 워드라인에 입력되는 전압은, 워드라인 충전 회로(350) 및 워드라인 선택 회로(340)에 의해 결정될 수 있다.
본 발명의 일 실시예에 따른 메모리 장치(300)는 읽기 동작 및 검증 동작을 실행할 수 있다. 검증 동작은 일반적인 읽기 동작과 다른 전압을 메모리 셀들(MC)에 입력하고, 메모리 셀들(MC)의 문턱 전압을 판단하는 동작으로, 읽기 동작과 유사한 방식으로 실행될 수 있다.
다음으로 도 14를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(400)는 메모리 셀 어레이(410), 제1 디코더 회로(420), 제2 디코더 회로(430), 및 센스 앰프(440) 등을 포함할 수 있다. 도 14의 일 실시예에서는 두 개의 워드라인들(WL1-WL2)과 네 개의 비트라인들(BL1-BL4)만을 도시하였으나, 그 개수는 다양하게 변형될 수 있다. 메모리 셀 어레이(410)는 워드라인들(WL1-WL2)과 비트라인들(BL1-BL4)에 연결되는 메모리 셀들(MC11-MC14, MC21-MC24)을 포함할 수 있다.
제1 디코더 회로(420)는 워드라인들(WL1-WL2)에 연결되며, 읽기 동작을 위해 워드라인들(WL1-WL2) 중 하나를 선택 워드라인으로 결정하고 선택 워드라인에 워드라인 전압을 입력할 수 있다. 일례로 워드라인 전압은 음의 전압일 수 있다. 일례로, 워드라인 전압을 입력하기 위한 회로는 제2 스위치 소자(GX)와 센스 앰프(440) 사이에 연결될 수 있다.
워드라인들(WL1-WL2) 각각은 제1 디코더 회로(420)에 포함되는 적어도 하나의 스위치 소자에 연결될 수 있다. 일례로, 제1 워드라인(WL1)은 제1 스위치 소자(LX1)와 제2 스위치 소자(GX)를 통해 센스 앰프(440)에 연결될 수 있다. 제2 워드라인(WL2)은 제1 스위치 소자(LX2)와 제2 스위치 소자(GX)를 통해 센스 앰프(440)에 연결될 수 있다.
도 14에 도시한 일 실시예에서, 제1 워드라인(WL1)과 제2 워드라인(WL2)은 하나의 제2 스위치 소자(GX) 및 센스 앰프(440)를 공유할 수 있다. 다만, 실시예들에 따라, 제1 워드라인(WL1)과 제2 워드라인(WL2)이 서로 다른 제2 스위치 소자(GX) 및 센스 앰프(440)에 연결될 수도 있다.
제2 디코더 회로(430)를 참조하면, 비트라인들(BL1-BL4) 각각은 한 쌍의 스위치 소자들에 연결될 수 있다. 제1 비트라인(BL1)을 예시로 설명하면, 제1 비트라인(BL1)은 제1 선택 스위치 소자(LYP1) 및 제1 비선택 스위치 소자(LYN1)에 연결될 수 있다. 제1 선택 스위치 소자(LYP1)는 제1 비트라인(BL1)이 선택 비트라인으로 결정될 때 턴-온되며, 제1 비선택 스위치 소자(LYN1)는 제1 비트라인(BL1)이 비선택 비트라인으로 결정될 때 턴-온될 수 있다. 일례로, 제1 선택 스위치 소자(LYP1)는 PMOS 트랜지스터일 수 있으며, 제1 비선택 스위치 소자(LYN1)는 NMOS 트랜지스터일 수 있다. 제1 선택 스위치 소자(LYP1)와 제1 비선택 스위치 소자(LYN1)의 게이트 단자는 제1 비트라인 제어 신호(LBL1)를 공통으로 입력받을 수 있다.
한편 비트라인들(BL1-BL4)은 하나의 공통 선택 스위치 소자(GYP) 및 공통 비선택 스위치 소자(GYN)를 공유할 수 있다. 공통 선택 스위치 소자(GYP)는 PMOS 트랜지스터일 수 있으며, 공통 비선택 스위치 소자(GYN)는 NMOS 트랜지스터일 수 있다. 공통 선택 소자(GYP)와 공통 비선택 소자(GYN)의 게이트 단자는 공통 비트라인 제어 신호(GBL)를 공통으로 입력받을 수 있다.
센스 앰프(440)는 연산 증폭기(SA)를 포함하며, 연산 증폭기(SA)의 제1 입력단은 워드라인들(WL1-WL2)에 연결되고, 제2 입력단은 기준 전압(VREF)에 연결될 수 있다. 센스 앰프(440)는 제1 입력단의 전압과 기준 전압(VREF)의 비교 결과에 대응하는 출력 전압(VOUT)을 출력할 수 있다.
이하, 도 15 및 도 16을 함께 참조하여, 제1 워드라인(WL1)과 제1 비트라인(BL1)을 각각 선택 워드라인과 선택 비트라인으로 결정한 경우, 선택 메모리 셀(MC11)에 대한 읽기 동작을 설명하기로 한다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 15를 참조하면, 선택 메모리 셀(MC11)은 제1 상태(S1) 또는 제2 상태(S2)를 가질 수 있다. 제1 상태(S1)는 메모리 소자가 비정질상을 갖는 상태이며, 제2 상태(S2)는 메모리 소자가 결정질상을 갖는 상태일 수 있다.
선택 메모리 셀(MC11)에 대한 읽기 동작이 시작되면, 제1 디코더 회로(420)는 제1 시간(T1) 동안 제1 워드라인(WL1)에 연결된 제1 스위치 소자(LX1)와 제2 스위치 소자(GX)를 턴-온시켜 제1 워드라인(WL1)에 워드라인 전압(VWL)을 입력할 수 있다. 도 16을 참조하면, 제1 워드라인(WL1)에 입력되는 워드라인 전압(VWL)은 음의 전압일 수 있다. 한편, 제1 시간(T1) 동안 제2 워드라인(WL2)에 연결된 제1 스위치 소자(LX2)는 턴-오프될 수 있다.
제1 워드라인(WL1)이 워드라인 전압(VWL)에 의해 프리차지되면, 제2 디코더 회로(430)는 제2 시간(T2) 동안 인에이블 신호(ENB) 및 클램프 전압(VCLAMP)을 이용하여 인에이블 소자(M1)와 클램프 소자(M2)를 턴-온시킬 수 있다. 또한 제2 디코더 회로(430)는, 비트라인들(BL1-BL4)이 공유하는 공통 선택 스위치 소자(GYP)를 턴-온시키고 공통 비선택 스위치 소자(GYN)를 턴-오프시킬 수 있으며, 제1 비트라인(BL1)에 연결된 제1 선택 스위치 소자(LYP1)를 턴-온시키고 제1 비선택 스위치 소자(LYN1)를 턴-오프시킬 수 있다. 또한 제2 디코더 회로(430)는, 제2 내지 제4 비트라인(BL2-BL4)에 연결된 비선택 스위치 소자들(LYN2-LYN4)를 턴-온시키고, 선택 스위치 소자들(LYP2-LYP4)을 턴-오프시킬 수 있다. 따라서, 제1 비트라인(BL1)은 비트라인 전압(VBL)을 입력받을 수 있으며, 제2 내지 제4 비트라인들(BL2-BL4)은 접지 전압을 입력받을 수 있다. 제1 디코더 회로(420)는 제2 시간(T2) 동안 제1 스위치 소자(LX1)를 턴-오프시켜 제1 워드라인(WL1)을 플로팅시킬 수 있다.
도 15 및 도 16을 참조하여 설명하는 일 실시예에서, 제1 비트라인(BL1)과 제1 워드라인(WL1)의 전압 차(ΔVP+ΔVN)는 선택 메모리 셀(MC11)에 입력되는 읽기 전압(VRD)으로 정의될 수 있다. 읽기 전압(VRD)에 의해, 선택 메모리 셀(MC11)의 턴-온 여부가 결정될 수 있다. 일례로, 선택 메모리 셀(MC11)이 제1 상태(S1)를 가지면, 선택 메모리 셀(MC11)의 문턱 전압이 읽기 전압(VRD)보다 클 수 있다. 따라서 선택 메모리 셀(MC11)이 턴-온되지 않으며, 연산 증폭기(SA)에 입력되는 워드라인 전압(VWL)이 기준 전압(VREF)보다 작은 상태를 유지할 수 있다. 반면, 선택 메모리 셀(MC11)이 제2 상태(S2)를 가지면 선택 메모리 셀(MC11)이 턴-온되며, 선택 메모리 셀(MC11)을 통해 흐르는 전류로 인해 워드라인 전압(VWL)이 기준 전압(VREF)보다 커질 수 있다. 제3 시간(T3) 동안 활성화 신호(EN)에 의해 연산 증폭기(SA)가 활성화되면, 출력 신호(VOUT)에 기초하여 선택 메모리 셀(MC11)의 데이터가 검출될 수 있다.
도 15 및 도 16을 참조하여 설명한 일 실시예에 따른 읽기 동작에서, 읽기 전압(VRD)은, 제1 상태(S1)가 갖는 문턱 전압과 제2 상태(S2)가 갖는 문턱 전압 사이의 전압 윈도우(ΔVW)에 포함될 수 있다. 또한 본 발명의 일 실시예에서는, 전압 윈도우(ΔVW)에 포함되지 않는 전압을 메모리 셀들(MC11-MC14, MC21-MC24)에 입력하여 메모리 셀들(MC11-MC14, MC21-MC24)의 불량 여부를 판단하는 검증 동작을 실행할 수 있다.
도 17 내지 도 20은 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 17을 참조하면, 메모리 셀들 각각은 제1 상태(S1) 또는 제2 상태(S2)를 가질 수 있다. 제1 상태(S1)는 메모리 소자가 비정질상을 갖는 상태이며, 제2 상태(S2)는 메모리 소자가 결정질상을 갖는 상태일 수 있다. 다만, 시간이 경과함에 따라 제1 상태(S1)를 갖는 메모리 셀들의 문턱 전압이 변할 수 있다. 일례로, 제1 상태(S1)를 갖는 메모리 셀들의 문턱 전압이 드리프트 등의 요인에 의해 증가할 수 있다.
메모리 장치는 소정의 주기마다 검증 동작을 실행할 수 있다. 검증 동작이 시작되면, 제1 시간(T1) 동안 워드라인 전압(VWL)에 의해 워드라인이 충전되고, 제2 시간(T2) 동안 비트라인 전압(VBL)에 의해 비트라인이 충전될 수 있다. 워드라인 전압(VWL)과 비트라인 전압(VBL)은 검증 동작을 실행하고자 하는 타겟 메모리 셀에 연결된 워드라인과 비트라인에 각각 입력될 수 있다.
일례로, 타겟 메모리 셀에 연결된 비트라인에 입력되는 비트라인 전압(VBL)의 크기(ΔVP1)는, 앞서 도 15 및 도 16을 참조하여 설명한 읽기 동작에서 비트라인 전압(VBL)의 크기(ΔVP)보다 클 수 있다. 따라서, 타겟 메모리 셀에 입력되는 검증 전압(VVFY)이, 읽기 동작에서의 읽기 전압(VRD)보다 클 수 있다. 일 실시예에서, 검증 전압(VVFY)의 크기는, 제1 상태(S1)의 메모리 셀들이 갖는 문턱 전압 범위의 중간값보다 클 수 있다. 일례로, 제1 상태(S1)의 메모리 셀들의 문턱 전압이 갖는 전압 범위는, 검증 전압(VVFY)을 기준으로 제1 서브 범위(TH1)와 제2 서브 범위(TH2)로 구분될 수 있다.
제1 서브 범위(TH1)의 문턱 전압을 갖는 메모리 셀은 검증 전압(VVFY)에 의해 턴-온될 수 있다. 반면, 제2 서브 범위(TH2)의 문턱 전압을 갖는 메모리 셀은 검증 전압(VVFY)에 의해 턴-온되지 않을 수 있다. 메모리 장치의 메모리 컨트롤러는, 검증 전압(VVFY)에 의해 턴-온되지 않은 메모리 셀들에 대해, 리프레시 동작을 실행할 수 있다. 리프레시 동작은 메모리 셀들을 제1 상태(S1)로 프로그램하는 동작일 수 있다. 따라서, 검증 전압(VVFY)에 의해 턴-온되지 않은 메모리 셀들의 문턱 전압이, 리프레시 동작에 의해 감소할 수 있다. 일례로, 검증 전압(VVFY)에 의해 턴-온되지 않은 메모리 셀들의 문턱 전압은, 리프레시 동작에 의해 검증 전압(VVFY)보다 작아질 수 있다.
검증 동작에서 메모리 컨트롤러는, 제3 시간(T3) 동안 센스 앰프를 턴-온시켜 검증 동작의 대상인 타겟 메모리 셀의 문턱 전압이 검증 전압(VVFY)보다 큰 지 여부를 판단할 수 있다. 일례로 센스 앰프는, 제3 시간(T3) 동안 타겟 메모리 셀에 연결된 워드라인의 워드라인 전압(VWL)과 기준 전압(VREF)을 비교할 수 있다.
도 18에 도시한 일 실시예에 따른 검증 동작에서는 일반적인 읽기 동작에 비해 크기가 증가된 비트라인 전압(VBL)을 이용할 수 있다. 따라서, 검증 전압(VVFY)에 의해 턴-온되지 않는 타겟 메모리 셀의 센싱 마진(SM)이 감소할 수 있으며, 검증 동작의 정확도가 저하될 수 있다. 본 발명의 일 실시예에서는, 기준 전압(VREF)을 변경하여 검증 동작의 정확도를 확보할 수 있다. 일례로, 도 18에 도시한 일 실시예에 따른 검증 동작에서 센스 앰프에 입력되는 제1 검증 기준 전압(VREF1)은, 읽기 동작에서 센스 앰프에 입력되는 기준 전압(VREF)보다 클 수 있다. 따라서, 검증 전압(VVFY)에 의해 턴-온되지 않는 타겟 메모리 셀에 대해, 충분한 센싱 마진(SM1)을 확보할 수 있다.
도 19에 도시한 일 실시예에 따른 검증 동작에서 타겟 메모리 셀에 연결된 비트라인에 입력되는 비트라인 전압(VBL)의 크기(ΔVP)는, 일반적인 읽기 동작에서 비트라인에 입력되는 전압의 크기와 실질적으로 같을 수 있다. 반면, 타겟 메모리 셀에 연결된 워드라인에 입력되는 워드라인 전압(VWL)의 크기(ΔVN1)는, 일반적인 읽기 동작에서 워드라인에 입력되는 전압의 크기보다 클 수 있다. 워드라인 전압(VWL)이 음의 전압이므로, 읽기 동작보다 검증 동작에서 더 작은 워드라인 전압(VWL)을 이용하는 것으로 이해될 수 있다.
메모리 장치의 메모리 컨트롤러는, 검증 전압(VVFY)에 의해 턴-온되지 않은 타겟 메모리 셀에 대해 리프레시 동작을 실행할 수 있다. 일례로, 검증 전압(VVFY)에 의해 턴-온되지 않은 타겟 메모리 셀의 문턱 전압은 제2 서브 범위(TH2)에 포함될 수 있다.
도 19에 도시한 일 실시예에서는 비트라인 전압(VBL)이 아닌 워드라인 전압(VWL)의 크기(ΔVN1)를 증가시켜 검증 동작을 진행하므로, 제1 서브 범위(TH1)의 문턱 전압을 갖는 타겟 메모리 셀의 센싱 마진(SM)이 감소할 수 있다. 메모리 컨트롤러는 센스 앰프에 입력되는 기준 전압(VREF)을, 제2 검증 기준 전압(VREF2)으로 감소시킬 수 있다. 따라서 제1 서브 범위(TH1)의 문턱 전압을 갖는 타겟 메모리 셀에 대해, 충분한 센싱 마진(SM2)을 확보할 수 있다.
도 20에 도시한 일 실시예에 따른 검증 동작에서는, 일반적인 읽기 동작에 비해 비트라인 전압(VBL)의 크기(ΔVP1)와 워드라인 전압(VWL)의 크기(ΔVN1)가 모두 증가할 수 있다. 검증 전압(VVFY)보다 큰 제2 서브 범위(TH2)의 문턱 전압을 갖는 메모리 셀들에 대해서는, 제1 상태(S1)로 프로그램하는 리프레시 동작이 실행될 수 있다.
도 20에 도시한 일 실시예에서는, 비트라인 전압(VBL)과 워드라인 전압(VWL)의 크기가 모두 증가하므로, 기준 전압(VREF)에 대한 조절 없이도 센싱 마진이 감소하는 문제가 발생하지 않을 수 있다. 다만, 필요에 따라, 센싱 마진을 충분히 확보할 수 있도록 메모리 컨트롤러가 기준 전압(VREF)을 조절할 수도 있다. 일례로, 일반적인 읽기 동작과 비교하여 비트라인 전압(VBL)의 크기 변화량이 워드라인 전압(VWL)의 크기 변화량보다 크면, 기준 전압(VREF)을 증가시킬 수 있다. 반대로 일반적인 읽기 동작과 비교하여 비트라인 전압(VBL)의 크기 변화량보다 워드라인 전압(VWL)의 크기 변화량이 크면, 기준 전압(VREF)을 감소시킬 수도 있다.
본 발명의 실시예들에서는, 제1 상태(S1)의 메모리 셀들에 대한 검증 동작에서, 비트라인 전압(VBL)을 증가시키거나, 워드라인 전압(VWL)을 감소시켜 일반적인 읽기 동작에서의 읽기 전압보다 큰 검증 전압(VVFY)을 타겟 메모리 셀에 입력할 수 있다. 워드라인 전압(VWL)이 감소한다는 것은, 음의 전압인 워드라인 전압(VWL)의 절대값을 증가시키는 것으로 이해될 수 있다. 메모리 컨트롤러는, 센싱 마진을 충분히 확보하기 위해, 센스 앰프에 입력되는 기준 전압(VREF)을 조절할 수 있다. 일례로, 비트라인 전압(VBL)의 증가량이 워드라인 전압(VWL)의 감소량보다 크면 센스 앰프에 상대적으로 큰 제1 검증 기준 전압(VREF1)을 입력할 수 있다. 반면 비트라인 전압(VBL)의 증가량이 워드라인 전압(VWL)의 감소량보다 작으면 센스 앰프에 상대적으로 작은 제2 검증 기준 전압(VREF2)을 입력할 수 있다.
도 21 내지 도 24는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 21을 참조하면, 메모리 셀들 각각은 제1 상태(S1) 또는 제2 상태(S2)를 가질 수 있다. 제1 상태(S1)는 메모리 소자가 비정질상을 갖는 상태이며, 제2 상태(S2)는 메모리 소자가 결정질상을 갖는 상태일 수 있다. 시간이 경과함에 따라 제2 상태(S1)를 갖는 메모리 셀들의 문턱 전압이 변할 수 있다. 일례로, 제2 상태(S2)를 갖는 메모리 셀들의 문턱 전압은, 메모리 셀들에서 실행되는 동작 횟수가 누적됨에 따라 감소할 수 있다.
메모리 장치는 소정의 주기마다 검증 동작을 실행할 수 있다. 검증 동작이 시작되면, 제1 시간(T1) 동안 워드라인 전압(VWL)에 의해 워드라인이 충전되고, 제2 시간(T2) 동안 비트라인 전압(VBL)에 의해 비트라인이 충전될 수 있다. 워드라인 전압(VWL)과 비트라인 전압(VBL)은 검증 동작을 실행하고자 하는 타겟 메모리 셀에 연결된 워드라인과 비트라인에 각각 입력될 수 있다. 제3 시간(T3)에 메모리 컨트롤러는 센스 앰프를 활성화시키고 워드라인 전압(VWL)을 기준 전압(VREF)과 비교할 수 있다.
검증 동작에서 타겟 메모리 셀에 입력되는 검증 전압(VVFY)의 크기는, 일반적인 읽기 동작에서 메모리 셀에 입력되는 읽기 전압보다 작을 수 있다. 일례로, 검증 전압(VVFY)은 제2 상태(S2)의 메모리 셀들이 갖는 문턱 전압 범위에 포함될 수 있다. 검증 전압(VVFY)을 기준으로 제2 상태(S2)의 메모리 셀들이 갖는 문턱 전압 범위가, 제3 서브 범위(TH3)와 제4 서브 범위(TH4)로 구분될 수 있다.
제3 서브 범위(TH3)의 문턱 전압을 갖는 메모리 셀은 검증 전압(VVFY)에 의해 턴-온되지 않고 턴-오프 상태를 유지할 수 있다. 반면, 제4 서브 범위(TH4)의 문턱 전압을 갖는 메모리 셀은 검증 전압(VVFY)에 의해 턴-온될 수 있다. 메모리 장치의 메모리 컨트롤러는, 검증 전압(VVFY)에 의해 턴-온된 메모리 셀들에 대해, 리프레시 동작 또는 리페어 동작을 실행할 수 있다. 리페어 동작은 검증 전압(VVFY)에 의해 턴-온된 메모리 셀들을 리던던시 메모리 셀들로 대체하는 동작을 포함할 수 있다.
검증 동작에서 메모리 컨트롤러는, 제3 시간(T3) 동안 센스 앰프를 턴-온시켜 검증 동작의 대상인 타겟 메모리 셀의 문턱 전압이 검증 전압(VVFY)보다 작은 지 여부를 판단할 수 있다. 일례로 센스 앰프는, 제3 시간(T3) 동안 타겟 메모리 셀에 연결된 워드라인의 워드라인 전압(VWL)과 기준 전압(VREF)을 비교할 수 있다.
도 22에 도시한 일 실시예에 따른 검증 동작에서는 일반적인 읽기 동작에 비해 작은 크기(ΔVP2)를 갖는 비트라인 전압(VBL)을 이용할 수 있다. 따라서, 검증 전압(VVFY)에 의해 턴-온되는 타겟 메모리 셀의 센싱 마진(SM)이 감소할 수 있으며, 검증 동작의 정확도가 저하될 수 있다. 본 발명의 일 실시예에서는, 기준 전압(VREF)을 제3 검증 기준 전압(VREF3)으로 변경하여 충분한 센싱 마진(SM3)을 확보할 수 있다. 제3 검증 기준 전압(VREF3)은 일반적인 읽기 동작에서 센스 앰프에 입력되는 기준 전압(VREF)보다 작을 수 있다.
도 23에 도시한 일 실시예에 따른 검증 동작에서 타겟 메모리 셀에 연결된 비트라인에 입력되는 비트라인 전압(VBL)의 크기(ΔVP)는, 일반적인 읽기 동작에서 비트라인에 입력되는 전압의 크기와 실질적으로 같을 수 있다. 반면, 타겟 메모리 셀에 연결된 워드라인에 입력되는 워드라인 전압(VWL)의 크기(ΔVN2)는, 일반적인 읽기 동작에서 워드라인에 입력되는 전압의 크기보다 작을 수 있다. 워드라인 전압(VWL)이 음의 전압이므로, 읽기 동작보다 검증 동작에서 더 큰 워드라인 전압(VWL)을 이용하는 것으로 이해될 수 있다.
메모리 장치의 메모리 컨트롤러는, 검증 전압(VVFY)에 의해 턴-온된 타겟 메모리 셀에 대해 리페어 동작을 실행할 수 있다. 일례로, 검증 전압(VVFY)에 의해 턴-온된 타겟 메모리 셀의 문턱 전압은 제4 서브 범위(TH4)에 포함될 수 있다.
도 23에 도시한 일 실시예에서는 비트라인 전압(VBL)이 아닌 워드라인 전압(VWL)의 크기(ΔVN2)를 감소시켜 검증 동작을 진행할 수 있다. 따라서, 센스 앰프에 입력되는 기준 전압(VREF)을 그대로 유지할 경우, 제3 서브 범위(TH3)의 문턱 전압을 갖는 메모리 셀들과 제4 서브 범위(TH4)의 문턱 전압을 갖는 메모리 셀들의 구분이 불가능할 수 있다. 또는, 제3 서브 범위(TH3)의 문턱 전압을 갖는 메모리 셀들의 센싱 마진이 감소하여 검증 동작의 정확도가 저하될 수 있다. 도 23을 참조하면, 센스 앰프에 입력되는 기준 전압(VREF)을 제4 검증 기준 전압(VREF4)으로 증가시켜 상기와 같은 문제들을 해결할 수 있다.
도 24에 도시한 일 실시예에 따른 검증 동작에서는, 일반적인 읽기 동작에 비해 비트라인 전압(VBL)의 크기(ΔVP2)와 워드라인 전압(VWL)의 크기(ΔVN2)가 모두 감소할 수 있다. 또한, 검증 동작에서 제3 서브 범위(TH3)의 문턱 전압을 갖는 메모리 셀들과 제4 서브 범위(TH4)의 문턱 전압을 갖는 메모리 셀들을 정확히 구분할 수 있도록, 센스 앰프에 입력되는 기준 전압(VREF)이 제5 검증 기준 전압(VREF5)으로 조절될 수 있다. 도 22 내지 도 24를 참조하여 설명한 실시예들에서, 센스 앰프에 입력되는 검증 기준 전압들(VREF3, VREF4, VREF5) 각각의 크기는, 비트라인 전압(VBL)과 워드라인 전압(VWL)에 의해 결정될 수 있다.
도 25는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 모바일 시스템을 간단하게 나타낸 블록도이다.
도 25를 참조하면, 모바일 시스템(1000)은 카메라(1100), 디스플레이(1200), 오디오 처리부(1300), 모뎀(1400), DRAM(1500a, 1500b), 플래시 메모리 장치(1600a, 1600b), 입출력 장치(1700a, 1700b), 및 어플리케이션 프로세서(Application Processor, 이하 "AP")(1800)를 포함할 수 있다.
모바일 시스템(1000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기, 스마트폰, 태블릿 PC, 웨어러블 기기, 헬스케어 기기, 또는 IoT(Internet-of-Things) 기기로 구현될 수 있다. 또한, 모바일 시스템(1000)은 서버, 또는 개인용 컴퓨터로 구현될 수도 있다.
카메라(1100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영할 수 있다. 모바일 시스템(1000)은 카메라(1100)로 촬영한 정지 영상/동영상을 이용하여 특정 정보를 획득하거나, 정지 영상/동영상을 문자 등과 같은 다른 형태의 데이터로 변환하여 저장할 수 있다. 또는, 모바일 시스템(1000)은 카메라(1100)로 촬영한 정지 영상/동영상에 포함되는 문자열을 인식하여 해당 문자열에 대응하는 텍스트나 오디오 번역본을 제공할 수도 있다. 이와 같이 모바일 시스템(1000)에서 카메라(1100)의 활용 분야는 점점 다양해지는 추세이다. 일 실시예에서, 카메라(1100)는 MIPI 표준에 따른 D-Phy 또는 C-Phy 인터페이스에 따라 정지 영상/동영상 등의 데이터를 AP(1800)로 전송할 수 있다.
디스플레이(1200)는 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diodes) 디스플레이, AM-OLED(Active-Matrix Organic Light-Emitting Diode), PDP(Plasma Display Panel), FED(Field Emission Display), 전자 종이 등과 같은 다양한 형태로 구현될 수 있다. 일 실시예에서 디스플레이(1200)는 터치스크린 기능을 제공하여 모바일 시스템(1000)의 입력장치로도 사용될 수 있다. 또한, 디스플레이(1200)는 지문 센서 등과 일체로 제공되어 모바일 시스템(1000)의 보안 기능을 제공할 수도 있다. 일 실시예에서, AP(1800)는, MIPI 표준에 따른 D-Phy 또는 C-Phy 인터페이스에 따라 디스플레이(1200)에 표시하고자 하는 영상 데이터를 디스플레이(1200)로 전송할 수 있다.
오디오 처리부(1300)는 플래시 메모리 장치(1600a, 1600b)에 저장된 오디오 데이터나 모뎀(1400) 또는 입출력 장치(1700a, 1700b) 등을 통해 외부에서 수신한 컨텐츠에 포함되는 오디오 데이터를 처리할 수 있다. 예를 들어, 오디오 처리부(1300)는 오디오 데이터에 대한 코딩/디코딩, 증폭, 노이즈 필터링 등과 같은 다양한 처리를 수행할 수 있다.
모뎀(1400)는 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하는 한편, 외부로부터 수신한 신호를 복조하여 원래 신호를 복구할 수 있다. 입출력 장치(1700a, 1700b)는 디지털 입출력을 제공하는 장치로서, 외부의 기록 매체와 연결 가능한 포트(port), 터치 스크린이나 기계식 버튼 키 등과 같은 입력 장치, 햅틱 등의 방식으로 진동을 출력할 수 있는 출력 장치 등을 포함할 수 있다. 일부 예에서, 입출력 장치(1700a, 1700b)는 USB, 라이트닝 케이블, SD 카드, 마이크로 SD 카드, DVD, 네트워크 어댑터 등과 같은 포트를 통해 외부의 기록 매체와 연결될 수 있다.
AP(1800)는 모바일 시스템(1000)의 전반적인 동작을 제어할 수 있다. 구체적으로, AP(1800)는 플래시 메모리 장치(1600a, 1600b)에 저장된 컨텐츠의 일부가 화면에 표시되도록 디스플레이(1200)를 제어할 수 있다. 또한, AP(1800)는 입출력 장치(1700a, 1700b) 등을 통해 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다.
AP(1800)는 응용 프로그램, 운영 체제(Operating System, OS) 등을 구동하는 시스템 온 칩(System-on-Chip, SoC)으로 제공될 수 있다. 또한, AP(1800)는 모바일 시스템(1000)에 포함되는 다른 장치들, 예를 들어 DRAM(1500a), 플래시 메모리(1620) 및/또는 메모리 컨트롤러(1610)등과 하나의 반도체 패키지에 포함될 수도 있다. 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지 형태로, AP(1800)와 다른 적어도 하나의 장치가 제공될 수 있다. AP(1800)상에서 구동되는 운영 체제의 커널(Kernel)에는 입출력 스케줄러 및 플래시 메모리 장치(1600a, 1600b)를 제어하기 위한 장치 드라이버가 포함될 수 있다. 장치 드라이버는 입출력 스케줄러에서 관리되는 동기 큐의 수를 참조하여 플래시 메모리 장치(1600a, 1600b)의 액세스 성능을 제어하거나, SoC 내부의 CPU 모드, DVFS(Dynamic Voltage and Frequency Scaling) 레벨 등을 제어할 수 있다.
일 실시예에서, AP(1800)는 연산을 실행하거나, 응용 프로그램 및/또는 운영 체제를 구동하는 프로세서 블록, 프로세서 블록과 시스템 버스를 통해 연결되는 다른 다양한 주변 구성 요소들을 포함할 수 있다. 주변 구성 요소들에는 메모리 컨트롤러, 내부 메모리, 전원 관리 블록, 에러 검출 블록, 모니터링 블록 등이 포함될 수 있다. 프로세서 블록은 하나 이상의 코어를 포함할 수 있으며, 프로세서 블록에 복수의 코어들이 포함되는 경우 코어들 각각은 캐시 메모리를 포함하고, 코어들이 공유하는 공통 캐시가 프로세서 블록에 포함될 수 있다.
일 실시예에서, AP(1800)는 AI 데이터 연산을 위한 전용 회로인 Accelerator 블록(1820)을 포함할 수도 있다. 또는, 실시예들에 따라, 별도의 Accelerator 칩이 AP(1800)와 분리되어 제공될 수도 있으며, Accelerator 블록(1820) 또는 Accelerator 칩에는 DRAM(1500b)이 추가로 연결될 수 있다. Accelerator 블록(1820)은 AP(1800)의 특정 기능을 전문적으로 수행하는 기능 블록으로서, 그래픽 데이터 처리를 전문적으로 수행하는 기능블럭인 GPU(Graphics Processing Unit), AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit) 등을 포함할 수 있다.
실시예에 따라, 모바일 시스템(1000)은 복수의 DRAM(1500a, 1500b)을 포함할 수 있다. 일 실시예에서, AP(1800)는 DRAM(1500a, 1500b)을 제어하기 위한 컨트롤러(1810)를 포함할 수 있고, DRAM(1500a)은 AP(1800)와 직접 연결될 수 있다.
AP(1800)는 JEDEC 표준 규격에 맞는 커맨드와 모드 레지스터 셋(Mode Register Set: MRS)을 설정하여 DRAM을 제어하거나, 저전압/고속/신뢰성 등 모바일 시스템(1000)에서 요구하는 스펙과 기능 및 CRC/ECC를 위한 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어, AP(1800)는 LPDDR4, LPDDR5 등의 JEDEC표준 규격에 맞는 인터페이스로 DRAM(1500a)과 통신할 수 있다. 또는, AP(1800)는 Accelerator 블록(1820) 또는 AP(1800)와 별도로 마련되는 Accelerator 칩이 DRAM(1500a)보다 높은 대역폭을 가지는 Accelerator용 DRAM(1500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수도 있다.
도 25에서는 DRAM(1500a, 1500b)만을 도시하였으나, 모바일 시스템(1000)의 구성이 반드시 이와 같은 형태로 한정되는 것은 아니며, AP(1800)나 Accelerator 블록(1820)의 대역폭과 반응 속도, 전압 조건에 따라 DRAM(1500a, 1500b)이 아닌 다른 메모리들도 모바일 시스템(1000)에 포함될 수 있다. 일례로, 컨트롤러(1810) 및/또는 Accelerator 블록(1820)은 PRAM이나 SRAM, MRAM, RRAM, FRAM, Hybrid RAM등과 같은 다양한 메모리들을 제어할 수 있다. DRAM(1500a, 1500b)은 입출력 장치(1700a, 1700b)나 플래시 메모리 장치(1600a, 1600b)보다 상대적으로 작은 레이턴시(latency)와 높은 대역폭(bandwidth)를 가지고 있다. DRAM(1500a, 1500b)은 모바일 시스템(1000)의 파워 온 시점에 초기화될 수 있으며, 운영 체제와 어플리케이션 데이터가 로딩되면 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.
DRAM(1500a, 1500b) 내에서는 더하기/빼기/곱하기/나누기 사칙연산과 벡터 연산, 어드레스 연산, 또는 FFT 연산 데이터가 저장될 수 있다. 또 다른 실시예로 DRAM(1500a, 1500b)은 연산기능을 탑재한 PIM(Processing in memory)로 제공될 수도 있다. 일례로 DRAM(1500a, 1500b) 내에서 인퍼런스(inference)에 사용되는 수행을 위한 함수기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 예를 들어, 인퍼런스에 사용되는 함수는 쌍곡선 탄젠트(hyperbolic tangent) 함수, 시그모이드(sigmoid) 함수, ReLU(Rectified Linear Unit) 함수 등을 포함할 수 있다.
실시예로서, 사용자가 카메라(1100)를 통해 촬영한 이미지는 신호처리되어 DRAM(1500b) 내에 저장될 수 있으며, Accelerator 블록(1820) 또는 Accelerator 칩은 DRAM(1500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.
실시예에 따라, 모바일 시스템(1000)은 DRAM(1500a, 1500b)보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리 장치(1600a, 1600b)를 포함할 수 있다. 플래시 메모리 장치(1600a, 1600b)는 컨트롤러(1610)와 플래시 메모리(1620)를 포함할 수 있다. 컨트롤러(1610)는 AP(1800)로부터 제어 커맨드와 데이터 등을 수신하며, 제어 커맨드에 응답하여 플래시 메모리(1620)에 데이터를 기록하거나, 플래시 메모리(1620)에 저장된 데이터를 읽어와서 AP(1800)에 전송할 수 있다.
실시예에 따라 Accelerator 블록(1820) 또는 Accelerator 칩은 플래시 메모리 장치(1600a, 1600b)를 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다. 일 실시예로 플래시 메모리 장치(1600a, 1600b)의 내부에 소정의 연산을 실행할 수 있는 연산 로직이 컨트롤러(1610) 내에 구현될 수 있으며, 연산 로직은 플래시 메모리(1620)에 저장된 데이터를 이용하여 AP(1800) 및/또는 Accelerator 블록(1820)이 수행하는 트레이닝(training) 단계와 인퍼런스 AI 데이터 연산 중 적어도 일부를 대신 실행할 수도 있다.
일례로 연산 로직은 컨볼루션 연산 등과 같은 AI 데이터 연산 등을 실행할 수 있으며, 연산 로직의 연산에 필요한 데이터는 플래시 메모리(1620)에 저장될 수 있다. 일례로 연산에 필요한 데이터는 비트 자릿수에 따라 분산되어, 하나의 비트라인에 연결되는 둘 이상의 메모리 셀들에 저장될 수 있다. 컨트롤러(1610)는 상위 비트의 데이터가 저장되는 제1 메모리 셀이, 하위 비트의 데이터가 저장되는 제2 메모리 셀보다 큰 센싱 마진을 갖도록 프로그램 동작을 실행할 수 있다.
연산 로직이 연산을 실행할 수 있도록, 컨트롤러(1610)는 제1 메모리 셀과 제2 메모리 셀 등에 저장된 데이터를 읽어와서 연산 로직에 제공할 수 있다. 일례로, 컨트롤러(1610)는 제1 메모리 셀에 대한 제1 읽기 동작과, 제2 메모리 셀에 대한 제2 읽기 동작을 다른 방식으로 실행할 수 있다. 일 실시예에서, 제1 읽기 동작과 제2 읽기 동작 각각의 디벨롭 동작에서 서로 다른 크기의 전류를 이용할 수 있다. 또는 제1 읽기 동작으로 읽어온 데이터와 제2 읽기 동작으로 읽어온 데이터를, 서로 다른 트립 전압을 갖는 데이터 래치들에 저장할 수 있다.
또한 컨트롤러는, 제1 읽기 동작과 제2 읽기 동작에서 에러 검출 및 정정 과정을 생략할 수 있다. 이는, 연산 로직이 실행하는 연산의 정확도에 상대적으로 큰 영향을 미치는 상위 비트의 데이터가, 큰 센싱 마진을 갖도록 프로그램된 제1 메모리 셀에 저장되기 때문일 수 있다. 다시 말해, 제1 메모리 셀의 큰 센싱 마진으로 인해, 제1 메모리 셀로부터 읽어온 상위 비트의 데이터에는 에러가 없는 것으로 추정할 수 있으며, 따라서 에러 검출 및 정정 과정을 생략하여 연산 처리 속도를 증가시키고 근사 컴퓨팅을 구현할 수 있다.
일 실시예에서, AP(1800)는 인터페이스(1830)를 포함할 수 있고, 이에 따라, 플래시 메모리 장치(1600a, 1600b)는 AP(1800)와 직접 연결될 수 있다. 예를 들어, AP(1800)는 SoC로 구현될 수 있고, 플래시 메모리 장치(1600a)는 AP(1800)와 다른 별도의 칩으로 구현될 수 있으며, AP(1800)와 플래시 메모리 장치(1600a)는 하나의 패키지(package)에 탑재될 수 있다. 그러나, 본 발명의 실시예들은 이에 한정되지 않으며, 복수의 플래시 메모리 장치(1600a, 1600b)는 커넥션(connection)을 통하여 모바일 시스템(1000)에 전기적으로 연결될 수 있다.
플래시 메모리 장치(1600a, 1600b)는 카메라(1100)가 촬영한 정지 영상/동영상 등의 데이터를 저장하거나, 통신 네트워크 및/또는 입출력 장치(1700a, 1700b)에 포함된 포트 등을 통해 수신한 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.
DRAM(1500a, 1500b)과 플래시 메모리 장치(1600a, 1600b) 중 적어도 하나는, 본 발명의 실시예들에 따른, 메모리 장치들로 구현될 수 있다. 일례로, DRAM(1500a, 1500b)과 플래시 메모리 장치(1600a, 1600b) 중 적어도 하나는 소정의 주기마다 본 발명의 실시예들에 따른 검증 동작을 실행하고, 필요에 따라 리프레시 동작 및/또는 리페어 동작을 실행할 수 있다. 따라서, 모바일 시스템(1000)의 동작 성능 및 신뢰성 등을 개선할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 복수의 워드라인들과 복수의 비트라인들에 연결되며 서로 직렬로 연결되는 스위치 소자 및 메모리 소자를 각각 갖는 복수의 메모리 셀들을 포함하고, 상기 메모리 셀들 각각은 제1 전압 범위의 문턱 전압을 갖는 제1 상태, 또는 상기 제1 전압 범위보다 작은 제2 전압 범위의 문턱 전압을 갖는 제2 상태를 갖는 메모리 셀 어레이; 및
    상기 제1 전압 범위의 중간값보다 큰 제1 읽기 전압을 이용하여 상기 메모리 셀들에 대한 제1 읽기 동작을 실행하고 상기 제1 읽기 동작에서 턴-오프된 제1 불량 메모리 셀들을 제1 상태로 프로그램하며, 상기 제2 전압 범위의 중간값보다 작은 제2 읽기 전압을 이용하여 상기 메모리 셀들에 대한 제2 읽기 동작을 실행하고 상기 제2 읽기 동작에서 턴-온된 제2 불량 메모리 셀들에 대한 리페어(repair) 동작을 실행하는 메모리 컨트롤러; 를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 읽기 전압은, 상기 메모리 컨트롤러가 상기 메모리 셀들에 입력할 수 있는 최대 읽기 전압보다 작고, 상기 최대 읽기 전압의 0.8 배 이상인 메모리 장치.
  3. 제1항에 있어서,
    상기 제2 읽기 전압은, 상기 메모리 컨트롤러가 상기 메모리 셀들에 입력할 수 있는 최소 읽기 전압보다 크고, 상기 최소 읽기 전압의 1.2 배 이하인 메모리 장치.
  4. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 제2 불량 메모리 셀들을 리던던시 메모리 셀들로 대체하는 상기 리페어 동작을 실행하는 메모리 장치.
  5. 제1항에 있어서,
    상기 메모리 컨트롤러는, 소정의 주기마다 상기 제1 읽기 동작 및 상기 제2 읽기 동작을 실행하는 메모리 장치.
  6. 제5항에 있어서,
    상기 주기는 미리 정해진 시간 및 미리 정해진 제어 동작 횟수 중 적어도 하나에 의해 결정되는 메모리 장치.
  7. 제1항에 있어서,
    상기 제1 읽기 전압은 상기 제1 전압 범위의 최대값보다 큰 메모리 장치.
  8. 제1항에 있어서,
    상기 제2 읽기 전압은 상기 제2 전압 범위의 최소값보다 작은 메모리 장치.
  9. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 메모리 셀들 중에서 상기 제1 상태를 갖는 제1 메모리 셀들에 대해 상기 제1 읽기 동작만을 실행하는 메모리 장치.
  10. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 메모리 셀들 중에서 상기 제2 상태를 갖는 제2 메모리 셀들에 대해 상기 제2 읽기 동작만을 실행하는 메모리 장치.
  11. 복수의 워드라인들과 복수의 비트라인들에 연결되며, 프로그램 동작에 의해 제1 문턱 전압 이하이고 상기 제1 문턱 전압보다 작은 제2 문턱 전압 이상인 문턱 전압을 각각 갖는 복수의 메모리 셀들; 및
    상기 메모리 셀들 중 타겟 메모리 셀에 상기 제1 문턱 전압보다 큰 제1 검증 전압 및 상기 제2 문턱 전압보다 작은 제2 검증 전압 중 적어도 하나를 입력하는 검증 동작을 실행하는 메모리 컨트롤러; 를 포함하며,
    상기 메모리 컨트롤러는 상기 타겟 메모리 셀의 문턱 전압이 상기 제1 검증 전압보다 크면 상기 타겟 메모리 셀에 대해 리프레시 동작을 실행하고, 상기 타겟 메모리 셀의 문턱 전압이 상기 제2 검증 전압보다 작으면 상기 타겟 메모리 셀에 대해 리페어 동작을 실행하는 메모리 장치.
  12. 제11항에 있어서,
    상기 리프레시 동작은 상기 타겟 메모리 셀에 대한 프로그램 동작을 포함하는 메모리 장치.
  13. 제11항에 있어서,
    상기 프로그램 동작은 제1 프로그램 동작 및 제2 프로그램 동작을 포함하며,
    상기 제1 프로그램 동작에 의해 상기 메모리 셀들 각각은 상기 제1 문턱 전압 이하의 문턱 전압을 갖고, 상기 제2 프로그램 동작에 의해 상기 메모리 셀들 각각은 상기 제2 문턱 전압 이상의 전압을 갖는 메모리 장치.
  14. 제11항에 있어서,
    상기 타겟 메모리 셀에 상기 프로그램 동작이 실행되고 소정의 시간이 경과하면, 상기 메모리 컨트롤러는 상기 검증 동작을 실행하는 메모리 장치.
  15. 제11항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 문턱 전압보다 작고 상기 제2 문턱 전압보다 큰 읽기 전압을 이용하여 상기 메모리 셀들 중 선택 메모리 셀에 대한 읽기 동작을 실행하는 메모리 장치.
  16. 제15항에 있어서,
    소정의 시간 범위 내에서 상기 읽기 동작을 실행하는 횟수는, 상기 검증 동작을 실행하는 횟수보다 많은 메모리 장치.
  17. 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하고, 상기 메모리 셀들 각각은 제1 전압 범위의 문턱 전압을 갖는 제1 상태, 또는 상기 제1 전압 범위보다 작은 제2 전압 범위의 문턱 전압을 갖는 제2 상태를 갖는 메모리 셀 어레이; 및
    상기 제1 전압 범위의 최대값보다 크거나 상기 제2 전압 범위의 최소값보다 작은 검증 전압을 이용하여 상기 메모리 셀들에 대한 검증 동작을 실행하고, 상기 제1 전압 범위의 최소값 이하이고 상기 제2 전압 범위의 최대값 이상인 읽기 전압을 이용하여 상기 메모리 셀들에 대한 읽기 동작을 실행하는 메모리 컨트롤러; 를 포함하며,
    상기 메모리 컨트롤러는, 상기 읽기 동작에서 상기 비트라인들에 제1 비트라인 전압을 입력하고, 상기 검증 동작에서 상기 비트라인들에 상기 제1 비트라인 전압과 다른 제2 비트라인 전압을 입력하는 메모리 장치.
  18. 제17항에 있어서,
    상기 메모리 컨트롤러는, 상기 읽기 동작에서 상기 워드라인들에 제1 워드라인 전압을 입력하고, 상기 검증 동작에서 상기 워드라인들에 상기 제1 워드라인 전압과 다른 제2 워드라인 전압을 입력하며,
    상기 읽기 전압은 상기 제1 비트라인 전압과 상기 제1 워드라인 전압의 차이로 결정되고, 상기 검증 전압은 상기 제2 비트라인 전압과 상기 제2 워드라인 전압의 차이로 결정되는 메모리 장치.
  19. 제17항에 있어서,
    상기 메모리 컨트롤러는 상기 워드라인들에 연결되며 상기 읽기 동작 및 상기 검증 동작에서 상기 메모리 셀들 중 적어도 하나로부터 읽어온 문턱 전압을 소정의 기준 전압과 비교하는 센스 앰프를 포함하고,
    상기 기준 전압은 상기 읽기 동작과 상기 검증 동작 각각에서 서로 다른 크기를 갖는 메모리 장치.
  20. 워드라인들과 비트라인들을 통해, 제1 전압 범위의 문턱 전압을 갖는 제1 상태, 또는 상기 제1 전압 범위보다 작은 제2 전압 범위의 문턱 전압을 갖는 제2 상태를 갖는 메모리 셀들에 대한 제어 동작을 실행하는 단계;
    소정의 주기가 도래하면, 상기 제1 전압 범위의 최대값보다 크거나 상기 제2 전압 범위의 최소값보다 작은 검증 전압을 이용하여 상기 메모리 셀들 중 적어도 하나의 타겟 메모리 셀에 대한 검증 동작을 실행하는 단계; 및
    상기 검증 동작에서, 상기 제1 전압 범위의 최대값보다 크거나 상기 제2 전압 범위의 최소값보다 작은 문턱 전압을 갖는 것으로 판단된 불량 메모리 셀에 대해, 리프레시 동작 및 리페어 동작 중 적어도 하나를 실행하는 단계; 를 포함하는 메모리 장치의 동작 방법.
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