KR102445560B1 - 저항성 메모리 장치 및 그의 동작 방법 - Google Patents

저항성 메모리 장치 및 그의 동작 방법 Download PDF

Info

Publication number
KR102445560B1
KR102445560B1 KR1020180027910A KR20180027910A KR102445560B1 KR 102445560 B1 KR102445560 B1 KR 102445560B1 KR 1020180027910 A KR1020180027910 A KR 1020180027910A KR 20180027910 A KR20180027910 A KR 20180027910A KR 102445560 B1 KR102445560 B1 KR 102445560B1
Authority
KR
South Korea
Prior art keywords
cell
sub
array
reference cell
resistance state
Prior art date
Application number
KR1020180027910A
Other languages
English (en)
Other versions
KR20190106417A (ko
Inventor
이재연
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180027910A priority Critical patent/KR102445560B1/ko
Priority to US16/219,740 priority patent/US10714174B2/en
Priority to CN201811621955.3A priority patent/CN110246531B/zh
Publication of KR20190106417A publication Critical patent/KR20190106417A/ko
Application granted granted Critical
Publication of KR102445560B1 publication Critical patent/KR102445560B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/81—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a hierarchical redundancy scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/838—Masking faults in memories by using spares or by reconfiguring using programmable devices with substitution of defective spares
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current

Abstract

제안 발명은 저항성 메모리 장치에 관한 것으로, 다수의 메모리 셀들을 포함하며, 입력 어드레스에 따라 선택된 메모리 셀의 저항 상태에 대응하는 셀 전류를 출력하는 노멀 셀 어레이; 각각이 소정 개수의 메모리 셀들을 포함하는 다수의 서브 어레이들을 포함하며, 기준 선택 신호에 따라 선택된 서브 어레이의 메모리 셀들의 저항 상태의 조합에 대응하는 기준 전류를 출력하는 기준 셀 어레이; 리드 동작 시 상기 셀 전류와 상기 기준 전류를 토대로 상기 선택된 메모리 셀의 데이터를 감지 및 증폭하는 감지 증폭 회로; 및 상기 입력 어드레스를 토대로 상기 선택된 메모리 셀의 위치에 대응되는 서브 어레이를 선택하도록 상기 기준 선택 신호를 생성하는 기준 셀 선택부를 포함할 수 있다.

Description

저항성 메모리 장치 및 그의 동작 방법{RESISTIVE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 저항성 메모리 장치 및 그의 동작 방법에 관한 것이다.
반도체 메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM (Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM (Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 주목을 받고 있는 차세대 메모리 장치들로는 PRAM (Phase change RAM), NFGM (Nano Floating Gate Memory), PoRAM (Polymer RAM), MRAM (Magnetic RAM), FeRAM (Ferroelectric RAM), RRAM (Resistive RAM) 등이 있다.
상기 차세대 메모리 장치들은 셀 데이터의 상태를 저항값의 크기로써 나타낼 수 있는 메모리이므로 넓은 의미에 서는 저항성 메모리라고 할 수 있다. 따라서, 본 발명의 설명에서 사용되는 저항성 메모리는 상기 차세대 메모리 장치들을 기본적으로 포함하는 메모리 장치를 의미한다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 메모리 셀의 위치 및 칩의 온도에 따라 기준 전류를 적응적으로 생성할 수 있는 저항성 메모리 장치 및 그의 동작 방법을 제공하는 데 있다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 기준 전류를 생성하는 기준 셀 어레이의 결함 기준 셀을 리페어할 수 있는 저항성 메모리 장치 및 그의 동작 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 저항성 메모리 장치는, 다수의 메모리 셀들을 포함하며, 입력 어드레스에 따라 선택된 메모리 셀의 저항 상태에 대응하는 셀 전류를 출력하는 노멀 셀 어레이; 각각이 소정 개수의 메모리 셀들을 포함하는 다수의 서브 어레이들을 포함하며, 기준 선택 신호에 따라 선택된 서브 어레이의 메모리 셀들의 저항 상태의 조합에 대응하는 기준 전류를 출력하는 기준 셀 어레이; 리드 동작 시 상기 셀 전류와 상기 기준 전류를 토대로 상기 선택된 메모리 셀의 데이터를 감지 및 증폭하는 감지 증폭 회로; 및 상기 입력 어드레스를 토대로 상기 선택된 메모리 셀의 위치에 대응되는 서브 어레이를 선택하도록 상기 기준 선택 신호를 생성하는 기준 셀 선택부를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 저항성 메모리 장치의 동작 방법은, 다수의 메모리 셀들을 포함하는 노멀 셀 어레이 및 각각이 소정 개수의 메모리 셀들을 포함하는 다수의 서브 어레이들을 포함하는 기준 셀 어레이를 포함하는 저항성 메모리 장치에 있어서, 입력 어드레스에 따라 선택된 메모리 셀의 저항 상태에 대응하는 셀 전류를 상기 노멀 셀 어레이가 출력하는 단계; 상기 입력 어드레스를 토대로 상기 선택된 메모리 셀의 위치에 따라 서브 어레이를 선택하도록 기준 선택 신호를 생성하는 단계; 상기 기준 선택 신호에 따라 선택된 서브 어레이의 메모리 셀들의 저항 상태의 조합에 대응하는 기준 전류를 상기 기준 셀 어레이가 출력하는 단계; 및 상기 셀 전류와 상기 기준 전류를 토대로 상기 선택된 메모리 셀의 데이터를 감지 및 증폭하는 단계를 포함할 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 저항성 메모리 장치는, 다수의 메모리 셀들을 포함하며, 입력 어드레스에 따라 선택된 메모리 셀의 저항 상태에 대응하는 셀 전류를 출력하는 노멀 셀 어레이; 각각이 소정 개수의 메모리 셀들을 포함하는 서브 어레이를 포함하며, 상기 서브 어레이의 상기 메모리 셀들의 저항 상태의 조합에 대응하는 기준 전류를 출력하는 기준 셀 어레이; 및 리드 동작 시 상기 셀 전류와 상기 기준 전류를 토대로 상기 선택된 메모리 셀의 데이터를 감지 및 증폭하는 감지 증폭 회로를 포함할 수 있다.
제안된 실시예에 따른 저항성 메모리 장치는 메모리 셀의 위치 보상 및 칩의 온도 보상을 수행하여 기준 전류를 생성함으로써 센싱 마진을 개선하고, 리드 에러를 최소화할 수 있는 효과가 있다.
제안된 실시예에 따른 저항성 메모리 장치는 기준 전류를 생성하기 위한 기준 셀 어레이에 결함 기준 셀이 존재하더라도 이를 리페어할 수 있어 수율을 향상시킬 수 있는 효과가 있다.
도 1a 는 저항성 메모리 장치를 도시하는 블록도 이다.
도 1b 는 도 1a 의 독출 회로의 상세 회로도 이다.
도 2a 및 도 2b 는 온도 변화에 따른 메모리 셀의 가변 저항의 특성 및 셀 전류의 특성을 각각 보여주는 그래프 이다.
도 3a 및 도 3b 는 일정한 기준 전류를 이용하는 센싱 회로의 동작을 설명하기 위한 그래프이고, 온도 보상이 수행된 기준 전류를 이용하는 센싱 회로의 동작을 설명하기 위한 그래프 이다.
도 4 는 본 발명의 실시예에 따른 저항성 메모리 장치를 도시하는 블록도 이다.
도 5 는 도 4 의 메모리 셀 어레이의 구조를 설명하는 사시도 이다.
도 6 은 본 발명의 일실시예에 따른 메모리 셀 어레이의 구조를 설명하는 도면 이다.
도 7 은 본 발명의 다른 실시예에 따른 메모리 셀 어레이의 구조를 설명하는 도면 이다.
도 8a 및 8b 는 본 발명의 일실시예에 따른 리페어 스킴을 지원하는 메모리 셀 어레이의 구조를 설명하는 도면 이다.
도 9a 및 9b 는 본 발명의 다른 실시예에 따른 리페어 스킴을 지원하는 메모리 셀 어레이의 구조를 설명하는 도면 이다.
도 10 은 본 발명의 실시예에 따른 저항성 메모리 장치의 리페어 동작을 설명하는 플로우차트 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
본 발명의 실시예들은 저항 메모리 장치(RRAM: Resistive RAM)를 이용하여 설명될 것이다. 그러나, 본 발명이 상 변화 메모리 장치(PRAM: Phase change Random Access Memory), 자기 메모리 장치(MRAM: Magnetic RAM)와 같은 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있다.
도 1a 는 저항성 메모리 장치(10)를 도시하는 블록도이다. 도 1a 에는 본 발명의 요지를 충실히 설명하기 위해 본 발명의 리드 동작과 관련된 필수 구성만 설명하고 있다.
도 1a 를 참조하면, 저항성 메모리 장치(10)는 메모리 셀 어레이(11) 및 독출 회로(12)를 포함한다.
메모리 셀 어레이(11)는 다수의 비트 라인들(BL) 및 다수의 워드 라인들(WL)에 연결되고, 비트 라인들(BL)과 워드 라인들(WL)이 교차하는 영역들에 각각 배치되는 다수의 메모리 셀들(MC)을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(11)를 포함하는 메모리 장치는 크로스 포인트(cross point) 구조의 메모리 장치일 수 있다. 다수의 메모리 셀들은 저항성 메모리 셀들을 포함할 수 있다. 각 메모리 셀은 스위칭 소자와 가변 저항 소자로 구성될 수 있다. 독출 회로(12)는 메모리 셀 어레이(11)에 대한 읽기 동작을 수행한다.
도 1b 는 도 1a 의 독출 회로(12)의 상세 회로도 이다.
설명의 편의를 위하여, 도 1a 는 하나의 메모리 셀(MC)의 데이터를 감지 증폭하기 위한 하나의 센싱 회로(12A)를 도시하고 있으며, 독출 회로(12)는 서로 다른 비트 라인들(BL)을 통해 다수의 메모리 셀들과 연결되는 다수의 센싱 회로(12A)를 포함할 수 잇다.
메모리 셀 어레이(11)의 메모리 셀(MC)은 비트 라인(BL)을 통해 센싱 회로(12A)에 연결될 수 있다. 메모리 셀(MC)의 일단은 비트 라인(BL)에 연결되고, 타단은 워드 라인(WL)에 연결될 수 있고, 메모리 셀(MC)에 대한 리드 동작 시, 워드 라인(WL)의 전압은 실질적으로 접지 전압 레벨일 수 있다. 따라서, 메모리 셀(MC)의 전압, 즉, 셀 전압은 비트 라인 전압(VBL)에 대응할 수 있다.
센싱 회로(12A)는 기준전류 생성부(12_1), 전압 제어부(12_2) 및 센스 앰프(12_3)를 포함할 수 있다. 한편, 도 1b 에 도시된 구성 블록들은 하나의 실시예에 불과한 것으로서, 도 1b 에 도시된 구성 블록들 중 일부를 제외하여 센싱 회로(12A)를 구성하여도 무방하며, 또는 도 1b 에 도시된 구성 블록들 이외에 추가의 구성 블록들(예를 들어, 기준 전압(VREF)을 생성하기 위한 기준 전압 생성부)이 센싱 회로(12A)에 포함되어도 무방하다.
기준전류 생성부(12_1)는, 기준 전류(IREF)를 생성하여, 센싱 노드(SN)로 제공한다. 기준전류 생성부(12_1)는, 전류 미러를 이용하여 구현될 수 있다.
전압 제어부(12_2)는, 비트 라인(BL)을 통해 메모리 셀(MC)과 연결될 수 있다. 전압 제어부(12_2)는 센싱 노드(SN)와 메모리 셀(MC) 사이에 연결되어, 비트 라인 전압(VBL)을 센싱하기 적합한 범위 내로 클램핑할 수 있다. 구체적으로, 전압 제어부(12_2)는 클램핑 신호(VCLP)에 따라 비트 라인 전압(VBL)을 일정 레벨로 클램핑할 수 있다. 다시 말해, 비트 라인 전압(VBL)은 클램핑 신호(VCLP)를 기초로 결정될 수 있다.
한편, 기준 전류(IREF)는 전압 제어부(12_2)를 통해 메모리 셀(MC)로 제공될 수 있다. 메모리 셀(MC)을 통해 흐르는 셀 전류(ICELL)는 가변 저항(VR)의 저항 값에 따라 변동될 수 있으며, 예컨대 가변 저항(VR)의 저항 값이 큰 경우(즉, 고저항 상태(HRS))에는 상대적으로 작은 전류량의 셀 전류(ICELL)가 흐를 수 있으며, 반면에 가변 저항(VR)의 저항 값이 작은 경우(즉, 저저항 상태(LRS))에는 상대적으로 큰 전류량의 셀 전류(ICELL)가 흐를 수 있다. 일 예로서, 가변 저항(VR)의 저항 값이 큰 경우(고저항 상태(HRS))에는 기준 전류(IREF)의 전류량이 셀 전류(ICELL)보다 클 수 있으며, 반면에 가변 저항(VR)의 저항 값이 작은 경우(저저항 상태(LRS))에는 기준 전류(IREF)의 전류량이 셀 전류(ICELL)보다 작을 수 있다. 기준 전류(IREF)의 전류량이 셀 전류(ICELL)보다 큰 경우에는 센싱 노드(SN)의 전압 레벨이 증가할 수 있으며, 반면에 기준 전류(IREF)의 전류량이 셀 전류(ICELL)보다 작은 경우에는 센싱 노드(SN)의 전압 레벨이 감소할 수 있다.
센스 엠프(12_3)는 센싱 노드(SN)의 센싱 전압(VSN)과 기준 전압(VREF)을 비교하고, 전압 비교 결과에 따라 메모리 셀(MC)에 저장된 데이터를 센싱하여 출력 신호(SAOUT)를 생성할 수 있다. 센스 엠프(12_3)는 센스 엠프 인에이블 신호(SAE)가 활성화된 센싱 타이밍에 센싱 동작을 수행할 수 있다. 구체적으로, 센스 엠프(12_3)의 비반전 입력 단자에는 센싱 전압(VSN)이 인가되고, 센스 엠프(12_3)의 반전 입력 단자에는 기준 전압(VREF)이 인가될 수 있다. 센스 엠프(12_3)는 센싱 전압(VSN)이 기준 전압(VREF)보다 큰 경우 논리 레벨 '1'을 갖는 출력 신호(SAOUT)를 제공하고, 센싱 전압(VSN)이 기준 전압(VREF)보다 작은 경우 논리 레벨 '0'을 갖는 출력 신호(SAOUT)를 제공할 수 있다.
도 2a 및 도 2b 는 온도 변화에 따른 메모리 셀(MC)의 가변 저항(VR)의 특성 및 셀 전류(ICELL)의 특성을 각각 보여주는 그래프이다. 도 3a 및 도 3b 는 일정한 기준 전류(IREF)를 이용하는 센싱 회로(12A)의 동작을 설명하기 위한 그래프이고, 온도 보상이 수행된 기준 전류(IREF)를 이용하는 센싱 회로(12A)의 동작을 설명하기 위한 그래프이다.
도 2a 및 도 2b 를 참조하면, 온도가 변화함에 따라 메모리 셀(MC)의 가변 저항(VR)의 저항 값이 변동될 수 있다. 즉, 온도가 상승함에 따라 메모리 셀(MC)의 가변 저항(VR)의 저항 값은 작아지는 반면, 메모리 셀(MC)을 통해 흐르는 셀 전류(ICELL)의 전류량은 증가한다. 반면, 온도가 하강함에 따라 메모리 셀(MC)의 가변 저항(VR)의 저항 값은 커지는 반면, 메모리 셀(MC)을 통해 흐르는 셀 전류(ICELL)의 전류량은 감소한다.
하지만, 일정한 기준 전류(IREF)를 이용하는 도 1b 의 센싱 회로(12A)는, 도 3a 에 도시된 바와 같이, 메모리 셀(MC)이 고저항 상태(HRS) 인지 저저항 상태(LRS) 인지를 판별이 불가능하다. 따라서, 도 3b 에 도시된 바와 같이, 온도가 증가함에 따라, 메모리 셀(MC)이 고저항 상태(HRS) 인지 저저항 상태(LRS) 인지를 판별하기 위한 기준 전류(IREF)도 전류량이 증가하는 방향으로 보상이 수행되어야 센싱 회로의 센싱 마진이 확보될 수 있다. 또한, 온도에 따른 저항 값의 변동은 비선형(Non-linear)한 특성을 가질 수 있으므로, 이에 대응하는 보상이 수행되어야 한다.
현재에는 이러한 온도 보상을 수행하기 위해 칩 내에 온도 센서를 배치하고 이의 결과를 이용하여 기준 전류 생성을 제어하는 스킴이 제안되고 있으나, 온도 센서를 배치하기 위한 공간 및 파워가 낭비되고 있어 칩 성능의 저하로 이어질 수 있다. 또한, 메모리 셀 어레이의 크기가 커짐에 따라 스위칭 소자를 구성하는 물질의 온도에 따른 스니크(sneak) 전류의 증가로 인해 단순한 온도 센서로는 각 메모리 셀들의 온도 보상에 한계가 있다.
한편, 하나의 워드 라인과 하나의 비트 라인이 서로 교차되는 영역에 하나의 메모리 셀이 형성되어 있는 도 1a 의 메모리 장치에서, 독출 회로(12)로부터 각 메모리 셀들까지의 거리에 따라, 메모리 셀 어레이(11)는 니어(near) 영역, 센터(center) 영역 및 파(far) 영역으로 구분될 수 있다. 이때, 각 메모리 셀들이 니어/센터/파 영역 중 어디에 위치하냐에 따라 각 메모리 셀들의 라인 저항 간에 미스매치가 존재한다. 따라서, 메모리 셀의 위치에 따라 기준 전류(IREF)도 적응적으로 생성되어야 센싱 회로의 센싱 마진이 확보될 수 있다.
이하, 제안 발명에서는, 온도 보상과 위치 보상을 동시에 수행 가능한 저항성 메모리 장치에 대해서 설명하고자 한다.
도 4 는 본 발명의 실시 예에 따른 저항성 메모리 장치(100)의 블록도 이다. 도 5 는 도 4 의 메모리 셀 어레이(110)의 구조를 설명하는 사시도 이다.
도 4 를 참조하면, 저항성 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함할 수 있다.
메모리 셀 어레이(110)는, 다수의 제 1 신호 라인들(예를 들어, 다수의 워드 라인들(WL1~WLn) 및 다수의 기준 워드 라인들(RWL1~RWLn)) 및 다수의 제 2 신호 라인들(예를 들어, 다수의 비트 라인들(BL1~BLm) 및 다수의 기준 비트 라인들(RBL1~RBLk))에 연결되고, 제 1 신호 라인들과 제 2 신호 라인들이 교차하는 영역들에 각각 배치되는 다수의 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(110)를 포함하는 메모리 장치는 크로스 포인트(cross point) 구조의 메모리 장치일 수 있다. 다수의 메모리 셀들은 저항성 메모리 셀들을 포함할 수 있다.
도 5 를 참조하면, 각 비트 라인(BL1~BLm)과 각 워드 라인(WL1~WLn)이 교차되는 영역에 저항성 메모리 셀(MC)이 형성되고, 각 기준 비트 라인(RBL1~RBLk)과 각 기준 워드 라인(RWL1~RWLn)이 교차되는 영역에 저항성 메모리 셀(MC)이 형성될 수 있다. 비트 라인들(BL1~BLm) 및 기준 비트 라인(RBL1~RBLk)은 제 1 방향으로 연장되어 형성되고, 워드 라인들(WL1~WLn) 및 기준 워드 라인(RWL1~RWLn)은 제 1 방향과 교차되는 제 2 방향으로 연장되어 형성될 수 있다. 각 메모리 셀(MC)은 스위칭 소자(A)와 가변 저항 소자(B)로 구성될 수 있다. 스위칭 소자(A)는 MOS 트랜지스터, 다이오드 등과 같은 다양한 소자들을 이용하여 구현될 수 있다. 가변 저항 소자(B)는 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)을 포함하도록 구성될 수 있다.
다시 도 4 를 참조하면, 메모리 셀 어레이(110)는, 노멀 셀 어레이(112) 및 기준 셀 어레이(114)를 포함할 수 있다.
노멀 셀 어레이(112)는, 다수의 워드 라인들(WL1~WLn) 및 다수의 비트 라인들(BL1~BLm)에 연결된 다수의 메모리 셀들을 포함할 수 있다. 노멀 셀 어레이(112)는, 다수의 메모리 셀들 중 선택된 메모리 셀의 저항 상태에 대응하는 셀 전류(ICELL)를 선택된 메모리 셀과 연결된 비트 라인으로 출력할 수 있다.
기준 셀 어레이(114)는, 다수의 기준 워드 라인들(RWL1~RWLn) 및 다수의 기준 비트 라인들(RBL1~RBLk)에 연결된 다수의 메모리 셀들을 포함할 수 있다. 다수의 기준 워드 라인들(RWL1~RWLn)은 다수의 워드 라인들(WL1~WLn)과 구분되는 별개의 라인들이며, 다수의 기준 비트 라인들(RBL1~RBLk)도 다수의 비트 라인들(BL1~BLm)과 구분되는 별개의 라인들이다. 기준 셀 어레이(114)는, 워드 라인이 연장된 방향(이하, “워드 라인 방향”이라고 한다)으로 노멀 셀 어레이(112)의 일측에 배치될 수 있다. 기준 셀 어레이(114)는, 다수의 서브 어레이들(SUB_ARY)로 구분될 수 있다. 다수의 서브 어레이들(SUB_ARY) 각각은, 적어도 하나의 기준 셀(RC) 및 기준 셀(RC)의 주변에 배치된 적어도 하나 이상의 인접 셀들(AC)을 포함할 수 있다.
예를 들어. 기준 셀(RC)이 기준 워드 라인(RWLi)과 기준 비트 라인(RBLj)이 교차하는 영역들에 배치되었다고 가정할 때, 인접 셀들(AC)은, 기준 비트 라인(RBLj)과 동일 라인을 공유하면서, 인접 워드 라인들(즉, RWLi+1. RWLi-1)에 연결된 메모리 셀들 및/또는 기준 셀(RC)의 기준 워드 라인(RWLi)과 동일 라인을 공유하면서, 인접 비트 라인들(즉, RBLj+1. RBLj-1)에 연결된 연결된 메모리 셀들을 포함할 수 있다. 보다 넓은 의미로, 인접 셀들(AC)은, 인접 워드 라인들(RWLi+1. RWLi-1) 및 인접 비트 라인들(RBLj+1. RBLj-1)에 각각 연결된 메모리 셀들을 포함할 수 있다. 도 4 에는 하나의 기준 셀(RC) 및 기준 셀의 주변에 배치된 8 개의 인접 셀들이 도시되어 있으나, 본 발명은 이에 한정되지는 않는다. 실시예에 따라, 기준 워드 라인(RWLi) 혹은 기준 비트 라인(RBLj)의 +/-2 혹은 +/-3까지도 확장하여 인접 셀들(AC)로 간주할 수 있다.
다수의 인접 셀들(AC)은, 제 1 저항 상태(예를 들어, 고저항 상태(HRS)) 혹은 제 2 저항 상태(예를 들어, 저저항 상태(LRS)) 중 하나로 프로그램된 셀일 수 있다. 즉, 기준 셀 어레이(114)는, 다수의 서브 어레이들(SUB_ARY) 중 선택된 서브 어레이의 기준 셀(RC)의 저항 상태 및 인접 셀들(AC)의 저항 상태의 조합에 대응하는 기준 전류(IREF)를 기준 셀(RC)과 연결된 기준 비트 라인으로 출력할 수 있다. 기준 셀 어레이(114)는, 프로그램된 인접 셀들(AC)을 기준 셀(RC) 주변에 배치함으로써, 선택된 서브 어레이에서 인접 셀들(AC)의 저항 상태가 온도 조건으로서 기준 셀(RC)에 반영될 수 있다. 따라서, 기준 셀 어레이(114)는, 온도 보상이 수행된 기준 셀(RC)의 저항 상태에 대응하는 기준 전류(IREF)를 기준 비트 라인으로 출력할 수 있다.
주변 회로(120)는, 기준 셀 선택부(121), 어드레스 디코더(122), 비트 라인 선택 회로(123), 데이터 입출력 회로(125) 및 제어 로직(127)을 포함할 수 있다. 데이터 입출력 회로(125)는, 라이트 드라이버(WDRV) 및 감지 증폭 회로(SA)를 포함할 수 있다.
기준 셀 선택부(121)는, 라이트 혹은 리드 동작 시, 외부로부터 입력되는 어드레스(ADDR)에 따라 다수의 서브 어레이들(SUB_ARY) 중 하나를 선택하기 위한 기준 선택 신호(REF_SEL)를 생성할 수 있다. 기준 선택 신호(REF_SEL)는, 선택된 서브 어레이의 기준 셀(RC)과 연결된 기준 워드 라인을 활성화하기 위한 제 1 기준 셀 선택 신호(REF_SEL_X) 및 선택된 서브 어레이의 기준 셀(RC)과 연결된 기준 비트 라인을 선택하기 위한 제 2 기준 셀 선택 신호(REF_SEL_Y)를 포함할 수 있다. 즉, 제 1 기준 셀 선택 신호(REF_SEL_X) 및 제 2 기준 셀 선택 신호(REF_SEL_Y)에 따라 기준 셀(RC)이 정의되면, 기준 셀(RC) 및 기준 셀(RC)의 주변에 배치된 다수의 인접 셀들(AC)을 포함하는 서브 어레이(SUB_ARY)가 정의될 수 있다.
한편, 감지 증폭 회로(SA)로부터 각 메모리 셀들까지의 거리에 따라, 메모리 셀 어레이(110)는 니어(near) 영역, 센터(center) 영역 및 파(far) 영역으로 구분될 수 있다. 즉, 노멀 셀 어레이(112) 및 기준 셀 어레이(114)는 니어(near) 영역, 센터(center) 영역 및 파(far) 영역으로 구분될 수 있다. 기준 셀 선택부(121)는, 어드레스(ADDR)에 대응되는 노멀 셀 어레이(112)의 메모리 셀이 니어/센터/파 영역 중 어디에 위치하느냐에 따라 동일한 영역에 위치한 서브 어레이(SUB_ARY)를 선택하도록 기준 선택 신호(REF_SEL)를 생성할 수 있다.
또한, 기준 셀 선택부(121)는, 제어 로직(127)으로부터 제공되는 리페어 제어 신호(REF_CHANGE)에 따라 기 선택된 서브 어레이의 인접 셀들(AC) 중 하나를 새로운 기준 셀로 설정하고, 이를 선택하기 위한 제 1 기준 셀 선택 신호(REF_SEL_X) 및 제 2 기준 셀 선택 신호(REF_SEL_Y)를 업데이트할 수 있다. 바람직하게, 기준 셀(RC)과 동일 워드 라인 혹은 동일 비트 라인을 공유하는 인접 셀들(AC)이 디스터브에 더 취약한 점을 고려하면, 기준 셀 선택부(121)는 기준 셀(RC)의 대각선에 위치한 인접 셀들(AC) 중 하나를 새로운 기준 셀로 설정할 수 있다. 또는, 디스터브의 영향을 최소화하기 위해, 기준 셀 선택부(121)는, 기준 셀(RC)과 동일한 기준 워드 라인에 위치하고, 기준 셀(RC)의 기준 비트 라인의 +L 혹은 -L (L은 2 이상의 양의 정수) 인접한 기준 비트 라인에 위치한 메모리 셀을 새로운 기준 셀로 설정할 수 있다. 제 1 기준 셀 선택 신호(REF_SEL_X) 및 제 2 기준 셀 선택 신호(REF_SEL_Y)에 따라 새로운 기준 셀(RC)이 정의되면, 새로운 기준 셀(RC) 및 새로운 기준 셀(RC)의 주변에 배치된 다수의 인접 셀들(AC)을 포함하는 새로운 서브 어레이(SUB_ARY)가 정의될 수 있다.
어드레스 디코더(122)는, 라이트 혹은 리드 동작 시, 외부로부터 입력되는 어드레스(ADDR)를 디코딩하여, 다수의 워드 라인들(WL1~WLn) 중 하나를 활성화시키시기 위한 워드 라인 구동 신호(미도시)를 생성할 수 있다. 또한, 어드레스 디코더(122)는, 어드레스(ADDR)를 디코딩하여, 다수의 비트 라인들(BL1~BLm) 중 하나를 선택하기 위한 컬럼 선택 신호(Yi)를 활성화시킬 수 있다. 특정 워드 라인과 컬럼 라인이 선택됨으로 인해, 어드레스(ADDR)에 대응되는 노멀 셀 어레이(112)의 메모리 셀이 선택될 수 있다. 또한, 본 발명에서, 어드레스 디코더(122)는, 제 1 기준 셀 선택 신호(REF_SEL_X)에 따라 다수의 기준 워드 라인들(RWL1~RWLn) 중 하나를 활성화시키시기 위한 기준 워드 라인 구동 신호(미도시)를 생성할 수 있다. 도면에 도시되지 않았지만, 어드레스 디코더(122)는 제어 로직(127)의 제어를 받을 수 있다. 한편, 도 4 에는 기준 셀 선택부(121)가 어드레스 디코더(122)와 별개의 구성으로 도시되어 있지만, 실시예에 따라 기준 셀 선택부(121)가 어드레스 디코더(122) 내부에 포함될 수 있다.
비트 라인 선택 회로(123)는, 리드 및 라이트 동작 시, 컬럼 선택 신호(Yi)에 따라 비트 라인들(BL1~BLm) 중 하나를 선택하여 데이터 라인(DL)과 연결하고, 제 2 기준 셀 선택 신호(REF_SEL_Y)에 따라 기준 비트 라인들(RBL1~RBLk) 중 하나를 선택하여 기준 데이터 라인(RDL)과 연결할 수 있다. 도면에 도시되지 않았지만, 비트 라인 선택 회로(123)는 제어 로직(127)의 제어를 받을 수 있다. 비트 라인 선택 회로(123)는, 비트 라인이 연장된 방향(이하, “비트 라인 방향”이라고 한다)으로 메모리 셀 어레이(110)의 일측에 배치될 수 있다.
라이트 드라이버(WDRV)는, 제어 로직(127)으로부터 제공되는 라이트 제어 신호(WTC)에 따라 제어되며, 외부로부터 입력되는 데이터에 따라 노멀 셀 어레이(112)의 비트 라인들(BL1~BLm)로 라이트 전류를 공급할 수 있다. 라이트 드라이버(WDRV)는 데이터 라인들(DL) 및 비트 라인들(BL1~BLm)을 통해 노멀 셀 어레이(112)와 연결될 수 있다. 또한, 본 발명에서, 라이트 드라이버(WDRV)는, 제어 로직(127)으로부터 제공되는 라이트 제어 신호(WTC)에 따라, 기준 셀 어레이(114)의 기준 비트 라인들(RBL1~RBLk)로 라이트 전류를 공급할 수 있다. 라이트 드라이버(WDRV)는 기준 데이터 라인들(RDL) 및 기준 비트 라인들(RBL1~RBLk)를 통해 기준 셀 어레이(114)와 연결될 수 있다.
라이트 드라이버(WDRV)는, 라이트 동작을 수행하기 전에, 기준 비트 라인들(RBL1~RBLk)을 통해 각 서브 어레이(SUB_ARY)의 인접 셀들(AC)을 고저항 상태(HRS) 혹은 저저항 상태(LRS) 중 하나로 프로그램할 수 있다. 라이트 드라이버(WDRV)는, 라이트 동작 시, 노멀 셀 어레이(112)의 선택된 메모리 셀과 이에 대응되는 서브 어레이(SUB_ARY)의 기준 셀(RC)을 동시에 프로그램할 수 있다. 라이트 드라이버(WDRV)는, 서브 어레이(SUB_ARY)의 기준 셀(RC)을 고저항 상태(HRS) 및 저저항 상태(LRS) 사이의 저항값을 가지도록 프로그램할 수 있다. 바람직하게, 각 서브 어레이(SUB_ARY)의 기준 셀(RC)은 고저항 상태(HRS)과 저저항 상태(LRS)의 절반의 저항값을 가지도록 프로그램될 수 있다.
감지 증폭 회로(SA)는 제어 로직(127)으로부터 제공되는 리드 제어 신호(RDC)에 따라 제어되며, 리드 동작시, 노멀 셀 어레이(112)의 선택된 메모리 셀로부터 제공되는 셀 전류(ICELL)와 기준 셀 어레이(114)의 기준 셀로부터 제공되는 기준 전류(IREF)를 토대로 노멀 셀 어레이(112)의 선택된 메모리 셀의 데이터를 감지 및 증폭할 수 있다. 감지 증폭 회로(SA)는 데이터 라인들(DL) 및 비트 라인들(BL1~BLm)을 통해 노멀 셀 어레이(112)와 연결되고, 기준 데이터 라인들(RDL) 및 기준 비트 라인들(RBL1~RBLk)를 통해 기준 셀 어레이(114)와 연결될 수 있다. 도 4 의 감지 증폭 회로(SA)는, 기준전류 생성부(12_1) 대신 기준 셀 어레이(114)로부터 기준 전류(IREF)가 제공된다는 점을 제외하고는 도 1b 의 구성과 실질적으로 유사하므로 상세한 동작에 대한 설명은 생략하기로 한다.
라이트 드라이버(WDRV) 및 감지 증폭 회로(SA)는, 비트 라인 방향으로 메모리 셀 어레이(110)의 일측에 배치될 수 있다. 한편, 도 4 에서, 라이트 드라이버(WDRV) 및 감지 증폭 회로(SA)는, 각각 하나로 도시되었지만, 실시 예에 따라 노멀 셀 어레이(112)의 비트 라인들(BL1~BLm)에 대응되는 구성 및 기준 셀 어레이(114)의 기준 비트 라인들(RBL1~RBLk)에 대응되는 구성으로 구분되어 구성될 수 있다.
제어 로직(127)은 외부 컨트롤러(미도시)로부터 제공되는 커맨드(CMD)에 따라 저항성 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직(127)은, 리드 및 라이트 동작을 제어하기 위한 라이트 제어 신호(WTC) 및 리드 제어 신호(RDC)를 생성할 수 있다.
또한, 본 발명에서, 제어 로직(127)은 기준 셀 어레이(114)로부터 제공되는 기준 전류(IREF)를 토대로 선택된 서브 어레이의 기준 셀(RC)이 결함 셀인지 판단할 수 있다. 기준 전류(IREF)가 기 설정된 타겟 범위 내에 존재하는 경우, 제어 로직(127)은 해당 기준 셀(RC)을 굿 셀로 판단할 수 있다. 기준 전류(IREF)가 기 설정된 타겟 범위를 벗어나는 경우, 제어 로직(127)은 해당 기준 셀(RC)이 결함 셀인지 인접 셀들(AC)에 프로그램된 저항 상태를 조정(즉, 트리밍)할 필요가 있는지 확인 할 수 있다.
보다 자세하게, 기준 전류(IREF)가 기 설정된 타겟 범위를 벗어나는 동시에 기준 전류(IREF)가 소정의 전류량을 가지지 않는 경우, 제어 로직(127)은 해당 기준 셀(RC)을 결함 기준 셀로 판단할 수 있다. 이에 따라, 제어 로직(127)은 리페어 제어 신호(REF_CHANGE)를 생성하여 기준셀 선택부(121)로 제공할 수 있다. 반면, 제어 로직(127)은, 기준 전류(IREF)가 기 설정된 타겟 범위를 벗어나지만 소정의 전류량을 가지는 경우, 제어 로직(127)은 해당 기준 셀(RC)은 결함 셀이 아니지만 인접 셀들(AC)에 프로그램된 저항 상태를 조정(즉, 트리밍)할 필요가 있다고 판단할 수 있다. 이에 따라, 제어 로직(127)은 라이트 제어 신호(WTC)를 생성하여 라이트 드라이버(WDRV)로 제공할 수 있다.
한편, 도 4 에서는, 이해를 돕기 위해, 기준 전류(IREF)가 제어 로직(127)으로 바로 입력되는 경우를 도시하였지만, 제안 발명은 이에 한정되지 않는다. 예를 들어, 도 1b 의 감지 증폭 회로(SA)에서 센싱 노드(SN)의 센싱 전압(VSN) 혹은 출력 신호(SAOUT)을 이용하여 기준 셀(RC)을 결함 유무를 판단할 수 있다.
각 메모리 셀들이 니어/센터/파 영역 중 어디에 위치하냐에 따라 각 메모리 셀들의 라인 저항 간에 미스매치가 존재한다. 제안 발명에서는 선택된 노멀 셀 어레이의 메모리 셀의 위치에 따라 서브 어레이를 선택하고, 선택된 서브 어레이의 기준 셀을 이용하여 기준 전류를 생성함으로써 메모리 셀들의 위치에 따른 미스 매치의 영향을 최소화할 수 있다. 이와 동시에, 제안 발명에서는, 기준 셀의 주변에 인접 셀들을 배치하고, 인접 셀들을 고저항 상태(HRS) 혹은 저저항 상태(LRS)로 프로그램함으로써 노멀 셀들의 온도 환경들과 최대한 유사하게 설정할 수 있다. 따라서, 온도가 증가하거나 감소할 때, 선택된 서브 어레이에서 인접 셀들의 온도 조건이 반영된 기준 셀의 저항 상태에 대응하는 기준 전류를 생성할 수 있다. 따라서, 제안 발명은 메모리 셀의 위치 보상 및 칩의 온도 보상을 수행하여 기준 전류를 생성함으로써 센싱 마진을 개선하고, 리드 에러를 최소화할 수 있는 효과가 있다.
또한, 제안 발명에서는, 기준 셀이 결함 셀인 경우, 기 선택된 서브 어레이의 인접 셀들 중 하나를 이용하여 결함 기준 셀을 리페어할 수 있어 수율을 향상시킬 수 있다.
이하, 도 6 및 도 9b 을 참조하여, 메모리 셀 어레이의 구조를 설명하기로 한다. 설명의 편의를 위해, 도 6 내지 도 9b 에서는, 도 2 의 비트 라인 선택 회로(123) 및 데이터 라인(DL) 및 기준 데이터 라인(RDL)이 생략되고, 메모리 셀 어레이(110)와 감지 증폭 회로(SA)만이 도시되어 있다. 또한, 각 서브 어레이의 인접 셀들 중 반은 고저항 상태(HRS)로 프로그램되고, 나머지 반은 저저항 상태(LRS)로 프로그램되어 있는 경우를 도시하고 있다.
도 6 은 본 발명의 일실시예에 따른 메모리 셀 어레이(210)의 구조를 설명하는 도면 이다.
도 6 을 참조하면, 노멀 셀 어레이(212)에는 제 1 내지 제 32 워드 라인들(WL1~WL32) 및 제 1 내지 제 32 컬럼 라인들(BL1~BL32)이 배치된다. 즉, 노멀 셀 어레이(212)에는 1024 개의 메모리 셀들이 구비되는 경우가 도시되어 있다. 또한, 기준 셀 어레이(214)에는 제 1 내지 제 32 기준 워드 라인들(RWL1~RWL32) 및 제 1 내지 제 9 기준 비트 라인들(RBL1~RBL9)이 배치된다. 즉, 기준 셀 어레이(214)에는 288 개의 메모리 셀들이 구비되는 경우가 도시되어 있다.
감지 증폭 회로(SA)로부터 각 메모리 셀들까지의 거리에 따라, 노멀 셀 어레이(212)는 니어 영역(NA), 센터 영역(CA) 및 파 영역(FA)으로 구분될 수 있다. 기준 셀 어레이(214)는, 노멀 셀 어레이(212)의 니어 영역(NA), 센터 영역(CA) 및 파 영역(FA)에 각각 대응되는 제 1 내지 제 3 서브 어레이들(SUB_ARY1~SUB_ARY3)을 포함할 수 있다. 즉, 노멀 셀 어레이(212)의 니어 영역(NA)의 메모리 셀들 중 하나라도 선택되면, 제 1 서브 어레이(SUB_ARY1)가 선택되고, 노멀 셀 어레이(212)의 센터 영역(CA)의 메모리 셀들 중 하나라도 선택되면, 제 2 서브 어레이(SUB_ARY2)가 선택되고, 노멀 셀 어레이(212)의 파 영역(FA)의 메모리 셀들 중 하나라도 선택되면, 제 3 서브 어레이(SUB_ARY3)가 선택될 수 있다.
감지 증폭 회로(SA)로부터 각 메모리 셀들까지의 거리에 따라, 기준 셀 어레이(214)도 니어 영역, 센터 영역 및 파 영역으로 구분되며, 제 1 내지 제 3 서브 어레이들(SUB_ARY1~SUB_ARY3)은 각각 기준 셀 어레이(214)의 니어 영역, 센터 영역 및 파 영역에 배치될 수 있다. 바람직하게, 제 1 내지 제 3 서브 어레이들(SUB_ARY3)은 대각선 방향으로 배치되어, 서로 다른 기준 비트 라인들 및 서로 다른 기준 워드 라인들과 연결될 수 있다. 예를 들어, 제 1 서브 어레이(SUB_ARY1)는, 제 5 내지 제 7 기준 워드 라인들(RWL5~RWL7) 및 제 7 내지 제 9 기준 비트 라인들(RBL7~RBL9) 사이에 배치된 메모리 셀들을 포함하도록 구성되고, 제 2 서브 어레이(SUB_ARY2)는, 제 16 내지 제 18 기준 워드 라인들(RWL16~RWL18) 및 제 4 내지 제 6 기준 비트 라인들(RBL4~RBL6) 사이에 배치된 메모리 셀들을 포함하도록 구성되고, 제 3 서브 어레이(SUB_ARY3)는, 제 26 내지 제 28 기준 워드 라인들(RWL26~RWL28) 및 제 1 내지 제 3 기준 비트 라인들(RBL1~RBL3) 사이에 배치된 메모리 셀들을 포함하도록 구성된다. 하지만, 이는 하나의 예시 일 뿐 본 발명의 특징이 이에 한정되는 것은 아니다.
기준 셀 선택부(도 1 의 121)는, 어드레스(ADDR)에 대응되는 노멀 셀 어레이(212)의 메모리 셀이 니어/센터/파 영역 중 어디에 위치하느냐에 따라 동일한 영역에 위치한 서브 어레이(SUB_ARY)를 선택할 수 있다. 예를 들어, 노멀 셀 어레이(212)에서, 센터 영역(CA)에 위치한 제 19 워드 라인(WL19)과 제 14 비트 라인(BL14)과 연결된 메모리 셀(SEL)이 선택된 경우, 기준 셀 선택부(121)는 기준 셀 어레이(214)의 센터 영역에 위치한 제 2 서브 어레이(SUB_ARY2)를 선택하도록 기준 선택 신호(REF_SEL)를 생성할 수 있다. 이에 따라, 제 17 기준 워드 라인(RWL17) 및 제 5 기준 비트 라인(RBL5) 사이에 배치된 제 2 서브 어레이(SUB_ARY2)의 기준 셀(RC)이 선택될 수 있다.
감지 증폭 회로(SA)는 리드 동작 시 제 14 비트 라인(BL14)으로부터 제공되는 셀 전류(ICELL)와 제 5 기준 비트 라인(RBL5)로부터 제공되는 기준 전류(IREF)를 토대로 노멀 셀 어레이(212)의 선택된 메모리 셀의 데이터를 감지 및 증폭할 수 있다.
한편, 도 6 에서는, 노멀 셀 어레이(212)가 3 가지 영역으로 구분되는 경우를 설명하였지만, 감지 증폭 회로(SA)로부터 각 메모리 셀들까지의 거리에 따라 더 많은 영역으로 분할될 수 있다. 이 경우, 노멀 셀 어레이(212)의 영역들의 개수에 대응되는 서브 어드레들이 구비될 수 있다. 또한, 경우에 따라 노멀 셀 어레이(212)는 감지 증폭 회로(SA)로부터 각 메모리 셀들까지의 거리(즉, 비트 라인 방향)뿐만 아니라 워드 라인 방향에 따라 더 많은 영역으로 구분될 수 있다.
도 7 은 본 발명의 다른 실시예에 따른 메모리 셀 어레이(310)의 구조를 설명하는 도면 이다.
도 7 을 참조하면, 노멀 셀 어레이(312)는 제 1 니어 영역(NA1), 제 2 니어 영역(NA2), 제 1 센터 영역(CA1), 제 2 센터 영역(CA2), 제 1 파 영역(FA1) 및 제 2 파 영역(FA2)으로 구분될 수 있다. 기준 셀 어레이(314)는, 노멀 셀 어레이(312)의 각 영역에 대응되는 제 1 내지 제 6 서브 어레이들(SUB_ARY1~SUB_ARY6)을 포함할 수 있다. 이 때, 감지 증폭 회로(SA)로부터 각 메모리 셀들까지의 거리에 따라, 기준 셀 어레이(314)도 니어 영역, 센터 영역 및 파 영역으로 구분되며, 제 1 및 제 2 서브 어레이들(SUB_ARY1, SUB_ARY2)은 기준 셀 어레이(314)의 니어 영역에 배치되고, 제 3 및 제 4 서브 어레이들(SUB_ARY3, SUB_ARY4)은 기준 셀 어레이(314)의 센터 영역에 배치되고, 제 5 및 제 6 서브 어레이들(SUB_ARY5, SUB_ARY6)은 기준 셀 어레이(314)의 파 영역에 배치될 수 있다.
도 6 과 마찬가지로, 노멀 셀 어레이(312)에서, 제 1 센터 영역(CA1)에 위치한 제 19 워드 라인(WL19)과 제 14 비트 라인(BL14)과 연결된 메모리 셀(SEL)이 선택된 경우, 기준 셀 선택부(121)는기준 셀 어레이(214)의 센터 영역에 위치한 제 4 서브 어레이(SUB_ARY4)를 선택하도록 기준 선택 신호(REF_SEL)를 생성할 수 있다. 이에 따라, 제 18 기준 워드 라인(RWL18) 및 제 8 기준 비트 라인(RBL8) 사이에 배치된 제 4 서브 어레이(SUB_ARY4)의 기준 셀(RC)이 선택될 수 있다.
도 7 의 나머지 구성은 도 6 에 설명된 바와 실질적으로 동일하므로 상세한 설명은 생략하기로 한다.
이하, 도 8a 내지 도 9b 를 참조하여, 리페어 스킴을 지원하는 메모리 셀 어레이의 구조를 설명하기로 한다. 리페어 스킴을 지원하기 위해서, 도 8a 내지 도 9b 에서, 제 1 내지 제 3 서브 어레이들(SUB_ARY1~SUB_ARY3)은 대각선 방향으로 배치되되, 워드 라인 방향으로 소정 간격으로 배치될 수 있다.
도 8a 및 8b 는 본 발명의 일실시예에 따른 리페어 스킴을 지원하는 메모리 셀 어레이(410)의 구조를 설명하는 도면 이다.
도 8a 및 8b 를 참조하면, 노멀 셀 어레이(412)에는 제 1 내지 제 32 워드 라인들(WL1~WL32) 및 제 1 내지 제 32 컬럼 라인들(BL1~BL32)이 배치되어, 1024 개의 메모리 셀들이 구비된다. 기준 셀 어레이(414)에는 제 1 내지 제 32 기준 워드 라인들(RWL1~RWL32) 및 제 1 내지 제 11 기준 비트 라인들(RBL1~RBL11)이 배치되어, 352 개의 메모리 셀들이 구비되는 경우가 도시되어 있다.
기준 셀 어레이(414)는, 노멀 셀 어레이(412)의 니어 영역(NA), 센터 영역(CA) 및 파 영역(FA)에 각각 대응되는 제 1 내지 제 3 서브 어레이들(SUB_ARY1~SUB_ARY3)을 포함할 수 있다. 제 1 내지 제 3 서브 어레이들(SUB_ARY3)은 대각선 방향으로 배치되어, 서로 다른 기준 비트 라인들 및 서로 다른 기준 워드 라인들과 연결될 수 있다.
이 때, 리페어 스킴을 지원하기 위해서, 제 1 내지 제 3 서브 어레이들(SUB_ARY1~SUB_ARY3) 사이에는 하나의 기준 비트 라인이 배치된다. 예를 들어, 제 1 서브 어레이(SUB_ARY1)는, 제 5 내지 제 7 기준 워드 라인들(RWL5~RWL7) 및 제 9 내지 제 11 기준 비트 라인들(RBL9~RBL11) 사이에 배치된 메모리 셀들을 포함하도록 구성되고, 제 2 서브 어레이(SUB_ARY2)는, 제 16 내지 제 18 기준 워드 라인들(RWL16~RWL18) 및 제 5 내지 제 7 기준 비트 라인들(RBL5~RBL7) 사이에 배치된 메모리 셀들을 포함하도록 구성되고, 제 3 서브 어레이(SUB_ARY3)는, 제 26 내지 제 28 기준 워드 라인들(RWL26~RWL28) 및 제 1 내지 제 3 기준 비트 라인들(RBL1~RBL3) 사이에 배치된 메모리 셀들을 포함하도록 구성된다. 즉, 제 1 서브 어레이(SUB_ARY1) 및 제 2 서브 어레이(SUB_ARY2) 사이에는 제 4 기준 비트 라인(RBL4)이 배치되고, 제 2 서브 어레이(SUB_ARY2) 및 제 3 서브 어레이(SUB_ARY3) 사이에는 제 8 기준 비트 라인(RBL8)이 배치될 수 있다.
이 때, 제 2 서브 어레이(SUB_ARY2)에 결함 기준 셀(FAIL)이 있는 경우, 도 8b 에 도시된 바와 같이, 제 2 서브 어레이(SUB_ARY2)의 인접 셀들(AC) 중 하나가 새로운 기준 셀(RC')로 설정된다. 바람직하게는, 제 2 서브 어레이(SUB_ARY2)의 결함 기준 셀(FAIL)의 대각선에 위치한 인접 셀들(AC) 중 하나가 새로운 기준 셀(RC')로 설정되고, 새로운 기준 셀(RC') 및 새로운 기준 셀(RC')의 주변에 배치된 인접 셀들을 포함하는 새로운 제 2 서브 어레이(SUB_ARY2')가 정의될 수 있다. 예를 들어, 도 8b 에서, 제 18 기준 워드 라인(RWL18) 및 제 7 기준 비트 라인(RBL7) 사이에 배치된 새로운 기준 셀(RC')을 포함하는 새로운 제 2 서브 어레이(SUB_ARY2')가 정의될 수 있다.
따라서, 감지 증폭 회로(SA)는 리드 동작 시 제 14 비트 라인(BL14)으로부터 제공되는 셀 전류(ICELL)와 제 7 기준 비트 라인(RBL7)로부터 제공되는 기준 전류(IREF)를 토대로 노멀 셀 어레이(412)의 선택된 메모리 셀의 데이터를 감지 및 증폭할 수 있다.
도 9a 및 9b 는 본 발명의 일실시예에 따른 리페어 스킴을 지원하는 메모리 셀 어레이(510)의 구조를 설명하는 도면 이다.
도 9a 및 9b 를 참조하면, 노멀 셀 어레이(512)에는 제 1 내지 제 32 워드 라인들(WL1~WL32) 및 제 1 내지 제 32 컬럼 라인들(BL1~BL32)이 배치되어, 1024 개의 메모리 셀들이 구비된다. 기준 셀 어레이(514)에는 제 1 내지 제 32 기준 워드 라인들(RWL1~RWL32) 및 제 1 내지 제 13 기준 비트 라인들(RBL1~RBL13)이 배치되어, 416 개의 메모리 셀들이 구비되는 경우가 도시되어 있다.
리페어 스킴을 지원하기 위해서, 제 1 내지 제 3 서브 어레이들(SUB_ARY1~SUB_ARY3) 사이에는 두 개의 기준 비트 라인이 배치된다. 예를 들어, 제 1 서브 어레이(SUB_ARY1)는, 제 5 내지 제 7 기준 워드 라인들(RWL5~RWL7) 및 제 11 내지 제 13 기준 비트 라인들(RBL11~RBL13) 사이에 배치된 메모리 셀들을 포함하도록 구성되고, 제 2 서브 어레이(SUB_ARY2)는, 제 16 내지 제 18 기준 워드 라인들(RWL16~RWL18) 및 제 6 내지 제 8 기준 비트 라인들(RBL6~RBL8) 사이에 배치된 메모리 셀들을 포함하도록 구성되고, 제 3 서브 어레이(SUB_ARY3)는, 제 26 내지 제 28 기준 워드 라인들(RWL26~RWL28) 및 제 1 내지 제 3 기준 비트 라인들(RBL1~RBL3) 사이에 배치된 메모리 셀들을 포함하도록 구성된다. 즉, 제 1 서브 어레이(SUB_ARY1) 및 제 2 서브 어레이(SUB_ARY2) 사이에는 제 4 및 제 5 기준 비트 라인들(RBL4, RBL5)이 배치되고, 제 2 서브 어레이(SUB_ARY2) 및 제 3 서브 어레이(SUB_ARY3) 사이에는 제 9 및 제 10 기준 비트 라인들(RBL9, RBL10)이 배치될 수 있다.
이 때, 제 2 서브 어레이(SUB_ARY2)에 결함 기준 셀(FAIL)이 있는 경우, 결함 기준 셀(FAIL)과 동일한 기준 워드 라인(RWL17)에 위치하고, 결함 기준 셀(FAIL)의 기준 비트 라인(RBL7)의 +L 혹은 -L (L은 2 이상의 양의 정수) 인접한 기준 비트 라인에 위치한 메모리 셀을 새로운 기준 셀(RC')로 설정할 수 있다. 바람직하게는, 제 2 서브 어레이(SUB_ARY2)의 결함 기준 셀(FAIL)과 동일한 기준 워드 라인(RWL17)에 위치하고, 결함 기준 셀(FAIL)의 기준 비트 라인(RBL7)의 +2 혹은 -2 인접한 기준 비트 라인들(RBL5, RBL9)에 위치한 메모리 셀을 새로운 기준 셀(RC')되고, 새로운 기준 셀(RC') 및 새로운 기준 셀(RC')의 주변에 배치된 인접 셀들을 포함하는 새로운 제 2 서브 어레이(SUB_ARY2')가 정의될 수 있다. 예를 들어, 도 9b 에서, 제 17 기준 워드 라인(RWL17) 및 제 9 기준 비트 라인(RBL9) 사이에 배치된 새로운 기준 셀(RC')을 포함하는 새로운 제 2 서브 어레이(SUB_ARY2')가 정의될 수 있다.
따라서, 감지 증폭 회로(SA)는 리드 동작 시 제 14 비트 라인(BL14)으로부터 제공되는 셀 전류(ICELL)와 제 9 기준 비트 라인(RBL9)로부터 제공되는 기준 전류(IREF)를 토대로 노멀 셀 어레이(512)의 선택된 메모리 셀의 데이터를 감지 및 증폭할 수 있다.
한편, 도 6 내지 도 9b 에서는, 노멀 셀 어레이의 각 영역에 포함된 다수 개의 메모리 셀들 각각에 기준 셀이 1:1로 대응되는 것이 아니라, 노멀 셀 어레이의 각 영역에 포함된 다수 개의 메모리 셀들에 하나의 서브 어레이가 대응된다. 이에 따라, 기준 셀 어레이(314)는 노멀 셀 어레이(312) 보다 작은 면적을 차지할 수 있다.
이하, 도 4 내지 도 10 을 참조하여, 본 발명의 저항성 메모리 장치의 리페어 동작을 설명하기로 한다.
도 10 은 본 발명의 실시예에 따른 저항성 메모리 장치의 리페어 동작을 설명하는 플로우차트 이다. 도 10 에 도시된 리페어 동작은 테스트 모드를 통해 수행될 수 있다.
도 10 을 참조하면, 라이트 드라이버(WDRV)가 기준 비트 라인들(RBL1~RBLk)을 통해 특정 서브 어레이(SUB_ARY)의 인접 셀들(AC)을 고저항 상태(HRS) 혹은 저저항 상태(LRS) 중 하나로 프로그램한다(S1100).
또한, 라이트 드라이버(WDRV)는, 특정 서브 어레이(SUB_ARY)의 기준 셀(RC)을 고저항 상태(HRS) 및 저저항 상태(LRS) 사이의 저항값을 가지도록 프로그램한다(S1200). 바람직하게, 기준 셀(RC)은 고저항 상태(HRS)과 저저항 상태(LRS)의 절반의 저항값을 가지도록 프로그램될 수 있다.
이 후, 제어 로직(127)은 기준 셀 어레이(114)로부터 제공되는 기준 전류(IREF)를 검출한다(S1300).
기준 전류(IREF)가 타겟 범위 내에 존재하는 경우(S1400의 YES), 리페어 동작은 종료될 수 있다.
기준 전류(IREF)가 타겟 범위를 벗어나는 경우(S1400의 NO), 제어 로직(127)은 기준 셀(RC)이 결함 셀인지, 또는 인접 셀들(AC)에 프로그램된 저항 상태를 조정(즉, 트리밍)해야하는 지를 다시 확인한다. 이 때, 제어 로직(127)은 검출된 기준 전류(IREF)가 소정의 전류량을 가지지 않는 경우 기준 셀(RC)이 결함 셀이라고 판단할 수 있다. 반면, 제어 로직(127)은 검출된 기준 전류(IREF)가 소정의 전류량을 가지는 경우 인접 셀들(AC)에 프로그램된 저항 상태를 조정(즉, 트리밍)하는 것으로 판단할 수 있다.
기준 전류(IREF)가 타겟 범위를 벗어나지만 기준 셀(RC)이 결함 셀이 아니라고 판단되면(S1500의 NO), 제어 로직(127)은 인접 셀들(AC)의 저항 상태가 재설정되도록 제어한다(S1600). 즉, 제어 로직(127)은 현재 인접 셀들(AC)의 저항 상태와 다른 저항 상태를 프로그램하도록 라이트 제어 신호(WTC)를 라이트 드라이버(WDRV)로 제공할 수 있다. 이 후, 라이트 드라이버(WDRV)는 라이트 제어 신호(WTC)에 따라 인접 셀들(AC)의 기준 비트 라인들(RBL1~RBLk)로 라이트 전류를 공급하여 인접 셀들(AC) 중 적어도 하나를 다른 저항 상태로 재프로그램할 수 있다(S1100). 이 후, 상기 동작(S1200~S1400)이 반복하여 수행될 수 있다.
반면, 기준 셀(RC)이 결함 셀이라고 판단되면(S1500의 YES), 제어 로직(127)은 새로운 기준 셀(RC')을 선택하도록 제어한다(S1700). 즉, 제어 로직(127)은 리페어 제어 신호(REF_CHANGE)를 기준 셀 선택부(121)로 제공한다. 기준 셀 선택부(121)는, 도 8a 내지 도 9b 에 설명된 리페어 동작을 수행하여 새로운 기준 셀(RC')을 설정하고, 이를 선택하기 위한 제 1 기준 셀 선택 신호(REF_SEL_X) 및 제 2 기준 셀 선택 신호(REF_SEL_Y)를 업데이트할 수 있다. 업데이트 된 제 1 기준 셀 선택 신호(REF_SEL_X) 및 제 2 기준 셀 선택 신호(REF_SEL_Y)에 따라 새로운 기준 셀(RC')이 정의되면, 새로운 기준 셀(RC') 및 새로운 기준 셀(RC')의 주변에 배치된 다수의 인접 셀들을 포함하는 새로운 서브 어레이(SUB_ARY')가 정의될 수 있다. 이 후, 상기 동작(S1100~S1400)이 반복하여 수행될 수 있다.
상기의 과정을 통해, 기준 셀(RC)이 결정되면, 리드 동작이 수행될 수 있다.
즉, 입력 어드레스(ADDR)에 따라 선택된 메모리 셀의 저항 상태에 대응하는 셀 전류(ICELL)가 노멀 셀 어레이(112)로부터 제공된다. 기준셀 선택부(121)는 입력 어드레스(ADDR)를 토대로 선택된 메모리 셀의 위치에 따라 서브 어레이를 선택하도록 기준 선택 신호(REF_SEL)를 생성한다. 생성된 기준 선택 신호(REF_SEL)에 따라 선택된 서브 어레이의 메모리 셀들의 저항 상태의 조합에 대응하는 기준 전류(IREF)가 기준 셀 어레이(114)로부터 제공된다. 감지 증폭 회로(SA)는 셀 전류(ICELL)와 기준 전류(IREF)를 토대로 노멀 셀 어레이(112)의 선택된 메모리 셀의 데이터를 감지 및 증폭할 수 있다.
상기와 같이, 본 발명의 실시 예에 따른 저항성 메모리 장치는 메모리 셀의 위치 보상 및 칩의 온도 보상을 수행하여 기준 전류를 생성함으로써 센싱 마진을 개선하고, 리드 에러를 최소화할 수 있다. 또한, 기준 전류를 생성하기 위한 기준 셀 어레이에 결함 기준 셀이 존재하더라도 이를 리페어할 수 있어 수율을 향상시킬 수 있는 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
100: 저항성 메모리 장치 110: 메모리 셀 어레이
120: 주변 회로 121: 기준셀 선택부
122: 어드레스 디코더 123: 비트라인 선택회로
125: 데이터 입출력 회로 127: 제어 로직

Claims (24)

  1. 다수의 메모리 셀들을 포함하며, 입력 어드레스에 따라 선택된 메모리 셀의 저항 상태에 대응하는 셀 전류를 출력하는 노멀 셀 어레이;
    각각이 소정 개수의 메모리 셀들을 포함하는 다수의 서브 어레이들을 포함하며, 상기 다수의 서브 어레이들은 각각 적어도 하나의 기준 셀 및 상기 기준 셀의 주변에 배치되어 제 1 저항 상태 혹은 제 2 저항 상태 중 하나로 프로그램된 적어도 하나 이상의 인접 셀들을 포함하고, 기준 선택 신호에 따라 선택된 서브 어레이의 메모리 셀들의 저항 상태의 조합에 대응하는 기준 전류를 출력하는 기준 셀 어레이;
    리드 동작 시 상기 셀 전류와 상기 기준 전류를 토대로 상기 선택된 메모리 셀의 데이터를 감지 및 증폭하는 감지 증폭 회로; 및
    상기 입력 어드레스를 토대로 상기 선택된 메모리 셀의 위치에 대응되는 서브 어레이를 선택하도록 상기 기준 선택 신호를 생성하는 기준 셀 선택부
    를 포함하는 저항성 메모리 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 기준 셀 어레이는,
    상기 선택된 서브 어레이의 상기 인접 셀들의 저항 상태가 반영되어 온도 보상이 수행된 상기 기준 셀의 저항 상태에 대응하는 상기 기준 전류를 출력하는 저항성 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 기준 셀은,
    상기 제 1 저항 상태 및 상기 제 2 저항 상태 사이의 저항값을 가지도록 프로그램된 저항성 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제 1 저항 상태는 고저항 상태(HRS)이고, 상기 제 2 저항 상태는 저저항 상태(LRS)인 저항성 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 기준 전류를 토대로 상기 선택된 서브 어레이의 기준 셀이 결함 기준 셀인지 판단하여 리페어 제어 신호를 생성하는 제어 로직
    을 더 포함하는 저항성 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 기준셀 선택부는,
    상기 리페어 제어 신호에 따라, 상기 선택된 서브 어레이의 인접 셀들 중 하나를 새로운 기준 셀로 설정하고, 상기 새로운 기준 셀 및 상기 새로운 기준 셀의 주변에 배치된 적어도 하나 이상의 인접 셀들을 포함하는 서브 어레이를 선택하도록 상기 기준 선택 신호를 업데이트하는 저항성 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 기준셀 선택부는,
    대각선에 위치한 인접 셀들 중 하나를 상기 새로운 기준 셀로 설정하는 저항성 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 기준셀 선택부는,
    상기 결함 기준 셀과 동일한 워드 라인에 위치하고, 상기 결함 기준 셀의 비트 라인의 +L 혹은 -L (L은 2 이상의 양의 정수) 인접한 비트 라인에 위치한 메모리 셀을 상기 새로운 기준 셀로 설정하는 저항성 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제어 로직은,
    상기 기준 전류가 타겟 범위를 벗어나지만 상기 기준 셀이 상기 결함 기준 셀은 아닌 경우, 상기 선택된 서브 어레이의 인접 셀들에 프로그램된 저항 상태를 조정하는 저항성 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 기준 셀 어레이는, 워드 라인 방향으로 상기 노멀 셀 어레이의 일측에 배치되며,
    상기 감지 증폭 회로는, 비트 라인 방향으로 상기 노멀 셀 어레이의 일측에 배치되는 저항성 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 노멀 셀 어레이는, 상기 감지 증폭 회로로부터 거리에 따라, N 개의 영역으로 구분되고,
    상기 기준 셀 어레이는, 각 영역에 대응되는 N 개의 서브 어레이들을 포함하는 저항성 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 다수의 서브 어레이들은,
    대각선 방향으로 배치되어, 서로 다른 비트 라인들 및 서로 다른 워드 라인들과 연결되는 저항성 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 다수의 서브 어레이들은,
    워드 라인 방향으로 소정 간격으로 배치되는 저항성 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 기준 셀 어레이는,
    상기 노멀 셀 어레이 보다 작은 면적을 차지하는 저항성 메모리 장치.
  16. 다수의 메모리 셀들을 포함하는 노멀 셀 어레이 및 각각이 소정 개수의 메모리 셀들을 포함하는 다수의 서브 어레이들을 포함하는 기준 셀 어레이를 포함하는 저항성 메모리 장치에 있어서,
    입력 어드레스에 따라 선택된 메모리 셀의 저항 상태에 대응하는 셀 전류를 상기 노멀 셀 어레이가 출력하는 단계;
    상기 입력 어드레스를 토대로 상기 선택된 메모리 셀의 위치에 따라 서브 어레이를 선택하도록 기준 선택 신호를 생성하는 단계;
    상기 기준 선택 신호에 따라 선택된 서브 어레이의 메모리 셀들의 저항 상태의 조합에 대응하는 기준 전류를 상기 기준 셀 어레이가 출력하는 단계; 및
    상기 셀 전류와 상기 기준 전류를 토대로 상기 선택된 메모리 셀의 데이터를 감지 및 증폭하는 단계
    를 포함하고, 상기 다수의 서브 어레이들은 각각 적어도 하나의 기준 셀 및 상기 기준 셀의 주변에 배치되어 제 1 저항 상태 혹은 제 2 저항 상태 중 하나로 프로그램된 적어도 하나 이상의 인접 셀들을 포함하는 저항성 메모리 장치의 동작 방법.
  17. 삭제
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 기준 셀 어레이는,
    상기 선택된 서브 어레이의 상기 인접 셀들의 저항 상태가 반영되어 온도 보상이 수행된 상기 기준 셀의 저항 상태에 대응하는 상기 기준 전류를 출력하는 저항성 메모리 장치의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 기준 전류를 토대로 상기 선택된 서브 어레이의 기준 셀이 결함 기준 셀인지 판단하여 리페어 제어 신호를 생성하는 단계; 및
    상기 리페어 제어 신호에 따라, 상기 선택된 서브 어레이의 인접 셀들 중 하나를 새로운 기준 셀로 설정하고, 상기 새로운 기준 셀 및 상기 새로운 기준 셀의 주변에 배치된 인접 셀들을 포함하는 서브 어레이를 선택하도록 상기 기준 선택 신호를 업데이트하는 단계
    를 더 포함하는 저항성 메모리 장치의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 리페어 제어 신호에 따라, 상기 선택된 서브 어레이의 인접 셀들 중 하나를 새로운 기준 셀로 설정하는 단계는,
    대각선에 위치한 인접 셀들 중 하나를 상기 새로운 기준 셀로 설정하는 저항성 메모리 장치의 동작 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 리페어 제어 신호에 따라, 상기 선택된 서브 어레이의 인접 셀들 중 하나를 새로운 기준 셀로 설정하는 단계는,
    상기 결함 기준 셀과 동일한 워드 라인에 위치하고, 상기 결함 기준 셀의 비트 라인의 +L 혹은 -L (L은 2 이상의 양의 정수) 인접한 비트 라인에 위치한 메모리 셀을 상기 새로운 기준 셀로 설정하는 저항성 메모리 장치의 동작 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 기준 전류가 타겟 범위를 벗어나지만 상기 기준 셀이 상기 결함 기준 셀은 아닌 경우, 상기 선택된 서브 어레이의 인접 셀들에 프로그램된 저항 상태를 조정하는 단계
    를 더 포함하는 저항성 메모리 장치의 동작 방법.
  23. 다수의 메모리 셀들을 포함하며, 입력 어드레스에 따라 선택된 메모리 셀의 저항 상태에 대응하는 셀 전류를 출력하는 노멀 셀 어레이;
    각각이 소정 개수의 메모리 셀들을 포함하는 서브 어레이를 포함하고, 상기 서브 어레이는 적어도 하나의 기준 셀 및 상기 기준 셀의 주변에 배치되어 제 1 저항 상태 혹은 제 2 저항 상태 중 하나로 프로그램된 적어도 하나 이상의 인접 셀들을 포함하고, 상기 서브 어레이의 상기 메모리 셀들의 저항 상태의 조합에 대응하는 기준 전류를 출력하는 기준 셀 어레이; 및
    리드 동작 시 상기 셀 전류와 상기 기준 전류를 토대로 상기 선택된 메모리 셀의 데이터를 감지 및 증폭하는 감지 증폭 회로
    를 포함하는 저항성 메모리 장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 23 항에 있어서,
    상기 기준 셀 어레이는,
    다수의 서브 어레이들을 포함하고, 상기 입력 어드레스에 따라 선택된 상기 메모리 셀의 위치에 대응하는 서브 어레이를 선택하는 저항성 메모리 장치.
KR1020180027910A 2018-03-09 2018-03-09 저항성 메모리 장치 및 그의 동작 방법 KR102445560B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180027910A KR102445560B1 (ko) 2018-03-09 2018-03-09 저항성 메모리 장치 및 그의 동작 방법
US16/219,740 US10714174B2 (en) 2018-03-09 2018-12-13 Resistive memory device and operating method thereof
CN201811621955.3A CN110246531B (zh) 2018-03-09 2018-12-28 电阻式存储器件及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180027910A KR102445560B1 (ko) 2018-03-09 2018-03-09 저항성 메모리 장치 및 그의 동작 방법

Publications (2)

Publication Number Publication Date
KR20190106417A KR20190106417A (ko) 2019-09-18
KR102445560B1 true KR102445560B1 (ko) 2022-09-22

Family

ID=67843387

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180027910A KR102445560B1 (ko) 2018-03-09 2018-03-09 저항성 메모리 장치 및 그의 동작 방법

Country Status (3)

Country Link
US (1) US10714174B2 (ko)
KR (1) KR102445560B1 (ko)
CN (1) CN110246531B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102599662B1 (ko) * 2018-07-27 2023-11-07 삼성전자주식회사 주어진 동작 환경에 적합한 쓰기 전류에 기초하여 동작하는 메모리 장치 및 쓰기 전류를 구동하는 방법
US11081151B2 (en) * 2019-09-26 2021-08-03 Intel Corporation Techniques to improve a read operation to a memory array
JP2021096887A (ja) * 2019-12-16 2021-06-24 ソニーセミコンダクタソリューションズ株式会社 記憶装置
US11727986B2 (en) * 2020-04-06 2023-08-15 Crossbar, Inc. Physically unclonable function (PUF) generation involving programming of marginal bits
US11823739B2 (en) * 2020-04-06 2023-11-21 Crossbar, Inc. Physically unclonable function (PUF) generation involving high side programming of bits
US11430516B2 (en) 2020-04-06 2022-08-30 Crossbar, Inc. Distinct chip identifier sequence utilizing unclonable characteristics of resistive memory on a chip
US11574657B2 (en) * 2020-09-28 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, sense amplifier and method for mismatch compensation
US11942144B2 (en) 2022-01-24 2024-03-26 Stmicroelectronics S.R.L. In-memory computation system with drift compensation circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060028889A1 (en) * 2004-08-05 2006-02-09 Taiwan Semiconductor Manufacturing Co. Multiple stage method and system for sensing outputs from memory cells
US20110267876A1 (en) 2010-04-28 2011-11-03 Samsung Electronics Co., Ltd. Nonvolatile memory device using variable resistive element
US20140332752A1 (en) 2012-03-07 2014-11-13 Panasonic Corporation Non-volatile semiconductor memory device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3962048B2 (ja) * 2004-09-28 2007-08-22 株式会社東芝 半導体メモリ
JP4853735B2 (ja) * 2005-10-18 2012-01-11 日本電気株式会社 Ｍｒａｍ、及びその動作方法
US7286429B1 (en) * 2006-04-24 2007-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. High speed sensing amplifier for an MRAM cell
JP4987616B2 (ja) * 2006-08-31 2012-07-25 株式会社東芝 磁気ランダムアクセスメモリ及び抵抗ランダムアクセスメモリ
US8510633B2 (en) * 2007-04-17 2013-08-13 Nec Corporation Semiconductor storage device and method of operating the same
US9042152B2 (en) * 2011-08-25 2015-05-26 Samsung Electronics Co., Ltd. Data read circuit, a non-volatile memory device having the same, and a method of reading data from the non-volatile memory device
KR101298190B1 (ko) * 2011-10-13 2013-08-20 에스케이하이닉스 주식회사 저항성 메모리 장치, 그 레이아웃 구조 및 센싱 회로
KR101929983B1 (ko) * 2012-07-18 2018-12-17 삼성전자주식회사 저항성 메모리 셀을 갖는 반도체 메모리 장치 및 그 테스트 방법
KR102056853B1 (ko) 2013-01-18 2020-01-22 삼성전자주식회사 저항성 메모리 장치 및 그에 따른 동작 제어방법
KR102049258B1 (ko) * 2013-03-15 2019-11-28 삼성전자주식회사 레퍼런스 셀을 포함하는 불휘발성 메모리 장치 및 그것의 데이터 관리 방법 및
KR102127137B1 (ko) * 2013-12-03 2020-06-26 삼성전자주식회사 셀 트랜지스터들의 계면 상태를 제어하여 센싱 마진을 보상할 수 있는 저항성 메모리 장치
KR102264162B1 (ko) * 2014-10-29 2021-06-11 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102292643B1 (ko) 2015-02-17 2021-08-23 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작 방법
KR20170055222A (ko) 2015-11-11 2017-05-19 삼성전자주식회사 리페어 단위 변경 기능을 가지는 메모리 장치 및 메모리 시스템
KR102519458B1 (ko) * 2016-11-01 2023-04-11 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060028889A1 (en) * 2004-08-05 2006-02-09 Taiwan Semiconductor Manufacturing Co. Multiple stage method and system for sensing outputs from memory cells
US20110267876A1 (en) 2010-04-28 2011-11-03 Samsung Electronics Co., Ltd. Nonvolatile memory device using variable resistive element
US20140332752A1 (en) 2012-03-07 2014-11-13 Panasonic Corporation Non-volatile semiconductor memory device

Also Published As

Publication number Publication date
CN110246531A (zh) 2019-09-17
CN110246531B (zh) 2023-04-11
US10714174B2 (en) 2020-07-14
US20190279709A1 (en) 2019-09-12
KR20190106417A (ko) 2019-09-18

Similar Documents

Publication Publication Date Title
KR102445560B1 (ko) 저항성 메모리 장치 및 그의 동작 방법
US9047983B2 (en) Temperature compensation of conductive bridge memory arrays
US7817465B2 (en) Phase change random access memory
KR100843144B1 (ko) 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US8228709B2 (en) Resistance variable memory device and system
US8271856B2 (en) Resistive memory devices and methods of controlling operations of the same
US10210931B2 (en) Nonvolatile memory device including reference memory cell with fixed state
US9378815B2 (en) Resistive memory device capable of increasing sensing margin by controlling interface states of cell transistors
KR20090048190A (ko) 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템, 및 이의 구동 방법
KR20140078980A (ko) 저항체를 이용한 비휘발성 메모리 장치의 구동 방법 및 비휘발성 메모리 장치
JP5091970B2 (ja) 半導体記憶装置およびその制御方法
US11043268B2 (en) Resistive memory devices and methods of operating resistive memory devices including adjustment of current path resistance of a selected memory cell in a resistive memory device
US8045363B2 (en) Variable resistance memory devices including arrays of different sizes
KR20130132177A (ko) 반도체 메모리 장치
KR20180097854A (ko) 메모리 장치 및 그 동작 방법
KR20090066823A (ko) 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템, 및 이의 구동 방법
CN108615540B (zh) 存储器装置和操作存储器装置的方法
CN107785045B (zh) 半导体存储装置及其操作方法
US8854907B2 (en) Semiconductor device for supplying and measuring electric current through a pad
KR20120060507A (ko) 비휘발성 메모리 장치
US11514965B2 (en) Resistive memory device
KR102661817B1 (ko) 불휘발성 메모리 장치
KR20100050847A (ko) 저항 메모리 칩
KR20100050801A (ko) 저항 메모리 칩
KR20120000329A (ko) 비휘발성 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right