KR20100050801A - 저항 메모리 칩 - Google Patents

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KR20100050801A
KR20100050801A KR1020080109872A KR20080109872A KR20100050801A KR 20100050801 A KR20100050801 A KR 20100050801A KR 1020080109872 A KR1020080109872 A KR 1020080109872A KR 20080109872 A KR20080109872 A KR 20080109872A KR 20100050801 A KR20100050801 A KR 20100050801A
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김호정
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삼성전자주식회사
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Abstract

성능이 향상되고 제조 원가가 절감된 저항 메모리 칩이 제공된다. 저항 메모리 칩은 제1 데이터에 대응하는 제1 저항 레벨 또는 제2 데이터에 대응하고 제1 저항 레벨보다 높은 제2 저항 레벨을 가질 수 있는 제1 가변 저항 메모리 셀을 포함하는 제1 어레이; 및 제1 데이터에 대응하고 제1 저항 레벨보다 낮은 제3 저항 레벨 또는 제2 데이터에 대응하고 제3 저항 레벨보다 높은 제4 저항 레벨을 가질 수 있는 제2 가변 저항 메모리 셀을 포함하는 제2 어레이를 포함한다.
저항 메모리 칩, 저항 레벨, 셀 사이즈, 셀 하이트

Description

저항 메모리 칩{Resistive memory chip}
본 발명은 저항 메모리 칩에 관한 것으로, 보다 상세하게는 성능이 향상되고 제조 원가가 절감된 저항 메모리 칩에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 칩에는 저항 메모리 칩(RRAM: Resistive RAM), 상변화 메모리 칩(PRAM: Phase change Random Access Memory), 자기 메모리 칩(MRAM: Magnetic RAM) 등이 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치가 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 가변 저항체의 저항 변화(RRAM), 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 저항 메모리 셀은 상부 전극과 하부 전극 사이에 가변 저항 물질을 포함하고, 상부 및 하부 전극에 제공되는 전압에 따라 가변 저항 물질의 저항 레벨이 변하는 특성을 갖는다. 이러한 저항 메모리 셀에 대한 예로는 미국특허공개공보 2005-58009호, 미국특허공개공보 2004-27849호 등에 개시되어 있다. 특히, 가변 저 항 물질 내에는 셀 전류의 전류 경로(current path) 역할을 하는 필라멘트가 형성되어 있는데, 필라멘트가 일부 끊어져 있는 상태를 리셋 상태, 고저항 상태, 리셋 데이터(1데이터)로 정의하고, 필라멘트가 연결되어 있는 상태를 셋 상태, 저저항 상태, 셋 데이터(0데이터)로 정의한다.
필라멘트를 끊을 정도의 전압 레벨을 갖는 리셋 전압을 제공하여 저항 메모리 셀에 리셋 데이터를 라이트하고, 필라멘트를 다시 이을 수 있는 정도의 전압 레벨을 갖는 셋 전압을 제공하여 저항 메모리 셀에 셋 데이터를 라이트한다. 또한, 필라멘트 상태가 변하지 않을 정도의 낮은 전압 레벨을 갖는 전압을 제공하여, 저장되어 있는 데이터가 리셋 데이터인지 셋 데이터인지를 리드한다.
본 발명이 해결하고자 하는 과제는, 성능이 향상되고 제조 원가가 절감된 저항 메모리 칩을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 저항 메모리 칩의 일 태양(aspect)은 제1 데이터에 대응하는 제1 저항 레벨 또는 제2 데이터에 대응하고 제1 저항 레벨보다 높은 제2 저항 레벨을 가질 수 있는 제1 가변 저항 메모리 셀을 포함하는 제1 어레이; 및 제1 데이터에 대응하고 제1 저항 레벨보다 낮은 제3 저항 레벨 또는 제2 데이터에 대응하고 제3 저항 레벨보다 높은 제4 저항 레벨을 가질 수 있는 제2 가변 저항 메모리 셀을 포함하는 제2 어레이를 포함한다.
상기 과제를 해결하기 위한 본 발명의 저항 메모리 칩의 다른 태양은 고밀도 어레이와 고속 어레이를 포함한다. 저항 메모리 칩은 고밀도 어레이에 접근하는 제1 인터페이스와 고속 어레이에 접근하는 제2 인터페이스가 물리적으로 하나로 통합된 메모리 인터페이스를 구비한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 몇몇 실시예에 따른 저항 메모리 칩을 설명하기 위한 블록도이고, 도 2는 도 1의 랜덤 액세스 메모리를 설명하기 블록도이다. 도 2에서는 도 1에서는 도시하지 않은 X-디코더(620)와 Y-디코더(630)를 함께 도시하고 있다.
본 발명에서 어레이는 최소 동작 단위가 되는 저항 메모리 셀들의 집합으로 정의될 수 있다. 여기서 최소 동작 단위라 함은 어떤 셀로부터 데이터를 리드하거나 어떤 셀에 데이터를 라이트하기 위해서 액티브되는 최소 단위라 할 수 있다. 여기서 액티브는 워드 라인 및 비트 라인에 전압을 인가하는 것을 의미한다. 액티브 후 어레이가 포함하는 선택된 셀들로부터 데이터를 리드하거나 선택된 셀들에 데이터를 라이트할 수 있다. 또는 어레이는 어느 하나의 X-디코더(도 1의 120 또는 도 2의 620 참조)와 이와 함께 리드/라이트 대상이 되는 저항 메모리 셀을 선택하는 어느 하나의 Y-디코더(도 1의 130 또는 도 2의 630 참조)에 의해서 선택될 수 있는 셀들의 집합이라고 할 수 있다. 예를 들어 도 1에는 저항 메모리들(100, 600)이 각각 4개의 어레이를 포함하고 있다.
도 1 및 도2를 참조하면, 저항 메모리 칩(10)은 스토리지용 메모리(100)와 랜덤 액세스 메모리(RAM: Random Access Memory)(600)와 센스 앰프 및 라이트 드라이버(300)와 주변 회로 영역(800)을 포함할 수 있다.
스토리지용 메모리(100)의 저항 메모리 셀과 랜덤 액세스 메모리(600)의 저항 메모리 셀은 서로 다른 셀 구조를 가진다. 즉, 저항 메모리 칩(10)은 하나의 칩 안에 애플리케이션(application)에 따라서 서로 다른 셀 구조를 가지는 저항 메모리(Resistive Memory)들(100, 600)을 포함할 수 있다.
스토리지용 메모리(100)는 고밀도 어레이(high density array)(110), X-디코더(120), Y-디코더(130)를 포함할 수 있다. 고밀도 어레이(110)에는 대용량의 유저 데이터(User Data)가 저장될 수 있다. 스토리지용 메모리(100)는 예를 들어 낸드(NAND)형 플래시 메모리와 같은 형태로 구현될 수 있다.
고밀도 어레이(110)는 예를 들어 도시한 바와 같이 16Gbit의 메모리 용량을 가질 수 있다. 고밀도 어레이(110)는 예를 들어 도시한 바와 같이 각각이 1Gbit를 가지는 어레이가 4층으로 적층된 구조일 수 있다. 고밀도 어레이(110)는 제1 데이터에 대응하는 제1 저항 레벨 또는 제2 데이터에 대응하고 상기 제1 저항 레벨보다 높은 제2 저항 레벨을 가질 수 있는 제1 가변 저항 메모리 셀을 포함할 수 있다. 고밀도 어레이(110)는 후술할 고속 어레이(610)에 비하여 상대적으로 제1 및 제2 데이터에 대응하는 저항 레벨이 크다. 따라서 상대적으로 저속으로 동작하므로 유저 데이터가 저장되는 스토리지용으로 사용될 수 있다.
도면에서는 정확하게 표시하지 않았으나, 고밀도 어레이(110)는 다수의 비트 라인, 다수의 워드 라인 및 다수의 저항 메모리 셀을 포함하고, 각 저항 메모리 셀은 상기 각 비트 라인 및 상기 각 워드 라인과 커플링된다.
저항 메모리 셀은 데이터에 따라 서로 다른 저항 레벨을 갖는 가변 저항 소자와, 상기 가변 저항 소자에 흐르는 셀 전류를 제어하기 위한 액세스 소자를 포함할 수 있다. 가변 저항 소자는 내부에 셀 전류의 전류 경로(current path) 역할을 하는 필라멘트가 형성되어 있을 수 있는데, 필라멘트가 일부 끊어져 있는 경우를 리셋 데이터로, 필라멘트가 연결되어 있는 경우를 셋 데이터로 정의할 수 있다. 이러한 가변 저항 소자는 예를 들어, NiO와 같은 물질을 사용할 수 있다. 또한, 억세스 소자는 FET 트랜지스터, 다이오드, PNP 바이폴라 트랜지스터, NPN 바이폴라 트랜지스터 등이 사용될 수 있다.
X-디코더(120)와 Y-디코더(130)는 각각 저항 메모리 셀의 행 및 열을 지정함으로써, 다수의 저항 메모리 셀 중 라이트/리드하려는 적어도 하나 이상의 저항 메모리 셀을 선택한다.
랜덤 액세스 메모리(600)는 고속 어레이(high speed array)(610), X-디코더(미도시), Y-디코더(미도시)를 포함할 수 있다. 고속 어레이(610)에는 OS 데이터, 코드 데이터(Code Data)가 저장될 수 있다. 랜덤 액세스 메모리(600)는 예를 들어 노어(NOR)형 플래시 메모리 또는 DRAM(Dynamic Random Access Memory)와 같은 형태 로 구현될 수 있다.
고속 어레이(610)는 예를 들어 도시한 바와 같이 16Mbit의 메모리 용량을 가질 수 있다. 고속 어레이(610)는 도시하지는 않았으나 예를 들어 각각이 1Mbit를 가지는 어레이가 4층으로 적층된 구조일 수 있다. 고속 어레이(610)은 전술한 고밀도 어레이(110)에 비하여 상대적으로 제1 및 제2 데이터에 대응하는 저항 레벨이 작다. 따라서 상대적으로 고속으로 동작할 수 있으므로 OS 데이터, 코드 데이터를 저장하거나 캐시(cache) 메모리로 사용될 수 있다.
고속 어레이(610)는 다수의 비트 라인, 다수의 워드 라인 및 다수의 저항 메모리 셀을 포함할 수 있다. 고밀도 어레이(110)를 설명하면서 전술한 다수의 비트 라인, 다수의 워드 라인 및 다수의 저항 메모리 셀과 실질적으로 동일하므로 이들에 대한 상세한 설명은 편의상 생략한다.
랜덤 액세스 메모리(600)가 포함하는 X-디코더(620)와 Y-디코더(630)는, 스토리지용 메모리(100)의 X-디코더(120)와 Y-디코더(130)와 실질적으로 동일하므로 이들에 대한 상세한 설명은 편의상 생략한다.
전술한 바와 같이 저항 메모리 칩(10)은 하나의 칩 안에 서로 다른 셀 구조를 가지는 스토리지용 메모리(100)와 랜덤 액세스 메모리(600)를 동시에 구비함으로써, 제조 원가를 줄이고, 고성능을 가지면서도 메모리 구조가 간단한 저항 메모리 칩(10)을 구현할 수 있다.
센스 앰프 및 라이트 드라이버(300)는 선택된 저항 메모리 셀에서의 라이트 및 리드 동작을 하게 된다. 즉, 필라멘트를 끊을 정도의 전압 레벨을 갖는 리셋 전 압을 제공하여 저항 메모리 셀에 리셋 데이터를 라이트하고, 필라멘트를 다시 이을 수 있는 정도의 전압 레벨을 갖는 셋 전압을 제공하여 저항 메모리 셀에 셋 데이터를 라이트한다. 또한, 필라멘트 상태가 변하지 않을 정도의 낮은 전압 레벨을 갖는 전압을 제공하여, 저장되어 있는 데이터가 리셋 데이터인지 셋 데이터인지를 리드한다. 여기서, 셋 전압은 리셋 전압보다 전압 레벨이 높다.
한편, 제1 어레이(110)와 제2 어레이(610)는 센스 앰프 및 라이트 드라이버(300)를 공유할 수 있다. 제1 어레이(110)와 제2 어레이(610)가 센스 앰프 및 라이트 드라이버(300)를 공유하기 위하여, 저항 메모리 칩(10)은 예를 들어, 센스 앰프 및 라이트 드라이버(300)와 제1 어레이(110) 사이에 커플링된 제1 선택 스위치(도 6의 HDS 또는 도 10의 HDS 참조)와 센스 앰프 및 라이트 드라이버(300)와 제2 어레이 사이(61)에 커플링된 제2 선택 스위치(도 6의 HSS 또는 도 10의 HSS 참조)를 포함할 수 있다. 이에 대한 상세한 설명은 도 6 및 도 10을 참조하여 후술한다.
이와 같이 제1 어레이(110)와 제2 어레이(610)가 센스 앰프 및 라이트 드라이버(300)를 공유하면 저항 메모리 칩(10) 내에서 센스 앰프 및 라이트 드라이버(300)가 차지하는 면적을 줄여서, 저항 메모리 칩(10)의 사이즈를 줄일 수 있다.
주변 회로 영역(800)에는 상기 X-디코더(120 및 620), Y-디코더(130 및 630 참조), 센스 앰프 및 라이트 드라이버(200, 600) 등을 동작시키기 위한 다수의 로직 회로 블록과 전압 생성부가 배치된다.
도 3a 내지 도 5c를 참조하여 본 발명의 몇몇 실시예에 따른 저항 메모리 칩이 포함하는 서로 다른 셀 구조에 대하여 보다 상세하게 설명한다.
도 3a는 도 1의 고밀도 어레이가 포함하는 가변 저항 메모리 셀의 저항 분포를 나타내는 도면이고, 도 3b는 도 1의 고속 어레이가 포함하는 가변 저항 메모리 셀의 저항 분포를 나타내는 도면이다. 도 3a 및 도 3b에서, x축은 가변 저항 메모리 셀의 저항(R)을 나타내고, y축은 가변 저항 메모리 셀의 개수를 나타낸다.
도 3a 및 도 3b를 참조하면, 각 가변 저항 메모리 셀은 제1 데이터에 대응하는 저항 레벨과 제2 데이터에 대응하는 저항 레벨을 가질 수 있다. 구체적으로 도 3a 및 도 3b는 각 가변 저항 메모리 셀이 1비트 데이터를 저장할 수 있는 경우를 도시하고 있다. 이 경우 제1 데이터는 SET 데이터이고 제2 데이터는 RESET 데이터에 해당한다.
도시하지는 아니하였으나, 각 가변 저항 메모리 셀은 1비트보다 많은 비트를 저장할 수도 있다. 이와 같이, 하나의 저항성 메모리 셀에 1비트보다 많은 비트를 저장하면, 각 가변 저항 메모리 셀은 더 많은 데이터에 대응하는 저항 레벨을 가진다. 예를 들어, 가변 저항 메모리 셀이 2비트를 저장할 수 있는 2비트 셀인 경우, 각 저항성 메모리 셀은 저장되는 데이터에 따라 4개의 서로 다른 저항 레벨을 가질 수 있다.
도 3a를 참조하면, 고밀도 어레이가 포함하는 가변 저항 메모리 셀은 제1 데이터(즉, SET 데이터)에 대응하는 제1 저항 레벨 또는 제2 데이터(즉 RESET 데이터)에 대응하고 상기 제1 저항 레벨보다 높은 제2 저항 레벨을 가질 수 있다. 예를 들어, 제1 저항 레벨은 2MΩ보다 작고, 제2 저항 레벨은 20MΩ보다 클 수 있다.
도 3b를 참조하면, 고속 어레이가 포함하는 가변 저항 메모리 셀은 제1 데이 터(즉, SET 데이터)에 대응하는 제3 저항 레벨 또는 제2 데이터(즉 RESET 데이터)에 대응하고 상기 제3 저항 레벨보다 높은 제4 저항 레벨을 가질 수 있다. 예를 들어, 제3 저항 레벨은 200kΩ보다 작고, 제4 저항 레벨은 2MΩ보다 클 수 있다.
도 3b로 예시된 고속 어레이가 포함하는 가변 저항 메모리 셀의 저항 레벨은 도 3a로 예시된 고밀도 어레이가 포함하는 가변 저항 메모리 셀의 저할 레벨보다 전체적으로 작을 수 있다. 구체적으로 제3 저항 레벨은 제1 저항 레벨보다 작고, 제4 저항 레벨은 제2 저항 레벨보다 작을 수 있다. 이와 같이 저항 레벨이 달라지면, 데이터를 리드할 수 있는 속도가 달라질 수 있다. 즉 저항 레벨이 전체적으로 작은 고속 어레이가 포함하는 가변 저항 메모리 셀로부터는 데이터를 상대적으로 더 빠르게 리드할 수 있다.
도 4a 내지 도 4c를 참조하여, 본 발명의 몇몇 실시예에 따른 저항 메모리 칩이 포함하는 서로 다른 셀 구조의 일례를 설명한다.
서로 다른 셀 구조의 일례에서, 고밀도 어레이가 포함하는 가변 저항 메모리 셀과 고속 어레이가 포함하는 가변 저항 메모리 셀은 셀 사이즈가 서로 다를 수 있다.
도 4a 및 도 4b는 셀 사이즈를 설명하기 위한 도면이다. 도 4a는 수 개의 워드 라인들(WL0 내지 WL3)과 이와 교차하는 수 개의 비트 라인들(BL0 내지 BL3)의 평면도이다. 도 4b는 도 4a에서 A로 도시된 부분을 나타내는 사시도이다.
도 4a에서 F는 미리 결정된 리소그라피 패턴(lithographic pattern) 사이즈를 나타내고, 도 4b에서 W는 워드 라인의 폭을 의미하며, L은 비트 라인의 폭을 의 미한다..
도 4a 및 도 4b를 참조하면 워드 라인과 비트 라인이 교차하는 영역에 저항 메모리 셀(RMC)가 정의될 수 있다. 저항 메모리 셀(RMC)의 셀 사이즈는 도 4a에 도시된 a와 b의 곱으로 나타낼 수 있다. 예를 들어, 도 4a에 도시된 바와 같이 각 워드 라인 사이의 간격이 F이고, 각 비트 라인의 간격이 F일 때, W는 워드 라인의 폭(W)와 비트 라인의 폭(L)이 각각 F라면, 저항 메모리 셀(RMC)의 셀 사이즈는 4F2이 된다. 여기서 워드 라인의 폭(W)와 비트 라인의 폭(L)을 늘리면, 저항 메모리 셀(RMC)의 셀 사이즈는 커지게 된다. 일반적으로 셀 사이즈가 커지면, 제1 데이터에 대응하는 저항 레벨과 제2 데이터에 대응하는 저항 레벨이 전체적으로 작아지게 된다.
도 4c는 고밀도 어레이가 포함하는 가변 저항 메모리 셀과 고속 어레이가 포함하는 가변 저항 메모리 셀의 규격을 나타내고 있다. 도 4c에서 가변 저항 메모리 셀의 저항(Cell R)의 On에 대응하는 값은 제1 저항 레벨의 최고값이고, Off에 대응하는 값은 제1 저항 레벨의 최소값을 의미한다.
고밀도 어레이(High Density Core)가 포함하는 가변 저항 메모리 셀의 셀 사이즈는 예를 들어 4F2일 수 있고, 이 때 다이오드의 포화 전류가 10um일 수 있다. 그리고 가변 저항 메모리 셀의 저항(Cell R)은 제1 저항 레벨의 최고값이 2MΩ이고, 제2 저항 레벨의 최소값이 20MΩ일 수 있다.
반면, 고속 어레이(High Speed Core)가 포함하는 가변 저항 메모리 셀의 셀 사이즈는 예를 들어 8F2일 수 있고, 이 때 다이오드의 포화 전류가 100um일 수 있 다. 그리고 가변 저항 메모리 셀의 저항(Cell R)은 제3 저항 레벨의 최고값이 200kΩ이고, 제4 저항 레벨의 최소값이 2MΩ일 수 있다.
도 4c에 예시한 바와 같이 셀 사이즈가 커지면 제1 데이터에 대응하는 저항 레벨과 제2 데이터에 대응하는 저항 레벨이 전체적으로 작아지게 된다. 상대적으로 셀 사이즈가 큰 저항 메모리 셀로부터 데이터를 상대적으로 고속으로 리드할 수 있으므로, 셀 사이즈가 큰 저항 메모리 셀들을 포함하는 어레이를 고속 어레이로 사용할 수 있다.
도 5a 내지 도 5c를 참조하여, 본 발명의 몇몇 실시예에 따른 저항 메모리 칩이 포함하는 서로 다른 셀 구조의 다른 예를 설명한다.
서로 다른 셀 구조의 다른 예에서, 고밀도 어레이가 포함하는 가변 저항 메모리 셀과 고속 어레이가 포함하는 가변 저항 메모리 셀은 셀 하이트가 서로 다를 수 있다.
도 5a 및 도 5b는 셀 하이트를 설명하기 위한 도면이다. 도 5a는 수 개의 워드 라인들(WL0 내지 WL3)과 이와 교차하는 수 개의 비트 라인들(BL0 내지 BL3)의 평면도이다. 도 5b는 도 5a에서 점선으로 도시한 부분을 화살표 A 로 도시한 방향에서 바라본 도면이다.
도 5a 및 도 5b를 참조하면 워드 라인과 비트 라인이 교차하는 영역에 저항 메모리 셀이 정의될 수 있다. 저항 메모리 셀은 전술한 바와 같이 가변 저항 소자와 액세스 소자를 포함할 수 있다. 도 5b에서는 저항 소자와 액세스 소자를 각각 R과 diode로 예시하고 있으며, Cell Height는 저항 메모리 셀의 셀 하이트를 나타낸 다. 일반적으로 셀 하이트가 커지면, 저항(R)의 높이가 커져서 제1 데이터에 대응하는 저항 레벨과 제2 데이터에 대응하는 저항 레벨이 전체적으로 작아지게 된다.
도 5c는 고밀도 어레이가 포함하는 가변 저항 메모리 셀과 고속 어레이가 포함하는 가변 저항 메모리 셀의 규격을 나타내고 있다. 도 5c에서 가변 저항 메모리 셀의 저항(Cell R)의 On에 대응하는 값은 제1 저항 레벨의 최고값이고, Off에 대응하는 값은 제1 저항 레벨의 최소값을 의미한다.
고밀도 어레이(High Density Core)가 포함하는 가변 저항 메모리 셀의 셀 하이트는 예를 들어 5nm일 수 있고, 이 때 다이오드의 포화 전류가 10um일 수 있다. 그리고 가변 저항 메모리 셀의 저항(Cell R)은 제1 저항 레벨의 최고값이 2MΩ이고, 제2 저항 레벨의 최소값이 20MΩ일 수 있다.
반면, 고속 어레이(High Speed Core)가 포함하는 가변 저항 메모리 셀의 셀 하이트는 예를 들어 10nm일 수 있고, 이 때 다이오드의 포화 전류가 100um일 수 있다. 그리고 가변 저항 메모리 셀의 저항(Cell R)은 제3 저항 레벨의 최고값이 200kΩ이고, 제4 저항 레벨의 최소값이 2MΩ일 수 있다.
도 5c에 예시한 바와 같이 셀 하이트가 커지면 제1 데이터에 대응하는 저항 레벨과 제2 데이터에 대응하는 저항 레벨이 전체적으로 작아지게 된다. 상대적으로 셀 하이트가 큰 저항 메모리 셀로부터 데이터를 상대적으로 고속으로 리드할 수 있으므로, 셀 사이즈가 큰 저항 메모리 셀들을 포함하는 어레이를 고속 어레이로 사용할 수 있다.
도 6은 본 발명의 몇몇 실시예에 따른 저항 메모리 칩이 포함하는 센스 앰프 및 라이트 드라이버의 일례를 나타내는 회로도이다.
도 6을 참조하면, 리드 센스 앰프 및 라이트 드라이버의 각 셀에 있어서 리드 센스 앰프(310) 및 라이트 드라이버(320)가 분리되어 있다. 도 6에 도시된 두 개의 인버터가 각각 하나의 nMOS와 하나의 pMOS로 구성된다고 할 때, 20개의 MOSFET을 사용하여 리드 센스 앰프(310) 및 라이트 드라이버(320)의 각 셀을 구현할 수 있다.
또한, 도 6을 참조하면, 저항 메모리 칩은 센스 앰프 및 라이트 드라이버(310 및 320)와 고밀도 어레이 사이에 커플링된 제1 선택 스위치(HDS)와 센스 앰프 및 라이트 드라이버(310 및 320)와 고속 어레이 사이에 커플링된 제2 선택 스위치(HSS)를 포함할 수 있다. 도 6에는 고밀도 어레이의 비트 라인(HDBL: High Density Bit Line)과 고속 어레이의 비트 라인(HSBL: High Speed Bit Line)이 도시되어 있다.
고밀도 어레이가 포함하는 저항 메모리 셀로부터 데이터를 리드하거나 고밀도 어레이가 포함하는 저항 메모리 셀에 데이터를 라이트하려는 경우에는 제1 선택 스위치(HDS)를 턴-온시키고 제2 선택스위치(HSS)를 턴-오프시킨다. 이와 달리 고속 어레이가 포함하는 저항 메모리 셀로부터 데이터를 리드하거나 고속 어레이가 포함하는 저항 메모리 셀에 데이터를 라이트하려는 경우에는 제2 선택 스위치(HSS)를 턴-온시키고 제1 선택스위치(HDS)를 턴-오프시킨다.
이와 같은 방식으로 저항 메모리 칩이 제1 선택 스위치(HDS)와 제2 선택스위치(HSS)를 포함함으로써, 고밀도 어레이와 고속 어레이가 센스 앰프 및 라이트 드 라이버(300)를 공유할 수 있다.
이하, 도 6에 도시된 라이트 드라이버(300)에서의 라이트 방법과 리드 방법을 설명한다. 다만, 라이트 드라이버(300)에서의 라이트 방법은 후술할 도 10에 도시된 라이트 드라이버(301)에서의 라이트 방법과 실질적으로 동일하므로 이에 대한 상세한 설명은 편의상 생략한다.
도 6에 도시된 리드 센스 앰프(310)는 리드시에 전류 센싱(current sensing)을 할 수 있다. 도 7 내지 도 9를 참조하여, 도 6에 도시된 리드 센스 앰프(310)에서의 리드 방법을 구체적으로 설명한다. 도 7 내지 도 9는 도 6에 도시된 리드 센스 앰프에서의 리드 방법을 설명하기 위한 회로도들이다. 도 7 내지 도 9에서는 고속 어레이로부터 데이터를 리드하는 경우, 즉, 제2 선택스위치(HSS)가 턴-온되는 경우를 설명한다. 도 7 내지 도 9에서는 간명한 도시를 위하여 제1 선택 스위치(HDS)는 도시하지 아니하였다.
먼저 도 7을 참조하면, 데이터를 리드할 어드레스를 셋업하고, 트랜지스터(DIS)를 통해서 고속 어레이의 비트 라인(HSBL)을 디스차지한다(BL Discharge).
이어서 도 8을 참조하면, 워드 라인을 인에이블시킨다(WL Enable). 이 때 선택된 워드라인(Sel. WL)의 전압이 Vread가 될 수 있다.
이어서 도 9를 참조하면, 고속 어레이의 비트 라인(HSBL)을 셋업하고(BL Set-up), 비교기를 통해서 데이터를 출력한다(Data Out).
구체적으로 일정한 바이어스 전압이 게이트에 인가되는 트랜지스터(Vbias)와 이와 직렬 연결되고 드레인과 게이트가 서로 연결된 트랜지스터에는 일정한 전류가 흐를 수 있다. 그리고, 게이트에 리드 인에이블 신호가 인가되는 트랜지스터(REN)와 이와 직렬 연결된 트랜지스터에는 가변 전류가 흐를 수 있다. 가변 전류의 크기는 리드하려는 저항 메모리 셀의 저항 레벨에 따라서 달라지고, 그 결과 비교기의 플러스 단자에 인가되는 전압의 크기가 달라진다. 비교기는 플러스 단자에 인가되는 전압과 마이너스 단자에 인가되는 기준 전압(ref)의 크기를 비교하여 비교기의 출력 단자(Dout)에 논리 하이 또는 논리 로우의 값을 출력할 수 있다.
이로써 리드 과정이 종료된다.
이와 같은 전류 센싱에 의하면, 전압 센싱을 하는 경우와 비교하여 빠른 속도로 데이터를 리드할 수 있다. 전압 센싱의 경우 요구되는 디벨롭(develop) 시간을 필요로 하지 않기 때문이다. 디벨롭 시간에 대해서는 도 15를 참조하여 후술한다. 따라서 이와 같은 전류 센싱에 의해서 데이터 리드 속도를 향상시킬 수 있다.
도 10은 본 발명의 몇몇 실시예에 따른 저항 메모리 칩이 포함하는 센스 앰프 및 라이트 드라이버의 다른 예를 나타내는 회로도이다.
도 10을 참조하면, 리드 센스 앰프 및 라이트 드라이버(301)의 각 셀에 있어서 리드 센스 앰프 및 라이트 드라이버가 하나로 통합되어 있다. 도 10에 도시된 두 개의 인버터가 각각 하나의 nMOS와 하나의 pMOS로 구성된다고 할 때, 16개의 MOSFET을 사용하여 리드 센스 앰프 및 라이트 드라이버(301)의 각 셀을 구현할 수 있다.
따라서 전술한 도 4의 리드 센스 앰프 및 라이트 드라이버(300)의 각 셀이 20개의 MOSFET으로 구현되는 것과 비교하여, 각 셀을 보다 작은 사이즈로 구현할 수 있다.
또한, 도 10을 참조하면, 저항 메모리 칩은 센스 앰프 및 라이트 드라이버(301)와 고밀도 어레이 사이에 커플링된 제1 선택 스위치(HDS)와 센스 앰프 및 라이트 드라이버(301)와 고속 어레이 사이에 커플링된 제2 선택 스위치(HSS)를 포함할 수 있다. 도 10에는 고밀도 어레이의 비트 라인(HDBL: High Density Bit Line)과 고속 어레이의 비트 라인(HSBL: High Speed Bit Line)이 도시되어 있다.
고밀도 어레이가 포함하는 저항 메모리 셀로부터 데이터를 리드하거나 고밀도 어레이가 포함하는 저항 메모리 셀에 데이터를 라이트하려는 경우에는 제1 선택 스위치(HDS)를 턴-온시키고 제2 선택스위치(HSS)를 턴-오프시킨다. 이와 달리 고속 어레이가 포함하는 저항 메모리 셀로부터 데이터를 리드하거나 고속 어레이가 포함하는 저항 메모리 셀에 데이터를 라이트하려는 경우에는 제2 선택 스위치(HSS)를 턴-온시키고 제1 선택스위치(HDS)를 턴-오프시킨다.
이와 같은 방식으로 저항 메모리 칩이 제1 선택 스위치(HDS)와 제2 선택스위치(HSS)를 포함함으로써, 고밀도 어레이와 고속 어레이가 센스 앰프 및 라이트 드라이버(301)를 공유할 수 있다.
도 11 내지 도 13을 참조하여, 도 10에 도시된 리드 센스 앰프 및 라이트 드라이버(301)에서의 라이트 방법을 설명한다. 도 11 내지 도 13은 도 10에 도시된 리드 센스 앰프 및 라이트 드라이버에서의 라이트 방법을 설명하기 위한 회로도들이다. 도 11 내지 도 13에서는 고밀도 어레이에 데이터를 라이트하는 경우, 즉, 제1 선택 스위치(HDS)가 턴-온되는 경우를 설명한다. 도 11 내지 도 13에서는 간명한 도시를 위하여 제2 선택 스위치(HSS)는 도시하지 아니하였다.
먼저 도 11를 참조하면, 데이터를 라이트할 어드레스를 셋업하고, 트랜지스터(Den)을 턴-온하고, 트랜지스터(DI)/트랜지스터(nDI)를 통해서 데이터를 래치(latch)에 저장한다(Data Loading).
도 11에서 다수의 고밀도 어레이 비트 라인(HDBL), 선택되지 않은 워드 라인(UnSel. WL)들, 선택된 워드 라인(Sel. WL) 및 다수의 저항 메모리 셀(RMC)이 도시되어 있다. 각 저항 메모리 셀(RMC)이 포함하는 가변 저항 소자와 억세스 소자를 표현하기 위해 저항과 이와 직렬 연결된 다이오드를 예시적으로 도시하고 있다.
이어서 도 12를 참조하면, 워드 라인(WL)과 고밀도 어레이 비트 라인(BL)을 프리차지한다(WL, BL Pre-charge). 트랜지스터(BLSi)의 게이트에 전압(Vpp)가 인가될 수 있고, 도 6에 도시된 전하 경로에 의해서 각 워드 라인(WL)이 접지 전압(예를 들어 0V)이 될 수 있다.
이어서 도 13을 참조하면, 트랜지스터(SET)/트랜지스터(RESET)의 게이트에 인가되는 전압과, 트랜지스터(SET)/트랜지스터(RESET)의 드레인/소스를 흐르는 전류를 조절하여 0 또는 1 데이터를 라이트한다(WL Enable). 이 때 선택된 워드 라인(Sel. WL)의 전압이 Vwrite가 될 수 있다.
이어서 회복 기간(recovery)을 거쳐 라이트 과정이 종료된다.
도 10에 도시된 리드 센스 앰프 및 라이트 드라이버(301)는 리드시에 커플링 비(coupling ratio)를 이용한 전압 센싱(voltage sensing)을 할 수 있다. 도 14 내지 도 16을 참조하여, 도 10에 도시된 리드 센스 앰프 및 라이트 드라이버(301)에 서의 리드 방법을 구체적으로 설명한다. 도 14 내지 도 16은 도 10에 도시된 리드 센스 앰프 및 라이트 드라이버에서의 리드 방법을 설명하기 위한 회로도들이다.
먼저, 도 14을 참조하면, 트랜지스터(Den)을 턴-온하고, 트랜지스터(nDI)를 통해서 래치(Latch)를 리셋한다(Latch Reset). 이와 함께 트랜지스터(DIS)를 통해서 고밀도 어레이 비트 라인(HDBL)을 디스차지한다(BL Discharge).
이어서 도 15를 참조하면, 워드 라인을 인에이블시키고(WL Enable), 데이터를 리드할 저항 메모리 셀과 연결된 고밀도 어레이 비트 라인(HDBL)을 디벨롭(develop)한다. 이 때 선택된 워드라인(Sel. WL)의 전압이 Vread가 될 수 있다.
이어서 도 16을 참조하면, 센싱 및 데이터를 래치한다(Sensing & Data Latch). 트랜지스터(BLSi), 트랜지스터(LCH) 및 트랜지스터(LCH)과 직렬로 연결된 트랜지스터가 턴-온되고, 도 10에 화살표로 도시한 폐루프가 형성되어, 데이터를 리드할 저항 메모리 셀과 연결된 고밀도 어레이 비트 라인(HDBL)의 전압 레벨이 센싱되고, 또한 데이터를 래치할 수 있다.
이로써 리드 과정이 종료된다.
도 16을 참조하여, 본 발명의 몇몇 실시예들에 따른 저항 메모리 칩의 메모리 인터페이스를 설명한다. 도 16은 본 발명의 몇몇 실시예에 따른 저항 메모리 칩의 메모리 인터페이스를 설명하기 위한 블록도이다.
본 발명의 몇몇 실시예에 따른 저항 메모리 칩(10)에서 고밀도 어레이에 접근하는 스토리지 액세스 인터페이스(storage access interface)와 고속 어레이에 접근하는 랜덤 액세스 인터페이스(random access interface)가 물리적으로 통합된 하나의 액세스 인터페이스가 사용될 수 있다.
도 16을 참조하면, 물리적으로 하나의 메모리 액세스 인터페이스(Memory I/F)를 포함하되, 논리적으로는 두 개의 메모리 액세스 인터페이스를 포함하는 것처럼 동작하도록 구성할 수 있다. 구체적으로 모드 콘트롤러(500)가 접근할 가변 저항 메모리 셀의 어드레스에 대응하여 어드레스가 고밀도 어레이의 가변 저항 메모리 셀에 해당하는가 또는 고속 어레이의 가변 저항 메모리 셀에 해당하는가에 따라서 모드 콘트롤러(500)의 데이터 레이턴시(data latency) 및 데이터 억세스 속도를 제어함으로써, 액세스 모드를 전환할 수 있다.
또는 핀 맵(pin map)을 변경하여 액세스 모드를 전환할 수 있다. 예를 들어 모드 콘트롤러(500)가 접근할 가변 저항 메모리 셀의 어드레스에 대응하여, 어드레스가 고밀도 어레이의 가변 저항 메모리 셀에 해당하면 스토리지 액세스 인터페이스(storage access interface)의 핀 맵을 가지도록 하고, 어드레스가 고속 어레이의 가변 저항 메모리 셀에 해당하면, 랜덤 액세스 인터페이스(random access interface)의 핀 맵을 가지도록 할 수 있다.
이와 같은 방식으로 호스트(20)가 고밀도 코어(110)에 액세스할때는 스토리지 액세스 인터페이스(storage access interface)로서 동작하고, 고속 코어(610)에 액세스할때는 랜덤 액세스 인터페이스(random access interface)로서 동작하도록 할 수 있다.
이와 같이 물리적으로 하나의 메모리 액세스 인터페이스(Memory I/F)만을 포함함으로써, 어드레스 핀과 데이터 핀을 공유할 뿐만 아니라, 커맨드 핀과 콘트롤 핀까지 공유하는 것이 가능해져서 제조 원가를 줄일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 몇몇 실시예에 따른 저항 메모리 칩을 설명하기 위한 블록도이다.
도 2는 도 1의 랜덤 액세스 메모리를 설명하기 블록도이다.
도 3a는 도 1의 고밀도 어레이가 포함하는 가변 저항 메모리 셀의 저항 분포를 나타내는 도면이다.
도 3b는 도 1의 고속 어레이가 포함하는 가변 저항 메모리 셀의 저항 분포를 나타내는 도면이다.
도 4a 및 도 4b는 셀 사이즈를 설명하기 위한 도면이다.
도 4c는 고밀도 어레이가 포함하는 가변 저항 메모리 셀과 고속 어레이가 포함하는 가변 저항 메모리 셀의 규격을 나타내고 있다.
도 5a 및 도 5b는 셀 하이트를 설명하기 위한 도면이다.
도 5c는 고밀도 어레이가 포함하는 가변 저항 메모리 셀과 고속 어레이가 포함하는 가변 저항 메모리 셀의 규격을 나타내고 있다.
도 6은 본 발명의 몇몇 실시예에 따른 저항 메모리 칩이 포함하는 센스 앰프 및 라이트 드라이버의 일례를 나타내는 회로도이다.
도 7 내지 도 9는 도 6에 도시된 리드 센스 앰프에서의 리드 방법을 설명하기 위한 회로도들이다.
도 10은 본 발명의 몇몇 실시예에 따른 저항 메모리 칩이 포함하는 센스 앰프 및 라이트 드라이버의 다른 예를 나타내는 회로도이다.
도 11 내지 도 13은 도 10에 도시된 리드 센스 앰프 및 라이트 드라이버에서의 라이트 방법을 설명하기 위한 회로도들이다.
도 14 내지 도 16은 도 10에 도시된 리드 센스 앰프 및 라이트 드라이버에서의 리드 방법을 설명하기 위한 회로도들이다.
도 16은 본 발명의 몇몇 실시예에 따른 저항 메모리 칩의 메모리 인터페이스를 설명하기 위한 블록도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 저항 메모리 칩 20: 호스트
100: 스토리지용 메모리 110: 고밀도 어레이
120: X-디코더 130: Y-디코더
300: 센스 앰프 및 라이트 드라이버
500: 모드 콘트롤러 600: 랜덤 액세스 메모리
610: 고속 어레이 800: 주변 회로 영역

Claims (10)

  1. 제1 데이터에 대응하는 제1 저항 레벨 또는 제2 데이터에 대응하고 상기 제1 저항 레벨보다 높은 제2 저항 레벨을 가질 수 있는 제1 가변 저항 메모리 셀을 포함하는 제1 어레이; 및
    상기 제1 데이터에 대응하고 상기 제1 저항 레벨보다 낮은 제3 저항 레벨 또는 상기 제2 데이터에 대응하고 상기 제3 저항 레벨보다 높은 제4 저항 레벨을 가질 수 있는 제2 가변 저항 메모리 셀을 포함하는 제2 어레이를 포함하는 저항 메모리 칩.
  2. 제1 항에 있어서,
    상기 각 어레이는 어떤 가변 저항 메모리 셀로부터 데이터를 리드하거나 어떤 가변 저항 메모리 셀에 데이터를 라이트하기 위해서 액티브되는 최소 단위가 되는 셀들의 집합인 저항 메모리 칩.
  3. 제1 항에 있어서,
    상기 리드 또는 라이트될 상기 가변 저항 메모리 셀의 행 및 열을 지정하는 X-디코더 및 Y-디코더를 더 포함하고,
    상기 각 어레이는 상기 X-디코더와 상기 Y-디코더에 의해서 선택될 수 있는 셀들의 집합인 저항 메모리 칩.
  4. 제1 항에 있어서,
    상기 제1 어레이는 고밀도 어레이이고, 상기 제2 어레이는 고속 어레이인 저항 메모리 칩.
  5. 제1 항에 있어서,
    상기 제1 가변 저항 메모리 셀과 상기 제2 가변 저항 메모리 셀은 셀 사이즈 또는 셀 하이트 중 적어도 하나가 다른 저항 메모리 칩.
  6. 제1 항에 있어서,
    상기 제1 어레이와 상기 제2 어레이는 센스 앰프 및 라이트 드라이버를 공유하는 저항 메모리 칩.
  7. 제6 항에 있어서,
    상기 센스 앰프 및 라이트 드라이버와 상기 제1 어레이 사이에 커플링된 제1 선택 스위치와 상기 센스 앰프 및 라이트 드라이버와 상기 제2 어레이 사이에 커플링된 제2 선택 스위치를 포함하는 저항 메모리 칩.
  8. 고밀도 어레이와 고속 어레이를 포함하되,
    상기 고밀도 어레이에 접근하는 제1 인터페이스와 상기 고속 어레이에 접근 하는 제2 인터페이스가 물리적으로 하나로 통합된 메모리 인터페이스를 구비하는 저항 메모리 칩.
  9. 제8 항에 있어서,
    접근할 가변 저항 메모리 셀의 어드레스에 대응하여, 데이터 레이턴시(data latency) 및 데이터 억세스 속도가 제어되는 모드 콘트롤러를 더 포함하는 저항 메모리 칩.
  10. 제8 항에 있어서,
    접근할 가변 저항 메모리 셀의 어드레스에 대응하여, 상기 메모리 인터페이스의 핀 맵을 변경하여 상기 제1 인터페이스 또는 상기 제2 인터페이스로 전환하는 저항 메모리 칩.
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