KR101298190B1 - 저항성 메모리 장치, 그 레이아웃 구조 및 센싱 회로 - Google Patents

저항성 메모리 장치, 그 레이아웃 구조 및 센싱 회로 Download PDF

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Abstract

복수의 워드라인에 연결되는 메인 메모리 셀 어레이 및 복수의 레퍼런스 워드라인에 접속되는 레퍼런스 셀 어레이를 포함하는 메모리 영역이 복수개 구비되고, 복수의 메모리 영역은 인접 메모리 영역과 비트라인 드라이버/싱커를 공유하는 저항성 메모리 장치, 그 레이아웃 구조 및 센싱 회로를 제시한다.

Description

저항성 메모리 장치, 그 레이아웃 구조 및 센싱 회로{Resistive Memory Apparatus, Layout Structure and Sensing Circuit Thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 저항성 메모리 장치, 그 레이아웃 구조 및 센싱 회로에 관한 것이다.
저항성 메모리 장치는 리드 동작시 전류 형태의 출력 정보를 생성한다. 저항성 메모리 장치로는 상변화 메모리 장치(PCRAM), 자기 메모리 장치(MRAM), 저항 변화 메모리 장치(ReRAM) 등을 들 수 있으며, 각 메모리 셀의 동작 원리는 서로 다르지만 회로 관점에서 보면 동일한 형태의 리드 동작이 가능하다.
도 1은 일반적인 저항성 메모리 장치의 일 예시도이다.
도 1을 참조하면, 저항성 메모리 장치(10)는 비트라인(BL)/소스라인(SL)과 워드라인 간에 접속되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이(101), 외부 어드레스에 응답하여 워드라인을 구동하는 로우 어드레스 디코더(103), 외부 어드레스에 응답하여 제 1 컬럼 선택부(107) 및 제 2 컬럼 선택부(109)를 구동하는 컬럼 어드레스 디코더(105), 비트라인을 구동하는 제 1 컬럼 선택부(107), 소스라인을 구동하는 제 2 컬럼 선택부(109), 제 1 컬럼 선택부(107)에 의해 구동된 비트라인에 지정된 전위를 인가하는 비트라인 드라이버/싱커(111), 제 2 컬럼 선택부(109)에 의해 구동된 소스라인에 지정된 전위를 인가하는 소스라인 드라이버/싱커(113) 및 센싱 회로(115)를 포함한다.
로우 어드레스 디코더(103)에 의해 구동된 워드라인에 의해 특정 메모리 셀이 활성화되었을 때, 셀의 저항 상태에 따라 소스라인과 비트라인 사이의 저항이 논리적 하이, 또는 로우의 값을 갖게 된다.
라이트 동작시 즉, 라이트 인에이블 신호(WE)가 하이 레벨로 인에이블되고, 리드 인에이블 신호(RE)가 로우 레벨로 디스에이블될 때, 외부에서 공급된 데이터(DATA)에 따라 라이트 회로로서의 비트라인 드라이버/싱커(111) 및 소스라인 드라이버/싱커(113)가 동작하여 선택된 비트라인 및 소스라인을 구동하고, 그 결과 선택된 셀의 저항 값이 하이 또는 로우로 변화하게 된다.
리드 동작 중에는(WE='L', RE='H') 쓰기 회로(111, 113)는 비활성화되고, 센싱 회로(115)가 활성화되어 소스라인은 접지단자로 연결되고 비트라인은 센싱 회로(115)에 포함된 감지부(1151)의 센싱 노드(Vc)에 연결된다.
센싱 회로(115)에서 클램프 전압(VCLAMP)은 센싱 동작시 비트라인에 과도한 전압이 인가되지 않도록 한다. 클램프 전압(VCLAMP)에 의해 센싱 노드(Vc)에는 대략 클램프 전압(VCLAMP)에서 스위칭 소자(N12)의 문턱전압을 뺀 만큼의 전압이 인가된다.
리드 동작 중 셀이 선택되고 센싱 회로(115)가 활성화되면, 소스라인은 센싱 회로(115)의 스위칭 소자(1157)를 통해 접지단자에 접속되고, 이에 따라 센싱 노드(Vc)와 접지단자 사이에 셀을 통한 전류 경로(Vc-제1컬럼선택부-BL-셀-SL-제2컬럼선택부-접지단자)가 형성되며, 셀 저항 값에 따라 각기 다른 전류가 흐르게 된다.
예를 들어, 셀 저항 값이 작을 경우(RLow) 비교적 큰 전류(IH)가, 셀 저항 값이 클 경우(RHigh) 비교적 작은 전류(IL)가 흐른다. 이 전류는 예비 출력단자(Pre_out)에서 유출되는 전류를 형성하게 된다. 만약 바이어스 전압(PBIAS)을 적절히 인가하여 센싱 동작 중에 예비 출력단자(Pre_out)로 유입되는 전류의 크기를 IL와 IH 사이의 값으로 조절하게 된다고 가정하면, 셀 저항 값이 작은 경우(RLow) 예비 출력단자(Pre-out)에 유입되는 전류보다 유출되는 전류가 커서 예비 출력단자(Pre-out)의 전압이 감소하게 되고, 반대로 셀 저항 값이 큰 경우(RHigh) 에는 예비 출력단자(Pre-out)에 유입되는 전류보다 유출되는 전류가 작아서 예비 출력단자(Pre-out)의 전압이 증가하게 된다.
따라서, 적절한 시간이 흐른 후에 차동 증폭기(1153)를 이용하여 예비 출력단자(Pre-out)의 전압을 기준 전압(REF)과 비교하면 셀의 저항 값을 판정할 수 있다. 즉, 셀 저항 값이 작은 경우(RLow) 예비 출력단자(Pre-out)의 전압이 기준 전압(REF)보다 작아져서 출력 데이터(RD_out)은 로우가 되고, 셀 저항 값이 큰 경우(RHigh) 예비 출력단자(Pre-out)의 전압이 기준전압(REF)보다 커져서 출력 데이터(RD_out)는 하이가 된다. 센싱된 출력 데이터(RD_out)는 래치(1155)에 저장되고 필요한 순간에 외부로 출력된다.
도 1에 도시한 센싱 회로(115)는 셀 저항 값의 차이가 큰 경우에는 문제가 없지만, 셀 저항 값의 차이가 크지 않은 저항성 메모리의 경우 센싱 마진이 부족한 문제가 발생한다. 센싱 마진을 확보하기 위해서는 두 셀 전류(IL, IH) 사이의 기준 전류가 예비 출력단자(Pre-out)에 공급되도록 바이어스 전압(PBIAS)을 조절해야 하는데, 이 전류차가 작고, 셀 전류의 변동이 심해서 외부 바이어스 전압(PBIAS)을 가지고는 그러한 기능을 제대로 수행하기 어렵게 된다.
따라서 기준 전류를 메모리 셀 어레이 내의 기준 셀 전류로부터 생성하여 예비 출력단자(Pre-out)로 공급하는 방식이 사용되고 있으며 이를 도 2에 도시하였다.
도 2는 일반적인 저항성 메모리 장치의 다른 예시도이다.
도 2를 참조하면, 저항성 메모리 장치(20)는 비트라인(BL)/소스라인(SL)과 워드라인 간에 접속되는 복수의 메모리 셀을 포함하는 메인 메모리 셀 어레이(201A)와 레퍼런스 셀 어레이(201B), 외부 어드레스에 응답하여 워드라인을 구동하는 로우 어드레스 디코더(203), 외부 어드레스에 응답하여 제 1 컬럼 선택부(207A), 제 1 레퍼런스 컬럼 선택부(207B), 제 2 컬럼 선택부(209A) 및 제 2 레퍼런스 컬럼 선택부(209B)를 구동하는 컬럼 어드레스 디코더(205), 비트라인을 구동하는 제 1 컬럼 선택부(207A), 레퍼런스 비트라인을 구동하는 제 1 레퍼런스 컬럼 선택부(207B), 소스라인을 구동하는 제 2 컬럼 선택부(209A), 레퍼런스 소스라인을 구동하는 제 2 레퍼런스 컬럼 선택부(209B), 제 1 컬럼 선택부(207A)에 의해 구동된 비트라인에 지정된 전위를 인가하는 비트라인 드라이버/싱커(211), 제 2 컬럼 선택부(209A)에 의해 구동된 소스라인에 지정된 전위를 인가하는 소스라인 드라이버/싱커(213), 레퍼런스 비트라인에 지정된 전위를 인가하는 제 1 레퍼런스 드라이버(215), 레퍼런스 소스라인에 지정된 전위를 인가하는 제 2 레퍼런스 드라이버(217), 기준전압 생성 회로(221) 및 센싱 회로(219)를 포함한다.
도 2의 저항성 메모리 장치(20)는 도 1의 저항성 메모리 장치(10)와 달리 두 개의 레퍼런스 셀 컬럼이 추가되어 있다. 하나의 레퍼런스 컬럼(RBL0/RSL0)에 접속된 n개의 레퍼런스 셀에는 논리 하이 레벨의 데이터가, 다른 하나의 레퍼런스 컬럼(RBL1/RSL1)에 접속된 n개의 레퍼런스 셀에는 논리 로우 레벨의 데이터가 저장된다.
리드 동작을 수행하기 전에 레퍼런스 셀에 대한 라이트 동작이 선행된다. 이는 메인 메모리 셀 어레이(201A)에 대한 라이트 동작과 동일한 방식으로, 레퍼런스 컬럼에 접속된 제 1 및 제 2 레퍼런스 드라이버(215, 217)를 이용하여 수행된다.
리드 동작 중(WE='L', RE='H') 센싱 회로(219)의 동작은 도 1과 유사하다. 다만, 도 2에서는 리드 동작 중 두 개의 레퍼런스 셀이 기준전압 생성 회로(221)에 연결되고, 기준전압 생성 회로(221)에서 센싱 회로(219)의 센싱 전류 생성을 위한 바이어스 전압(PBIAS)을 감지부(2191)에 공급하는 한편, 비교부(2193)에 기준 전압(REF)을 공급하게 된다.
미설명부호 2197은 선택된 셀의 소스라인을 접지단자로 싱크시키는 스위칭 소자이며, 2195는 비교부(2193)의 출력 신호를 저장하는 래치이다.
보다 구체적으로, 리드 동작 중 하나의 워드라인이 활성화되고, 제 1 및 제 2 레퍼런스 컬럼 선택부(207B, 209B)가 활성화되면, 두 개의 레퍼런스 셀 즉, 하이 데이터 및 로우 데이터가 저장된 셀의 레퍼런스 소스라인들은 싱크부(2213)에 의해 접지단자에 연결되고, 레퍼런스 비트라인들은 기준전압 생성부(2211)의 스위칭 소자(N23, N24)를 거쳐 센싱 노드(Vc)에 연결된다. 센싱 노드(Vc)에서 두 레퍼런스 비트라인은 서로 단락되어 있다. 센싱 노드(Vc)의 전압은 클램프 전압(VCLAMP)에서 스위칭 소자(N21또는 N22)의 문턱 전압을 뺀 정도가 된다. 이때, 센싱 노드(Vc)와 접지단자 사이에 두 개의 레퍼런스 셀을 통해 전류 경로가 형성된다. 따라서 스위칭 소자(N23)를 통해서는 IH 가 스위칭 소자(N24)를 통해서는 IL가 흐르게 된다. 이 전류는 센싱 노드(Vc)로부터 유출되는 전류이고 정상 상태에서는 스위칭 소자(N21) 및 스위칭 소자(N22)로부터 유입되는 전류와 같게 된다. 즉, IN21+IN22=IN23+IN24= IH + IL이다. 그런데, 스위칭 소자(N21)와 스위칭 소자(N22)의 게이트 전압은 클램프 전압(VCLAMP)이 공통으로 인가되고, 소스 전압도 센싱 노드(Vc)에 공통 접속되므로 스위칭 소자(N21)와 스위칭 소자(N22)가 포화영역에서 동작하는 경우, 두 전류 IN21과 IN22가 같게 된다. 즉, IN21=IN22 = ㅍ*( IHigh + ILow )의 관계가 성립한다. 또한, 정상 상태에서 스위칭 소자(N21)의 전류는 스위칭 소자(P21)의 전류와 같고, 스위칭 소자 P21-P22, 스위칭 소자 P21-P23의 전류 미러링에 의해 스위칭 소자(P22) 및 스위칭 소자(P23)의 전류로 카피된다. 즉, IP21=IP22=IP23 = ㅍ*(IH+IL) 이다. 여기서 알 수 있듯이 기준 전압 생성 회로(221)는 두 레퍼런스 셀 전류의 중간 값에 해당하는 기준 전류, 즉 ㅍ*(IH+IL)를 생성하고, 센싱 회로(219)의 스위칭 소자(P23)를 통해서 예비 출력단자(Pre-out)로 공급하는 기능을 수행한다.
이와 같이, 기준전압 생성 회로(221)는 두 레퍼런스 셀 전류 사이의 기준 전류, 그것도 센싱 마진을 제일 크게 할 수 있는 중간 전류를 센싱 회로(219)에 안정적으로 공급함으로써 셀 저항비가 작은 저항성 메모리의 센싱 마진을 극대화할 수 있다.
한편, 기준전압 생성 회로(221)는 기준 전압(REF) 또한 공급한다. 앞에서 설명한 바와 같이 스위칭 소자(N22)의 전류가 IN22 = ㅍ*(IH+IL)이고, 스위칭 소자(P22)의 전류도 동일하게 IP22 = ㅍ*(IH+IL) 이므로, 정상상태의 기준전압(REF) 값은 1/2*VDD 정도의 값을 가지게 되어 안정적인 기준전압(REF)을 얻을 수 있다.
도 2에 도시한 저항성 메모리 장치(20)는 센싱 마진을 충분히 확보할 수 있다. 하지만, 레퍼런스 셀에 데이터를 라이트하기 위한 별도의 회로 즉, 제 1 및 제 2 레퍼런스 컬럼 선택부(207B, 209B)와 제 1 및 제 2 레퍼런스 드라이버(215, 217)가 필요하며, 이에 따라 별도의 레퍼런스 셀 라이트 동작을 정의하여야 하는 번거로움이 있다. 이는 레퍼런스 셀을 별도의 컬럼을 추가하여 제작한 것에서 발생하는 문제이다.
본 발명은 레퍼런스 셀을 위한 라이트 회로를 생략할 수 있는 저항성 메모리 장치 및 그 레이아웃 구조를 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 메인 메모리 셀에 대한 라이트 회로를 이용하여 레퍼런스 셀을 라이트할 수 있는 저항성 메모리 장치 및 그 레이아웃 구조를 제공하는 데 있다.
본 발명의 또 다른 기술적 과제는 레퍼런스 셀에 대한 라이트 회로를 생략한 저항성 메모리 장치를 위한 센싱 회로를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 저항성 메모리 장치는 복수의 워드라인에 연결되는 메인 메모리 셀 어레이, 및 복수의 레퍼런스 워드라인에 접속되는 레퍼런스 셀 어레이를 포함하는 메모리 영역이 복수개 구비되고, 상기 복수의 메모리 영역은 인접 메모리 영역과 비트라인 드라이버/싱커를 공유한다.
아울러, 본 발명의 다른 실시예에 의한 저항성 메모리 장치는 복수의 제 1 소스라인/비트라인과 복수의 제 1 워드라인 간에 접속되는 제 1메인 메모리 셀 어레이 및 상기 복수의 제 1 소스라인/비트라인과 복수의 제 1 레퍼런스 워드라인 간에 접속되는 제 1 레퍼런스 셀 어레이를 포함하는 제 1 메모리 영역, 복수의 제 2 소스라인/비트라인과 복수의 제 2 워드라인 간에 접속되는 제 2메인 메모리 셀 어레이 및 상기 복수의 제 2 소스라인/비트라인과 복수의 제 2 레퍼런스 워드라인 간에 접속되는 제 2 레퍼런스 셀 어레이를 포함하는 제 2 메모리 영역; 외부 어드레스에 응답하여 워드라인 또는 레퍼런스 워드라인을 구동하는 로우 어드레스 디코더부; 외부 어드레스에 응답하여 비트라인 및 소스라인을 구동하도록 하는 컬럼 어드레스 디코더; 및 상기 제 1 메모리 영역과 상기 제 2 메모리 영역에 공통 접속되어 상기 컬럼 어드레스 디코더에 의해 구동된 비트라인에 지정된 전위를 인가하는 비트라인 드라이버/싱커;를 포함한다.
한편, 본 발명의 일 실시예에 의한 저항성 메모리 장치의 레이아웃 구조는 메인 메모리 셀 어레이 및 복수의 레퍼런스 워드라인에 접속되도록 형성되는 레퍼런스 셀 어레이를 포함하는 복수의 메모리 영역과, 인접하는 메모리 영역 간에 공유되는 비트라인 드라이버/싱커를 공유하는 저항성 메모리 장치를 위한 센싱 회로로서, 리드 인에이블 신호에 응답하여, 선택된 메모리 영역과 상기 비트라인 드라이버/싱커를 공유하는 인접 메모리 영역의 레퍼런스 셀에 접속된 소스라인을 접지단자로 연결하는 제 1 싱크부; 리드 인에이블 신호에 응답하여 선택된 메모리 영역의 메인 메모리 셀에 접속된 소스라인을 접지단자로 연결하는 제 2 싱크부; 상기 인접 메모리 영역의 레퍼런스 셀에 연결된 비트라인 및 상기 선택된 메모리 영역의 메인 메모리 셀에 연결된 비트라인에 접속되어 상기 선택된 메모리 영역의 메인 메모리 셀의 데이터를 센싱하여 예비 출력단자로 출력하는 감지부; 및 기준전압과 상기 예비 출력단자의 전압을 비교하여 리드 데이터를 출력하는 비교부;를 포함한다.
다른 한편, 본 발명의 일 실시예에 의한 저항성 메모리 장치를 위한 센싱 회로는 복수의 메모리 영역; 및 인접하는 메모리 영역 사이에 배치되는 비트라인 드라이버/싱커;를 포함하고, 상기 복수의 메모리 영역 각각은 복수의 비트라인/소스라인; 상기 비트라인/소스라인과 수직하도록 배열되는 복수의 워드라인; 상기 비트라인/소스라인과 수직하도록 배열되는 복수의 레퍼런스 워드라인; 상기 복수의 비트라인/소스라인과 상기 복수의 워드라인 간에 접속되는 메인 메모리 셀 어레이; 및 상기 복수의 비트라인/소스라인과 상기 복수의 레퍼런스 워드라인 간에 접속되는 레퍼런스 셀 어레이;를 포함한다.
본 발명에서는 각 메모리 영역에 레퍼런스 워드라인에 접속되는 레퍼런스 메모리 셀 어레이를 배치하고, 인접하는 메모리 영역이 비트라인 드라이버/싱커를 공유하도록 한다.
따라서, 레퍼런스 셀에 대한 라이트/리드 회로를 별도로 구성할 필요가 없어 메모리 장치의 구성을 단순화할 수 있고, 레퍼런스 동작을 정의할 필요가 없다.
또한, 레퍼런스 셀에 흐르는 전류로부터 메인 메모리 셀의 전류량을 정확히 감지하고, 이를 기준전압과 비교하여 리드 동작을 수행하여 저항 차이가 크지 않은 저항성 메모리 장치에서의 센싱 마진을 충분히 확보할 수 있다.
도 1은 일반적인 저항성 메모리 장치의 일 예시도,
도 2는 일반적인 저항성 메모리 장치의 다른 예시도,
도 3은 본 발명의 일 실시예에 의한 저항성 메모리 장치의 구성도,
도 4는 본 발명의 일 실시예에 의한 저항성 메모리 장치를 위한 센싱 회로의구성도,
도 5는 도 4에 도시한 센싱 회로의 구성도,
도 6은 도 5에 도시한 로딩부의 구성도,
도 7은 도 6에 도시한 로딩부의 간략 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 의한 저항성 메모리 장치의 구성도이다.
도 3에 도시한 것과 같이, 본 발명의 일 실시예에 의한 저항성 메모리 장치(30)는 복수의 제 1 소스라인/비트라인과 복수의 제 1 워드라인 간에 접속되는 메인 메모리 셀 어레이(311) 및 상기 복수의 제 1 소스라인/비트라인과 복수의 레퍼런스 워드라인 간에 접속되는 레퍼런스 셀 어레이(313)를 포함하는 제 1 메모리 영역(310), 복수의 제 2 소스라인/비트라인과 복수의 제 2 워드라인 간에 접속되는 메인 메모리 셀 어레이(321) 및 상기 복수의 제 2 소스라인/비트라인과 복수의 레퍼런스 워드라인 간에 접속되는 레퍼런스 셀 어레이(323)를 포함하는 제 2 메모리 영역(320), 외부 어드레스에 응답하여 워드라인 또는 레퍼런스 워드라인을 구동하는 로우 어드레스 디코더부(330), 외부 어드레스에 응답하여 비트라인 및 소스라인을 구동하도록 하는 컬럼 어드레스 디코더(340) 및 제 1 메모리 영역(310)과 제 2 메모리 영역(320)에 공통 접속되어 컬럼 어드레스 디코더(340)에 의해 구동된 비트라인에 지정된 전위를 인가하는 비트라인 드라이버/싱커(350)를 포함한다.
제 1 메모리 영역(310) 및 제 2 메모리 영역(320)은 유사한 구조, 바람직하게는 비트라인 드라이버/싱커(350)를 중심으로 대칭 구조를 가질 수 있다.
보다 구체적으로, 제 1 및 제 2 메모리 영역(310, 320)은 각각 복수의 비트라인(BL)/소스라인(SL)과 복수의 워드라인 간에 접속되는 복수의 메모리 셀을 포함하는 메인 메모리 셀 어레이(311, 321), 상기 복수의 비트라인/소스라인과 복수의 레퍼런스 워드라인(RWLH, RWLL) 간에 접속되는 레퍼런스 셀 어레이(313, 323), 컬럼 어드레스 디코더(340)의 출력 신호에 응답하여 비트라인을 구동하는 제 1 컬럼 선택부(315, 325), 컬럼 어드레스 디코더(240)의 출력 신호에 응답하여 소스라인을 구동하는 제 2 컬럼 선택부(317, 327) 및 제 2 컬럼 선택부(317, 327)에 의해 구동된 소스라인에 지정된 전위를 인가하는 소스라인 드라이버/싱커(319, 329)를 포함한다.
아울러, 로우 어드레스 디코더부(330)는 제 1 메모리 영역(310)의 워드라인을 구동하기 위한 제 1 로우 어드레스 디코더(331) 및 제 2 메모리 영역(320)의 워드라인을 구동하기 위한 제 2 로우 어드레스 디코더(333)를 포함할 수 있다.
이러한 저항성 메모리 장치(30)는 레퍼런스 셀 어레이(313, 323)이 로우 방향으로 형성되어 있다. 즉, 복수개, 바람직하게는 한 쌍의 레퍼런스 워드라인(RWLH, RWLL)에 접속된 복수의 레퍼런스 셀을 포함하고, 어느 하나의 레퍼런스 워드라인(RWLH)에 접속된 레퍼런스 셀에는 논리 하이 데이터가, 다른 하나의 레퍼런스 워드라인(RWLL)에 접속된 레퍼런스 셀에는 논리 로우 데이터가 저장된다. 리드 동작이 수행되기 전, 레퍼런스 셀 어레이(313, 323)의 각 셀에 기 설정된 데이터가 라이트되어야 함은 물론이다.
또한, 한 쌍의 메모리 영역(310, 320)이 비트라인 드라이버/싱커(350)를 공유하도록 배치함으로써 면적 효율성을 증대시킬 수 있다.
도 3에 도시한 저항성 메모리 장치(30)를 참조하여 레퍼런스 셀에 대한 라이트 동작을 설명한다.
라이트 명령이 인가됨에 따라 라이트 인에이블 신호(WE)가 하이 레벨로 인에이블되고, 리드 인에이블 신호(RE)가 로우 레벨로 디스에이블된다. 로우 어드레스 디코더(331, 333)에 의해 하나의 레퍼런스 워드라인이 활성화되고, 컬럼 어드레스 디코더(340)와 제 1 및 제 2 컬럼 선택부(315-317, 325-327)에 의해 활성화된 복수의 셀 중 하나의 레퍼런스 셀의 비트라인 및 소스라인이 각각 비트라인 드라이버/싱커(350) 및 소스라인 드라이버/싱커(319, 329)에 의해 구동되어 레퍼런스 셀에 임계 전류가 흐른다.
즉, 레퍼런스 셀에 대한 라이트 동작이 메인 메모리 셀에 대한 라이트 동작과 동일한 방식으로 이루어짐을 알 수 있다. 다시 말해, 로우 어드레스 디코더(331, 333)에서 메인 워드라인 대신 레퍼런스 워드라인을 화성화시킴으로써, 메인 메모리 셀에 대한 라이트 동작과 동일한 방식으로 레퍼런스 데이터를 기록할 수 있는 것이다.
따라서, 레퍼런스 셀에 대한 라이트를 위한 레퍼런스 드라이버, 레퍼런스 컬럼 선택부 등과 같은 구성을 생략할 수 있고, 레퍼런스 셀에 대한 라이트 동작을 위한 별도의 동작을 정의할 필요가 없다. 따라서, 저항성 메모리 장치(30)의 구성을 단순화할 수 있다.
이어서, 도 3에 도시한 저항성 메모리 장치(30)에 대한 리드 동작을 설명한다.
도 4는 본 발명의 일 실시예에 의한 저항성 메모리 장치를 위한 센싱 회로의구성도이고, 도 5는 도 4에 도시한 센싱 회로의 구성도이다.
도 4를 참조하면, 센싱 회로(40)는 제 2 컬럼 선택부(317)에 의해 선택된 소스 라인을 접지단자로 연결하기 위한 제 1 싱크부(410), 제 2 컬럼 선택부(327)에 의해 선택된 소스 라인을 접지단자로 연결하기 위한 제 2 싱크부(420), 제 1 컬럼 선택부(315)에 의해 선택된 비트라인의 전위와 제 1 컬럼 선택부(325)에 의해 선택된 비트라인의 전위로부터 센싱 전압을 출력하는 감지부(430) 및 감지부(430)의 출력 전압과 기준전압(REF)을 비교하여 리드 데이터(RD_OUT)를 출력하는 비교부(440)를 포함한다.
도 5에 도시한 것과 같이, 제 1 및 제 2 싱크부(410, 420)는 리드 인에이블 신호(RE)에 의해 구동되어 제 2 컬럼 선택부(317, 327)에 의해 선택된 소스라인을 접지단자로 연결하기 위한 스위칭 소자를 포함하도록 구성할 수 있다.
또한, 감지부(430)는 제 1 메모리 영역(310)의 선택된 비트라인 및 제 2 메모리 영역(320)의 선택된 비트라인으로 전류를 공급하는 로딩부(4301), 제 1 및 제 2 메모리 영역(310, 320)의 선택된 비트라인에 과도한 전류가 공급되지 않도록 하는 클램핑부(4303) 및 리드 동작시 로딩부(4301)의 출력 전류를 제 1 및 제 2 메모리 영역(310, 320)의 선택된 비트라인으로 제공하는 스위칭부(4305)를 포함한다.
한편, 비교부(440)는 로딩부의 예비 출력단자(Pre_out)에 인가되는 전압과 기준전압(REF)을 비교하여 리드 데이터(RD_OUT)를 출력하는 비교회로(441) 및 리드 데이터(RD_0UT)를 임시 저장하는 래치(443)를 포함한다.
도 3 및 도 5를 참조하여 본 발명에 의한 저항성 메모리 장치의 리드 동작을 보다 구체적으로 설명한다.
리드 동작(WE='L', RE='H')시에는 메인 메모리 셀에 저장된 데이터의 판정을 위한 기준 전류를 제공하기 위해, 비트라인 드라이버/싱커(350)를 공유하는 한 쌍의 메모리 영역(310, 320) 중 미선택 메모리 영역의 레퍼런스 워드라인(RWLH, RWLL)이 활성화된다.
예를 들어, 제 2 메모리 영역(320)의 메인 메모리 셀 어레이(321)에 대한 리드 동작이 필요한 경우, 기준 전류 제공을 위하여 제 1 메모리 영역(310)의 레퍼런스 워드라인(RWLH, RWLL)이 논리 하이 레벨로 활성화된다. 이후, 컬럼 어드레스 디코더(340)와 제 1 및 제 2 컬럼 선택부(315, 317, 325, 327)에 의해 제 1 및 제 2 메모리 영역(310, 320) 각각에서 컬럼이 하나씩 선택되고, 선택된 컬럼의 소스라인들은 제 1 및 제 2 싱크부(410, 420)를 통해 접지단자에 연결된다.
또한, 선택된 컬럼의 비트라인들은 감지부(430)의 제 1 감지 단자(SA_upper) 및 제 2 감지 단자(SA_Lower)로 연결된다. 이때, 클램핑부(4303)에 공급되는 클램프 전압(VCLAMP)에 의해서 선택된 비트라인의 전압은 일정한 값으로 클램핑된다.
이때, 제 1 메모리 영역(310)의 선택된 비트라인과 접지단자 사이에는 한 쌍의 레퍼런스 셀을 통한 경로가 형성되어 IH+IL의 전류가 흐르고, 제 2 메모리 영역(320)의 선택된 비트라인과 접지단자 사이에는 메인 메모리 셀을 통한 경로가 형성되어 메인 메모리 셀에 저장되어 있는 데이터에 따라 IH 또는 IL의 전류가 흐른다.
제 1 및 제 2 메모리 영역(310, 320)의 선택된 비트라인으로 각각 유출되는 전류는 스위칭부(4305)의 스위칭 소자(N41, M42)를 통해 로딩부(4301)로부터 공급된다.
도 6은 도 5에 도시한 로딩부의 구성도이다.
도 6에 도시한 것과 같이, 로딩부(4301)는 전원전압 단자 및 제 1 메모리 영역(310)의 선택된 비트라인 간에 접속되고 제 2 선택신호(Lower)에 응답하여 제 1 메모리 영역(310)의 선택된 비트라인으로 유출될 전류원을 공급하는 제 1 전류 생성부(4310), 전원전압 단자 및 제 2 메모리 영역(320)의 선택된 비트라인 간에 접속되고 제 1 선택신호(Upper)에 응답하여 선택된 비트라인으로 유출된 전류원을 공급하는 제 2 전류 생성부(4320), 리드 인에이블 신호(RE)에 따라 구동되며 제 1 전류 생성부(4310)와 제 2 전류 생성부(4320) 간에 접속되는 스위칭부(4330) 및 제 1 전류 생성부(4310)의 출력 전압 또는 제 2 전류 생성부(4320)의 출력 전압을 예비 출력단자(Pre_out)로 제공하는 출력부(4340)를 포함한다.
도 6을 참조하여, 제 1 감지 단자(SA_Upper)를 통한 유출 전류가 IH+IL이고, 제 2 감지 단자(SA_Lower)를 통한 유출 전류가 IH 또는 IL일 때의 동작을 설명한다.
리드하고자 하는 메인 메모리 셀이 제 2 메모리 영역(320)에 있으므로, 칩(미도시) 내부의 제어 회로에서 발생하는 제어 신호, 즉, 제 1 선택신호(Upper) 및 제 2 선택신호(Lower)의 논리값은 각각 논리 로우 레벨 및 하이 레벨로 입력된다고 가정한다. 또한, 리드 모드이므로 리드 인에이블 신호(RE)는 논리 하이 레벨로 인에이블될 수 있다.
이러한 상태에서 도 6에 포함된 각 소자의 온/오프 상태는 다음과 같다. 즉, P55은 오프, N51 및 N52는 온이 되어 P51 및 P52의 게이트가 서로 연결되고 아울러 드레인까지 연결된다. 한편, P56는 온이 되어 P54의 게이트에 전원전압이 인가되므로 P54는 오프된다. 그리고 N53 및 N54가 오프되고, N57이 온되어 P53의 게이트가 P52 및 P51의 게이트와 연결된다. 만약 P51, P52, P53 및 P54의 크기가 동일하다고 하면, P51, P52 와 P53은 2:1의 전류 복사기의 기능을 하게 된다. 왜냐하면, 이들 소자를 모두 전류 포화영역에서 사용한다고 가정하고 이들 소자의 소스는 전원전압으로 동일하고 게이트도 한 단자로 연결했기 때문에 전류의 비는 소자의 크기의 비와 같게 되기 때문이다.
아울러, N55가 오프, N56이 온되어 예비 출력단자(Pre_out)에 제 2 감지 단자(SA_Lower)가 연결된다. 즉, 리드 동작을 위해 선택된 제 2 메모리 영역(320)의 비트라인이 예비 출력단자(Pre_out)에 연결되어, 비트라인의 셀 전류와 제 2 전류 생성부(4320)의 전류가 비교되고 그 결과 출력 전압이 결정되게 된다.
도 7은 도 6에 도시한 로딩부의 간략 회로도이다.
오프된 소자를 제거하고 온된 소자의 저항을 무시하여 단락된 선으로 표시한 것이다. 도 7을 참조하면, 제 1 감지단자(SA_Upper)로 유출되는 전류를 P51, P52 다이오드가 공급하고 있고, P51, P52의 게이트 전압을 P53에 전달하여 P53을 통해서 P51, P52와 P53의 크기의 비인 2:1의 전류 복사가 일어난다. 즉, P53를 통해서 P51, P52에 흐르는 전류 IH+IL의 절반인 ㅍ*(IH+IL)가 예비 출력단자(Pre_out)로 공급 된다. 한편, 제 2 감지단자(SA_Lower) 측으로 읽고자 하는 셀 데이터에 따라 IH 또는 IL의 전류가 유출되게 된다.
만약, 셀 데이터가 저항이 큰 상태여서 제 2 감지단자(SA_Lower) 측으로 IH 가 유출되는 경우 유출되는 전류 IH 보다 P53에 의해 공급되는 전류 ㅍ*(IH+IL)가 더 크게 되어 예비 출력단자(Pre_out)의 전압이 점차 상승하게 된다. 따라서, 이 경우 예비 출력단자(Pre_out)의 전압을 기준 전압(REF)과 비교하는 비교부(440)의 출력(RD_OUT)은 논리 하이 레벨이 되어 외부로 하이 데이터가 읽혀 지게 된다.
반대로, 셀 데이터가 저항이 작은 상태여서 제 2 감지단자(SA_Lower) 측으로 IL가 유출되는 경우 유출되는 전류 IL보다 P53에 의해 공급되는 전류 ㅍ*(IHigh+ILow )가 더 작게 되어 예비 출력단자(Pre_out)의 전압이 점차 하강하게 된다. 따라서, 이 경우 예비 출력단자(Pre_out)의 전압을 기준 전압(REF)과 비교하는 비교부(440)의 출력(RD_OUT)은 로우가 되어 외부로 로우 데이터가 읽혀 지게 된다.
이상에서 설명한 바와 같이, 본 발명에서는 레퍼런스 셀을 구현하는 데 있어서, 한 쌍의 워드라인을 이용한다. 그리고, 레퍼런스 셀의 소스라인 및 비트라인은 메인 메모리 셀의 소스라인 및 비트라인과 공유하도록 한다. 따라서, 레퍼런스 셀을 위한 라이트 회로나 리드 회로를 별도로 구비할 필요가 없어 저항성 메모리 장치의 구성을 단순화할 수 있고, 레퍼런스 셀에 대한 라이트 동작이나 리드 동작을 정의할 필요가 없다.
한편, 도 3에서는 레퍼런스 워드라인이 메인 메모리 셀의 워드라인 최하단에 배치되는 것에 대해 설명하였으나, 이에 한정되는 것은 아니다. 즉, 레퍼런스 워드라인은 메인 메모리 셀의 최상단이나, 메인 메모리 셀의 중간에 배치하는 것도 가능하다.
또한, 도 6에 도시한 로딩부(4301)에서, 스위칭부(4330)는 NMOS 트랜지스터로 도시하였으나, 전송 게이트를 이용하여 구성함으로써 스위칭 특성을 향상시키는 것도 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
30 : 저항성 메모리 장치
310 : 제 1 메모리 영역
320 : 제2 메모리 영역
330 : 로우 어드레스 디코더부
340 : 컬럼 어드레스 디코더
350 : 비트라인 드라이버/싱커
40 : 센싱 회로
410 : 제 1 싱크부
420 : 제 2 싱크부
430 : 감지부
440 : 비교부

Claims (16)

  1. 복수의 워드라인에 연결되는 메인 메모리 셀 어레이, 및 복수의 레퍼런스 워드라인에 접속되는 레퍼런스 셀 어레이를 포함하는 메모리 영역이 복수개 구비되고,
    상기 복수의 메모리 영역은 인접 메모리 영역과 비트라인 드라이버/싱커를 공유하는 저항성 메모리 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 메인 메모리 셀 어레이는 상기 레퍼런스 셀 어레이와 비트라인 및 소스라인을 공유하는 저항성 메모리 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 복수의 레퍼런스 워드라인은,
    논리 하이 레벨의 데이터가 저장되는 레퍼런스 메모리 셀이 접속되는 제 1 레퍼런스 워드라인; 및
    논리 로우 레벨의 데이터가 저장되는 레퍼런스 메모리 셀이 접속되는 제 2 레퍼런스 워드라인;
    을 포함하는 저항성 메모리 장치.
  4. 복수의 제 1 소스라인/비트라인과 복수의 제 1 워드라인 간에 접속되는 제 1메인 메모리 셀 어레이 및 상기 복수의 제 1 소스라인/비트라인과 복수의 제 1 레퍼런스 워드라인 간에 접속되는 제 1 레퍼런스 셀 어레이를 포함하는 제 1 메모리 영역,
    복수의 제 2 소스라인/비트라인과 복수의 제 2 워드라인 간에 접속되는 제 2메인 메모리 셀 어레이 및 상기 복수의 제 2 소스라인/비트라인과 복수의 제 2 레퍼런스 워드라인 간에 접속되는 제 2 레퍼런스 셀 어레이를 포함하는 제 2 메모리 영역;
    외부 어드레스에 응답하여 워드라인 또는 레퍼런스 워드라인을 구동하는 로우 어드레스 디코더부;
    외부 어드레스에 응답하여 비트라인 및 소스라인을 구동하도록 하는 컬럼 어드레스 디코더; 및
    상기 제 1 메모리 영역과 상기 제 2 메모리 영역에 공통 접속되어 상기 컬럼 어드레스 디코더에 의해 구동된 비트라인에 지정된 전위를 인가하는 비트라인 드라이버/싱커;
    를 포함하는 저항성 메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 제 1 메모리 영역은, 상기 컬럼 어드레스 디코더의 출력 신호에 응답하여 상기 제 1 비트라인을 구동하는 제 1 컬럼 선택부;
    상기 컬럼 어드레스 디코더의 출력 신호에 응답하여 상기 제 1 소스라인을 구동하는 제 2 컬럼 선택부; 및
    상기 제 2 컬럼 선택부에 의해 구동된 소스라인에 지정된 전위를 인가하는 소스라인 드라이버/싱커;
    를 포함하는 저항성 메모리 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 제 2 메모리 영역은, 상기 컬럼 어드레스 디코더의 출력 신호에 응답하여 상기 제 2 비트라인을 구동하는 제 1 컬럼 선택부;
    상기 컬럼 어드레스 디코더의 출력 신호에 응답하여 상기 제 2 소스라인을 구동하는 제 2 컬럼 선택부; 및
    상기 제 2 컬럼 선택부에 의해 구동된 소스라인에 지정된 전위를 인가하는 소스라인 드라이버/싱커;
    를 포함하는 저항성 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 복수의 제 1 레퍼런스 워드라인 및 상기 복수의 제 2 레퍼런스 워드라인은 각각 한 쌍의 레퍼런스 워드라인을 포함하는 저항성 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    어느 하나의 레퍼런스 워드라인에 접속된 레퍼런스 메모리 셀에는 논리 하이 레벨의 데이터가 저장되고, 다른 하나의 레퍼런스 워드라인에 접속된 레퍼런스 메모리 셀에는 논리 로우 레벨의 데이터가 저장되는 저항성 메모리 장치.
  9. 메인 메모리 셀 어레이 및 복수의 레퍼런스 워드라인에 접속되도록 형성되는 레퍼런스 셀 어레이를 포함하는 복수의 메모리 영역과, 인접하는 메모리 영역 간에 공유되는 비트라인 드라이버/싱커를 공유하는 저항성 메모리 장치를 위한 센싱 회로로서,
    리드 인에이블 신호에 응답하여, 선택된 메모리 영역과 상기 비트라인 드라이버/싱커를 공유하는 인접 메모리 영역의 레퍼런스 셀에 접속된 소스라인을 접지단자로 연결하는 제 1 싱크부;
    리드 인에이블 신호에 응답하여 선택된 메모리 영역의 메인 메모리 셀에 접속된 소스라인을 접지단자로 연결하는 제 2 싱크부;
    상기 인접 메모리 영역의 레퍼런스 셀에 연결된 비트라인 및 상기 선택된 메모리 영역의 메인 메모리 셀에 연결된 비트라인에 접속되어 상기 선택된 메모리 영역의 메인 메모리 셀의 데이터를 센싱하여 예비 출력단자로 출력하는 감지부; 및
    기준전압과 상기 예비 출력단자의 전압을 비교하여 리드 데이터를 출력하는 비교부;
    를 포함하는 저항성 메모리 장치를 위한 센싱 회로.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 감지부는, 상기 인접 메모리 영역의 레퍼런스 셀에 연결된 비트라인 및 상기 선택된 메모리 영역의 메인 메모리 셀에 연결된 비트라인으로 전류를 공급하는 로딩부; 및
    상기 리드 인에이블 신호에 응답하여 상기 로딩부의 출력 전류를 상기 선택된 메모리 영역의 비트라인 및 상기 인접 메모리 영역의 비트라인으로 제공하는 스위칭부;
    를 포함하는 저항성 메모리 장치를 위한 센싱 회로.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 로딩부는 전원전압 단자 및 상기 인접 메모리 영역의 비트라인 간에 접속되고 제 2 선택신호에 따라 구동되어 상기 인접 메모리 영역의 비트라인으로 유출될 전류원을 공급하는 제 1 전류 생성부;
    전원전압 단자 및 상기 선택된 메모리 영역의 비트라인 간에 접속되고 제 1 선택신호에 따라 구동되어 상기 선택된 메모리 영역의 비트라인으로 유출된 전류원을 공급하는 제 2 전류 생성부;
    상기 리드 인에이블 신호에 따라 구동되며 상기 제 1 전류 생성부와 상기 제 2 전류 생성부 간에 접속되는 스위칭부; 및
    상기 제 1 전류 생성부의 출력 전압 또는 상기 제 2 전류 생성부의 출력 전압을 상기 예비 출력단자로 제공하는 출력부;
    를 포함하는 저항성 메모리 장치를 위한 센싱 회로.
  12. 복수의 메모리 영역; 및
    인접하는 메모리 영역 사이에 배치되는 비트라인 드라이버/싱커;를 포함하고,
    상기 복수의 메모리 영역 각각은 복수의 비트라인/소스라인;
    상기 비트라인/소스라인과 수직하도록 배열되는 복수의 워드라인;
    상기 비트라인/소스라인과 수직하도록 배열되는 복수의 레퍼런스 워드라인;
    상기 복수의 비트라인/소스라인과 상기 복수의 워드라인 간에 접속되는 메인 메모리 셀 어레이; 및
    상기 복수의 비트라인/소스라인과 상기 복수의 레퍼런스 워드라인 간에 접속되는 레퍼런스 셀 어레이;
    를 포함하는 저항성 메모리 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 복수의 레퍼런스 워드라인은 상기 복수의 워드라인 최상단에 배열되는 저항성 메모리 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 복수의 레퍼런스 워드라인은 상기 복수의 워드라인 최하단에 배열되는 저항성 메모리 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 복수의 레퍼런스 워드라인은 상기 복수의 워드라인의 중앙 부분에 배열되는 저항성 메모리 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 복수의 메모리 영역 각각은 상기 비트라인 드라이버/싱커를 중심으로 대칭 구조를 갖는 저항성 메모리 장치.
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