CN104051009B - 一种电阻转变随机存储器rram的选通电路及选通方法 - Google Patents
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Abstract
本发明属于存储器技术领域，公开了一种电阻转变随机存储器RRAM的选通电路，包括：行译码器、列译码器、第一数据选择器以及第二数据选择器；所述第二数据选择器连接控制信号；所述控制信号包括：写使能信号和读使能信号，用于选择存储器的工作模式，即读出或者写入；所述第二数据选择器分别与所述第一数据选择器以及所述RRAM的外围电路相连，用于数据的读出或者写入；其中，所述行译码器接收外部行选通地址信号，进行地址译码，并发送给RRAM的存储阵列，选通一行存储单元；所述列译码器接收外部列选通地址信号，进行地址译码，并发送给所述第一数据选择器，选通多列存储单元。本发明通过同时选通多个存储单元，提升存储单元的读写速度。
Description
技术领域
本发明涉及存储器技术领域，特别涉及一种电阻转变随机存储器RRAM的选通电路及选通方法。
背景技术
人类进人信息时代，对于信息存储的需求也越来越高。海量的信息不仅要求更高的存储密度，对于存储器的响应速度和可靠性也提出了新的要求。在此背景下，半导体工业一直在寻找一种高速度、高密度、低功耗的新型非易失性存储器。所谓非易失性是指随机存储器即便在断电的情况下依然能够保留所存储的信息，这对于信息存储的安全性和稳定性无疑是非常重要的。
尽管静态随机存储器(SRAM)和动态随机存储器(DRAM)的响应速度非常快，但两者都是易失性的，为了保持其中的数据则必须对存储器进行反复的刷新，既增大了能耗又增加了额外的外围电路。而当前市场上主导的非易失性存储器是基于电荷存储机理的闪存，随着存储密度的提高和存储单元尺寸的减小，电荷发生隧穿的几率也越来越高，因此闪存的存储密度已经越来越接近于其本征极限，难以进一步提高。
此外，闪存低的写入速度也是它的一大缺陷(大于1微秒)。磁性随机存储器(MRAM)与铁电随机存储器(FRAM)同样面临着小型化的难题。在这种环境下，一种新型的电阻转变随机存储器(RRAM，简称阻变存储器)以其非易失性、高响应速度、高存储密度和简单的器件结构引起了科学界与工业界的广泛兴趣。
阻变存储器是通过外电场的作用使器件在其两个或多个不同的电阻值之间转变来实现存储，一旦转变发生器件将保留当前的阻值，被广泛认为是下一代非易失性存储器。
现存大多数存储器的存储方式都是通过存储单元来存储数据的。而对于容量日益增大的存储器来说，存储单元的数量也在急剧增长。因此，优化读写操作时的存储单元的选通方法对提高存储器的读写速度上有很大帮助。而一直沿用至今的主要选通方法是行列交叉选通。
图1展示了一种传统存储器的存储空间选通情况的示意图。如图1所示，传统存储器包括存储阵列、行译码器、列译码器。其中，行译码器用于选通某一行，列译码器用于选通某一列。若要存储单元选通，则必须同时行列选通，只有处在行列交叉点的存储单元才会被选通。这就是传统行列交叉选通。
图2展示了另一种传统存储器的存储空间选通情况的示意图。如图2所示，存储器包括存储阵列、行译码器、列译码器、数据通道、读写模式选择、写驱动、灵敏放大器。其中，行译码器译码的输出数据控制选通一行，列译码器译码输出选通某一列，经过数据通道将数据总线汇总，再经过数据选择器控制读写模式切换，最后选择连接写驱动电路还是灵敏放大电路。由此可知这个过程中译码器的作用只是选通存储单元，并不参与读写过程。
不难发现，上述的选通方法思路简单，操作起来方便易行，但是缺点也很明显，即功耗很大、资源利用率很低、而且在同一时间只能选通一个存储单元。对于日益增长的存储器速度指标来说显然是不够的。尤其对于阻变式存储器(Resistive Random AccessMemory，RRAM)来说，由于引入了初始化(Forming)操作，同时对多位选通甚至整个阵列的选通的需求就越来越迫切。因此必须引入新的选通机制来提高存储器的存储效率及工作速度。
发明内容
本发明所要解决的技术问题是提供一种提升电阻转变随机存储器RRAM读写效率的选通电路及方法。
为解决上述技术问题，本发明提供了一种电阻转变随机存储器RRAM的选通电路，包括：行译码器、列译码器、第一数据选择器以及第二数据选择器；所述第二数据选择器连接控制信号；所述控制信号包括：读使能信号和写使能信号，用于选择存储器的工作模式，即读出或者写入；所述第二数据选择器分别与所述第一数据选择器以及所述RRAM的外围电路相连，用于数据的读出或者写入；其中，所述行译码器接收外部行选通地址信号，进行地址译码，并发送给RRAM的存储阵列，选通一行存储单元；所述列译码器接收外部列选通地址信号，进行地址译码，并发送给所述第一数据选择器，选通多列存储单元。
进一步地，所述第一数据选择器包括：多个数据选择开关；所述数据选择开关的数量与所述RRAM存储阵列的列数相同。
进一步地，所述数据选择开关的输入端与所述RRAM存储阵列的行线相连；所述数据选择开关的输出端与所述第二数据选择器的输入端相连；所述数据选择开关的控制端与所述列译码器的输出端相连。
进一步地，所述数据选择开关包括：传输门和反相器；所述传输门的控制信号端以及所述反相器的输入端相连，作为所述数据选择开关的控制信号接入端；所述传输门输入端作为所述数据选择开关的输入端；所述传输门输出端与第二级数据选择器相连；反相器的输出端与传输门的反相时钟相连。
进一步地，所述第二数据选择器包括：多路选择器MUX；所述MUX的输入端与所述第一数据选择器的输出端相连；所述MUX的输出端与外围电路相连；所述MUX的控制信号端连接所述控制信号。
一种电阻转变随机存储器RRAM存储空间的选通方法，上述电阻转变随机存储器RRAM的选通电路；其特征在于，包括以下步骤：
电阻转变随机存储器RRAM上电初始化后，行译码器以及列译码器对读入的选通信号进行地址译码，生成两路地址信号；
一路地址信号直接作用在存储阵列上，另一路地址信号选通第一数据选择器；
选通后的第一数据选择器与直接作用在存储阵列上的地址信号配合，选通存储阵列上的一个或多个存储单元。
进一步地，第一数据选择器包括N个数据选择开关；N个所述选择开关分成n个开关组；任一开关组的多个数据选择开关采用统一的控制信号；n个所述开关组的控制信号各不相同。
进一步地，所述列译码器将待译码数据分段译码，将多段译码完的数据相与。
本发明所提出的电阻转变随机存储器RRAM的选通电路，通过改变列译码器的位置、增加数据选择器来控制实现多位同时选通的功能。在保证读写速度的前提下，通过第一数据选择器增加选择信号的使能对象，即增加存储单元的选通个数来增加数据通路；从而大大提升单位时间内的读写量，从而大幅提升读写效率。
附图说明
图1是现有技术中传统存储器存储空间的选通电路示意图；
图2是现有技术中另一种传统存储器存储空间的选通电路示意图；
图3是本发明实施例一提出的电阻转变随机存储器RRAM的选通电路的结构示意图；
图4是本发明实施例二提出的电阻转变随机存储器RRAM的选通电路的结构示意图；
图5是本发明实施例三提出的电阻转变随机存储器RRAM的选通方法示意图。
具体实施方式
实施例一
参见图3，一种电阻转变随机存储器RRAM的选通电路，包括：行译码器301、列译码器302、第一数据选择器303以及第二数据选择器305；第二数据选择器305连接控制信号304；所述控制信号包括：读使能信号和写使能信号，用于选择存储器的工作模式，即读出或者写入；第二数据选择器305分别与第一数据选择器301以及RRAM的外围电路306相连，从而实现存储阵列的数据写入和读出；其中，行译码器301接收外部行地址信号，向RRAM的存储阵列发送行选通信号，选通一行存储单元；列译码器302接收外部列地址信号，向第一数据选择器303发送列选通信号，选通多列存储单元；从而选通存储阵列RRAM中，某一行的多个存储单元，从而实现同时操作多个存储单元的读写，进而提升读写效率。
第一数据选择器303用于选通存储阵列同行的多个存储单元，从而实现对多个存储单元操作读写；第一数据选择器303包括：多个数据选择开关，每个数据选择开关对应控制一列的存储单元的选通情况；多个数据选择开关的控制信号来自外部控制命令，通过地址译码器译码后，选通第一数据选择器内的一个或多个数据选择开关，数据选择开关在选通存储阵列中的某一列或者某多列的存储单元。
第一数据选择器303接收列选通信号，通过译码后的地址信息，选通多列存储单元；配合行译码器的行选通信号，在存储阵列中，选通行线和列线交点的多个存储单元，实现读写操作。其中选择开关的输入端与RRAM的存储阵列的行线相连；数据选择开关的输出端与第二数据选择器305的输入端相连；选择开关的控制端与列译码器的输出端相连，保证物理链路的通畅。
第二数据选择器305用于读写模式切换，受外部控制信号304的控制；外部的控制信号304包括：写使能信号和读使能信号；第二数据选择器305包括：多路选择器MUX；MUX的输入端与第一数据选择器的输出端相连；MUX的输出端与外围电路相连，从而选通外围电路中的写使能电路，完成向存储单元中的写入操作，或者选通灵敏放大电路，完成读出操作；MUX的控制信号端连接控制信号，实现存储器的读写模式切换。
基于上述电阻转变随机存储器RRAM的选通电路；本实施例提出一种电阻转变随机存储器RRAM的选通方法，包括以下步骤：
电阻转变随机存储器RRAM上电初始化后，行译码器以及列译码器对读入的选通信号进行地址译码，生成两路地址信号；
一路地址信号直接作用在存储阵列上，另一路地址信号选通第一数据选择器；
选通后的第一数据选择器与直接作用在存储阵列上的地址信号配合，选通存储阵列上的一个或多个存储单元。
本发明所提出的电阻转变随机存储器RRAM的选通电路，通过改变列译码器的位置、增加数据选择器来控制实现多位同时选通的功能。在保证读写速度的前提下，通过第一数据选择器增加选择信号的使能对象，即增加存储单元的选通个数来增加数据通路；从而大大提升单位时间内的读写量，从而大幅提升读写效率。
实施例二
参见图4，本实施例在实施例一的基础上，针对选择开关，附加结构特征，提出本实施例；数据选择开关4031包括传输门40311和反相器40312；传输门40311的控制信号端以及反相器40312的输入端相连，作为数据选择开关4031的控制信号接入端，与列译码器402的输出端相连；传输门40311的输入端作为数据选择开关4031的输入端与存储阵列的列线相连；传输门40311输出端通过数据通路404与第二级数据选择器405相连；反相器40312的输出端与传输门40311的反相时钟相连；从而实现稳定高效的选通操作。
实施例三
如图5所示，该阻变式存储器的结构与实施例二提出的结构基本相同；所不同的是，这个列译码器的输出不仅控制一个选择开关，而是同时控制n个。而且列译码器的译码方式也较传统方式不同，采用分段译码然后相与的方式。
以8位待译码数据为例，将8位译码数据分为[0:3]位、[4:7]位。先对[0:3]位数据译码，结果为24位，然后再对[4:7]位数据译码，结果为24。然后再将[0:3]位译出的24位数据分别和[7:4]位译出的24位数据相与，然后按照高低位组合起来，最后得到28位数据，即为译码器完整正确的译码结果。列译码器的输入信号由外部地址信号提供，由于译出位数确定为N/n，其中N为需要译码的总位数，n为每次存储器的操作位数(同时读的存储空间数或同时能写入的存储空间数)，因此需要列译码器的输入位数为位，与前一种译码方式相比，大大节省译码器的输入列数。
当第x路列译码器输出为高其余为低时，第n(x-1)+1路、n(x-1)+2路、n(x-1)+3路一直到nx路第一数据选择器将把存储阵列的列线与第二级数据选择器的输入端接通，其余的第一数据选择器将自动被关闭，也就是说列译码器的输出同时控制n列，同时将这n列列线与第二级数据选择器接通。其中，0<x≤M且x为整数。
传统的的译码过程是直接译码，本实施例提出的方式将过程变成3个步骤：分段、译码、相与。
参见下表1，以4位译码器为例，这种根据真值表化简卡诺图跟据逻辑表达式直接译码的方式为传统方式，但是我们采用另外一种译码方式就是先分段，再译码，再相与组合的方式。
表1
| 0000 | 0000000000000001 |
| 0001 | 0000000000000010 |
| 0010 | 0000000000000100 |
| 0011 | 0000000000001000 |
| 0100 | 0000000000010000 |
| 0101 | 0000000000100000 |
| 0110 | 0000000001000000 |
| 0111 | 0000000010000000 |
| 1000 | 0000000100000000 |
| 1001 | 0000001000000000 |
| 1010 | 0000010000000000 |
| 1011 | 0000100000000000 |
| 1100 | 0001000000000000 |
| 1101 | 0010000000000000 |
| 1110 | 0100000000000000 |
| 1111 | 1000000000000000 |
表2
| 00 | 0001 |
| 01 | 0010 |
| 10 | 0100 |
| 11 | 1000 |
表3
| 00 | 0001 |
| 01 | 0010 |
| 10 | 0100 |
| 11 | 1000 |
把这4位分为高2位(表1)和低2位(表2)分别译码，然后我们再相与，这个相与的方式是将低两位的译码结果(4位)跟高两位的译码结果(4位)中的每一位分别相与，这样会得到4组4位2进制数，连起来就是16位译码结果。
比如：以0110这个数为例，首先将0110拆为高两位01和低两位10，然后根据表2和表3知道高两位01的译码结果为0010，而低两位10的译码结果为0100，然后按照前面所说的，将低两位的译码结果0100和高两位的译码结果的每一位(0010)分别相与
即：
0100|0→0000
0100|0→0000
0100|1→0100
0100|0→0000
最终得到0000000001000000与表1中0110的译码结果完全一样，同样实现了4位二进制数译码的功能。
N指的是这个存储阵列的总列数，n就是我们规定的每一次操作(读/写)的位数(一般都是8位或者32位)，因此这n应该拥有共同的控制信号，因此这所有的N列会有N/n个控制信号，也就是说列译码器会输出N/n位信号，因此列译码器的输入有位。
例如，一共有256列(N＝256)，同时可对8位存储空间进行操作(n＝8，即一次性可以读出8个存储单元的信息，或者一次可以往8个存储空间写入信息)，因此我们需要有256/8＝32个控制信号来控制这32组存储空间(每8个一组)，则列译码器的输出要有32位，列译码器的输入要有位。
最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (8)
1.一种电阻转变随机存储器RRAM的选通电路，其特征在于，包括：行译码器、列译码器、第一数据选择器以及第二数据选择器；所述第二数据选择器连接控制信号；所述控制信号包括：写使能信号和读使能信号，用于选择存储器的工作模式，即读出或者写入；所述第二数据选择器分别与所述第一数据选择器以及所述RRAM的外围电路相连，用于数据的读出或者写入；其中，所述行译码器接收外部行选通地址信号，进行地址译码，并发送给RRAM的存储阵列，选通一行存储单元；所述列译码器接收外部列选通地址信号，进行地址译码，并发送给所述第一数据选择器，选通多列存储单元。
2.如权利要求1所述的电阻转变随机存储器RRAM的选通电路，其特征在于，第一数据选择器包括：多个数据选择开关；所述数据选择开关的数量与所述RRAM存储阵列的列数相同。
3.如权利要求2所述的电阻转变随机存储器RRAM的选通电路，其特征在于：所述数据选择开关的输入端与所述RRAM存储阵列的列线相连；所述数据选择开关的输出端与所述第二数据选择器的输入端相连；所述数据选择开关的控制端与所述列译码器的输出端相连。
4.如权利要求3所述的电阻转变随机存储器RRAM的选通电路，其特征在于，所述数据选择开关包括：传输门和反相器；所述传输门的控制信号端以及所述反相器的输入端相连，作为所述数据选择开关的控制信号接入端；所述传输门输入端作为所述数据选择开关的输入端；所述传输门输出端与第二数据选择器相连；反相器的输出端与传输门的反相控制信号端相连。
5.如权利要求4所述的电阻转变随机存储器RRAM的选通电路，其特征在于，所述第二数据选择器包括：多路选择器MUX；所述MUX的输入端与所述第一数据选择器的输出端相连；所述MUX的输出端与外围电路相连；所述MUX的控制信号端连接所述控制信号。
6.一种电阻转变随机存储器RRAM存储空间的选通方法，基于权利要求5所述的电阻转变随机存储器RRAM的选通电路；其特征在于，包括以下步骤：
电阻转变随机存储器RRAM上电初始化后，行译码器以及列译码器对读入的选通信号进行地址译码，生成两路地址信号；
一路地址信号直接作用在存储阵列上，另一路地址信号选通第一数据选择器；
选通后的第一数据选择器与直接作用在存储阵列上的地址信号配合，选通存储阵列上的一个或多个存储单元。
7.如权利要求6所述的电阻转变随机存储器RRAM存储空间的选通方法，其特征在于，第一数据选择器包括：N个数据选择开关；N个所述选择开关分成n个开关组；任一开关组的多个数据选择开关采用统一的控制信号；n个所述开关组的控制信号各不相同。
8.如权利要求7所述的电阻转变随机存储器RRAM存储空间的选通方法，其特征在于：所述列译码器将待译码数据分段译码，将多段译码完的数据相与。
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