CN117034827B - 一种用于eFPGA的多路选择器、互连开关及外围接口电路 - Google Patents

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Abstract

本发明公开了一种用于eFPGA的多路选择器、互连开关及外围接口电路，属于嵌入式芯片可编程逻辑器件设计领域，该多路选择器采用传输模块实现多路选择器的传输通道，可大幅降低互连开关的延迟；采用行列选择结构的译码电路实现数据选通，可减少互连开关的编程点数量；采用带上拉电阻的反馈结构缓冲模块，可平衡多路选择器传输不同信号的延迟；可用做eFPGA的互连开关，以降低eFPGA的关键路径延迟和减小eFPGA的面积；相较传统互连开关具有编程点少，延迟低，驱动能力强的特点。

Description

一种用于eFPGA的多路选择器、互连开关及外围接口电路
技术领域
本发明属于嵌入式现场可编程门阵列（Embedded Field Programmable GateArray，eFPGA）设计领域，更具体地，涉及一种用于eFPGA的多路选择器、互连开关及外围接口电路。
背景技术
嵌入式现场可编程门阵列（eFPGA）是近些年提出的一种可重构SoC处理单元的解决方案。eFPGA在应用时可以根据需要调整逻辑单元等可编程资源的数量，最大化资源利用率，同时也可以对各类资源重新设计，以达到最佳的面积和性能表现。另一方面，这种基于软核的设计方式对工艺依赖程度较低，开发周期短，非经常性成本（NRE）低，因此具有较强的工艺移植性，并且更容易集成。由于上述优势，eFPGA成为了理想的可重构SoC处理单元之一，其设计与实现降低嵌入式的设计成本至关重要。
然而，eFPGA相较传统FPGA存在面积大，延迟高的缺点。在eFPGA的组成单元中，互连模块贡献了一半以上的面积和延迟，由此可见，如何优化互连资源是提升eFPGA性能的关键途径。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种用于eFPGA的多路选择器、互连开关及外围接口电路，以降低eFPGA的关键路径延迟和减小eFPGA的面积。
为实现上述目的，按照本发明的第一方面，提供了一种用于eFPGA的多路选择器，包括：
存储模块，用于存储所述eFPGA的配置数据；
译码模块，包括两个译码器，分别用于将所述配置数据解析为行选通信号和列选通信号；
传输模块，包括N行两列传输单元，且各行的传输单元级联；所述传输模块用于根据所述行选通信号和列选通信号选通对应的传输单元进行数据传输；其中，N为输入通道数；
缓冲模块，用于对所述传输模块传输的数据进行电平恢复及延迟平衡。
按照本发明的第二方面，提供了一种用于eFPGA的互连开关，包括一个或多个如第一方面所述的多路选择器。
按照本发明的第三方面，提供了一种eFPGA，采用如第一方面所述的多路选择器实现互连。
按照本发明的第四方面，提供了一种用于eFPGA的外围接口电路，用于对如第三发明所述的eFPGA进行数据配置，包括：
总线接口模块，采用AHB总线与SoC系统交互，采用Wishbone总线与eFPGA内部交互，并采用全握手机制实现总线响应信号同步，从而实现总线数据同步；
外设接口模块，用于为eFPGA拓展外设接口；
配置模块，用于为所述存储模块提供地址信号和配置信号；
DMA请求模块，用于向SoC系统产生DMA请求信号，并对系统返回的DMA响应进行处理；
中断管理模块，用于产生和清除eFPGA运行中的中断，配合SoC系统电路对eFPGA进行控制；
时钟管理模块，用于为eFPGA提供多种可选择的时钟。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：
本发明提供的用于eFPGA的多路选择器，采用传输门实现多路选择器的传输通道，可大幅降低互连开关的延迟；采用行列选择结构的译码电路实现数据选通，可减少互连开关的编程点数量；采用带上拉电阻的反馈结构缓冲模块，可平衡多路选择器传输不同信号的延迟；可用做eFPGA的互连开关，以降低eFPGA的关键路径延迟和减小eFPGA的面积；相较传统互连开关具有编程点少，延迟低，驱动能力强的特点。
本发明提供的用于eFPGA的外围接口电路，设置了AHB协议的外围接口，满足了eFPGA和可重构SoC及外部系统间的数据交互需求，同时为eFPGA拓展了多个外设接口，并支持外设管理、中断控制、DMA请求、eFPGA配置等服务和操作，极大拓展了eFPGA的功能。
附图说明
图1为利用eFPGA实现的可重构SoC系统框图。
图2为eFPGA整体架构框图。
图3为本发明实施例提供的用于eFPGA的多路选择器的结构图之一。
图4为本发明实施例提供的用于eFPGA的多路选择器的结构图之二。
图5为本发明实施例提供的用于eFPGA的多路选择器的缓冲模块电路图。
图6为本发明实施例提供的基于AHB协议的外围接口电路框图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
在对本发明提供的用于eFPGA的多路选择器、互连开关及外围接口电路进行介绍之前，首先对利用eFPGA实现的可重构SoC系统及eFPGA整体架构进行说明。
如图1所示为一种典型的可重构SoC，主要由可重构处理单元以及直接内存访问、闪存、输入/输出等系统功能模块组成。其中，核心的可重构处理单元eFPGA负责完成逻辑控制或数据处理，并通过系统总线与其他模块交互，从而实现整个嵌入式系统。
如图2所示为一种eFPGA架构整体框图。其中，eFPGA可分为可编程逻辑块（CLB）、通用输入输出模块(IOB)、存储模块（MEM）、数字信号处理模块（DSP）以及可编程路由块五个模块设计，下面分别给出每个模块的一种设计实例：
模块1：带进位链的可编程逻辑块设计。其由8个各基础逻辑单元以及1个局部路由矩阵两部分组成。每个基础逻辑单元内部包含1个LUT4，用于实现任意四输入的组合逻辑；包含1个触发器，用于实现时序控制；包含1个加法器，用于优化加法运算，多个基础逻辑单元内的加法器可以实现级联，构成多比特加法器，用于更大规模的加法优化；包含1个三输入选择器，用于选择组合逻辑、时序控制、加法器的结果。局部路由矩阵由32个32输入MUX构成，采用全连接结构，可实现任意基础单元与外部模块的数据路由。
模块2：通用输入输出块设计。每个输入输出块内部由8个可配置三态IO组成。通过配置，每个三态IO可构成1比特输入通道或输出通道。
模块3:存储模块设计。存储模块内部主要由1个Memory的IP核构成。通过配置，该存储块可实现FIFO，双端口RAM等常用存储逻辑。存储块的数据位宽为8比特，总容量为8kbit。
模块4：DSP设计。DSP内部由四个子模块实现：加法器子模块，采用平方根进位结构实现，加法器总位宽为48 bit，分为9个子加法器组合而成；乘法器子模块，采用Booth编码进行部分积运算，采用Wallace树进行部分积压缩，并调用加法器子模块实现部分积累加；乘加器子模块，其调用加法器子模块核乘法器子模块分别实现加法和乘法；浮点数乘法子模块，调用乘法器子模块实现尾数乘法，调用加法器子模块实现阶码相加，并采用最近向偶舍入对尾数结果进行处理。
模块5：可编程路由模块设计。可编程路由模块由可编程交换块和可编程连接块组成。其中，可编程交换块用于连接布线通道，并将模块1-模块4的输出传递进布线通道，内部开关采用Wilton结构设计。可编程连接块负责从布线通道中选择数据，并将数据传递给模块1-模块4作为数据输入。
eFPGA的互连模块的核心在于互连开关的设计，基于此，作为上述模块1中局部路由矩阵的实现，本发明实施例提供了一种用于eFPGA的多路选择器，该多路选择器基于行列选择的，如图3所示，包括：
存储模块，用于存储所述eFPGA的配置数据。
具体地，存储模块用于存储eFPGA的配置数据（包括互连开关的配置数据），实现数据选通。
优选地，所述存储模块采用锁存器实现，由于锁存器仅包含数据端口，门控信号和同向输出端口，从而能够最小化存储模块的面积。
具体地，锁存器相较于触发器仅具有门控、输入、输入输出端口，因此占用面积小。因此，相较于SRAM，锁存器与eFPGA的工艺兼容性更好，更便于使用标准单元流程来进行实现。
译码模块，包括两个译码器，分别用于将所述配置数据解析为行选通信号和列选通信号。也即，译码模块用于将多路选择器的选通信号进行分组，一组通过行译码电路选通，一组通过列译码电路选通，用于产生行列两组选通信号。
具体地，译码模块用于解析多路选择器选通信号，并为传输阵列提供门控信号；包括两个译码器，一个负责传输阵列的行选择，一个用于传输阵列的列选择，并同时输出选通信号及选通信号的非信号。
译码模块即为行列选择电路。由两组译码器实现，分别产生行选通信号和列选通信号。
传输模块（即传输电路），包括N行两列传输单元，且各行的两个传输单元级联；所述传输模块用于根据所述行选通信号和列选通信号选通对应的传输单元进行数据传输；其中，N为输入通道数。也即，每个传输模块由两级传输单元组成，传输单元的门控信号由译码电路的选通信号提供。当选通有效时，矩阵中的对应传输单元被选通，实现多路选择器的数据传输。
具体地，传输阵列用于实现数据传输，数据选通后，译码电路提供门控信号，该阵列根据门控信号为数据提供传输通道。每条传输通道具有两个级联的传输单元，传输单元的选通信号由译码电路（即译码模块）提供，且两个传输单元同时开启或关断。
传输模块包括两列N行传输单元，N为多路选择器的输入规模。每行由两个级联的传输单元构成，传输单元的门控信号由译码模块提供。每列的传输单元的晶体管尺寸相同，且同行的传输单元需同时开启或关闭。
优选地，所述传输单元包括NMOS晶体管，也即，传输单元采用NMOS晶体管实现，如图3所示；相应地，此时，译码模块中的两组译码器分别产生具有独热码性质的行选通信号和列选通信号，用于实现传输单元的门控输入
或，所述传输单元包括NMOS晶体管和PMOS晶体管，也即，此时的传输单元采用传输门实现，如图4所示，传输单元包括两个相互对称的NMOS晶体管和PMOS晶体管；相应地，此时，译码模块中的两组译码器分别产生具有独热码性质的行选通信号和列选通信号及其反信号，用于实现传输门的门控输入。
可以理解的是，相较于PMOS晶体管，NMOS晶体管的载流子的迁移率高，因此，传输单元采用如图3所示的方案时，性能更好。当传输单元采用如图4所示的方案，即在如图3所示的方案的基础上增加与NMOS晶体管对称的PMOS晶体管，能够降低输入到输出的传输延迟，但是由于增加了PMOS晶体管引入了额外的面积。因此，在实际使用时，可根据面积或性能的需求进行选择。
缓冲模块（即缓冲电路），用于对所述传输模块传输的数据进行电平恢复及延迟平衡。
具体地，缓冲模块用于实现电平恢复以及不同输入端的延迟平衡，从而增强多路选择器的驱动能力，并减少电路中的毛刺。
优选地，所述缓冲模块包括：PMOS晶体管MP1~MP4，NMOS晶体管MN1~MN2；其中，MP1的漏极与MP2的源极连接；MP1的栅极接地，源极接电源VDD；MP2的漏极分别与MP3、MN1的栅极以及所述传输模块的输出端连接，栅极分别与MP3的漏极、MN1的源极、MP4、MN2的栅极连接；MP3、MP4的源极接电源VDD，MN1、MN2的漏极均接地。
具体地，如图5所示，缓冲电路（即缓冲模块）包括：上拉电阻MP1，两级反相器（MP3、MN1、MP4、MN2）；正反馈电路（Y→MP2→X→Y）组成，为经过传输阵列的数据信号进行电平恢复。同时，采用上拉电阻和正反馈结构平衡传输不同电平的延迟。
传输高电平时，该缓冲模块通过上拉电阻和正反馈快速实现电平上升，传输低电平时，该缓冲模块由于正反馈电路，可抑制电平的下降。从而实现传输高低电平的延迟平衡，有利于减少eFPGA电路中的毛刺。
本发明实施例提供一种用于eFPGA的互连开关，包括一个或多个如上述任一实施例所述的多路选择器。
本发明实施例提供一种eFPGA，采用如上述任一实施例所述的多路选择器实现互连。
综上，本发明针对eFPGA面积大，延迟高的缺点，提出一种基于行列选择的多路选择器用于实现布线资源，在相同面积下可以大幅降低eFPGA的延迟。
考虑到eFPGA在SoC系统中相对独立，如何通过外围电路为eFPGA提供配置比特流以及应用数据交互是另一难题。为了使eFPGA能更好的集成到可重构SoC中，需要实现外围接口用于eFPGA和外部系统的数据交互。众多通信协议中，AHB功能丰富、协议成熟、使用广泛，是最佳通信协议选择之一。基于此，本发明实施例提供一种用于eFPGA的外围接口电路，该外围接口电路为是一种多功能外围接口电路，可通过AHB总线为eFPGA提供配置数据流，同时为eFPGA拓展了多个外设接口，并支持中断、DMA请求等服务，极大拓展了eFPGA的功能。也即，本发明实施例提供一种用于eFPGA的外围接口电路，用于对如上述任一实施例所述的eFPGA进行数据配置，如图6所示，包括：
总线接口模块，用于不对同总线间的数据进行同步。
具体地，总线接口模块用于实现不同总线间的数据同步，避免时钟相位不同导致的亚稳态传播。
优选地，总线接口模块采用AHB总线与SoC系统交互，采用Wishbone总线与eFPGA内部交互，并采用全握手机制实现总线响应信号同步，从而实现总线数据同步。也即，总线接口模块实现AHB从机时序以及Wishbone主机时序，并完成两个总线间的数据同步。
进一步地，总线接口模块包括：AHB slave（即AHB从机）、Wishbone master（即Wishbone主机）和跨时钟域电路组成。其中，AHB slave用于与外部AHB总线交互；Wishbonemaster用于和内部Wishbone总线交互；跨时钟域电路可避免AHB slave到Wishbone master数据传输时的亚稳态产生。
外设接口模块，用于为eFPGA拓展外设接口，使eFPGA具有直接访问外设的能力。
优选地，外设接口模块包括两个I2C接口和一个SPI接口，接口间相互独立，并使用轮询机制进行各个接口的管理。同时，外设管理电路支持通过Wishbone总线进行外设数据传输。也即，外设接口模块用于实现eFPGA与外设间数据交互，支持I2C通信协议以及SPI通信协议。
进一步地，外设管理模块包括：两个I2C主机和一个SPI主机组成。两类主机分别实现与I2C设备的通信和SPI设备的通信。采用轮询机制分别访问三个接口，以实现三个外设接口的同时使用。
配置模块，用于为所述存储模块提供地址信号和配置信号。
具体地，配置电路用于为上述多路选择器中的存储模块提供地址信号和配置信号。也即，配置模块用于从外部系统获取配置数据并进行处理，进而将配置数据写入eFPGA的配置单元中。
优选地，配置模块采用多级译码为上述多路选择器中的存储模块提供选通信号和数据信号。内部具备FIFO缓冲模块，可通过Wishbone总线从上述总线接口模块获取配置数据，并支持通过上述外设接口模块从外设获取配置数据。
进一步地，配置模块包括部署电路和配置器组成。其中，部署电路采用多级MUX（Multiplexer，多路选择器）实现地址选通，并基于帧配置方式将配置数据写入eFPGA的存储模块。配置器将Wishbone总线上的配置数据或外设模块中的配置数据进行处理，生成地址信号和数据信号，提供给部署电路。
DMA请求模块，用于向SoC系统产生DMA请求信号，并对系统返回的DMA响应进行处理。
具体地，DMA请求电路用于产生DMA请求，并接收来自系统的DMA响应，并配合总线接口模块辅助eFPGA实现DMA操作。
DMA请求电路直接与eFPGA的IO相连，可从eFPGA获取DMA所需的配置数据，并根据系统需求生成对应的DMA请求信号，发给SoC系统的DMA设备实现DMA请求。同时，该请求电路还完成对DMA响应信号的处理，并复用配置模块的FIFO缓冲模块，实现DMA操作。
中断管理模块，用于产生和清除eFPGA运行中的中断，配合SoC系统电路对eFPGA进行控制。
具体地，中断管理模块用于管理eFPGA以及接口电路产生的各种中断，并负责将中断提供给外部中断处理单元。
进一步地，中断控制模块包括由两组中断寄存器组成。第一组为系统中断，包含配置中断、总线操作中断以及DMA中断。第二组为用户中断，由用户在使用eFPGA时产生和清除。
时钟管理模块，用于为eFPGA提供多种可选择的时钟。
综上，本发明针对eFPGA与外部系统的交互需求，提出一种AHB协议的外围接口电路，可为eFPGA提供配置数据以及中断、外设管理、数据缓冲等服务。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种用于eFPGA的多路选择器，其特征在于，包括：
存储模块，用于存储所述eFPGA的配置数据；
译码模块，包括两个译码器，分别用于将所述配置数据解析为行选通信号和列选通信号；
传输模块，包括N行两列传输单元，且各行的传输单元级联；所述传输模块用于根据所述行选通信号和列选通信号选通对应的传输单元进行数据传输；其中，N为输入通道数；
缓冲模块，用于对所述传输模块传输的数据进行电平恢复及延迟平衡；
所述缓冲模块包括：PMOS晶体管MP1~MP4，NMOS晶体管MN1~MN2；其中，MP1的漏极与MP2的源极连接；MP1的栅极接地，源极接电源VDD；MP2的漏极分别与MP3、MN1的栅极以及所述传输模块的输出端连接，栅极分别与MP3的漏极、MN1的源极、MP4、MN2的栅极连接；MP3、MP4的源极接电源VDD，MN1、MN2的漏极均接地。
2.如权利要求1所述的多路选择器，其特征在于，所述传输单元包括NMOS晶体管；
或，所述传输单元包括NMOS晶体管和PMOS晶体管。
3.如权利要求1所述的多路选择器，其特征在于，所述存储模块采用锁存器实现。
4.一种用于eFPGA的互连开关，其特征在于，包括一个或多个如权利要求1-3任一项所述的多路选择器。
5.一种eFPGA，其特征在于，采用如权利要求1-3任一项所述的多路选择器实现互连。
6.一种用于eFPGA的外围接口电路，用于对如权利要求5所述的eFPGA进行数据配置，其特征在于，包括：
总线接口模块，采用AHB总线与SoC系统交互，采用Wishbone总线与eFPGA内部交互，并采用全握手机制实现总线响应信号同步，从而实现总线数据同步；
外设接口模块，用于为eFPGA拓展外设接口；
配置模块，用于为所述存储模块提供地址信号和配置信号；
DMA请求模块，用于向SoC系统产生DMA请求信号，并对系统返回的DMA响应进行处理；
中断管理模块，用于产生和清除eFPGA运行中的中断，配合SoC系统电路对eFPGA进行控制；
时钟管理模块，用于为eFPGA提供多种可选择的时钟。
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