TW201316338A - 電阻式記憶體裝置、佈局結構與其感測電路 - Google Patents

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Abstract

本發明提供一種電阻式記憶體裝置，其包括複數個記憶體區域，其每一記憶體區域包括：一主記憶胞陣列，其耦合至複數個字元線；及一參考記憶胞陣列，其耦合至複數個參考字元線。該等記憶體區域之每一者與相鄰的一記憶體區域共用一位元線驅動器/接收器。

Description

電阻式記憶體裝置、佈局結構與其感測電路
本發明通常有關一種半導體記憶體裝置，且更具體而言，有關一種電阻式記憶體裝置、一種佈局結構及其感測電路。
在一電阻式記憶體裝置中儲存的資料在一讀取作業期間可藉由感測流過該電阻式記憶體裝置之一記憶胞的電流加以讀取。該電阻式記憶體裝置可包括一相變隨機存取記憶體(PCRAM,Phase Change Random Access Memory)、一磁性隨機存取記憶體(MRAM,Magnetic Random Access Memory)、一電阻式隨機存取記憶體(ReRAM,Resistive Random Access Memory)等。該等個別的記憶體裝置之作業原理彼此不同。然而，一讀取作業可理解為以相同方式執行。
第1圖例示一種已知的電阻式記憶體裝置。
請參考第1圖，該電阻式記憶體裝置10包括一記憶胞陣列101、一列位址解碼器103、一欄位址解碼器105、一第一欄選擇器107、一第二欄選擇器109、一位元線驅動器/接收器111、一源極線驅動器/接收器113、及一感測電路115。該記憶胞陣列101包括耦合在複數個位元線BL/源極線SL與複數個字元線WL之間的複數個記憶胞。該列位址解碼器103配置成回應一外部位址以驅動一字元線。該欄位址解碼器105配置成回應一外部位址以驅動該第一欄選擇器107與該第二欄選擇器109。該第一欄選擇器107配置成驅動一位元線。該第二欄選擇器109配置成驅動一源極線。該位元線驅動器/接收器111配置成施加一預定電壓至由該第一欄選擇器107驅動的該位元線。該源極線驅動器/接收器113配置成施加一預定電壓至由該第二欄選擇器109驅動的該源極線。
當一特定記憶胞藉由該列位址解碼器103驅動的字元線而允許寫入時，根據該記憶胞的一電阻狀態，一源極線與一位元線之間的一電阻器具有一高位準或低位準。
在一寫入作業期間，即是，當一允許寫入信號WE能夠成為一高位準且一允許讀取信號RE不能夠成為一低位準時，寫入電路(例如，該位元線驅動器/接收器111與該源極線驅動器/接收器113)作業上可根據從外部提供的資料DATA以驅動該選定位元線與源極線。根據該作業所選定一記憶胞的電阻改變成一高或低位準。
在一讀取期間，即是，當該允許寫入信號WE能夠成為一低位準且該允許讀取信號RE不能夠成為一高位準時，該等寫入電路(例如，該位元線驅動器/接收器111與該源極線驅動器/接收器113)即被停用，且該感測電路115啟動。然後，該源極線耦合至一接地端子，且該位元線耦合至在該感測電路115中包括的一感測單元1151之一感測節點Vc。
藉由使用一箝制電壓VCLAMP，感測電路115於一感測作業期間不允許一過電壓施加至該位元線。具體來說，藉由從該箝制電壓VCLAMP減去一開關元件N12的一臨界電壓所取得的一電壓施加至該感測節點Vc。
當在該讀取作業期間選擇一記憶胞及啟動該感測電路115時，該源極線經由該感測電路115的一開關元件1157成為耦合至一接地端子。因此，在該感測節點Vc與該接地端子之間形成一電流路徑(Vc至第一欄選擇器至BL至記憶胞至SL至第二欄選擇器至接地端子)，且通過該電流路徑的電流會隨著該記憶胞電阻而變化。
舉例來說，當該記憶胞電阻值為低時，相對較高的一電流IH通過，而當該記憶胞電阻值為高時，相對較低的一電流IL通過。此電流亦由一預先輸出端子Pre_out流出。如果假設調整偏壓電壓PBIAS，所以流入該預先輸出端子Pre_out的一電流在該感測作業期間具有介於該低電流IL與該高電流IH之間的一數值，當該記憶胞電阻值為低時，從該預先輸出端子Pre_out流出的電流成為大於流入該預先輸出端子Pre_out的電流，使得該預先輸出端子Pre_out的電壓降低。另一方面，當該記憶胞電阻值為高時，來自該預先輸出端子Pre_out的電流成為小於流入該預先輸出端子Pre_out的電流，使得該預先輸出端子Pre_out的電壓增加。
因此，在一段時間之後，該記憶胞電阻值可藉由使用一差動放大器1153以比較該預先輸出端子Pre_out的電壓與一參考電壓REF而決定。即是，當該記憶胞電阻值為低時，該預先輸出端子Pre_out的電壓變成小於該參考電壓REF，使得該讀取資料RD_out變成低，且當該記憶胞電阻值為高時，該預先輸出端子Pre_out的電壓變成大於該參考電壓REF，使得該讀取資料RD_out變成高。該感測的讀取資料RD_out儲存在一閂鎖器1155中，並在需要的一時間點上輸出至該外部。
在第1圖所示的感測電路115中，就一電阻式記憶體在記憶胞電阻值中具有一小差異而言，一感測界限可能變得不足。為了確保一感測界限，該偏壓電壓PBIAS必須被控制，以供應介於在單元電流IL與單元電流IH之間的一參考電流至該預先輸出端子Pre_out。在此案例中，因為一電流差較小，且該等記憶胞電流為可變，所以不容易使用該偏壓電壓PBIAS來正常地執行這種功能。
因此，該參考電流可從一記憶胞陣列內的一參考記憶胞所產生，並被提供至該預先輸出端子Pre_out。此將參考第2圖說明。
第2圖例示另一種已知的電阻式記憶體裝置。
請參考第2圖，該電阻式記憶體裝置20包括一主記憶胞陣列201A、一參考記憶胞陣列201B、一列位址解碼器203、一欄位址解碼器205、一第一欄選擇器207A、一第一參考欄選擇器207B、一第二欄選擇器209A、一第二參考欄選擇器209B、一位元線驅動器/接收器211、一源極線驅動器/接收器213、一第一參考驅動器215、一第二參考驅動器217、一參考電壓產生電路221、及一感測電路219。該主記憶胞陣列201A與該參考記憶胞陣列201B包括耦合在複數個位元線BL/源極線SL與複數個字元線WL之間的複數個記憶胞。該列位址解碼器203配置成回應一外部位址以驅動一字元線。該欄位址解碼器205配置成回應一外部位址以驅動該第一欄選擇器207A、該第一參考欄選擇器207B、該第二欄選擇器209A與該第二參考欄選擇器209B。該第一欄選擇器207A配置成驅動一位元線。該第一參考欄選擇器207B配置成驅動一參考位元線。該第二欄選擇器209A配置成驅動一源極線。第二參考欄選擇器209B配置成驅動一參考源極線。該位元線驅動器/接收器211配置成施加一預定電壓至由該第一欄選擇器207A驅動的位元線。該源極線驅動器/接收器213配置成施加一預定電壓至由該第二欄選擇器209A驅動的源極線。該第一參考驅動器215配置成施加一預定電壓至該參考位元線。該第二參考驅動器217配置成施加一預定電壓至該參考源極線。
第2圖之電阻式記憶體裝置20包括兩額外參考記憶胞欄，不像第1圖之電阻式記憶體裝置。在此案例中，高位準資料儲存在耦合至一參考行RBL0/RSL0的n個參考記憶胞中，而低位準資料儲存在耦合至另一參考行RBL1/RSL1的n個參考記憶胞中。
在開始一讀取作業之前，執行一參考記憶胞的寫入作業。根據與該主記憶胞陣列201A的一寫入作業相同的方式，該寫入作業由耦合至該等參考欄的第一參考驅動器215與第二參考驅動器217執行。
在該讀取作業期間，即是，當一允許寫入信號WE能夠成為一低位準且一允許讀取信號RE不能成為一高位準時，該感測電路219的作業使用類似第1圖的方式執行。不過，在第2圖中，在讀作業期間，兩參考記憶胞耦合至該參考電壓產生電路221，且該參考電壓產生電路221供應用於產生該感測電路219的一感測電流之一偏壓電壓PBIAS給一感測單元2191，並供應一參考電壓給一比較單元2193。
參考編號2197代表一開關元件，其配置成耦合一選定記憶胞的一源極線至一接地端子；而參考編號2195代表一閂鎖器，其配置成儲存該比較單元2193的一輸出信號。
更具體而言，當在該讀取作業期間啟動一字元線，及啟動該第一參考欄選擇器207B與第二參考欄選擇器209B時，兩參考記憶胞(即是儲存高資料與低資料的記憶胞)的參考源極線由一接收單元2213耦合至一接地端子，且該等參考位元線經由一參考電壓產生單元2211的開關元件N23與開關元件N24耦合至一感測節點Vc。在該感測節點Vc，該等兩參考位元線彼此耦合。該感測節點Vc的電壓對應於從一箝制電壓VCLAMP減去一開關元件N21或一開關元件N22的一臨界電壓所得到的一電壓。在此，一電流路徑經由在該感測節點Vc與該接地端子之間的兩參考記憶胞所形成。因此，一高電流IH通過該開關元件N23，且一低電流IL通過該開關元件N24。這些電流為來自該感測節點Vc的電流，且在一正常狀態與來自該開關元件N21與該開關元件N22的電流相等。即是，建立以下的關係：IN21+IN22=IN23+IN24=IH+IL。不過，因為該箝制電壓VCLAMP通常施加至該開關元件N21與該開關元件N22的閘極，且該感測節點Vc通常耦合至該開關元件N21與該開關元件N22的源極，所以當該開關元件N21與該開關元件N22工作在飽和區域時，該等兩電流IN21與IN22彼此相等。即是，建立以下關係：IN21=IN22=(1/2)*(IH+IL)。此外，在一正常狀態下，該開關元件N21的電流等於一開關元件P21的電流，且藉由該等開關元件P21、P22與該等開關元件P21、P23的電流鏡射而複製到該開關元件P22與該開關元件P23的電流中。即是，建立以下關係：IP21=IP22=IP23=(1/2)*(IH+IL)。該參考電壓產生電路221產生該參考電流，該參考電流對應該等兩參考記憶胞電流之間的一中間值，即是，(1/2)*(IH+IL)，並經由該感測電路219的開關元件P23供應該參考電流至一預先輸出端子Pre_out。
因此，該參考電壓產生電路221可穩定供應介於該等兩參考記憶胞電流之間的參考電流，即是，該中間電流能夠最大化該感測電路219的感測界限，藉此最大化具有一小記憶胞電阻比的電阻式記憶體之感測界限。
該參考電壓產生電路221亦供應一參考電壓REF。如上所述，該開關元件N22的電流IN22對應(1/2)*(IH+IL)，而該開關元件P22的電流IP22對應(1/2)*(IH+IL)。因此，當在正常狀態下，該參考電壓REF具有(1/2)*VDD數值時，有可能獲得一穩定參考電壓REF。
第2圖的電阻式記憶體裝置20可確保一足夠的感測界限。不過，需要有用於將資料寫入參考記憶胞的個別電路，即是，該第一參考欄選擇器207B與該第二參考欄選擇器209B、及該第一參考驅動器215與該第二參考驅動器217。因此，應定義獨立的一參考記憶胞寫入作業。這是因為該等參考記憶胞由加入該等獨立的欄所形成。
在本發明之一具體實施例中，提供一種包括複數個記憶體區域的電阻式記憶體裝置，每一記憶體區域包括：一主記憶胞陣列，其耦合至複數個字元線；及一參考記憶胞陣列，其耦合至複數個參考字元線。該等記憶體區域之每一者與一相鄰的記憶體區域共用一位元線驅動器/接收器。
在本發明的另一具體實施例中，一電阻式記憶體裝置包括：一第一記憶體區域，其包括在複數個第一源極線/位元線與複數個第一字元線之間耦合的一第一記憶胞陣列；及耦合在該等複數個第一源極線/位元線與複數個第一參考字元線之間的一第一參考記憶胞陣列；一第二記憶體區域，其包括耦合在複數個第二源極線/位元線與複數個第二字元線之間的一第二記憶胞陣列；及耦合在該等複數個第二源極線/位元線與複數個第二參考字元線之間的一第二參考記憶胞陣列；一列位址解碼器，其配置成回應一外部位址以驅動一字元線或參考字元線；一欄位址解碼器，其配置成回應一外部位址以驅動一位元線與一源極線；及一位元線驅動器/接收器，其通常耦合至該第一記憶體區域與該第二記憶體區域，且配置成施加一指定的電位至由該欄位址解碼器驅動的位元線。
在本發明的另一具體實施例中，提供一種用於一電阻式記憶體裝置之感測電路，其中該電阻式記憶體裝置包括複數個記憶體區域，該等複數個記憶體區域之每一者包括一主記憶胞陣列與一參考記憶胞陣列，其耦合至複數個參考字元線，及由相鄰的記憶體區域共用的一位元線驅動器/接收器。該感測電路包括：一第一接收單元，其配置成回應一允許讀取信號以耦合一源極線至一接地端子，該源極線為耦合至與一選定的字元線共用該位元線驅動器/接收器的一相鄰記憶體區域之一參考記憶胞；一第二接收單元，其配置成回應該允許讀取信號以耦合一源極線至一接地端子，該源極線耦合至該選定記憶體區域之一主記憶胞；一感測單元，其耦合至耦合於該相鄰記憶體區域的參考記憶胞之一位元線與耦合於該選定記憶體區域的主記憶胞之一位元線，且該感測單元配置成感測該選定記憶體區域的主記憶胞之資料，且輸出該感測資料至一預先輸出端子；及一比較單元，其配置成比較一參考電壓與該預先輸出端子的一電壓，並輸出讀取資料。
在本發明的另一具體實施例中，一電阻式記憶體裝置之佈局結構包括：複數個記憶體區域；及一位元線驅動器/接收器，其設置在相鄰記憶體區域之間。該等記憶體區域之每一者包括：複數個位元線/源極線；複數個字元線，其設置成垂直該等位元線/源極線；複數個參考字元線，其設置成垂直該等位元線/源極線；一主記憶胞陣列，其耦合在該等複數個位元線/源極線與該等複數個字元線之間；及一參考記憶胞陣列，其耦合在該等複數個位元線/源極線與該等複數個參考字元線之間。
以下將透過示例性具體實施例並參考該等附屬圖式說明根據本發明之一電阻式記憶體裝置、一佈局結構及其一感測電路。
第3圖為根據本發明一具體實施例的一種電阻式記憶體裝置之配置圖。
請參考第3圖，根據本發明之一具體實施例的電阻式記憶體裝置30包括一第一記憶體區域310、一第二記憶體區域320、一列位址解碼器330、一欄位址解碼器340、一位元線驅動器/接收器350。該第一記憶體區域310包括：一主記憶胞陣列311，其耦合在複數個第一源極線/位元線與複數個第一字元線之間；及一參考記憶胞陣列313，其耦合在該等複數個第一源極線/位元線與複數個參考字元線之間。該第二記憶體區域320包括：一主記憶胞陣列321，其耦合在複數個第二源極線/位元線與複數個第二字元線之間；及，一參考記憶胞陣列323，其耦合在該等複數個第二源極線/位元線與複數個參考字元線之間。該列位址解碼器330配置成回應一外部位址以驅動一字元線或參考字元線。該欄位址解碼器340配置成回應一外部位址以驅動一字元線與一源極線。該位元線驅動器/接收器350通常耦合至該第一記憶體區域310與該第二記憶體區域320，且配置成施加一預定電壓至由該欄位址解碼器340驅動的位元線。
該第一記憶體區域310與該第二記憶體區域320可具有一類似結構，例如有關該位元線驅動器/接收器350的一對稱結構。
更具體而言，該第一記憶體區域310包括一主記憶胞陣列311、一參考記憶胞陣列313、一第一欄選擇器315、一第二欄選擇器317、及一源極線驅動器/接收器319。該主記憶胞陣列311包括複數個記憶胞，其耦合在該等複數個位元線BL/源極線SL與該等複數個字元線之間。該參考記憶胞陣列313耦合在該等複數個位元線BL/源極線SL與該複數個參考字元線RWLH與該複數個參考字元線RWLL之間。該第一欄選擇器315配置成回應該欄位址解碼器340的一輸出信號以驅動一位元線。該第二欄選擇器317配置成回應欄位址解碼器340的輸出信號以驅動一源極線。該源極線驅動器/接收器319配置成施加一預定電壓至由該第二欄選擇器317驅動的源極線。此外，該第二記憶體區域320包括一主記憶胞陣列321、一參考記憶胞陣列323、一第一欄選擇器325、一第二欄選擇器327、及一源極線驅動器/接收器329。該主記憶胞陣列321包括複數個記憶胞，其耦合在該等複數個位元線BL/源極線SL與該等複數個字元線之間。該參考記憶胞陣列323耦合在該等複數個位元線BL/源極線SL與該複數個參考字元線RWLH與該複數個參考字元線RWLL之間。該第一欄選擇器325配置成回應該欄位址解碼器340的一輸出信號以驅動一位元線。該第二欄選擇器327配置成回應該欄位址解碼器340的輸出信號以驅動一源極線。該源極線驅動器/接收器329配置成施加一預定電壓至由該第二欄選擇器327驅動的源極線。
此外，該列位址解碼器330可包括一第一列位址解碼器331與一第二列位址解碼器333。該第一列位址解碼器331配置成驅動該第一記憶體區域310的一字元線，而該第二列位址解碼器333配置成驅動該第二記憶體區域320的一字元線。
在該電阻式記憶體裝置30中，該參考記憶胞陣列313與該參考記憶胞陣列323在一列方向上形成。即是，該參考記憶胞陣列313與該參考記憶胞陣列323之每一者包括複數個參考記憶胞，其耦合至該對參考字元線RWLH與RWLL，高資料儲存在耦合至該參考字元線RWLH的參考記憶胞，而低資料儲存在耦合至該參考字元線RWLL的參考記憶胞。在開始一讀取作業之前，預設的資料可寫入該參考記憶胞陣列313與該參考記憶胞陣列323的個別記憶胞中。
此外，該對第一記憶體區域310與第二記憶體區域320的配置方式為共用該位元線驅動器/接收器350，而使其有可能增加區域效率。
請參考第3圖，將說明該等參考記憶胞的一寫入作業。
當施加一寫入命令時，一允許寫入信號WE能夠成為一高位準，而一允許讀取信號RE不能夠成為一低位準。一參考字元線由該第一列位址解碼器331與該第二列位址解碼器333啟動，且在由該欄位址解碼器340、第一欄選擇器315、該第二欄選擇器317、該第一欄選擇器325與該第二欄選擇器327啟動的複數個記憶胞當中，一參考記憶胞的一位元線與一源極線分別由該位元線驅動器/接收器350及該源極線驅動器/接收器319與該源極線驅動器/接收器329所驅動，使得一臨界電流在該參考記憶胞中流動。
即是，該參考記憶胞的寫入作業使用與一主記憶胞的一寫入作業相同的方式執行。換言之，當第一列位址解碼器331與第二列位址解碼器333啟動一參考字元線而不是一主字元線時，參考資料可使用與該主記憶胞之寫入作業相同的方式寫入。
因此，該參考記憶胞之寫入作業所需的組件(例如，一參考驅動器與一參考欄選擇器)可省略，且不需要定義該參考記憶胞之寫入作業的一獨立作業。因此，可簡化電阻式記憶體裝置30的配置。
然後，將說明第3圖所示之電阻式記憶體裝置30的一讀取作業。
第4圖為根據本發明一具體實施例之用於該電阻式記憶體裝置的感測電路之配置圖。第5圖為第4圖的感測電路之配置圖。
請參考第4圖，該感測電路40包括一第一接收單元410、一第二接收單元420、一感測單元430與一比較單元440。該第一接收單元410配置成耦合由第二欄選擇器317選定之一源極線至一接地端子。該第二接收單元420配置成耦合由該第二欄選擇器327選定之一源極線至一接地端子。該感測單元430配置成根據由該第一欄選擇器315選定一位元線之電壓與由該第一欄選擇器325選定一位元線之電壓以輸出一感測電壓。該比較單元440配置成比較感測單元430之一輸出電壓與一參考電壓REF，並輸出讀取資料RD_OUT。
請參考第5圖，該第一接收單元410與該第二接收單元420可包括由該允許讀取信號RE驅動的開關元件，並分別耦合由該第二欄選擇器317與該第二欄選擇器327選定之源極線至該等接地端子。
此外，該感測單元430包括一載入部分4301、一箝制部分4303、及一開關部分4305。該載入部分4301配置成施加一電流至該第一記憶體區域310的選定位元線、與該第二記憶體區域320的選定位元線。該箝制部分4303配置成防止一過度電流施加至該第一記憶體區域310與該第二記憶體區域320之選定位元線。該開關部分4305配置成在一讀取作業期間，提供該載入部分4301的輸出電流至該第一記憶體區域310與該第二記憶體區域320之選定位元線。
該比較單元440包括一比較電路441與一閂鎖器443。該比較電路441配置成比較施加至該載入部分4301的一預先輸出端子Pre_out的一電壓與該參考電壓REF及輸出該讀取資料RD_OUT。該閂鎖器443配置成暫時儲存該讀取資料RD_OUT。
請參考第3圖至第5圖，將更詳細說明根據本發明一具體實施例的電阻式記憶體裝置之讀取作業。
在該讀取作業期間，舉例來說，當該允許寫入信號WE能夠成為一低位準，且該允許讀取信號RE不能成為一高位準時，共用該位元線驅動器/接收器350的該對第一記憶體區域310與第二記憶體區域320之間的一未選定記憶體區域之參考字元線RWLH與參考字元線RWLL被啟動以提供一參考電流，該參考電流係用於決定儲存在一主記憶胞中的資料。
舉例來說，當需要用於該第二記憶體區域320的主記憶胞陣列321之一讀取作業時，該第一記憶體區域310的參考字元線RWLH與參考字元線RWLL啟動成一邏輯高位準以提供該參考電流。然後，該第一記憶體區域310與該第二記憶體區域320的欄分別由該欄位址解碼器340及該第一欄選擇器315、該第二欄選擇器317、該第一欄選擇器325與該第二欄選擇器327所選擇，且該等選定欄的源極線分別經由該第一接收單元410與該第二接收單元420耦合至接地端子。
此外，該等選定欄的位元線耦合至該感測單元430的一第一感測端子SA_Upper與一第二感測端子SA_Lower。該等選定位元線的電壓由施加至該箝制部分4303的箝制電壓VCLAMP箝制成一固定值。
通過該對參考記憶胞的一電流路徑在該第一記憶體區域310的選定位元線與該接地端子之間形成，且一電流IH+IL流過該電流路徑。此外，通過該主記憶胞的一電流路徑在該第二記憶體區域320的選定位元線與該接地端子之間形成，且根據儲存在該主記憶胞的資料，一電流IH或一電流IL流過該電流路徑。
流入該第一記憶體區域310與該第二記憶體區域320的選定位元線之電流經由該開關部分4305的開關元件N41與開關元件N42從該載入部分4301施加。
第6圖為第5圖所例示的載入部分之配置圖。
請參考第6圖，該載入部分4301包括一第一電流產生器4310、一第二電流產生器4320、一開關4330、及一輸出部分4340。該第一電流產生器4310耦合在一電源供應電壓端子與該第一記憶體區域310的選定位元線之間，且配置成回應一第二選擇信號Lower以供應一電流流入該第一記憶體區域310的選定位元線。該第二電流產生器4320耦合在一電源供應電壓端子與該第二記憶體區域320的選定位元線之間，且配置成回應一第一選擇信號Upper以供應一電流流入該第二記憶體區域320的選定位元線。該開關4330配置成根據該允許讀取信號RE加以驅動，且耦合在該第一電流產生器4310及該第二電流產生器4320之間。該輸出部分4340配置成提供該第一電流產生器4310的一輸出電壓或該第二電流產生器4320的一輸出電壓至該預先輸出端子Pre_out。
請參考第6圖，說明流過該第一感測端子SA_Upper的電流為IH+IL，與流過該第二感測端子SA_Lower的電流為IH或IL之一案例的一操作。
因為要被讀取的一主記憶胞位在該第二記憶體區域320中，假設從一晶片(未顯示於圖式)內的一控制電路產生的控制信號之邏輯值，即是，該第一選擇信號Upper與該第二選擇信號Lower分別以一邏輯低位準與一邏輯高位準輸入。此外，在該讀取模式中，該允許讀取信號RE可能夠成為一邏輯高位準。
在這種狀態下，第6圖所示的該等個別開關元件之開啟/關閉(on/off)狀態如下設置。當一開關元件P55關閉且開關元件N51與開關元件N52開啟時，該開關元件P51與該開關元件P52的閘極為彼此耦合，且其該等汲極亦彼此耦合。因為一開關元件P56開啟以施加一電源供應電壓至一開關元件P54的閘極，所以該開關元件P54關閉。此外，當開關元件N53與開關元件N54關閉且一開關元件N57開啟時，該開關元件P53的閘極耦合至該開關元件P52與該開關元件P51之閘極。當假設該開關元件P51、該開關元件P52、該開關元件P53與該開關元件P54之尺寸彼此相等時，該開關元件P51與該開關元件P52及該開關元件P53的功能如同一2:1電流複製器。即是，因為假設所有該等開關元件使用在一電流飽和區域中，所以使得該等開關元件的源極與該電源供應電壓相等，且該等開關元件的閘極耦合至一端子，使得該電流比例與該等開關元件的尺寸比例相等。
此外，當一開關元件N55關閉且一開關元件N56開啟時，該第二感測端子SA_Lower耦合至該預先輸出端子Pre_out。即是，對該讀取作業所選定的第二記憶體區域320之位元線耦合至該預先輸出端子Pre_out，使得該位元線的記憶胞電流與該第二電流產生器4320的電流相比較。因此，可決定該輸出電壓。
第7圖為第6圖的載入部分之簡化電路圖，其省略該等關閉的開關元件及該等開啟的開關元件之電阻，以一短線表示該等開啟的開關元件。
請參考第7圖，流入該第一感測端子SA_Upper的電流由該開關元件P51與該開關元件P52施加，且該開關元件P51與該開關元件P52的閘極電壓傳送至該開關元件P53，使得複製電流會以2:1比例執行，該比例為對應經由該開關元件P53的開關元件P51和開關元件P52與該開關元件P53的尺寸比例。即是，對應在該開關元件P51與該開關元件P52中該流動電流IH+IL之一半的(1/2)*(IH+IL)之電流經由該開關元件P53施加至該預先輸出端子Pre_out。此外，根據要讀取的記憶胞資料，該電流IH或該電流IL流向該第二感測端子SA_Lower。
當該電流IH因為該記憶胞具有高電阻而流向該第二感測端子SA_Lower時，由該開關元件P53所施加的(1/2)*(IH+IL)之電流變成大於該電流IH，使得該預先輸出端子Pre_out的電壓逐漸升高。在此例中，用於比較該預先輸出端子Pre_out與該參考電壓REF的比較單元440之讀取資料RD_OUT變成一邏輯高位準。然後，該高資料被讀取到外部。
另一方面，當該電流IL因為該記憶胞具有低電阻而流向該第二感測端子SA_Lower時，由該開關元件P53所提供的(1/2)*(IH+IL)之電流變成小於該電流IL，使得該預先輸出端子Pre_out的該電壓逐漸下降。在此例中，用於比較該預先輸出端子Pre_out與該參考電壓REF的該比較單元440之讀取資料RD_OUT變成一邏輯低位準。然後，該低資料被讀取到外部。
根據該上述具體實施例，該對參考字元線用來實施該等參考記憶胞。此外，該等參考記憶胞共用該等主記憶胞的源極線與位元線。因此，由於該等參考記憶胞之寫入電路或讀取電路不需要獨立提供，所以可簡化該電阻式記憶體裝置的組態，且不需要定義該等參考記憶胞的一寫入作業或一讀取作業。
在第3圖中，已說明該等參考字元線設置在該等主記憶胞之最下側，但本發明並不限於此。即是，該等參考字元線可設置在該等主記憶胞的最上側或該等主記憶胞的中間。
此外，第6圖所示為該載入部分4301的開關4330包括一NMOS電晶體。不過，該開關4330可包括任何其他類型的傳輸閘極以改善一開關特性。
以上已說明某些具體實施例，本技術專業人士將應瞭解，所述的該等具體實施例僅為示例。因此，此處所述的裝置及方法並不基於所述的該等具體實施例而受到限制。而是此處所述的該等裝置及方法必須僅受限於配合以上說明及附屬圖式所依據的該等申請專利範圍。
10．．．電阻式記憶體裝置
20．．．電阻式記憶體裝置
30．．．電阻式記憶體裝置
40．．．感測電路
101．．．記憶胞陣列
103．．．列位址解碼器
105．．．欄位址解碼器
107．．．第一欄選擇器
109．．．第二欄選擇器
111．．．位元線驅動器/接收器
113．．．源極線驅動器/接收器
115．．．感測電路
201A．．．主記憶胞陣列
201B．．．參考記憶胞元陣列
203．．．列位址解碼器
205．．．欄位址解碼器
207A．．．第一欄選擇器
207B．．．第一參考欄選擇器
209A．．．第二欄選擇器
209B．．．第二參考欄選擇器
211．．．位元線驅動器/接收器
213．．．源極線驅動器/接收器
215．．．第一參考驅動器
217．．．第二參考驅動器
219．．．感測電路
221．．．參考電壓產生電路
310．．．第一記憶體區域
311．．．主記憶胞陣列
313．．．參考記憶胞陣列
315．．．第一欄選擇器
317．．．第二欄選擇器
319．．．源極線驅動器/接收器
320．．．第二記憶體區域
321．．．主記憶胞陣列
323．．．參考記憶胞陣列
325．．．第一欄選擇器
327．．．第二欄選擇器
329．．．源極線驅動器/接收器
330．．．列位址解碼器
331．．．第一列位址解碼器
333．．．第二列位址解碼器
340．．．欄位址解碼器
350．．．位元線驅動器/接收器
410．．．第一接收單元
420．．．第二接收單元
430．．．感測單元
440．．．比較單元
441．．．比較電路
443．．．閂鎖器
1151．．．感測單元
1153．．．差動放大器
1155．．．閂鎖器
1157．．．開關元件
2191．．．感測單元
2193．．．比較單元
2195．．．閂鎖器
2197．．．開關元件
2211．．．參考電壓產生單元
2213．．．接收單元
4301．．．載入部分
4303．．．箝制部分
4305．．．開關部分
4310．．．第一電流產生器
4320．．．第二電流產生器
4330．．．開關
4340．．．輸出部分
BL．．．位元線
DATA．．．資料
IH．．．電流
IL．．．電流
Lower．．．第二選擇信號
N21．．．開關元件
N22．．．開關元件
N23．．．開關元件
N24．．．開關元件
N25．．．開關元件
N26．．．開關元件
N27．．．開關元件
N28．．．開關元件
N41．．．開關元件
N42．．．開關元件
N43．．．開關元件
N44．．．開關元件
N51．．．開關元件
N52．．．開關元件
N53．．．開關元件
N54．．．開關元件
N55．．．開關元件
P21．．．開關元件
P2．．．開關元件
P23．．．開關元件
P51．．．開關元件
P52．．．開關元件
P53．．．開關元件
P54．．．開關元件
P55．．．開關元件
P56．．．開關元件
PBIAS．．．偏壓電壓
Pre_out．．．預先輸出端子
RD_OUT．．．讀取資料
RE．．．允許讀取信號
REF．．．參考電壓
RWLL．．．參考字元線
RWLH．．．參考字元線
SA_Upper．．．第一感測端子
SA_Lower．．．第二感測端子
SL．．．源極線
Upper．．．第一選擇信號
Vc．．．感測節點
VCLAMP．．．箝制電壓
WE．．．允許寫入信號
WL．．．字元線
特徵、態樣及具體實施例係配合該等附屬圖式說明，其中：
第1圖例示一種已知的電阻式記憶體裝置。
第2圖例示另一種已知的電阻式記憶體裝置。
第3圖為根據本發明一具體實施例的一種電阻式記憶體裝置之配置圖。
第4圖為根據本發明一具體實施例之用於該電阻式記憶體裝置的感測電路之配置圖。
第5圖為第4圖的感測電路之配置圖。
第6圖為第5圖所例示的一載入部分之配置圖。
第7圖為第6圖的載入部分之簡化電路圖。
30．．．電阻式記憶體裝置
310．．．第一記憶體區域
311．．．主記憶胞陣列
313．．．參考記憶胞陣列
315．．．第一欄選擇器
317．．．第二欄選擇器
319．．．源極線驅動器/接收器
320．．．第二記憶體區域
321．．．主記憶胞陣列
323．．．參考記憶胞陣列
325．．．第一欄選擇器
327．．．第二欄選擇器
329．．．源極線驅動器/接收器
330．．．列位址解碼器
331．．．第一列位址解碼器
333．．．第二列位址解碼器
340．．．欄位址解碼器
350．．．位元線驅動器/接收器
BL．．．位元線
SL．．．源極線
WL．．．字元線
RWLH．．．參考字元線
RWLL．．．參考字元線
DATA．．．資料
WE．．．允許寫入信號

Claims (16)

  1. 一種電阻式記憶體裝置，其包括複數個記憶體區域，其每一者包括：一主記憶胞陣列，其耦合至複數個字元線；及一參考記憶胞陣列，其耦合至複數個參考字元線，其中該等記憶體區域之每一者與一相鄰的記憶體區域共用一位元線驅動器/接收器。
  2. 如申請專利範圍第1項所述之電阻式記憶體裝置，其中該主記憶胞陣列與該參考記憶胞陣列共用位元線與源極線。
  3. 如申請專利範圍第1項所述之電阻式記憶體裝置，其中該等複數個參考字元線包括：一第一參考字元線，其耦合至配置成儲存高位準資料的參考記憶胞；及一第二參考字元線，其耦合至配置成儲存低位準資料的參考記憶胞。
  4. 一種電阻式記憶體裝置，其包括：一第一記憶體區域，其包括：一第一主記憶胞陣列，其耦合在複數個第一源極線/位元線與複數個第一字元線之間；及一第一參考記憶胞陣列，其耦合在該等複數個第一源極線/位元線與複數個第一參考字元線之間；一第二記憶體區域，其包括：一第二主記憶胞陣列，其耦合在複數個第二源極線/位元線與複數個第二字元線之間；及一第二參考記憶胞陣列，其耦合在該等複數個第二源極線/位元線與複數個第二參考字元線之間；一列位址解碼器，其配置成回應一外部位址以驅動一字元線或參考字元線；一欄位址解碼器，其配置成回應一外部位址以驅動一位元線與一源極線；及一位元線驅動器/接收器，其通常耦合至該第一記憶體區域與該第二記憶體區域，且配置成施加一預定電壓至由該欄位址解碼器驅動的位元線。
  5. 如申請專利範圍第4項所述之電阻式記憶體裝置，其中該第一記憶體區域包括：一第一欄選擇器，其配置成回應該欄位址解碼器的一輸出信號以驅動一第一位元線；一第二欄選擇器，其配置成回應該欄位址解碼器的一輸出信號以驅動一第一源極線；及一源極線驅動器/接收器，其配置成施加一預定電壓至由該第二欄選擇器驅動的源極線。
  6. 如申請專利範圍第4項所述之電阻式記憶體裝置，其中該第二記憶體區域包括：一第一欄選擇器，其配置成回應該欄位址解碼器的一輸出信號以驅動一第二位元線；一第二欄選擇器，其配置成回應該欄位址解碼器的一輸出信號以驅動一第二源極線；及一源極線驅動器/接收器，其配置成施加一預定電壓至由該第二欄選擇器驅動的源極線。
  7. 如申請專利範圍第4項所述之電阻式記憶體裝置，其中該等複數個第一參考字元線與該等複數個第二參考字元線分別包括一對參考字元線。
  8. 如申請專利範圍第7項所述之電阻式記憶體裝置，其中高位準資料儲存在耦合至該等參考字元線之任一者的參考記憶胞中，而邏輯低位準資料儲存在耦合至該等參考字元線之另一者的參考記憶胞中。
  9. 一種用於包括複數個記憶體區域之電阻式記憶體裝置的感測電路，其每一記憶體區域包括：一主記憶胞陣列與一參考記憶胞陣列，其耦合至複數個參考字元線；及一位元線驅動器/接收器，其由相鄰的記憶體區域所共用，該感測電路包括：一第一接收單元，其配置成回應一允許讀取信號以耦合一源極線至一接地端子，該源極線耦合至與一選定字元線共用該位元線驅動器/接收器之一相鄰記憶體區域的一參考記憶胞；一第二接收單元，其配置成回應該允許讀取信號以耦合一源極線至一接地端子，該源極線耦合至該選定記憶體區域的一主記憶胞；一感測單元，其耦合至耦合於該相鄰記憶體區域的參考記憶胞之一位元線與耦合於該選定記憶體區域的主記憶胞之一位元線，且該感測單元配置成感測該選定記憶體區域之主記憶胞的資料，並輸出該感測資料至一預先輸出端子；及一比較單元，其配置成比較一參考電壓與該預先輸出端子的一電壓，並輸出讀取資料。
  10. 如申請專利範圍第9項所述之感測電路，其中該感測單元包括：一載入部分，其配置成供應一電流給耦合至該相鄰記憶體區域的參考記憶胞之位元線、與耦合至該選定記憶體區域的主記憶胞之位元線；及一開關部分，其配置成回應該允許讀取信號以提供該載入部分的輸出電流至該選定記憶體區域之位元線與該相鄰記憶體區域之位元線。
  11. 如申請專利範圍第10項所述之感測電路，其中該載入部分包括：一第一電流產生器，其耦合在一電源供應電壓端子與該相鄰記憶體區域之位元線之間，且配置成根據一第二選擇信號加以驅動，並輸出一電流流入該相鄰記憶體區域的位元線；一第二電流產生器，其耦合在一電源供應電壓端子與該選定記憶體區域的位元線之間，且配置成根據一第一選擇信號加以驅動，並輸出一電流流入該選定記憶體區域的位元線；一開關，其配置成根據該允許讀取信號加以驅動，且耦合在該第一電流產生器與第二電流產生器之間；及一輸出部分，其配置成提供該第一電流產生器的一輸出電壓或該第二電流產生器的一輸出電壓至該預先輸出端子。
  12. 一種電阻式記憶體裝置的佈局結構，其包括：複數個記憶體區域；及一位元線驅動器/接收器，其設置在相鄰記憶體區域之間，其中該等記憶體區域之每一者包括：複數個位元線/源極線；複數個字元線，其配置成橫跨該等位元線/源極線；複數個參考字元線，其配置成橫跨該等位元線/源極線；一主記憶胞陣列，其耦合在該等複數個位元線/源極線與該等複數個字元線之間；及一參考記憶胞陣列，其耦合在該等複數個位元線/源極線與該等複數個參考字元線之間。
  13. 如申請專利範圍第12項所述之佈局結構，其中該等複數個參考字元線設置在該等複數個字元線的最上側。
  14. 如申請專利範圍第12項所述之佈局結構，其中該等複數個參考字元線設置在該等複數個字元線的最下側。
  15. 如申請專利範圍第12項所述之佈局結構，其中該等複數個參考字元線設置在該等複數個字元線的中央。
  16. 如申請專利範圍第12項所述之佈局結構，其中該等個別記憶體區域具有與該位元線驅動器/接收器相關的一對稱結構。
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