CN111883190A - 电子器件以及电子器件的操作方法 - Google Patents

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Abstract

本申请公开了电子器件以及电子器件的操作方法。一种半导体存储器包括位线、字线、耦接在位线与字线之间的存储单元、以及被配置为感测选中的存储单元的状态的感测电路。在选中的存储单元的读取操作期间，该电子器件被配置为：将选中的字线预充电至第一电压，将未选中的字线预充电至第二电压，使所述选中的字线和所述未选中的字线浮置，将位线电压施加到选中的位线，利用在未选中的位线与所述未选中的字线之间流动的第一泄漏电流来调整所述未选中的字线的电压电平，将所述选中的字线和所述未选中的字线耦接到感测电路，并将所述选中的字线的电压电平与所述未选中的字线的电压电平进行比较。

Description

电子器件以及电子器件的操作方法
相关申请的交叉引用
本申请要求2019年5月3日提交的申请号为10-2019-0052490的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的各种实施例总体上涉及一种存储电路或存储器件，以及其在电子器件中的应用。
背景技术
近来，电子器件的小型化、低功耗、高性能和多样化需要被配置为将信息储存在诸如计算机和便携式通信设备之类的各种电子器件中的半导体器件，并且正在对其进行研究。被配置为利用根据被施加的电压或电流而在不同的电阻相之间的切换特性来储存数据的半导体器件的示例可以包括电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁性随机存取存储器(MRAM)和E熔丝。
发明内容
本公开的各种实施例提供了一种稳定地读取电阻式存储器的数据的电子器件。
根据实施例，一种操作包括多个位线和多个字线的电子器件的方法可以包括：将来自多个字线中的选中的字线预充电至第一电压；将来自多个字线中的未选中的字线预充电至第二电压；使所述选中的字线和所述未选中的字线浮置；向来自多个位线中的选中的位线施加位线电压；利用在未选中的位线与所述未选中的字线之间流动的第一泄漏电流来调整所述未选中的字线的电压电平；将所述选中的字线和所述未选中的字线耦接到感测电路；以及将所述选中的字线的电压电平与所述未选中的字线的电压电平进行比较。
根据实施例，一种电子器件可以包括：半导体存储器，其包括多个位线、与多个位线交叉的多个字线、以及相应地耦接在多个位线与多个字线之间的多个存储单元；以及感测电路，其被配置为感测来自所述多个存储单元中的选中的存储单元的状态，其中，在所述选中的存储单元的读取操作期间，所述电子器件被配置为：将来自所述多个字线中的选中的字线预充电至第一电压，将来自所述多个字线中的未选中的字线预充电至第二电压，使所述选中的字线和所述未选中的字线浮置，向来自所述多个位线中的选中的位线施加位线电压，利用在未选中的位线与所述未选中的字线之间流动的第一泄漏电流来调整所述未选中的字线的电压电平，将所述选中的字线和所述未选中的字线耦接到所述感测电路，并将所述选中的字线的电压电平与所述未选中的字线的电压电平进行比较。
附图说明
图1是示出根据本公开的实施例的电子器件的结构的图；
图2是示出根据本公开的实施例的存储单元的I-V曲线的图；
图3A和图3B是示出根据本公开的实施例的操作电子器件的方法的图；
图4A和图4B是示出根据本公开的实施例的操作电子器件的方法的图；
图5A和图5B是示出根据本公开的实施例的操作电子器件的方法的图；
图6A和图6B是示出根据本公开的实施例的操作电子器件的方法的图；
图7是示出根据本公开的实施例的操作电子器件的方法的图；
图8是示出实施了根据本公开的实施例的存储器件的微处理器的配置的图；
图9是示出实施了根据本公开的实施例的存储器件的处理器的配置的图；
图10是示出实施了根据本公开的实施例的存储器件的系统的配置的图；
图11是示出实施了根据本公开的实施例的存储器件的数据储存系统的配置的图；以及
图12是示出实施了根据本公开的实施例的存储器件的存储系统的配置的图。
具体实施方式
在下文中，将参考附图来详细地描述各种实施例。在以下描述中，为了简单和简洁，可以省略对相关功能和构造的详细说明。另外，它们可以以不同的形式体现，并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并且将把示例实施例的范围完全传达给本领域技术人员。
还应注意，在本说明书中，“连接/耦接”不仅是指一个组件直接与另一组件耦接，而且还指其通过中间组件与另一组件间接耦接。在说明书中，当一个元件被称为“包括”或“包含”一个组件时，它并不排除其他组件，而是还可以包括其他元件，除非在上下文中特别指出相反的描述。
图1是示出根据本公开的实施例的电子器件的结构的图。更具体地，图1示出了电子器件的存储单元阵列100。
参考图1，根据本公开的实施例的电子器件可以包括半导体存储器，并且所述半导体存储器可以包括行线和与行线交叉的列线。例如，行线可以是字线，并且列线可以是位线。可选地，行线可以是位线，并且列线可以是字线。在下文中，行线是第一字线WL1至第三字线WL3，并且列线是第一位线BL1至第三位线BL3。
所述半导体存储器可以包括相应地被设置在位线BL1至BL3与字线WL1至WL3之间的存储单元MC11至MC33。例如，存储单元MC11至MC33可以位于位线BL1至BL3与字线WL1至WL3之间的相应交叉处。存储单元MC11至MC33可以分别包括选择器件S11至S33和存储器件M11至M33，选择器件S11至S33中的每一个与存储器件M11至M33中的对应一个串联耦接。选择器件S11至S33中的每一个可以被电耦接至字线WL1至WL3中的对应一个。存储器件M11至M33中的每一个可以被电耦接至位线BL1至BL3中的对应一个。
存储器件M11至M33中的每一个可以被配置为储存数据并且包括可变电阻材料。存储器件M11至M33中的每一个可以是电阻变化层、相变层、磁性隧道结层等。取决于储存在其中的数据，存储器件M11至M33中的每一个可以具有第一电阻状态(例如，低电阻状态)或第二电阻状态(例如，高电阻状态)。例如，存储器件M11至M33中的每一个在其处于结晶态时可以具有低电阻值，而在其处于非晶态时可以具有高电阻值。在下文中，低电阻状态被称为置位(SET)状态，而高电阻状态被称为复位(RESET)状态。
选择器件S11至S33中的每一个可以被配置为选择存储单元MC11至MC33中的对应一个，并且可以包括开关材料。选择器件S11至S33中的每一个可以是金属绝缘体转变(MIT)器件、混合离子电子导电(MIEC)器件、双向阈值开关(OTS)器件等。当选择器件S11至S33包括OTS器件时，在选择器件S11至S33被关断的情况下，少量电流会流过选择器件S11至S33。当被施加的电流量超过阈值时，选择器件S11至S33可以被接通。当选择器件S11至S33被接通时，流过存储单元MC11至MC33的电流量可以急剧增加，并且两端处的电压电平可以急剧降低。即，可能会发生骤回现象。
然而，存储单元MC11至MC33中的每一个的形状和配置可以变化。例如，在存储单元MC11至MC33中可以省略选择器件S11至S33，或者，在存储单元MC11至MC33中，选择器件S11至S33的位置与存储器件M11至M33的位置可以调换。
另外，所述半导体存储器还可以包括被配置为控制位线BL1至BL3的列电路110和被配置为控制字线WL1至WL3的行电路120。行电路120可以是行解码器、字线解码器、字线驱动器等。根据行地址R_ADD，行电路120可以选择字线WL1至WL3中的一个(例如，字线WL2)。列电路110可以是列解码器、位线解码器、位线驱动器等。根据列地址C_ADD，列电路110可以选择位线BL1至BL3中的一个(例如，位线BL2)。因此，耦接在选中的位线BL2与选中的字线WL2之间的存储单元MC11至MC33中的一个(例如，存储单元MC22)可以被选中。
为了便于说明，图1示出了包括三个位线BL1至BL3和三个字线WL1至WL3的存储单元阵列100。然而，本公开的实施例不限于此，并且存储单元阵列100中所包括的位线BL1至BL3的数量、或字线WL1至WL3的数量或这两者可以变化。
图2是示出根据本公开的实施例的存储单元的I-V曲线的图。X轴表示施加到存储单元(例如，图1中的存储单元MC11至MC33中的一个)的两端的电压(V)，并且Y轴表示流过该存储单元的电流(I)。
参考图2，随着施加到存储单元的两端的电压电平的增加，流过存储单元的电流量可以增大。当相同的电压电平被施加到第一存储单元和第二存储单元时，流过处于SET状态的第一存储单元的第一电流量可以大于流过处于RESET状态的第二存储单元的第二电流量。
当跨处于SET状态的第一存储单元两端的电压电平达到阈值电压SET_Vth时，流过第一存储单元的电流量可以达到阈值电流Ith，并且第一存储单元的选择器件可以被接通。结果，可能会发生骤回现象，在该骤回现象中跨第一存储单元两端的电压电平急剧降低并且流过第一存储单元的电流量急剧增加。当跨第一存储单元两端的电压达到保持电压Vh时，第一存储单元可以被关断。
当跨处于RESET状态的第二存储单元两端的电压达到阈值电压RESET_Vth时，流过第二存储单元的电流量可以达到阈值电流Ith，并且第二存储单元的选择器件可以被接通。结果，可能会发生骤回现象，在该骤回现象中跨第二存储单元两端的电压电平急剧降低并且流过第二存储单元的电流量急剧增加。当跨第二存储单元两端的电压达到保持电压Vh时，第二存储单元可以被关断。
图3A和图3B是示出根据本公开的实施例的操作电子器件的方法的图。
参考图3A和图3B，在S310处，可以将字线预充电。例如，可以将字线之中的选中的字线sel_WL预充电到电压VBBRD。电压VBBRD可以具有负电平。
在S320处，被预充电的选中的字线sel_WL可以被浮置。在S330处，可以将位线电压VBL施加到位线之中的选中的位线sel_BL。因此，选中的位线sel_BL的电压电平可以增大，并且读取电压可以被施加到选中的存储单元MCA的两端。另外，随着选中的位线sel_BL的电压电平增大，读取电压可以相应地增大。
当选中的存储单元MCA具有RESET状态并且读取电压小于存储单元MCA的阈值电压(例如，图2中的阈值电压RESET_Vth)时，存储单元MCA不会被接通。因此，选中的字线sel_WL可以维持被预充电的电压电平。
当选中的存储单元MCA具有SET状态并且读取电压大于处于SET状态的存储单元MCA的阈值电压SET时，存储单元MCA可以被接通，并且可以发生骤回现象。由于骤回现象，电流可能流过存储单元MCA，并且选中的字线sel_WL的电压电平可以增大。因此，当施加到选中的存储单元MCA的读取电压被减小至达到保持电压Vh时，选中的存储单元MCA可以被关断。
随后，在S340处，可以读取储存在选中的存储单元MCA中的数据。可以使用感测电路(例如，感测放大器)来读取所储存的数据。例如，可以将感测电路的第一输入端子IN和第二输入端子INB预充电到第一参考电压(例如，图5B中的第一参考电压VREF1)。可以将第一输入端子IN耦接到选中的字线sel_WL。例如，通过接通开关LXSWA，第一输入端子IN可以被耦接到选中的字线sel_WL。结果，可以在第一输入端子IN与选中的字线sel_WL之间共享电荷。可以将第一输入端子IN的电压电平与第二输入端子INB的电压电平相互比较以确定储存在选中的存储单元MCA中的数据。
选中的字线sel_WL的电压电平可以因在未选中的位线unsel_BL与选中的字线sel_WL之间的第一泄漏电流LK1而改变。当选中的存储单元MCA具有RESET状态时，选中的字线sel_WL的电压电平可以由于第一泄漏电流LK1而增大，所以选中的字线sel_WL的被增大的电压电平与第一参考电压VREF1之间的差可以减小。换言之，感测裕量可以减小。例如，由于第一输入端子IN的被增大的电压电平(例如，图6A中的第一输入端子IN的电压电平RESET(LK1))，针对选中的存储单元MCA的RESET状态的感测裕量(例如，图6A中的感测裕量M_RS1)可以减小。因此，根据本公开的实施例，第二输入端子INB的电压电平可以增大到大于第一参考电压的第二参考电压(例如，图5B中的第二参考电压VREF2)，从而增大感测裕量。
根据上述方法，在读取数据时，可以使用两个参考电压。当在选中的字线sel_WL与第一输入端子IN之间共享电荷时，第一输入端子IN可以具有第一参考电压VREF1的电平。当将第一输入端子IN的电压电平与第二输入端子INB的电压电平相互比较时，第二输入端子INB可以具有第二参考电压VREF2的电平。因此，通过将第二输入端子INB的电压电平增大至第二参考电压VREF2，即使在选中的字线sel_WL的电压电平由于泄漏电流LK1而增大时，也可以确保感测裕量。
图4A和图4B是示出根据本公开的实施例的操作电子器件的方法的图。在下文中，将省略以上已经提到的组件的任何重复的详细描述。
参考图4A和图4B，在S410处，可以将字线预充电。例如，可以将选中的字线sel_WL预充电到第一电压(例如，图5B中的电压VBBRD)，并且可以将未选中的字线unsel_WL预充电到第二电压(例如，图5B中的电压VB)。例如，第一电压和第二电压中的每一个可以具有负电平。第二电压可以具有比第一电压大的电压电平。
在S420处，被预充电的选中的字线sel_WL和被预充电的未选中的字线unsel_WL可以被浮置。在S430处，可以将位线电压VBL施加到多个位线之中的选中的位线sel_BL。因此，选中的位线sel_BL的电压电平可以增大，并且可以将读取电压施加到每个选中的存储单元MCA的两端。
当选中的存储单元MCA处于SET状态时，随着选中的位线sel_BL的电压电平增大，选中的存储单元MCA可以被接通。因此，选中的字线sel_WL的电压电平可以增大。当选中的存储单元MCA处于RESET状态时，选中的存储单元MCA可以保持关断，并且选中的字线sel_WL的电压电平可以被保持在第一电压。
未选中的存储单元MCB可以保持关断，并且未选中的字线unsel_WL的电压电平可以保持在第二电压。选中的存储单元MCA和未选中的存储单元MCB可以属于相同或不同的存储片(tile)。存储片可以指对其执行了写入操作或读取操作的单元。
在未选中的位线unsel_BL与选中的字线sel_WL之间可以产生第一泄漏电流LK1。另外，可以通过第一泄漏电流LK1来改变选中的字线sel_WL的电压电平。例如，当选中的存储单元MCA处于RESET状态时，选中的字线sel_WL的电压电平可以增大并且变得大于第一电压。
在未选中的位线unsel_BL与未选中的字线unsel_WL之间可以产生第二泄漏电流LK2。另外，可以通过第二泄漏电流LK2来调整未选中的字线unsel_WL的电压电平。例如，未选中的字线unsel_WL的电压电平可以增大并且变得大于第二电压。
在S440处，可以将选中的字线sel_WL的电压电平与未选中的字线unsel_WL的电压电平相互比较，从而读取储存在选中的存储单元MCA中的数据。例如，感测电路的第一输入端子IN和第二输入端子INB可以被预充电到第一参考电压(例如，图5B中的第一参考电压VREF1)。第一参考电压可以与第二电压相等或者可以具有比第二电压更低的电压电平。第一输入端子IN可以被耦接到选中的字线sel_WL。例如，通过接通第一开关LXSWA，第一输入端子IN可以被耦接到选中的字线sel_WL。因此，可以在第一输入端子IN与选中的字线sel_WL之间共享电荷。第二输入端子INB可以被耦接到未选中的字线unsel_WL。例如，通过接通第二开关LXSWB，第二输入端子INB可以被耦接到未选中的字线unsel_WL。因此，可以在第二输入端子INB与未选中的字线unsel_WL之间共享电荷。由于未选中的字线unsel_WL具有比第一参考电压VREF1更大的电压电平，所以通过电荷共享，第二输入端子INB的电压电平可以增大。结果，第二输入端子INB的被增大的电平可以变为第二参考电压(例如，图5B中的第二参考电压VREF2)。可以将第一输入端子IN的电压电平与第二输入端子INB的电压电平相互比较。换言之，可以将第一输入端子IN的电压电平与第二输入端子INB的第二参考电压进行比较。
根据上述方法，可以将选中的字线sel_WL和未选中的字线unsel_WL预充电到不同的电平。例如，将未选中的字线unsel_WL预充电到具有比选中的字线sel_WL的电平更大的电平的第二电压。另外，未选中的字线unsel_WL的电压电平由于第二泄漏电流LK2而增大。因此，当使用第二开关LXSWB将未选中的字线unsel_WL耦接到第二输入端子INB时，第二输入端子INB的电压电平可以达到比第一参考电压大的第二参考电压。将未选中的字线unsel_WL预充电到第二电压，利用第二泄漏电流LK2增大未选中的字线unsel_WL的电压电平，并利用第二开关LXSWB将未选中的字线unsel_WL耦接到第二输入端子INB以在未选中的字线unsel_WL与第二输入端子INB之间进行电荷共享，可以导致第二输入端子INB的电压电平增大。结果，可以增大感测裕量。
图5A和图5B是示出根据本公开的实施例的操作电子器件的方法的图。在下文中，为了简洁起见，将省略上面已经提到的组件的重复的详细描述。
参考图5A，根据本公开的实施例的电子器件可以包括全局位线GBL、局部位线LBL、存储单元(例如，选中的存储单元MCA或未选中的存储单元MCB)、局部字线LWL和全局字线GWL。存储单元可以被耦接在局部位线LBL与局部字线LWL之间。
单个全局位线GBL可以耦接到多个局部位线LBL。多个局部位线开关LY_SW可以相应地耦接在单个全局位线GBL与多个局部位线LBL之间。因此，局部位线LBL与全局位线GBL之间的连接可以相应地由多个局部位线开关LY_SW来控制。可以将全局位线开关GY_SW耦接到全局位线GBL。可以通过全局位线开关GY_SW来控制向全局位线GBL施加位线电压VBL。
单个全局字线GWL可以被耦接在多个局部字线LWL之间。多个局部字线开关(例如，第一局部字线开关LX_SWA和第二局部字线开关LX_SWB)可以相应地耦接在单个全局字线GWL与多个局部字线LWL之间。因此，局部字线LWL与全局字线GWL之间的连接可以相应地由多个局部字线开关来控制。可以将全局字线开关GX_SW耦接在全局字线GWL与感测放大器SA之间。
参考图5A和图5B，在第一时间T1处，可以将多个局部字线LWL之中的选中的字线sel_WL预充电到第一电压VBBRD，并且可以将未选中的字线unsel_WL预充电到第二电压VB。当全局字线信号GX被激活到高电平以接通全局字线开关GX_SW时，第一局部字线信号LXA和第二局部字线信号LXB可以分别被激活到高电平以接通第一局部字线开关LX_SWA和第二局部字线开关LX_SWB。结果，可以将选中的字线sel_WL预充电到第一电压VBBRD，并且可以将未选中的字线unsel_WL预充电到第二电压VB。第一电压VBBRD和第二电压VB中的每一个可以具有负电平，并且第二电压VB可以具有比第一电压VBBRD更大的电压电平。例如，第二负电压VB的绝对幅值(absolute magnitude)小于第一负电压VBBRD的绝对幅值，并且因此，第二电压VB的电平大于第一电压VBBRD的电平。
在第一时间T1处，全局位线信号GY和局部位线信号LY可以具有指示去激活状态的第一值(例如，高电平)，并且全局位线开关GY_SW和局部位线开关LY_SW可以被关断。
在第二时间T2处，选中的字线sel_WL和未选中的字线unsel_WL可以被浮置。通过将局部字线信号LXA和LXB去激活，第一局部字线开关LX_SWA和第二局部字线开关LX_SWB可以被关断，所以局部字线LWL可以被浮置。
在第二时间T2处，可以将位线电压(例如，图4A中的位线电压VBL)施加到多个局部位线LBL之中的选中的位线(例如，图4A中的选中的位线sel_BL)。通过将全局位线信号GY和局部位线信号LY激活到第二值(例如，低电平)，全局位线开关GY_SW和局部位线开关LY_SW可以被接通。以这种方式，可以将位线电压VBL施加到选中的位线，并且可以增大全局位线GBL的电压电平和局部位线LBL的电压电平。
当选中的存储单元MCA处于SET状态时，随着选中的位线sel_BL的电压电平增大，存储单元MCA可以被接通。因此，选中的字线sel_WL的电压电平可以增大。在未选中的位线unsel_BL与选中的字线sel_WL之间可以形成第一泄漏电流(例如，图4A中的第一泄漏电流LK1)，从而可以改变选中的字线sel_WL的电压电平。例如，与指示在没有第一泄漏电流的情况下的选中的字线sel_WL的电压电平的第一实线相比，选中的字线sel_WL的电压电平可以如第一虚线SET_STATE所指示的那样减小。
当选中的存储单元MCA处于RESET状态时，在没有第一泄漏电流的情况下，选中的存储单元MCA可以保持关断并且选中的字线sel_WL的电压电平可以被保持在第一电压VBBRD。在未选中的位线unsel_BL与选中的字线sel_WL之间可以形成第一泄漏电流，从而可以改变选中的字线sel_WL的电压电平。例如，与指示在没有第一泄漏电流的情况下的选中的字线sel_WL的电压电平的第二实线相比，选中的字线sel_WL的电压电平可以如第二虚线RESET_STATE所指示的那样增大。
在没有第二泄漏电流(例如，图4A中的第二泄漏电流LK2)的情况下，未选中的存储单元MCB可以保持关断并且未选中的字线unsel_WL的电压电平可以保持在电压VB。在未选中的位线unsel_BL与未选中的字线unsel_WL之间可以产生第二泄漏电流，从而可以调整未选中的字线unsel_WL的电压电平。例如，未选中的字线unsel_WL的电压电平可以如第三虚线所指示的那样增大。
在第三时间T3处，可以停止位线BL的驱动。通过将全局位线信号GY和局部位线信号LY去激活到高电平，全局位线开关GY_SW和局部位线开关LY_SW可以被关断。
在第三时间T3处，可以读取被储存在选中的存储单元MCA中的数据。通过分别将第一局部字线信号LXA和第二局部字线信号LXB激活(或断言(asserting))到高电平，可以接通第一局部字线开关LX_SWA和第二局部字线开关LX_SWB。因此，选中的字线sel_WL和未选中的字线unsel_WL可以分别被耦接到感测放大器SA的第一输入端子IN和第二输入端子INB。在一个实施例中，第一局部字线信号LXA和第二局部字线信号LXB二者可以基本上同时被激活(例如，在第三时间T3)。在其他实施例中，第一局部字线信号LXA和第二局部字线信号LXB可以在不同的时间被激活。例如，第二局部字线信号LXB可以在第一局部字线信号LXA在第三时间T3处被激活之前的第一给定时间间隔处被激活，或者第二局部字线信号LXB可以在第一局部字线信号LXA在第三时间T3处已经被激活之后的第二给定时间间隔处被激活。当在将第一局部字线信号LXA激活之前的第一给定时间间隔处激活第二本地字线信号LXB时，该第一给定时间间隔足够的长，足以在感测放大器SA将选中的字线sel_WL的电压与未选中的字线unsel_WL的电压进行比较之前使未选中的字线unsel_WL的电压稳定在稳态值(例如第二参考电压VREF2)，从而更可靠地确定储存在选中的存储单元MCA中的数据。第一输入端子IN和第二输入端子INB中的每一个可以被预充电到第一参考电压VREF1。第一参考电压VREF1的电压电平可以与第二电压VB相同或小于第二电压VB。当利用第一局部字线开关LX_SWA将第一输入端子IN耦接到选中的字线sel_WL时，可以在第一输入端子IN与选中的字线sel_WL之间共享电荷。当利用第二局部字线开关LX_SWB将第二输入端子INB耦接到未选中的字线unsel_WL时，可以在第二输入端子INB与未选中的字线unsel_WL之间共享电荷。由于未选中的字线unsel_WL的电压电平已经因第二泄漏电流LK2而增大，所以第二输入端子INB的电平可以从第一参考电压VREF1增大到第二参考电压VREF2。在将第一输入端子IN的电压电平与第二输入端子INB的电压电平相互比较之后，感测放大器SA输出表示所选中的存储单元MCA的数据的信号DATA_OUT。
根据上述方法，未选中的字线unsel_WL可以被预充电到与第一参考电压VREF1具有相同的电平的第二电压VB，或者被预充电到比第一参考电压VREF1更大的电压电平。因此，未选中的存储单元MCB可以保持关断。另外，由于通过利用第二泄漏电流LK2将第二输入端子INB的电压电平增大到第二参考电压VREF2，所以可以增大感测裕量。未选中的字线unsel_WL的预充电电压等于或大于第一参考电压VREF1，并且第二泄漏电流LK2进一步使未选中的字线unsel_WL的电压增大。当通过利用第二开关LX_SWB将未选中的字线unsel_WL耦接到第二输入端子INB来共享电荷时，第二输入端子INB的电压从第一参考电压VREF1增大到第二参考电压VREF2。结果，可以增大感测裕量。
图6A和图6B是示出根据本公开的实施例的操作电子器件的方法的图。在图6A和图6B中，示出了取决于参考电压的感测裕量。在下文中，为了简洁起见，将省略上面已经提到的组件的重复的详细描述。
图6A和图6B示出了在电荷共享之后与选中的字线(例如，图5B中的选中的字线sel_WL)的电压电平相等的第一输入端子(例如，图4A中的第一输入端子IN)的电压电平。例如，实线SET表示当选中的存储单元(例如，图5A中的选中的存储单元MCA)处于SET状态时的选中的字线sel_WL的电压电平，并且虚线SET(LK1)表示因第一泄漏电流(例如，图4A中的第一泄漏电流LK1)而减小的选中的字线sel_WL的电压电平。另外，实线RESET表示当选中的存储单元MCA处于RESET状态时的选中的字线sel_WL的电压电平，并且虚线RESET(LK1)可以表示因第一泄漏电流LK1而增大的选中的字线sel_WL的电压电平。
参考图6A，第二输入端子INB可以具有第一参考电压VREF1，并且可以将第一输入端子IN的电压电平与第一参考电压VREF1的电压电平进行比较。由于第一泄漏电流LK1，用于SET状态的第一感测裕量M_S1和用于RESET状态的第二感测裕量M_RS1可以减小。第一感测裕量M_S1和第二感测裕量M_RS1二者都可以由于第一泄漏电流LK1而减小。然而，由于第二感测裕量M_RS1以比第一感测裕量M_S1更大的比率来减小，所以与用于SET状态的感测裕量相比，用于RESET状态的感测裕量绝对不够。
参考图6B，第二输入端子INB可以具有第二参考电压VREF2，并且可以将第一输入端子IN的电压电平与第二参考电压VREF2的电压电平进行比较。在实施例中，第二参考电压VREF2可以被单独地提供给第二输入端子INB。在其他实施例中，可以通过将第二输入端子INB预充电到给定的电压电平(例如，第一参考电压VREF1)，利用第二泄漏电流(例如，图4A中的第二泄漏电流LK2)来增大未选中的字线的电压电平，并且在第二输入端子INB与未选中的字线之间进行电荷共享，来产生第二参考电压VREF2。
相应地与在第一参考电压VREF1被使用时用于SET状态的第一感测裕量M_S1和用于RESET状态的第二感测裕量M_RS1相比，当第二参考电压VREF2被使用时，用于SET状态的第三感测裕量M_S2可以减小，并且用于RESET状态的第四感测裕量M_RS2可以增大。换言之，作为对减小用于SET状态的第三感测裕量M_S2的替代，用于RESET状态的第四感测余量M_RS2可以增大。结果，用于SET状态的第三感测裕量M_S2可以保持足够大，并且用于RESET状态的第四感测裕量M_RS2可以增大，以确保准确地确定所选中的存储单元MCA的电阻状态。
图7是示出根据本公开的实施例的操作电子器件的方法的图。X轴表示电压，并且Y轴表示阈值电压分布(σ)。如图7所示，阈值电压分布在σ＝-5至σ＝5的范围内。例如，阈值电压分布σ的值可以是各自具有特定电阻状态的多个存储单元的阈值电压的标准偏差。然而，σ的范围可以根据存储芯片的故障校正范围而变化。
参考图7，处于SET状态的存储单元可以具有阈值电压(或置位阈值电压)SET_Vth，并且处于RESET状态的存储单元可以具有阈值电压(或复位阈值电压)RESET_Vth。可以通过分别考虑SET状态的阈值电压分布和RESET状态的阈值电压分布来确定上述预充电电压的电压电平(例如，图5B中的第一电压VBBRD和第二电压VB)。
参考图5B和图7，在读取操作期间，因为当被预充电到第一电压VBBRD的选中的字线sel_WL浮置时，将位线电压VBL施加到选中的位线sel_BL，所以可以将读取电压VBBRD+VBL施加到选中的存储单元MCA。因此，可以控制预充电电压VBBRD和位线电压VBL，以使得处于SET状态的存储单元可以保持被接通，而处于RESET状态的存储单元可以保持关断。例如，预充电电压VBBRD和位线电压VBL的和(VBBRD+VBL)可以处于第一区间A中，该第一区间A大于具有SET状态的存储单元的阈值电压SET_Vth的最大值并且小于具有RESET状态的存储单元的阈值电压RESET_Vth的最小值。当执行存储芯片的监视操作或测试操作时，预充电电压VBBRD和位线电压VBL的和(VBBRD+VBL)可以处于第二区间B中，该第二区间B大于具有SET状态的存储单元的阈值电压SET_Vth的最小值并且小于具有RESET状态的存储单元的阈值电压RESET_Vth的最小值。
在读取操作期间，因为当被预充电到第二电压VB的未选中的字线unsel_WL浮置时，将位线电压VBL施加到选中的位线sel_BL，所以可以将读取电压VB+VBL施加到未选中的存储单元MCB。因此，可以控制预充电电压VB和位线电压VBL，以使得处于SET状态的存储单元和处于RESET状态的存储单元二者都可以保持被关断。例如，预充电电压VB和位线电压VBL的和(VB+VBL)可以处于第三区间C中，该第三区间C小于具有SET状态的存储单元的阈值电压SET_Vth的最小值。
根据上述实施例的存储电路或半导体器件可以在各种设备或系统中使用。图8至图12示出了体现了根据上述实施例的存储电路或半导体器件的设备或系统的一些示例。
图8是示出实施了根据本公开的实施例的存储器件的微处理器1000的配置的图。
参考图8，微处理器1000可以控制和调整用于从各种外部设备接收数据、处理数据并将结果发送到外部设备的一系列过程。微处理器1000可以包括存储单元1010、操作单元1020和控制单元1030。微处理器1000可以是各种数据处理系统，例如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
微处理器1000的存储单元1010可以是处理器寄存器或寄存器，并且可以储存数据。存储单元1010可以包括各种寄存器，其包括数据寄存器、地址寄存器和浮点寄存器。存储单元1010可以用于临时储存地址，在该地址处储存了关于操作单元1020执行操作的数据、与该操作的结果相对应的数据、以及用于执行该操作的数据。
存储单元1010可以包括上述半导体器件的实施例中的至少一个。例如，存储单元1010可以包括位线、与位线交叉的字线以及耦接在位线与字线之间的存储单元。在读取操作期间，可以将这些字线之中的选中的字线预充电到第一电压，将这些字线之中的未选中的字线预充电到大于第一电压的第二电压，所述选中的字线和所述未选中的字线可以被浮置，可以将位线电压施加到这些位线之中的选中的位线，所述未选中的字线的电压电平会由于在未选中的位线与未选中的字线之间的第一泄漏电流而增大，并且可以将所述选中的字线和所述未选中的字线耦接至感测电路，以将所述选中的字线的电压电平与所述未选中的字线的电压电平进行比较，从而读取所选中的存储单元。结果，可以改善存储单元1010的读取操作特性。结果，可以改善微处理器1000的读取操作特性。
操作单元1020可以根据对命令进行解码的结果来执行各种四则基本算术运算或逻辑运算。操作单元1020可以包括至少一个算术和逻辑单元(ALU)。
控制单元1030可以从存储单元1010、操作单元1020和微处理器1000的外部设备接收信号，提取或解码命令，控制微处理器1000的信号输入和输出，以及执行由程序表示的处理。
根据本公开，微处理器1000还可以包括高速缓冲存储单元1040，该高速缓冲存储单元1040临时储存从外部设备(除了存储单元1010之外)输入的数据或者要输出到外部设备的数据。高速缓冲存储单元1040可以通过总线接口1050与存储单元1010、操作单元1020和控制单元1030交换数据。
图9是示出实施了根据本公开的实施例的存储器件的处理器1100的配置的图。
参考图9，处理器1100可以通过执行除微处理器的用于控制和调整从各种外部设备接收数据并处理数据以及发送其结果的一系列过程的功能之外的各种功能来提高性能并执行多种功能。处理器1100可以包括用作微处理器的核心单元1110，临时储存数据的高速缓冲存储单元1120以及用于在内部与外部设备之间的数据传输的总线接口1130。处理器1100可以包括各种类型的片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
根据本公开的实施例，核心单元1110可以对从外部设备输入的数据执行算术和逻辑运算，并且可以包括存储单元1111、操作单元1112和控制单元1113。
处理器1100中的存储单元1111可以是处理器寄存器或寄存器，并且可以储存数据。存储单元1111可以包括各种寄存器，其包括数据寄存器、地址寄存器和浮点寄存器。存储单元1111可以用于临时储存在其上储存了关于被执行的操作的数据、与该操作的结果相对应的数据、以及用于执行该操作的数据的地址。操作单元1112在处理器1100中执行操作。更具体地，操作单元1112可以根据对命令进行解码的结果来执行各种四则基本算术运算或逻辑运算。操作单元1112可以包括至少一个算术和逻辑单元(ALU)。控制单元1113可以从存储单元1111、操作单元1112和处理器1100的外部设备接收信号，提取或解码命令，控制处理器1100的信号输入和输出，并执行由程序表示的处理。
高速缓冲存储单元1120可以临时储存数据，以便补偿以高速操作的核心单元1110与以低速操作的外部设备之间的数据处理速度的差异。高速缓冲存储单元1120可以包括第一级储存部1121、第二级储部1122和第三级储存部1123。通常，高速缓冲存储单元1120可以包括第一级储存部1121和第二级储存部1122。当需要高容量时，高速缓冲存储单元1120还可以包括第三级储存部1123。然而，高速缓冲存储单元1120可以包括比这三个储存部更多的储存部。换言之，包括在高速缓冲存储单元1120中的储存部的数量可以根据设计而变化。就数据储存和确定来说，第一级储存部1121、第二级储部1122和第三级储存部1123可以具有相同或不同的处理速度。当各个储存部具有不同的处理速度时，第一级储存部1121可以具有最高的处理速度。第一级储存部1121、第二级储部1122和第三级储存部1123中的至少一个可以包括上述半导体器件的实施例中的至少一个。例如，高速缓冲存储单元1120可以包括位线、与位线交叉的字线以及耦接在位线与字线之间的存储单元。在读取操作期间，可以将这些字线之中的选中的字线预充电到第一电压，将这些字线之中的未选中的字线预充电到大于第一电压的第二电压，所述选中的字线和所述未选中的字线可以被浮置，可以将位线电压施加到这些位线之中的选中的位线，所述未选中的字线的电压电平可以由于在未选中的位线与所述未选中的字线之间的第一泄漏电流而增大，并且可以将所述选中的字线和所述未选中的字线耦接至感测电路，以将所述选中的字线的电压电平与所述未选中的字线的电压电平进行比较，从而读取所选中的存储单元。因此，可以改善高速缓冲存储单元1120的读取操作特性。结果，可以改善处理器1100的读取操作特性。
如图9所示，所有第一级储存部1121、第二级储存部1122和第三级储存部1123都可以被包括在高速缓冲存储单元1120中。然而，高速缓冲存储单元1120的第一级储存部1121、第二级储存部1122和第三级储存部1123可以被设置在核心单元1110的外部以补偿在核心单元1110与外部设备之间的处理速度的差异。可选地，高速缓冲存储单元1120的第一级储存部1121可以位于核心单元1110中，并且第二级储存部1122和第三级储存部1123可以被设置在核心单元1110的外部，以增强补偿处理速度的差异的功能。然而，第一级储存部1121和第二级储存部1122可以位于核心单元1110中，并且第三级储存部1123可以位于核心单元1110的外部。
总线接口1130可以将核心单元1110、高速缓冲存储单元1120和外部设备耦接，以便有效地传输数据。
根据本公开的实施例，处理器1100可以包括可以共享高速缓冲存储单元1120的多个核心单元1110。多个核心单元1110与高速缓冲存储单元1120可以彼此直接耦接，或者可以通过总线接口1130耦接。多个核心单元1110中的每一个可以具有与上述核心单元相同的配置。当处理器1100包括多个核心单元1110时，高速缓冲存储单元1120的第一级储存部1121的数量可以对应于核心单元1110的数量。每个第一级储存部1121可以被包括在每个核心单元1110中。另外，第二级储存部1121和第三级储存部1123可以被设置在多个核心单元1110的外部，并且通过总线接口1130共享。第一级储存部1121可以具有比第二级储存部1122和第三级储存部1123更快的处理速度。在另一实施例中，第一级储存部1121的数量和第二级储存部1122的数量可以分别与核心单元1110的数量相对应。每个第一级储存部1121和每个第二级储存部1122可以被包括在每个核心单元1110中。第三级储存部1123可以通过总线接口1130被设置在多个核心单元1110的外部。
根据本公开的实施例，处理器1100可以包括：储存数据的嵌入式存储单元1140；通信模块单元1150，其有线或无线地向/从外部设备发送/接收数据；驱动外部存储器件的存储器控制单元1160；以及媒体处理单元1170，其对经处理器1100处理的或从外部输入设备输入的数据进行处理或将其输出到外部接口设备。处理器1100还可以包括具有上述设备的各种模块和设备。附加的模块可以通过总线接口1130彼此交换数据以及与核心单元1110和高速缓冲存储单元1120交换数据。
嵌入式存储单元1140可以包括非易失性存储器以及易失性存储器。易失性存储器可以包括动态随机存取存储器(DRAM)、移动DRAM、静态随机存取存储器(SRAM)以及具有类似功能的存储器。非易失性存储器可以包括只读存储器(ROM)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)以及具有类似功能的存储器。
通信模块单元1150可以包括连接到有线网络的模块和连接到无线网络的模块中的任一个或包括这两者。以与通过传输线发送和接收数据的各种设备相同的方式，有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)。以与无需传输线即可发送和接收数据的各种设备相同的方式，无线网络模块可以包括红外线数据标准协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)和超宽带(UWB)等。
存储器控制单元1160可以包括用于处理和管理在处理器1100与根据不同于处理器1100的通信标准而操作的外部储存设备之间传输的数据的各种存储器控制器。例如，存储器控制单元1160可以包括控制器，其用于控制集成设备电子部件(IDE)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、独立磁盘冗余阵列(RAID)、固态磁盘(SSD)、外部SATA(eSATA)、个人计算机存储卡国际协会(PCMCIA)、USB、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体卡(SM)、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡等。
媒体处理单元1170可以处理经处理器1100处理的数据，或者从外部输入设备输入的处于视频、音频或另一形式的数据，并且可以将数据输出到外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清(HD)音频或高清多媒体接口(HDMI)控制器等。
图10是示出实施了根据本公开的实施例的存储器件的系统1200的配置的图。
参考图10，系统1200可以指被配置为处理数据的设备。为了对数据执行一系列操作，系统1200可以执行输入、处理、输出、通信、储存等以便对数据执行一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230和接口1240。根据本公开的实施例，系统1200可以是通过过程进行操作的各种电子系统，例如计算机、服务器、个人数字助理(PDA)、便携式计算机、Web平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器(PMP)、相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统或智能电视。
处理器1210可以控制输入命令的解码以及对系统1200中储存的数据的处理，诸如操作和比较。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)和数字信号处理器(DSP)等等。
主存储器件1220可以指下面这样的储存器，即从辅助存储器件1230移出程序代码或资料，并在执行程序时储存并执行该程序代码或资料。即使没有电源，也可以保留所储存的数据。主存储器件1220可以包括上述半导体器件的实施例中的至少一个。例如，主存储器件1220可以包括位线、与位线交叉的字线以及耦接在位线与字线之间的存储单元。在读取操作期间，可以将这些字线之中的选中的字线预充电，所述选中的字线可以被浮置，可以驱动这些位线之中的选中的位线，以便所述选中的位线的电压电平可以增大。当选中的存储单元被接通时，所述位线的驱动可以停止。结果，可以改善主存储器件1220的读取操作特性。结果，可以改善系统1200的读取操作特性。
此外，主存储器件1220还可以包括易失性静态随机存取存储器(SRAM)或易失性动态随机存取存储器(DRAM)，它们在电源被阻断时会丢失所有数据。然而，在另一示例中，主存储器件1220可以不包括根据上述实施例的半导体器件，而可以包括当电源被阻断时丢失所有数据的易失性静态随机存取存储器(SRAM)或易失性动态随机存取存储器(DRAM)。
辅助存储器件1230可以指被设计为储存程序代码或数据的存储器件。尽管辅助存储器件1230比主存储器件1220慢，但是辅助存储器件1230可以比主存储器件1220储存更多的数据。辅助存储器件1230可以包括上述半导体器件的实施例中的至少一个。例如，辅助存储器件1230可以包括位线、与位线交叉的字线以及耦接在位线与字线之间的存储单元。在读取操作期间，可以将这些字线之中的选中的字线预充电到第一电压，可以将这些字线之中的未选中的字线预充电到比第一电压大的第二电压，所述选中的字线和所述未选中的字线可以被浮置，可以将位线电压施加到这些位线之中的选中的位线，所述未选中的字线的电压电平可以由于未选中的位线与所述未选中的字线之间的第一泄漏电流而增大，并且可以将所述选中的字线和所述未选中的字线耦接至感测电路，以将所述选中的字线的电压电平与所述未选中的字线的电压电平进行比较，从而读取所选中的存储单元。因此，可以改善辅助存储器件1230的读取操作特性。结果，可以改善系统1200的读取操作特性。
另外，辅助存储器件1230还可以包括如图11所示的数据储存系统1300，诸如利用磁学的磁带、磁盘、利用光学的激光盘、利用磁学和光学二者的磁光盘、固态盘(SSD)、通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等。然而，与此相反，辅助存储器件1230可以不包括根据上述实施例的半导体器件，而是还可以包括如图11所示的数据储存系统1300，诸如利用磁学的磁带、磁盘、利用光学的激光盘、使用磁学和光学二者的磁光盘、固态硬盘(SSD)、通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等。
接口设备1240可以执行该实施例的系统1200与外部设备之间的命令和数据的交换。接口设备1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机交互设备(HID)、通信设备等。通信设备可以包括连接到有线网络的模块和连接到无线网络的模块中的任一个或这两者。以与通过传输线发送和接收数据的各种设备相同的方式，有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)。以与无需传输线即可发送和接收数据的各种设备相同的方式，无线网络模块可以包括红外线数据标准协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)和超宽带(UWB)等。
图11是示出实施了根据本公开的实施例的存储器件的数据储存系统1300的配置的图。
参考图11，数据储存系统1300可以包括：作为用于储存数据的组件的具有非易失性特性的储存设备1310、控制储存设备1310的控制器1320、用于与外部设备连接的接口1330、以及用于临时储存数据的临时储存设备1340。数据储存系统1300可以是盘类型(诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字多功能盘(DVD)和固态盘(SSD))、以及卡类型(诸如通用串行总线(USB)存储器、安全数字(SD)卡、微型安全数字(mSD)卡、微型安全数字(SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡)。
储存设备1310可以包括半永久性地储存数据的非易失性存储器。所述非易失性存储器可以包括只读存储器(ROM)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)和磁性随机存取存储器(MRAM)。
存储器控制器1320可以控制在储存设备1310与接口1330之间的数据交换。控制器1320可以包括处理器1321，该处理器1321用于执行以下操作：处理通过接口1330从数据储存系统1300的外部设备输入的命令。
可以提供接口1330以在外部设备之间交换命令和数据。在数据储存系统1300是卡类型的情况下，接口1330可以与在诸如通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)以及紧凑式闪存(CF)卡等的设备中使用的接口兼容，或者可以与在类似于上述设备的设备中使用的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与诸如IDE(集成设备电子部件)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等的接口兼容，或者可以与类似于上述接口的接口兼容。接口1330可以与不同类型的一个或更多个接口兼容。
临时储存设备1340可以根据与外部设备、控制器和系统的接口的多样化和高性能来临时储存数据以在接口1330与存储器件1310之间有效地传输数据。临时储存设备1340可以包括上述半导体器件的实施例中的至少一个。例如，临时储存设备1340可以包括位线、与位线交叉的字线以及耦接在位线与字线之间的存储单元。在读取操作期间，可以将这些字线之中的选中的字线预充电到第一电压，可以将这些字线之中的未选中的字线预充电到比第一电压大的第二电压，所述选中的字线和所述未选中的字线可以被浮置，可以将位线电压施加到这些位线之中的选中的位线，所述未选中的字线的电压电平可以由于未选中的位线与所述未选中的字线之间的第一泄漏电流而增大，并且可以将所述选中的字线和所述未选中字线耦接至感测电路，以将所述选中的字线的电压电平与所述未选中的字线的电压电平进行比较，从而读取所选中的存储单元。因此，可以改善临时储存设备1340的读取操作特性。结果，可以改善数据储存系统1300的读取操作特性。
图12是示出实施了根据本公开的实施例的存储器件的存储系统1400的配置的图。
参考图12，存储系统1400可以包括：作为用于储存数据的组件的具有非易失性特性的存储器1410、控制存储器1410的存储器控制器1420、以及用于与外部设备连接的接口1430。存储系统1400可以是卡类型，诸如固态盘(SSD)、通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡。
储存数据的存储器1410可以包括上述半导体器件的实施例中的至少一个。例如，存储器1410可以包括位线、与位线交叉的字线、以及耦接在位线与字线之间的存储单元。在读取操作期间，可以将这些字线之中的选中的字线预充电到第一电压，可以将这些字线之中的未选中的字线预充电到比第一电压大的第二电压，所述选中的字线和所述未选中的字线可以被浮置，可以将位线电压施加到这些位线之中的选中的位线，所述未选中的字线的电压电平可以由于未选中的位线与所述未选中的字线之间的第一泄漏电流而增大，并且可以将所述选中的字线和所述未选中的字线耦接至感测电路，以将所述选中的字线的电压电平与所述未选中的字线的电压电平进行比较，从而读取所选中的存储单元。因此，可以改善存储器1410的读取操作特性。结果，可以改善存储系统1400的读取操作特性。
另外，根据本实施例的存储器可以包括只读存储器(ROM)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)以及磁性随机存取存储器(MRAM)。
存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。控制器1420可以包括处理器1421，该处理器1421用于执行以下操作：处理通过接口1430从存储系统1400的外部设备输入的命令。
可以提供接口1430以在存储系统1400与外部设备之间交换命令和数据。接口1430可以与在诸如通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡等的设备中使用的接口兼容，或者可以与在类似于上述设备的设备中使用的接口兼容。接口1430可以与不同类型的一个或更多个接口兼容。
根据该实施例，存储系统1400还可以包括缓冲存储器1440，该缓冲存储器1440用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能而在接口1430与存储器1410之间有效地传输数据的输入和输出。临时储存数据的存储器1440可以包括上述半导体器件的实施例中的至少一个。例如，缓冲存储器1440可以包括位线、与位线交叉的字线以及耦接在位线与字线之间的存储单元。在读取操作期间，可以将这些字线之中的选中的字线预充电到第一电压，可以将这些字线之中的未选中的字线预充电到比第一电压大的第二电压，所述选中的字线和所述未选中的字线可以被浮置，可以将位线电压施加到这些位线之中的选中的位线，所述未选中的字线的电压电平可以由于未选中的位线与所述未选中的字线之间的第一泄漏电流而增大，并且可以将所述选中的字线和所述未选中的字线耦接至感测电路，以将所述选中的字线的电压电平与所述未选中的字线的电压电平进行比较，从而读取所选中的存储单元。因此，可以改善缓冲存储器1440的读取操作特性。结果，可以改善存储系统1400的读取操作特性。
另外，根据本实施例，缓冲存储器1440还可以包括易失性静态随机存取存储器(SRAM)或具有易失性特性的动态随机存取存储器(DRAM)，以及具有非易失性特性的只读存储器(ROM)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)。然而，与此相反，缓冲存储器1440可以不包括根据上述实施例的半导体器件，而是进一步包括具有易失特性的静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)，以及具有非易失特性的只读存储器(ROM)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)。
根据本公开的各种实施例，可以防止读取干扰，并且可以更稳定地执行读取操作。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以通常的和说明性的意义来使用和解释，而不是用于限制的目的。在某些情况下，对本领域的普通技术人员显而易见的是，从本专利文件的有效提交日期起，结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用，除非另外特别指出。因此，本领域技术人员将理解，在不脱离如下述权利要求书中阐述的本公开的精神和范围的情况下可以进行形式和细节上的各种改变。

Claims (20)

1.一种操作包括多个位线和多个字线的电子器件的方法，该方法包括：
将来自所述多个字线的选中的字线预充电至第一电压；
将来自所述多个字线的未选中的字线预充电至第二电压；
使所述选中的字线和所述未选中的字线浮置；
向来自所述多个位线的选中的位线施加位线电压；
利用在未选中的位线与所述未选中的字线之间流动的第一泄漏电流来调整所述未选中的字线的电压电平；
将所述选中的字线和所述未选中的字线耦接到感测电路；以及
将所述选中的字线的电压电平与所述未选中的字线的电压电平进行比较。
2.根据权利要求1所述的方法，其中，所述第一电压和所述第二电压中的每一个均具有负电平，所述第二电压大于所述第一电压。
3.根据权利要求1所述的方法，其中，所述电压电平的比较包括：基于所述未选中的字线的电压电平来感测所述选中的字线的电压电平，以读取选中的存储单元的数据，所述选中的存储单元被耦接在所述选中的位线与所述选中的字线之间。
4.根据权利要求1所述的方法，其中，通过在所述未选中的位线与所述选中的字线之间流动的第二泄漏电流来改变所述选中的字线的电压电平。
5.根据权利要求1所述的方法，其中，基于由于所述第一泄漏电流而增大的所述未选中字线的电压电平来感测所述选中的字线的电压电平。
6.根据权利要求1所述的方法，其中，所述电压电平的比较包括：
将所述感测电路的第一输入端子预充电至第一参考电压；
将所述感测电路的第二输入端子预充电至所述第一参考电压；
通过将所述选中的字线耦接到所述第一输入端子来调整所述第一输入端子的电压电平；
通过将所述第二输入端子耦接到所述未选中的字线，将所述第二输入端子的电压电平调整为第二参考电压，所述第二参考电压大于所述第一参考电压；以及
将所述第一输入端子的电压电平与所述第二参考电压进行比较。
7.根据权利要求6所述的方法，其中，所述第二电压的电平等于或大于所述第一参考电压的电平。
8.根据权利要求1所述的方法，其中，施加到选中的存储单元的电压小于复位阈值电压，所述选中的存储单元被耦接在所述选中的位线与所述选中的字线之间。
9.根据权利要求1所述的方法，其中，施加到未选中的存储单元的电压小于置位阈值电压，所述未选中的存储单元被耦接在所述未选中的位线与所述未选中的字线之间。
10.根据权利要求1所述的方法，其中，所述电压电平的比较包括：当所述选中的字线被耦接到所述感测电路时，将所述未选中的字线耦接到所述感测电路。
11.根据权利要求1所述的方法，其中，所述电压电平的比较包括：在所述未选中的字线被耦接到所述感测电路之后，将所述选中的字线耦接到所述感测电路。
12.根据权利要求1所述的方法，其中，当所述位线电压被施加时，具有置位状态的选中的存储单元被接通，并且具有复位状态的选中的存储单元和未选中的存储单元保持被关断。
13.一种电子器件，包括：
半导体存储器，其包括多个位线、与所述多个位线交叉的多个字线、以及相应地耦接在所述多个位线与所述多个字线之间的多个存储单元；以及
感测电路，其被配置为感测来自所述多个存储单元的选中的存储单元的状态，
其中，在所述选中的存储单元的读取操作期间，所述电子器件被配置为：将来自所述多个字线的选中的字线预充电至第一电压，将来自所述多个字线的未选中的字线预充电至第二电压，使所述选中的字线和所述未选中的字线浮置，向来自所述多个位线的选中的位线施加位线电压，利用在未选中的位线与所述未选中的字线之间流动的第一泄漏电流来调整所述未选中的字线的电压电平，将所述选中的字线和所述未选中的字线耦接到所述感测电路，并且将所述选中的字线的电压电平与所述未选中的字线的电压电平进行比较。
14.根据权利要求13所述的电子器件，其中，所述第一电压和所述第二电压中的每一个均具有负电平，所述第二电压大于所述第一电压。
15.根据权利要求13所述的电子器件，其中，所述感测电路基于所述未选中的字线的电压电平来感测所述选中的字线的电压电平，所述选中的存储单元被耦接在所述选中的位线与所述选中的字线之间。
16.根据权利要求13所述的电子器件，其中，通过在所述未选中的位线与所述选中的字线之间流动的第二泄漏电流来改变所述选中的字线的电压电平。
17.根据权利要求13所述的电子器件，其中，基于由于所述第一泄漏电流而增大的所述未选中的字线的电压电平来感测所述选中的字线的电压电平。
18.根据权利要求17所述的电子器件，还包括：
第一字线开关，其被配置为响应于第一字线信号而将所述选中的字线耦接到所述感测电路的第一输入端子；以及
第二字线开关，其被配置为响应于第二字线信号而将所述未选中的字线耦接到所述感测电路的第二输入端子，
其中，在所述第二字线信号被激活之后，所述第一字线信号被激活。
19.根据权利要求13所述的电子器件，其中，当将所述选中的字线的电压电平与所述未选中的字线的电压电平进行比较时，所述电子器件被配置为：将所述感测电路的第一输入端子预充电至第一参考电压，将所述感测电路的第二输入端子预充电至所述第一参考电压，通过将所述选中的字线耦接到所述第一输入端子来调整所述第一输入端子的电压电平，通过将所述第二输入端子耦接到所述未选中的字线来将所述第二输入端子的电压电平调整到第二参考电压，并且将所述第一输入端子的电压电平与所述第二参考电压进行比较，所述第二参考电压大于所述第一参考电压。
20.根据权利要求19所述的电子器件，其中，所述第二电压的电平等于或大于所述第一参考电压的电平。
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