KR102183055B1 - 저항식 메모리를 위한 감지 증폭기 회로 - Google Patents
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Abstract
본 발명의 예시적인 실시 예들은 차동 출력 단자들, 제 1 및 제 2 입력 단자들, 프리차지 트랜지스터들, 그리고 프리차지 트랜지스터들에 직접 연결된 전류 변조 트랜지스터들을 포함하는 저항식 메모리 전류 감지 증폭기 회로를 포함한다. 프리차지 구성은 전류 감지 증폭기 회로의 "레디" 또는 "프리차지" 단계 동안 비트 라인 및 참조 라인에 높은 피크 전류를 제공한다. 전류 변조 트랜지스터들은 적어도 "셋" 또는 "증폭" 단계 동안 포화 영역 모드에서 동작하도록 구성된다. 전류 변조 트랜지스터들은 "셋" 또는 "증폭" 단계 동안 비트 라인 전류 및 참조 라인 전류를 연속적으로 평균하므로, 회로의 노이즈 내성이 향상된다. "고" 또는 "래치" 단계 동안, 논리값 "0" 또는 "1"이 래치 회로의 양의 궤환에 기반하여 차동 출력 단자들에서 래치된다.
Description
본 발명은 저항식 메모리 회로를 위한 감지 증폭기에 관한 것으로, 더 상세하게는 전류 감지 증폭기에 관한 것이다.
저항식 메모리들(resistive type memories)은 불휘발성 메모리의 새로운 세대를 아우르며, 시장에서 보다 보편화될 것으로 예측되고 있다. 예를 들어, 저항식 메모리들은 회전 전달 토크(spin transfer torque, 이하에서 STT라 칭함) 자기 랜덤 액세스 메모리(magnetoresistive random-access memory, 이하에서 MRAM이라 칭함), MRAM (STT 방식이 아닌 MRAM), 멤리스터 RAM (Memristor RAM), ReRAM (Resistive RAM), CBRAM (Conductive Bridging RAM) 등을 포함한다.
도 1a는 종래 기술에 따른 감지 증폭기를 보여주는 회로도이다. 도 1a를 참조하면, 래치 회로는 읽기 전류 소스(IR1) 및 참조 전류 소스(IR2)에 각각 대응하는 MOS 트랜지스터들(M1, M2, M3, M4) 및 MOS 트랜지스터들(M5, M6)로 구성된다. 감지 증폭기는 MOS 트랜지스터들(M7, M8)로 구성된다. 읽기 회로(15)의 동작은 (a) 프리차지 모드, (b) 증폭 모드, 그리고 (c) 래치 및 재기입 모드를 포함한다. 이러한 모드들은 도 1b 내지 도 1d를 참조하여 설명된다. 초기 상태에서, 스위치 제어기로부터의 제어 신호들(φ1, φ2, φ3)은 로우("L") 상태로 설정된다.
도 1b 내지 도 1d는 선행 기술에서 도 1a의 회로도의 동작의 서로 다른 스테이지들과 연관된 등가 회로들이다.
도 1b는 프라차지 모드의 등가 회로를 보여준다. 제어 신호(φ2)가 하이("H") 상태로 설정되어, 읽기 전류 경로의 프리차지가 시작된다. 프리차지 전류는, 프리차지 트랜지스터들(M5, M6)(PMOS 트랜지스터들)로부터, 도 1a의 래치 회로의 일부분으로 동작하는 교차 연결된(cross-coupled) 트랜지스터들(M3, M4)(NMOS 트랜지스터들) 및 클램프 트랜지스터들(M11, M12)(NMOS 트랜지스터들)을 통해, MRAM 셀(13) 및 참조 셀(13')로 흐른다. 프리차지 모드에서 그리고 안정 상태에서, 읽기 데이터 출력들(Out, /Out)은 프리차지 트랜지스터들(M5, M6) 및 등화 트랜지스터(Meq)(PMOS 트랜지스터)에 의해 전원 전압(VDD)과 가까운 전압으로 설정된다. 따라서, 트랜지스터들(M1, M2)은 오프 상태이고, 트랜지스터들(M1~M4)을 포함하는 래치 회로는 동작하지 않는다.
도 1c는 증폭 모드의 등가 회로를 보여준다. 제어 신호(φ1)는 "H"로 설정되고, 트랜지스터들(M5, M6, Meq)은 턴 오프 된다. 데이터 출력들(Out, /Out)은 트랜지스터들(M1, M2)의 문턱 전압들에 의해 그리고 MOS 트랜지스터들(M1~M4)을 포함하는 래치 회로의 정궤환(positive feedback)에 의한 증폭에 의해, 전원 전압(VDD)으로부터 감소하고, 데이터 출력들(Out, /Out)이 결정된다. 이때, 읽기 전류 경로는 래치 회로의 구동 전류 경로와 동일하고, 제어 신호(φ1)는 동작이 프리차지 모드로부터 증폭 모드로 연속적으로 변경되도록 "H"로 변경된다. 클램프 트랜지스터들(M11, M12)은 증폭 모드 동안에도 존재하지만, 도 1c에 도시하지 않는다.
도 1d는 래치 및 재기입 모드의 등가 회로를 보여준다. 도 1d에 도시된 바와 같이, 데이터 출력들(Out, /Out) 사이의 차이가 충분히 클 때, 제어 신호(φ3)는 "H"로 설정되어 부스트 트랜지스터들(M7, M8)을 턴 온 하고, 트랜지스터들(M1~M4)을 포함하는 래치 회로의 증폭이 가속된다. 래치 회로로부터의 출력, 즉 데이터 출력들(Out, /Out_)이 결정될 때, 재기입이 수행된다.
저항식 메모리들에서 사용되는 통상적인 감지 증폭기 기술은 전원 전압이 시간의 흐름에 따라 감소하는 문제를 경험할 수 있다. 시간의 흐름에 따라 메모리 셀들의 사이즈가 감소하고 메모리 장치들의 밀도가 증가하면, 메모리 셀들 및 연관된 제어 로직에 전원을 공급하기 위해 사용되는 전원 전압 또한 감소한다. 예를 들어, 과거에 메모리 회로를 위한 전원 전압은 5V 또는 3.3V 였지만, 현재 전원 전압은 1.2V 또는 1.3V 주변의 전압을 공급한다. 트랜지스터의 포화 전압(saturation voltage)이 전원 전압에 비례하여 감소하지 않으므로, 이러한 낮은 전원 전압은 종래의 감지 증폭기 회로에서 전압 헤드룸(voltage headroom) 문제를 야기할 수 있다.
다수의 트랜지스터들이 적층된 구조(stacked structure)로 구성될 때, 감지 증폭기 내의 사용 가능한 전압 헤드룸(available voltage headroom)과 연관된 문제는 중첩되고, 하나 또는 그 이상의 트랜지스터들에서 의도하지 않은 동작을 유발할 수 있다. 예를 들어, 감지 증폭기 동작의 특정한 단계에서 포화 영역 모드에서 동작하면 더 효율적인 트랜지스터가 실제로는 트라이오드 또는 선형 영역 모드에서 동작하여, 감지 증폭기 동작의 불이익을 야기할 수 있다.
저항식 메모리들과 연관된 감지 증폭기 기술을 개발하기 위해 시도할 때, 다른 고유한 시도들이 존재하였다. 예를 들어, "1" 또는 "0"이 MRAM 메모리 셀에 저장되었는지 감지하기 위해 시도할 때, 감지 증폭기가 MRAM 메모리 셀을 통해 흐르는 과도한 전류를 유발하면, MRAM 메모리 셀에서, 파괴적 읽기 또는 "읽기 교란" 문제가 발생할 수 있다. 다른 말로, 메모리 셀의 값은 예기치 않게 "1"로부터 "0"으로 또는 그 반대로 변화될 수 있다.
읽기 교란 문제를 회피하는 한 가지 방법은 감지 증폭기가 읽기 전류를 감소시키는 것이다. 그러나, 이 방법의 의도하지 않은 부작용은 느린 응답 시간, 출력 신호 레벨의 감소, 데이터 읽기율(read rate)의 감소, 그리고 의도하지 않은 전자기 잡음 및 다른 간섭에 대한 높은 민감성을 포함한다. 이러한 성능 저하는 바람직하지 않다. 또한, 이러한 전자기 잡음 자체는 메모리 셀에 저장된 데이터에 파괴적일 수 있고, 감지 증폭기 출력 신호에 파괴적일 수 있다.
빠른 응답 시간, 강한 잡음 내성, 저전압 동작, 넓은 전압 헤드룸, 그리고 적은 감지 에러를 제공하는 저항식 메모리의 감지 증폭기 회로가 요구되고 있다.
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도 1c는 증폭 모드의 등가 회로를 보여준다. 제어 신호(φ1)는 "H"로 설정되고, 트랜지스터들(M5, M6, Meq)은 턴 오프 된다. 데이터 출력들(Out, /Out)은 트랜지스터들(M1, M2)의 문턱 전압들에 의해 그리고 MOS 트랜지스터들(M1~M4)을 포함하는 래치 회로의 정궤환(positive feedback)에 의한 증폭에 의해, 전원 전압(VDD)으로부터 감소하고, 데이터 출력들(Out, /Out)이 결정된다. 이때, 읽기 전류 경로는 래치 회로의 구동 전류 경로와 동일하고, 제어 신호(φ1)는 동작이 프리차지 모드로부터 증폭 모드로 연속적으로 변경되도록 "H"로 변경된다. 클램프 트랜지스터들(M11, M12)은 증폭 모드 동안에도 존재하지만, 도 1c에 도시하지 않는다.
도 1d는 래치 및 재기입 모드의 등가 회로를 보여준다. 도 1d에 도시된 바와 같이, 데이터 출력들(Out, /Out) 사이의 차이가 충분히 클 때, 제어 신호(φ3)는 "H"로 설정되어 부스트 트랜지스터들(M7, M8)을 턴 온 하고, 트랜지스터들(M1~M4)을 포함하는 래치 회로의 증폭이 가속된다. 래치 회로로부터의 출력, 즉 데이터 출력들(Out, /Out_)이 결정될 때, 재기입이 수행된다.
저항식 메모리들에서 사용되는 통상적인 감지 증폭기 기술은 전원 전압이 시간의 흐름에 따라 감소하는 문제를 경험할 수 있다. 시간의 흐름에 따라 메모리 셀들의 사이즈가 감소하고 메모리 장치들의 밀도가 증가하면, 메모리 셀들 및 연관된 제어 로직에 전원을 공급하기 위해 사용되는 전원 전압 또한 감소한다. 예를 들어, 과거에 메모리 회로를 위한 전원 전압은 5V 또는 3.3V 였지만, 현재 전원 전압은 1.2V 또는 1.3V 주변의 전압을 공급한다. 트랜지스터의 포화 전압(saturation voltage)이 전원 전압에 비례하여 감소하지 않으므로, 이러한 낮은 전원 전압은 종래의 감지 증폭기 회로에서 전압 헤드룸(voltage headroom) 문제를 야기할 수 있다.
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저항식 메모리들과 연관된 감지 증폭기 기술을 개발하기 위해 시도할 때, 다른 고유한 시도들이 존재하였다. 예를 들어, "1" 또는 "0"이 MRAM 메모리 셀에 저장되었는지 감지하기 위해 시도할 때, 감지 증폭기가 MRAM 메모리 셀을 통해 흐르는 과도한 전류를 유발하면, MRAM 메모리 셀에서, 파괴적 읽기 또는 "읽기 교란" 문제가 발생할 수 있다. 다른 말로, 메모리 셀의 값은 예기치 않게 "1"로부터 "0"으로 또는 그 반대로 변화될 수 있다.
읽기 교란 문제를 회피하는 한 가지 방법은 감지 증폭기가 읽기 전류를 감소시키는 것이다. 그러나, 이 방법의 의도하지 않은 부작용은 느린 응답 시간, 출력 신호 레벨의 감소, 데이터 읽기율(read rate)의 감소, 그리고 의도하지 않은 전자기 잡음 및 다른 간섭에 대한 높은 민감성을 포함한다. 이러한 성능 저하는 바람직하지 않다. 또한, 이러한 전자기 잡음 자체는 메모리 셀에 저장된 데이터에 파괴적일 수 있고, 감지 증폭기 출력 신호에 파괴적일 수 있다.
빠른 응답 시간, 강한 잡음 내성, 저전압 동작, 넓은 전압 헤드룸, 그리고 적은 감지 에러를 제공하는 저항식 메모리의 감지 증폭기 회로가 요구되고 있다.
본 발명의 목적은 빠른 응답 시간, 강한 잡음 내성, 저전압 동작, 넓은 전압 헤드룸, 그리고 적은 감지 에러를 제공하는 저항식 메모리의 감지 증폭기 회로를 제공하는 데에 있다.
본 발명의 실시 예에 따른 저항식 메모리 감지 증폭기 회로는, 제 1 출력 신호를 출력하도록 구성되는 제 1 차동 출력 단자; 상기 제 1 출력 신호와 반대인 제 2 출력 신호를 출력하도록 구성되는 제 2 차동 출력 단자; 저항식 메모리 셀과 연관된 비트 라인에 연결되는 제 1 입력 단자; 참조 메모리 셀과 연관된 참조 라인에 연결되는 제 2 입력 단자; 전원 및 상기 제 1 차동 출력 단자에 연결되는 제 1 프리차지 트랜지스터; 상기 전원 및 상기 제 2 차동 출력 단자에 연결되는 제 2 프리차지 트랜지스터; 상기 제 1 차동 출력 단지 및 상기 제 1 프리차지 트랜지스터에 직접 연결되는 제 1 전류 변조 트랜지스터; 그리고 상기 제 2 차동 출력 단자 및 상기 제 2 프리차지 트랜지스터에 직접 연결되는 제 2 전류 변조 트랜지스터를 포함하고, 상기 제 1 프리차지 트랜지스터는 상기 저항식 메모리 셀과 연관된 상기 비트 라인을 프리차지하도록 구성되고. 상기 제 2 프리차지 트랜지스터는 상기 참조 메모리 셀과 연관된 상기 참조 라인을 프리차지하도록 구성되고, 상기 제 1 전류 변조 트랜지스터는 적어도 증폭 단계 동안 포화 영역 모드에서 동작하도록 구성되고, 상기 제 2 전류 변조 트랜지스터는 적어도 상기 증폭 단계 동안 상기 포화 영역 모드에서 동작하도록 구성된다.
실시 예로서, 상기 제 1 전류 변조 트랜지스터의 드레인은 상기 제 1 차동 출력 단자 및 상기 제 1 프리차지 트랜지스터의 드레인에 직접 연결되고, 상기 제 1 전류 변조 트랜지스터의 소스는 상기 저항식 메모리 셀과 연관된 상기 비트 라인에 연결되고, 상기 제 2 전류 변조 트랜지스터의 드레인은 상기 제 2 차동 출력 단자 및 상기 제 2 프리차지 트랜지스터의 드레인에 직접 연결되고, 상기 제 2 전류 변조 트랜지스터의 소스는 상기 참조 메모리 셀과 연관된 상기 참조 라인에 연결되고, 상기 제 1 및 제 2 전류 변조 트랜지스터들은 상기 증폭 단계 동안, 비트 라인 전류 및 참조 라인 전류를 연속적으로 평균하도록 구성된다.
실시 예로서, 상기 감지 증폭기 회로는 전류 감지 증폭기 회로이고, 상기 제 1 및 제 2 전류 변조 트랜지스터들은 각각 NMOKS 트랜지스터들이고, 상기 제 1 및 제 2 프리차지 트랜지스터들은 각각 PMOS 트랜지스터들이다.
실시 예로서, 상기 제 1 및 제 2 차동 출력 단자들에 연결되는 교차 연결된 래치 회로를 더 포함하고, 상기 교차 연결된 래치 회로는: 래치 제어 신호에 응답하여 상기 감지 증폭기 회로의 래치 단계를 인에이블하도록 구성되는 래치 인에이블 트랜지스터; 상기 전원 및 상기 제 1 차동 출력 단자에 연결되는 제 1 래치 트랜지스터; 상기 전원 및 상기 제 2 차동 출력 단자에 연결되는 제 2 래치 트랜지스터; 상기 제 1 래치 트랜지스터 및 상기 래치 인에이블 트랜지스터에 연결되는 제 3 래치 트랜지스터; 그리고 상기 제 2 래치 트랜지스터 및 상기 래치 인에이블 트랜지스터에 연결되는 제 4 래치 트랜지스터를 포함하고, 상기 래치 트랜지스터들은 양의 궤환에 기반하여, 상기 저항식 메모리 셀에 저장된 비트 값에 따라 그리고 상기 래치 단계 동안 상기 래치 제어 신호에 의해 턴 온 되는 상기 래치 인에이블 트랜지스터에 응답하여, 상기 제 1 또는 제 2 차동 출력 단자에서 논리값 "0" 또는 논리값 "1"을 래치하도록 구성된다.
실시 예로서, 상기 제 1 및 제 2 출력 신호들을 입력으로 수신하고, 상기 래치 제어 신호를 생성하도록 구성되는 논리 게이트를 더 포함한다.
실시 예로서, 상기 논리 게이트는 낸드 게이트이다.
실시 예로서, 상기 래치 인에이블 트랜지스터는 NMOS 트랜지스터이고, 상기 제 1 및 제 2 래치 트랜지스터들은 PMOS 트랜지스터들이고, 상기 제 3 및 제 4 트랜지스터들은 NMOS 트랜지스터들이다.
실시 예로서, 상기 제 3 래치 트랜지스터의 소스는 상기 래치 인에이블 트랜지스터의 드레인에 직접 연결되고, 상기 제 4 래치 트랜지스터의 소스는 상기 래치 인에이블 트랜지스터의 상기 드레인에 직접 연결된다.
실시 예로서, 상기 제 1 래치 트랜지스터의 게이트는 상기 제 2 차동 출력 단자에 연결되고, 상기 제 2 래치 트랜지스터의 게이트는 상기 제 1 차동 출력 단자에 연결되고, 상기 제 3 래치 트랜지스터의 게이트는 상기 제 2 차동 출력 단자에 연결되고, 상기 제 4 래치 트랜지스터의 게이트는 상기 제 1 차동 출력 단자에 연결된다.
실시 예로서, 상기 제 1 및 제 3 래치 트랜지스터들 각각의 드레인은 상기 제 1 차동 출력 단자에 연결되고, 상기 제 2 및 제 4 래치 트랜지스터들 각각의 드레인은 상기 제 2 차동 출력 단자에 연결된다.
실시 예로서, 상기 제 1 프리차지 트랜지스터는 프리차지 제어 신호를 수신하고, 그리고 상기 프리차지 제어 신호에 응답하여 상기 감지 증폭기 회로의 프리차지 단계 동안 상기 저항식 메모리 셀과 연관된 상기 비트 라인을 프리차지하도록 구성되고, 상기 제 2 프리차지 트랜지스터는 상기 프리차지 제어 신호를 수신하고, 그리고 상기 프리차지 제어 신호에 응답하여 상기 감지 증폭기 회로의 상기 프리차지 단계 동안 상기 참조 메모리 셀과 연관된 상기 참조 라인을 프리차지하도록 구성된다.
실시 예로서, 상기 제 1 및 제 2 프리차지 트랜지스터들에 의해 생성된 전류는 상기 감지 증폭기 회로의 래치 회로로 흐르지 않는다.
실시 예로서, 상기 저항식 메모리 셀은 회전 전달 토크(STT, Spin Transfer Torque) 자기저항 랜덤 액세스 메모리(MRAM, Magnetic Random Access Memory) 셀, 자기 저항 랜덤 액세스 메모리(MRAM) 셀, 멤리스터 랜덤 액세스 메모리(memristor RAM) 셀, 저항식 랜덤 액세스 메모리(ReRAM) 셀, 또는 CBRAM (Conductive Bridging RAM) 중 적어도 하나를 포함한다.
실시 예로서, 상기 저항식 메모리 셀은 회전 전달 토크(STT, Spin Transfer Torque) 자기저항 랜덤 액세스 메모리(MRAM, Magnetic Random Access Memory) 셀이다.
실시 예로서, 상기 저항식 메모리 셀에 연결된 소스 라인을 더 포함하고, 상기 소스 라인은 전원 전압 또는 접지 전압 중 하나에 연결되고, 상기 소스 라인이 상기 접지 전압에 연결될 때, 상기 감지 증폭기 회로는 제 1 트랜지스터 구성을 포함하고, 상기 소스 라인이 상기 전원 전압에 연결될 때, 상기 감지 증폭기 회로는 상기 제 1 트랜지스터 구성이 반전된 제 2 트랜지스터 구성을 포함한다.
저항식 메모리에 저장된 비트 정보를 감지하는 본 발명의 실시 예에 따른 방법은, 감지 증폭기 회로의 프리차지 단계에서, 제 1 프리차지 트랜지스터 및 제 2 프리차지 트랜지스터에 의해, 비트 라인 및 참조 라인을 각각 프리차지하는 단계; 상기 감지 증폭기 회로의 증폭 단계에서, 상기 비트 라인 및 상기 참조 라인과 각각 연관된 비트 라인 전류 및 참조 라인 전류를 연속적으로 평균하는 단계; 그리고 상기 감지 증폭기 회로의 래치 단계에서, 래치 회로에 의해, 상기 래치 회로의 양의 궤환을 이용하여, 제 1 또는 제 2 차동 출력 단자들에서 각각 논리값 "0" 또는 논리값 "1"을 래치하는 단계를 포함한다.
실시 예로서, 상기 비트 라인 전류 및 상기 참조 라인 전류를 연속적으로 평균하는 단계는, 상기 감지 증폭기 회로의 적어도 상기 증폭 단계 동안 상기 비트 라인과 연관된 제 1 전류 변조 트랜지스터를 포화 영역 모드에서 동작시키는 단계, 그리고 상기 감지 증폭기 회로의 적어도 상기 증폭 단계 동안 상기 참조 라인과 연관된 제 2 전류 변조 트랜지스터를 포화 영역 모드에서 동작시키는 단계를 포함한다.
실시 예로서, 상기 감지 증폭기 회로의 래치 단계에서, 상기 제 1 및 제 2 차동 출력 단자들의 출력 신호들을 논리 게이트의 입력 신호들로 수신하는 단계; 상기 논리 게이트에 의해 래치 제어 신호를 생성하는 단계; 그리고 상기 래치 제어 신호에 응답하여 상기 래치 회로의 동작을 제어하는 단계를 더 포함한다.
실시 예로서, 상기 감지 증폭기 회로의 상기 프리차지 단계에서, 상기 제 1 및 제 2 프리차지 트랜지스터들에 의해, 상기 비트 라인 및 상기 참조 라인과 각각 연관된 프리차지 전류들을 생성하는 단계를 더 포함하고, 상기 프리차지 전류들은 상기 래치 회로의 트랜지스터로 흐르지 않는다.
본 발명의 다른 실시 예에 따른 저항식 메모리 장치는, 복수의 워드 라인들; 상기 워드 라인들과 교차하도록 배치되는 복수의 비트 라인들; 복수의 메모리 블록들; 복수의 감지 증폭기 회로들; 그리고 상기 복수의 감지 증폭기 회로들에 연결되는 전류 미러 회로를 포함하고, 각 메모리 블록은 상기 워드 라인들 및 상기 비트 라인들 사이의 교차점들에 배치되는 저항식 메모리 셀들을 포함하고, 각 감지 증폭기 회로는 상기 메모리 블록들 중 하나의 메모리 블록의 대응하는 비트 라인과 연관된다.
실시 예로서, 비트 라인에 연결되는 메모리 셀; 참조 라인에 연결되는 참조 메모리 셀; 그리고 상기 비트 라인을 통해 상기 메모리 셀에 연결되고 상기 참조 라인을 통해 상기 참조 메모리 셀에 연결되는 감지 증폭기 회로를 더 포함하고, 상기 감지 증폭기 회로는 상기 제 1 및 제 2 프리차지 트랜지스터들에 의해 상기 비트 라인 및 상기 참조 라인을 각각 프리차지하고, 상기 비트 라인 및 상기 참조 라인과 각각 연관된 제 1 및 제 2 전류 변조 트랜지스터들에 의해 비트 라인 전류 및 참조 라인 전류를 연속적으로 평균하고, 그리고 래치 회로의 양의 궤환을 이용하여, 상기 비트 라인 및 상기 참조 라인과 각각 연관된 제 1 또는 제 2 차동 출력 단자들에서 논리값 "0" 또는 논리값 "1"을 래치하도록 구성된다.
실시 예로서, 상기 감지 증폭기 회로들 각각은 래치 회로를 포함하고, 상기 메모리 장치는, 래치 제어 신호에 응답하여 상기 복수의 감지 증폭기 회로들 각각의 래치 단계를 인에이블하도록 구성되는 전역 래치 인에이블 트랜지스터를 더 포함한다.
실시 예로서, 상기 전류 미러 회로는 참조 메모리 셀과 연관된 참조 라인과 연결되고, 상기 전류 미러 회로는, 상기 감지 증폭기 회로들 각각의 프리차지 단계 동안 상기 참조 메모리 셀과 연관된 상기 참조 라인을 프리차지하고, 그리고 상기 감지 증폭기 회로들 각각의 적어도 증폭 단계 동안 참조 라인 전류를 복제하도록 구성된다.
실시 예로서, 상기 감지 증폭기 회로들 각각은, 제 1 출력 신호를 출력하도록 구성되는 제 1 차동 출력 단자; 상기 제 1 출력 신호와 반대인 제 2 출력 신호를 출력하도록 구성되는 제 2 차동 출력 단자; 저항식 메모리 셀과 연관된 비트 라인과 연결되는 제 1 입력 단자; 상기 참조 메모리 셀과 연관된 상기 참조 라인과 연결되는 제 2 입력 단자; 전원 및 상기 제 1 차동 출력 단자에 연결되는 제 1 프리차지 트랜지스터; 상기 전원 및 상기 제 2 차동 출력 단자에 연결되는 제 2 프리차지 트랜지스터; 상기 제 1 차동 출력 단자 및 상기 제 1 프리차지 트랜지스터에 직접 연결되는 제 1 전류 변조 트랜지스터; 상기 제 2 차동 출력 단자 및 상기 제 2 프리차지 트랜지스터에 직접 연결되는 제 2 전류 변조 트랜지스터; 그리고 상기 전원 및 상기 제 1 및 제 2 차동 출력 단자들에 연결되고, 상기 감지 증폭기 회로의 래치 단계 동안 논리값 "0" 또는 논리값 "1"을 래치하도록 구성되는 래치 회로를 포함하고, 상기 제 1 프리차지 트랜지스터는 상기 감지 증폭기 회로의 상기 프리차지 단계 동안 상기 저항식 메모리 셀과 연관된 상기 비트 라인을 프리차지하도록 구성되고, 상기 제 2 프리차지 트랜지스터 및 상기 전류 미러 회로는 상기 프리차지 단계 동안 상기 참조 메모리 셀과 연관된 상기 참조 라인을 프리차지하도록 구성되고, 상기 제 1 전류 변조 트랜지스터는 상기 감지 증폭기 회로의 적어도 상기 증폭 단계 동안 포화 영역 모드로 동작하도록 구성되고, 상기 제 2 전류 변조 트랜지스터는 상기 감지 증폭기 회로의 적어도 상기 증폭 단계 동안 상기 포화 영역 모드로 동작하도록 구성된다.
실시 예로서, 상기 복수의 감지 증폭기 회로들은 메모리 셀들의 제 1 및 제 2 뱅크들 사이에서 공유되는 공유된 감지 증폭기 회로를 포함한다.
실시 예로서, 상기 메모리 셀들의 제 1 및 제 2 뱅크들은 엣지 참조 셀 패턴으로 배치되고, 상기 패턴은, 상기 공유된 감지 증폭기 회로와 인접하게 배치되고, 제 1 참조 라인을 통해 상기 공유된 감지 증폭기 회로와 연결되는 상기 제 1 뱅크의 제 1 참조 메모리 셀; 상기 공유된 감지 증폭기 회로와 인접하게 배치되고, 제 2 참조 라인을 통해 상기 공유된 감지 증폭기 회로와 연결되는 상기 제 2 뱅크의 제 2 참조 메모리 셀; 제 1 비트 라인을 통해 상기 공유된 감지 증폭기 회로와 연결되는 상기 제 1 뱅크의 제 1 메모리 비트 셀; 그리고 제 2 비트 라인을 통해 상기 공유된 감지 증폭기 회로와 연결되는 상기 제 2 뱅크의 제 2 메모리 비트 셀을 포함한다.
실시 예로서, 상기 메모리 셀들의 제 1 및 제 2 뱅크들은 워드 참조 셀 패턴으로 배치되고, 상기 패턴은, 비트 라인을 통해 상기 공유된 감지 증폭기 회로와 연결되는 상기 제 1 뱅크의 메모리 비트 셀; 그리고 참조 라인을 통해 상기 공유된 감지 증폭기 회로와 연결되는 상기 제 2 뱅크의 참조 메모리 셀을 포함한다.
실시 예로서, 상기 제 1 전류 변조 트랜지스터의 드레인은 상기 제 1 차동 출력 단자 및 상기 제 1 프리차지 트랜지스터의 드레인에 직접 연결되고, 상기 제 1 전류 변조 트랜지스터의 소스는 상기 저항식 메모리 셀과 연관된 상기 비트 라인에 연결되고, 상기 제 2 전류 변조 트랜지스터의 드레인은 상기 제 2 차동 출력 단자 및 상기 제 2 프리차지 트랜지스터의 드레인에 직접 연결되고, 상기 제 2 전류 변조 트랜지스터의 소스는 상기 참조 메모리 셀과 연관된 상기 참조 라인에 연결되고, 상기 제 1 및 제 2 전류 변조 트랜지스터들은 상기 증폭 단계 동안, 비트 라인 전류 및 참조 라인 전류를 연속적으로 평균하도록 구성된다.
실시 예로서, 상기 감지 증폭기 회로는 전류 감지 증폭기 회로이고, 상기 제 1 및 제 2 전류 변조 트랜지스터들은 각각 NMOKS 트랜지스터들이고, 상기 제 1 및 제 2 프리차지 트랜지스터들은 각각 PMOS 트랜지스터들이다.
실시 예로서, 상기 제 1 및 제 2 차동 출력 단자들에 연결되는 교차 연결된 래치 회로를 더 포함하고, 상기 교차 연결된 래치 회로는: 래치 제어 신호에 응답하여 상기 감지 증폭기 회로의 래치 단계를 인에이블하도록 구성되는 래치 인에이블 트랜지스터; 상기 전원 및 상기 제 1 차동 출력 단자에 연결되는 제 1 래치 트랜지스터; 상기 전원 및 상기 제 2 차동 출력 단자에 연결되는 제 2 래치 트랜지스터; 상기 제 1 래치 트랜지스터 및 상기 래치 인에이블 트랜지스터에 연결되는 제 3 래치 트랜지스터; 그리고 상기 제 2 래치 트랜지스터 및 상기 래치 인에이블 트랜지스터에 연결되는 제 4 래치 트랜지스터를 포함하고, 상기 래치 트랜지스터들은 양의 궤환에 기반하여, 상기 저항식 메모리 셀에 저장된 비트 값에 따라 그리고 상기 래치 단계 동안 상기 래치 제어 신호에 의해 턴 온 되는 상기 래치 인에이블 트랜지스터에 응답하여, 상기 제 1 또는 제 2 차동 출력 단자에서 논리값 "0" 또는 논리값 "1"을 래치하도록 구성된다.
실시 예로서, 상기 제 1 및 제 2 출력 신호들을 입력으로 수신하고, 상기 래치 제어 신호를 생성하도록 구성되는 논리 게이트를 더 포함한다.
실시 예로서, 상기 논리 게이트는 낸드 게이트이다.
실시 예로서, 상기 래치 인에이블 트랜지스터는 NMOS 트랜지스터이고, 상기 제 1 및 제 2 래치 트랜지스터들은 PMOS 트랜지스터들이고, 상기 제 3 및 제 4 트랜지스터들은 NMOS 트랜지스터들이다.
실시 예로서, 상기 제 3 래치 트랜지스터의 소스는 상기 래치 인에이블 트랜지스터의 드레인에 직접 연결되고, 상기 제 4 래치 트랜지스터의 소스는 상기 래치 인에이블 트랜지스터의 상기 드레인에 직접 연결된다.
실시 예로서, 상기 제 1 래치 트랜지스터의 게이트는 상기 제 2 차동 출력 단자에 연결되고, 상기 제 2 래치 트랜지스터의 게이트는 상기 제 1 차동 출력 단자에 연결되고, 상기 제 3 래치 트랜지스터의 게이트는 상기 제 2 차동 출력 단자에 연결되고, 상기 제 4 래치 트랜지스터의 게이트는 상기 제 1 차동 출력 단자에 연결된다.
실시 예로서, 상기 제 1 및 제 3 래치 트랜지스터들 각각의 드레인은 상기 제 1 차동 출력 단자에 연결되고, 상기 제 2 및 제 4 래치 트랜지스터들 각각의 드레인은 상기 제 2 차동 출력 단자에 연결된다.
실시 예로서, 상기 제 1 프리차지 트랜지스터는 프리차지 제어 신호를 수신하고, 그리고 상기 프리차지 제어 신호에 응답하여 상기 감지 증폭기 회로의 프리차지 단계 동안 상기 저항식 메모리 셀과 연관된 상기 비트 라인을 프리차지하도록 구성되고, 상기 제 2 프리차지 트랜지스터는 상기 프리차지 제어 신호를 수신하고, 그리고 상기 프리차지 제어 신호에 응답하여 상기 감지 증폭기 회로의 상기 프리차지 단계 동안 상기 참조 메모리 셀과 연관된 상기 참조 라인을 프리차지하도록 구성된다.
실시 예로서, 상기 제 1 및 제 2 프리차지 트랜지스터들에 의해 생성된 전류는 상기 감지 증폭기 회로의 래치 회로로 흐르지 않는다.
실시 예로서, 상기 저항식 메모리 셀은 회전 전달 토크(STT, Spin Transfer Torque) 자기저항 랜덤 액세스 메모리(MRAM, Magnetic Random Access Memory) 셀, 자기 저항 랜덤 액세스 메모리(MRAM) 셀, 멤리스터 랜덤 액세스 메모리(memristor RAM) 셀, 저항식 랜덤 액세스 메모리(ReRAM) 셀, 또는 CBRAM (Conductive Bridging RAM) 중 적어도 하나를 포함한다.
실시 예로서, 상기 저항식 메모리 셀은 회전 전달 토크(STT, Spin Transfer Torque) 자기저항 랜덤 액세스 메모리(MRAM, Magnetic Random Access Memory) 셀이다.
실시 예로서, 상기 저항식 메모리 셀에 연결된 소스 라인을 더 포함하고, 상기 소스 라인은 전원 전압 또는 접지 전압 중 하나에 연결되고, 상기 소스 라인이 상기 접지 전압에 연결될 때, 상기 감지 증폭기 회로는 제 1 트랜지스터 구성을 포함하고, 상기 소스 라인이 상기 전원 전압에 연결될 때, 상기 감지 증폭기 회로는 상기 제 1 트랜지스터 구성이 반전된 제 2 트랜지스터 구성을 포함한다.
저항식 메모리에 저장된 비트 정보를 감지하는 본 발명의 실시 예에 따른 방법은, 감지 증폭기 회로의 프리차지 단계에서, 제 1 프리차지 트랜지스터 및 제 2 프리차지 트랜지스터에 의해, 비트 라인 및 참조 라인을 각각 프리차지하는 단계; 상기 감지 증폭기 회로의 증폭 단계에서, 상기 비트 라인 및 상기 참조 라인과 각각 연관된 비트 라인 전류 및 참조 라인 전류를 연속적으로 평균하는 단계; 그리고 상기 감지 증폭기 회로의 래치 단계에서, 래치 회로에 의해, 상기 래치 회로의 양의 궤환을 이용하여, 제 1 또는 제 2 차동 출력 단자들에서 각각 논리값 "0" 또는 논리값 "1"을 래치하는 단계를 포함한다.
실시 예로서, 상기 비트 라인 전류 및 상기 참조 라인 전류를 연속적으로 평균하는 단계는, 상기 감지 증폭기 회로의 적어도 상기 증폭 단계 동안 상기 비트 라인과 연관된 제 1 전류 변조 트랜지스터를 포화 영역 모드에서 동작시키는 단계, 그리고 상기 감지 증폭기 회로의 적어도 상기 증폭 단계 동안 상기 참조 라인과 연관된 제 2 전류 변조 트랜지스터를 포화 영역 모드에서 동작시키는 단계를 포함한다.
실시 예로서, 상기 감지 증폭기 회로의 래치 단계에서, 상기 제 1 및 제 2 차동 출력 단자들의 출력 신호들을 논리 게이트의 입력 신호들로 수신하는 단계; 상기 논리 게이트에 의해 래치 제어 신호를 생성하는 단계; 그리고 상기 래치 제어 신호에 응답하여 상기 래치 회로의 동작을 제어하는 단계를 더 포함한다.
실시 예로서, 상기 감지 증폭기 회로의 상기 프리차지 단계에서, 상기 제 1 및 제 2 프리차지 트랜지스터들에 의해, 상기 비트 라인 및 상기 참조 라인과 각각 연관된 프리차지 전류들을 생성하는 단계를 더 포함하고, 상기 프리차지 전류들은 상기 래치 회로의 트랜지스터로 흐르지 않는다.
본 발명의 다른 실시 예에 따른 저항식 메모리 장치는, 복수의 워드 라인들; 상기 워드 라인들과 교차하도록 배치되는 복수의 비트 라인들; 복수의 메모리 블록들; 복수의 감지 증폭기 회로들; 그리고 상기 복수의 감지 증폭기 회로들에 연결되는 전류 미러 회로를 포함하고, 각 메모리 블록은 상기 워드 라인들 및 상기 비트 라인들 사이의 교차점들에 배치되는 저항식 메모리 셀들을 포함하고, 각 감지 증폭기 회로는 상기 메모리 블록들 중 하나의 메모리 블록의 대응하는 비트 라인과 연관된다.
실시 예로서, 비트 라인에 연결되는 메모리 셀; 참조 라인에 연결되는 참조 메모리 셀; 그리고 상기 비트 라인을 통해 상기 메모리 셀에 연결되고 상기 참조 라인을 통해 상기 참조 메모리 셀에 연결되는 감지 증폭기 회로를 더 포함하고, 상기 감지 증폭기 회로는 상기 제 1 및 제 2 프리차지 트랜지스터들에 의해 상기 비트 라인 및 상기 참조 라인을 각각 프리차지하고, 상기 비트 라인 및 상기 참조 라인과 각각 연관된 제 1 및 제 2 전류 변조 트랜지스터들에 의해 비트 라인 전류 및 참조 라인 전류를 연속적으로 평균하고, 그리고 래치 회로의 양의 궤환을 이용하여, 상기 비트 라인 및 상기 참조 라인과 각각 연관된 제 1 또는 제 2 차동 출력 단자들에서 논리값 "0" 또는 논리값 "1"을 래치하도록 구성된다.
실시 예로서, 상기 감지 증폭기 회로들 각각은 래치 회로를 포함하고, 상기 메모리 장치는, 래치 제어 신호에 응답하여 상기 복수의 감지 증폭기 회로들 각각의 래치 단계를 인에이블하도록 구성되는 전역 래치 인에이블 트랜지스터를 더 포함한다.
실시 예로서, 상기 전류 미러 회로는 참조 메모리 셀과 연관된 참조 라인과 연결되고, 상기 전류 미러 회로는, 상기 감지 증폭기 회로들 각각의 프리차지 단계 동안 상기 참조 메모리 셀과 연관된 상기 참조 라인을 프리차지하고, 그리고 상기 감지 증폭기 회로들 각각의 적어도 증폭 단계 동안 참조 라인 전류를 복제하도록 구성된다.
실시 예로서, 상기 감지 증폭기 회로들 각각은, 제 1 출력 신호를 출력하도록 구성되는 제 1 차동 출력 단자; 상기 제 1 출력 신호와 반대인 제 2 출력 신호를 출력하도록 구성되는 제 2 차동 출력 단자; 저항식 메모리 셀과 연관된 비트 라인과 연결되는 제 1 입력 단자; 상기 참조 메모리 셀과 연관된 상기 참조 라인과 연결되는 제 2 입력 단자; 전원 및 상기 제 1 차동 출력 단자에 연결되는 제 1 프리차지 트랜지스터; 상기 전원 및 상기 제 2 차동 출력 단자에 연결되는 제 2 프리차지 트랜지스터; 상기 제 1 차동 출력 단자 및 상기 제 1 프리차지 트랜지스터에 직접 연결되는 제 1 전류 변조 트랜지스터; 상기 제 2 차동 출력 단자 및 상기 제 2 프리차지 트랜지스터에 직접 연결되는 제 2 전류 변조 트랜지스터; 그리고 상기 전원 및 상기 제 1 및 제 2 차동 출력 단자들에 연결되고, 상기 감지 증폭기 회로의 래치 단계 동안 논리값 "0" 또는 논리값 "1"을 래치하도록 구성되는 래치 회로를 포함하고, 상기 제 1 프리차지 트랜지스터는 상기 감지 증폭기 회로의 상기 프리차지 단계 동안 상기 저항식 메모리 셀과 연관된 상기 비트 라인을 프리차지하도록 구성되고, 상기 제 2 프리차지 트랜지스터 및 상기 전류 미러 회로는 상기 프리차지 단계 동안 상기 참조 메모리 셀과 연관된 상기 참조 라인을 프리차지하도록 구성되고, 상기 제 1 전류 변조 트랜지스터는 상기 감지 증폭기 회로의 적어도 상기 증폭 단계 동안 포화 영역 모드로 동작하도록 구성되고, 상기 제 2 전류 변조 트랜지스터는 상기 감지 증폭기 회로의 적어도 상기 증폭 단계 동안 상기 포화 영역 모드로 동작하도록 구성된다.
실시 예로서, 상기 복수의 감지 증폭기 회로들은 메모리 셀들의 제 1 및 제 2 뱅크들 사이에서 공유되는 공유된 감지 증폭기 회로를 포함한다.
실시 예로서, 상기 메모리 셀들의 제 1 및 제 2 뱅크들은 엣지 참조 셀 패턴으로 배치되고, 상기 패턴은, 상기 공유된 감지 증폭기 회로와 인접하게 배치되고, 제 1 참조 라인을 통해 상기 공유된 감지 증폭기 회로와 연결되는 상기 제 1 뱅크의 제 1 참조 메모리 셀; 상기 공유된 감지 증폭기 회로와 인접하게 배치되고, 제 2 참조 라인을 통해 상기 공유된 감지 증폭기 회로와 연결되는 상기 제 2 뱅크의 제 2 참조 메모리 셀; 제 1 비트 라인을 통해 상기 공유된 감지 증폭기 회로와 연결되는 상기 제 1 뱅크의 제 1 메모리 비트 셀; 그리고 제 2 비트 라인을 통해 상기 공유된 감지 증폭기 회로와 연결되는 상기 제 2 뱅크의 제 2 메모리 비트 셀을 포함한다.
실시 예로서, 상기 메모리 셀들의 제 1 및 제 2 뱅크들은 워드 참조 셀 패턴으로 배치되고, 상기 패턴은, 비트 라인을 통해 상기 공유된 감지 증폭기 회로와 연결되는 상기 제 1 뱅크의 메모리 비트 셀; 그리고 참조 라인을 통해 상기 공유된 감지 증폭기 회로와 연결되는 상기 제 2 뱅크의 참조 메모리 셀을 포함한다.
본 발명의 실시 예들에 따르면, 빠른 응답 시간, 강한 잡음 내성, 저전압 동작, 넓은 전압 헤드룸, 그리고 적은 감지 에러를 제공하는 저항식 메모리의 감지 증폭기 회로가 제공된다.
도 1a는 종래 기술에 따른 감지 증폭기를 보여주는 회로도이다.
도 1b 내지 도 1d는 선행 기술에서 도 1a의 회로도의 동작의 서로 다른 스테이지들과 연관된 등가 회로들이다.
도 2는 본 발명의 기술적 사상에 따른 전류 감지 증폭기 회로를 포함하는 메모리 장치의 블록도이다.
도 3a 및 도 3b는 도 2의 메모리 장치의 메모리 셀 어레이에 포함되는 예시적인 STT MRAM 메모리 셀을 보여준다.
도 4는 도 2의 메모리 장치의 메모리 셀들과 연관된 도 2의 전류 감지 증폭기의 본 발명의 기술적 사상에 따른 예시적인 회로도이다.
도 5는 "레디" 또는 "프리차지" 단계와 연관된 도 4의 전류 감지 증폭기 회로의 등가 회로도의 예를 보여준다.
도 6은 "셋" 또는 "증폭" 단계와 연관된 도 4의 전류 감지 증폭기 회로의 등가 회로도의 예를 보여준다.
도 7은 "고" 또는 "래치" 단계와 연관된 도 4의 전류 감지 증폭기 회로의 등가 회로도의 예를 보여준다.
도 8은 메모리 셀 저항이 "H" 값으로 미리 설정된 때에, 전류 감지 증폭기 회로의 서로 다른 단계들과 연관된 신호 파형들을 보여주는 본 발명의 기술적 사상에 따른 파형도이다.
도 9는 메모리 셀 저항이 "L" 값으로 미리 설정된 때에, 전류 감지 증폭기 회로의 서로 다른 단계들과 연관된 신호 파형들을 보여주는 본 발명의 기술적 사상에 따른 파형도이다.
도 10은 본 발명의 기술적 사상에 따라 감지 증폭기 회로를 이용하여 저항식 메모리의 데이터를 감지하기 위한 기술을 보여주는 순서도이다.
도 11은 본 발명의 기술적 사상의 또다른 실시 예에 따른, 전류 미러와 연관된 도 2의 전류 감지 증폭기 회로의 예시적인 회로도이다.
도 12는 본 발명의 기술적 사상에 따른 또다른 실시 예에 따라, 자기 래치 로직을 포함하는 전류 감지 증폭기 회로의 예시적인 회로도이다.
도 13a는 본 발명의 기술적 사상의 또다른 실시 예에 따른 전류 감지 증폭기 회로를 보여주는 예시적인 회로도이다.
도 13b는 본 발명의 기술적 사상의 실시 예에 따라, 메모리 셀의 저항이 하이로 미리 설정된 때에, 도 13a의 전류 감지 증폭기 회로의 서로 다른 단계들과 연관된 신호 파형들을 보여주는 예시적인 파형도이다.
도 13b는 본 발명의 기술적 사상의 실시 예에 따라, 메모리 셀의 저항이 로우로 미리 설정된 때에, 도 13a의 전류 감지 증폭기 회로의 서로 다른 단계들과 연관된 신호 파형들을 보여주는 예시적인 파형도이다.
도 14a는 본 발명의 기술적 사상의 다른 실시 예에 따른, 엣지 참조 셀 배치 또는 패턴의 메모리 셀 어레이 및 메모리 뱅크들의 레이아웃의 예시적인 도면이다.
도 14b는 본 발명의 기술적 사상의 다른 실시 예에 따른, 워드 참조 셀 배치 또는 패턴에서, 메모리 셀 어레이 및 메모리 뱅크들의 레이아웃의 예시적인 도면이다.
도 15는 본 발명의 기술적 사상의 실시 예에 따른, 저항식 메모리 장치의 다양한 응용들을 보여주는 블록도이다.
도 16은 본 발명의 기술적 사상의 실시 예에 따른 저항식 메모리 장치를 포함하는 컴퓨팅 시스템의 블록도이다.
도 17은 본 발명의 기술적 사상의 실시 예에 따른 저항식 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 18은 본 발명의 기술적 사상의 실시 예에 따른, 플래시 메모리가 저항식 메모리를 사용하는 스토리지 클래스 메모리로 대체된 메모리 시스템을 보여주는 블록도이다.
도 19는 본 발명의 기술적 사상의 실시 예에 따른, 동기식 DRAM이 저항식 메모리를 사용하는 스토리지 클래스 메모리로 대체된 메모리 시스템을 보여주는 블록도이다.
도 20은 본 발명의 기술적 사상의 실시 예에 따른, 동기식 DRAM 및 플래시 메모리가 저항식 메모리를 사용하는 스토리지 클래스 메모리로 대체된 메모리 시스템을 보여주는 블록도이다.
도 1b 내지 도 1d는 선행 기술에서 도 1a의 회로도의 동작의 서로 다른 스테이지들과 연관된 등가 회로들이다.
도 2는 본 발명의 기술적 사상에 따른 전류 감지 증폭기 회로를 포함하는 메모리 장치의 블록도이다.
도 3a 및 도 3b는 도 2의 메모리 장치의 메모리 셀 어레이에 포함되는 예시적인 STT MRAM 메모리 셀을 보여준다.
도 4는 도 2의 메모리 장치의 메모리 셀들과 연관된 도 2의 전류 감지 증폭기의 본 발명의 기술적 사상에 따른 예시적인 회로도이다.
도 5는 "레디" 또는 "프리차지" 단계와 연관된 도 4의 전류 감지 증폭기 회로의 등가 회로도의 예를 보여준다.
도 6은 "셋" 또는 "증폭" 단계와 연관된 도 4의 전류 감지 증폭기 회로의 등가 회로도의 예를 보여준다.
도 7은 "고" 또는 "래치" 단계와 연관된 도 4의 전류 감지 증폭기 회로의 등가 회로도의 예를 보여준다.
도 8은 메모리 셀 저항이 "H" 값으로 미리 설정된 때에, 전류 감지 증폭기 회로의 서로 다른 단계들과 연관된 신호 파형들을 보여주는 본 발명의 기술적 사상에 따른 파형도이다.
도 9는 메모리 셀 저항이 "L" 값으로 미리 설정된 때에, 전류 감지 증폭기 회로의 서로 다른 단계들과 연관된 신호 파형들을 보여주는 본 발명의 기술적 사상에 따른 파형도이다.
도 10은 본 발명의 기술적 사상에 따라 감지 증폭기 회로를 이용하여 저항식 메모리의 데이터를 감지하기 위한 기술을 보여주는 순서도이다.
도 11은 본 발명의 기술적 사상의 또다른 실시 예에 따른, 전류 미러와 연관된 도 2의 전류 감지 증폭기 회로의 예시적인 회로도이다.
도 12는 본 발명의 기술적 사상에 따른 또다른 실시 예에 따라, 자기 래치 로직을 포함하는 전류 감지 증폭기 회로의 예시적인 회로도이다.
도 13a는 본 발명의 기술적 사상의 또다른 실시 예에 따른 전류 감지 증폭기 회로를 보여주는 예시적인 회로도이다.
도 13b는 본 발명의 기술적 사상의 실시 예에 따라, 메모리 셀의 저항이 하이로 미리 설정된 때에, 도 13a의 전류 감지 증폭기 회로의 서로 다른 단계들과 연관된 신호 파형들을 보여주는 예시적인 파형도이다.
도 13b는 본 발명의 기술적 사상의 실시 예에 따라, 메모리 셀의 저항이 로우로 미리 설정된 때에, 도 13a의 전류 감지 증폭기 회로의 서로 다른 단계들과 연관된 신호 파형들을 보여주는 예시적인 파형도이다.
도 14a는 본 발명의 기술적 사상의 다른 실시 예에 따른, 엣지 참조 셀 배치 또는 패턴의 메모리 셀 어레이 및 메모리 뱅크들의 레이아웃의 예시적인 도면이다.
도 14b는 본 발명의 기술적 사상의 다른 실시 예에 따른, 워드 참조 셀 배치 또는 패턴에서, 메모리 셀 어레이 및 메모리 뱅크들의 레이아웃의 예시적인 도면이다.
도 15는 본 발명의 기술적 사상의 실시 예에 따른, 저항식 메모리 장치의 다양한 응용들을 보여주는 블록도이다.
도 16은 본 발명의 기술적 사상의 실시 예에 따른 저항식 메모리 장치를 포함하는 컴퓨팅 시스템의 블록도이다.
도 17은 본 발명의 기술적 사상의 실시 예에 따른 저항식 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 18은 본 발명의 기술적 사상의 실시 예에 따른, 플래시 메모리가 저항식 메모리를 사용하는 스토리지 클래스 메모리로 대체된 메모리 시스템을 보여주는 블록도이다.
도 19는 본 발명의 기술적 사상의 실시 예에 따른, 동기식 DRAM이 저항식 메모리를 사용하는 스토리지 클래스 메모리로 대체된 메모리 시스템을 보여주는 블록도이다.
도 20은 본 발명의 기술적 사상의 실시 예에 따른, 동기식 DRAM 및 플래시 메모리가 저항식 메모리를 사용하는 스토리지 클래스 메모리로 대체된 메모리 시스템을 보여주는 블록도이다.
이하에서, 첨부된 도면들을 참조하여 본 발명의 실시 예들이 설명된다. 이하의 상세한 설명에서, 본 발명의 충분한 이해를 돕기 위하여 복수의 구체적인 한정들이 사용된다. 그러나, 이 분야에 통상적인 기술을 가진 당업자는 이러한 구체적인 한정들 없이도 본 발명을 실시할 수 있을 것이다. 다시 말하면, 잘 알려진 방법들(methods), 절차들(procedures), 구성 요소들(components), 회로들(circuits), 그리고 네트워크들(networks)은 본 발명을 모호하게 하지 않기 위해 상세하게 설명되지 않는다.
다양한 구성 요소들을 설명하기 위해 제 1, 제 2 등의 용어들이 사용되지만, 이러한 구성 요소들은 이러한 용어들에 의해 한정되지 않음이 이해될 것이다. 이러한 용어들은 하나의 구성 요소를 다른 하나의 구성 요소와 구별하기 위해서만 사용된다. 예를 들어, 본 발명의 범위로부터 괴리되지 않으면서, 제 1 회로는 제 2 회로로 명명될 수 있으며, 마찬가지로, 제 2 회로는 제 1 회로로 명명될 수 있다.
여기에서 사용되는 용어들은 상세한 실시 예들만을 설명하기 위한 목적으로 사용되며, 본 발명을 한정하지 않는다. 본 발명의 상세한 설명 및 첨부된 청구항들에서 사용되는 바와 같이, 명시하지 않은 경우에는 단수 형태는 복수 형태를 포함한다. "그리고/또는"의 용어는 연관된 항목들의 하나 또는 그 이상의 가능한 모든 조합을 아우르는 것으로 사용됨이 이해될 것이다. 상세한 설명에서 사용되는 "포함한다" 그리고/또는 "포함하는"의 용어는 언급된 특징들, 정수들, 단계들, 동작들, 원소들, 그리고/또는 구성 요소들의 존재를 명시하는 것이고, 하나 또는 그 이상의 추가적인 특징들, 정수들, 단계들, 동작들, 원소들, 구성 요소들, 그리고/또는 그것들의 그룹들의 존재를 배제하는 것이 아님이 이해될 것이다. 도면들의 구성 요소들 및 특징들은 실제 스케일(scale)에 따라 도시되지 않는다.
도 2는 본 발명의 기술적 사상에 따른 전류 감지 증폭기 회로(150)를 포함하는 메모리 장치(105)의 블록도이다. 도 2를 참조하면, 메모리 장치(105)는 메모리 셀 어레이(110), 데이터 입출력 회로(170), 어드레스 디코더(180), 그리고 제어 로직(190)을 포함한다. 데이터 입출력 회로(170)는, 메모리 셀 어레이(110)에 저장된 비트 정보를 감지 또는 읽기 위한 본 발명의 실시 예에 따른 전류 감지 증폭기 회로(150)를 포함한다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 셀들(MC, 30)을 포함한다. 각 메모리 셀은 하나 또는 그 이상의 데이터 비트를 저장한다. 메모리 셀들(MC)은 복수의 워드 라인들(WLs), 복수의 소스 라인들(SLs), 그리고 복수의 비트 라인들에 연결될 수 있다. 비트 라인들(BLs)은 워드 라인들(WLs)과 교차하도록 배열될 수 있다. 또한, 메모리 셀들 중 일부는 이하에서 설명되는 참조 메모리 셀들(70)일 수 있다. 참조 메모리 셀들(70)은 복수의 참조 라인들(RLs)에 연결될 수 있다.
메모리 셀들(30)은 워드 라인들 및 비트 라인들 사이의 교차 부분들(미도시)에 배치될 수 있다. 메모리 셀들(30)은 메모리 블록들(120, 130)과 같이 메모리 블록들로 그룹화될 수 있다. 예를 들어, 1Mb 메모리 블록에서, 천 개의 워드 라인들 및 천 개의 비트 라인들이 하나의 메모리 블록에 연관될 수 있다. 따라서, 하나의 메모리 블록에 연관된 하나의 비트 라인은 천 개의 메모리 셀들과 연관될 수 있다. 그러나, 각 메모리 블록에서, 워드 라인들, 비트 라인들, 그리고/또는 메모리 셀들의 어떠한 적정한 숫자도 사용될 수 있다. 전류 감지 증폭기 회로(150)는 복수의 전류 감지 증폭기 회로들(예를 들어, 160, 165)을 포함할 수 있다. 각 전류 감지 증폭기 회로는 메모리 블록들(예를 들어, 120, 130) 중 하나의 대응하는 비트 라인과 각각 연관될 수 있다. 다른 말로, 각 비트 라인(BL)은 연관된 전류 감지 증폭기(예를 들어, 160 또는 165)를 가질 수 있다.
어드레스 디코더(180)는 워드 라인들(WLs) 및 소스 라인들(SLs)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 어드레스 디코더(180)는 제어 로직(190)의 제어에 응답하여 동작할 수 있다. 어드레스 디코더(180)는 입력 어드레스를 디코드하여 워드 라인들(WLs) 및 소스 라인들(SLs)을 선택할 수 있다. 어드레스 디코더(180)는 제어 로직(190)으로부터 전원(예를 들어, 전압 또는 전류)을 수신하여 선택된 또는 비선택된 워드 라인에 제공할 수 있다.
데이터 입출력 회로(170)는 비트 라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 더 상세하게는, 전류 감지 증폭기들(예를 들어, 160, 165) 각각은 메모리 블록들(예를 들어, 120, 130) 중 하나의 대응하는 비트 라인에 연결될 수 있다. 데이터 입출력 회로(170)는 제어 로직(190)의 제어에 응답하여 동작할 수 있다. 데이터 입출력 회로(170)는 어드레스 디코더(180)로부터의 비트 라인 선택 신호(미도시)에 응답하여 비트 라인을 선택할 수 있다. 데이터 입출력 회로(170)는 제어 로직(190)으로부터 전원(예를 들어, 전압 또는 전류)를 수신하여 선택된 비트 라인에 제공할 수 있다.
제어 로직(190)은 메모리 장치(105)의 제반 동작을 제어하도록 구성된다. 제어 로직(190)은 외부의 전원 그리고/또는 제어 신호를 공급받을 수 있다. 제어 로직(190)은 외부의 전원을 이용하여 내부 동작을 위해 필요한 전원을 생성할 수 있다. 제어 로직(190)은 제어 신호에 응답하여 읽기, 쓰기, 그리고/또는 소거 동작을 제어할 수 있다.
도 3a 및 도 3b는 도 2의 메모리 장치(105)의 메모리 셀 어레이(110)에 포함되는 예시적인 STT MRAM 메모리 셀(30)을 보여준다.
예시적으로, 메모리 셀 어레이(110)는 복수의 STT MRAM 메모리 셀들을 포함할 수 있다. 그러나, 본 발명의 기술적 사상은 MRAM (STT 방식이 아닌 MRAM), 멤리스터 RAM, ReRAM, CBRAM 등과 같은 다른 종류의 저항식 메모리들에 적용될 수 있다.
도 3a는 STT MRAN 셀(30)을 형성하는, STT MRAM 메모리 셀의 가변 저항을 형성하는 자기 터널 정션(magnetic tunnel junction, 이하에서 MTJ)(10) 및 연관된 선택 트랜지스터(20)를 보여준다. MTJ (10)는 참조 또는 고정 레이어(12), 자유 레이어(16), 그리고 참조 레이어(12) 및 자유 레이어(16) 사이에 배치된 터널 레이어(14)를 포함한다. 트랜지스터(20)는 NMOS 트랜지스터가 갖는 내재적인 높은 전류 구동 능력, 낮은 문턱 전압, 그리고 PMOS 트랜지스터보다 좁은 면적으로 인해, NMOS 트랜지스터일 수 있다. MRAM (30)에 "1"을 기입하기 위해 사용되는 전류는 "0"을 기입하기 위해 사용되는 전류와 다를 수 있다. 이러한 두 가지 쓰기 조건 동안의 전류 흐름의 방향의 비대칭성은 트랜지스터(20)의 게이트-소스 전압의 비대칭성에 의해 유발될 수 있다.
이하의 상세한 설명에서, MTJ의 자유 및 참조 레이어들이 평행(P) 상태일 때, 즉 MTJ가 저저항을 보일 때, MRAM 셀은 논리 "0"인 것으로 정의된다. 반대로, MTJ의 자유 및 참조 레이어들이 역평행(AP) 상태일 때, 즉 MTJ가 고저항을 보일 때, MRAM 셀은 논리 "1"인 것으로 정의된다. 다른 예로서, MRAM 셀은 AP 상태일 때 논리 "0"이고 P 상태일 때 논리 "1"일 수 있음이 이해될 것이다. 또한, 이하에서, 도 3a에 도시된 바와 같이, MTJ (10)의 참조 레이어는 선택 트랜지스터와 대면하는 것으로 가정된다.
따라서, 상술된 바에 따라, 화살표(35) 방향(즉, 위쪽 방향)으로 흐르는 전류는 (i) MTJ의 P 상태로부터 AP 상태로의 변화를 초래하여, "1" 을 기입하거나, 또는 (ii) MTJ의 이전에 설정된 AP 상태를 안정화할 수 있다. 마찬가지로, 화살표(40) 방향(즉, 아래쪽 방향)으로 흐르는 전류는 (ii) MTJ의 AP 상태로부터의 P 상태로의 변화를 초래하여 "0"을 기입하거나, 또는 (ii) MTJ의 이전에 설정된 P 상태를 안정화할 수 있다. 그러나, 다른 예로서, MTJ의 자유 레이어가 선택 트랜지스터와 대면하고, 이 방향은 반전될 수 있음이 이해될 것이다. 이러한 예에서(미도시), 화살표(35) 방향으로 흐르는 전류는 (i) MTJ의 AP 상태로부터의 P 상태로의 변화를 초래하거나, 또는 (ii) MTJ의 이전에 설정된 P 상태를 안정화할 수 있다. 마찬가지로, 화살표(40) 방향으로 흐르는 전류는 (i) MTJ의 P 상태로부터의 AP 상태로의 변화를 초래하거나, (ii) MTJ의 이전에 설정된 AP 상태를 안정화할 수 있다.
도 3b는 도 3a의 MRAM (30)을 보여주며, MTJ (10)가 저장된 데이터에 따라 변화하는 저항을 갖는 저장 소자로 도시된다. MTJ (10)는 자신의 상태를 (i) 전류가 화살표(35) 방향으로 흐를 때 P 상태로부터 A 상태로, 그리고/또는 (i) 전류가 화살표(40) 방향으로 흐를 때 AP 상태로부터 P 상태로 변화한다.
MTJ (10)를 AP 상태로부터 P 상태로 변화하기 위해 요구되는(또는 그 반대의) 전압은 임계값(Vc)에 도달해야 한다. 이 전압에 대응하는 전류는 임계 또는 변환 전류(Ic)라 불린다. 통상 동작 모드에서, P 상태(즉, 저저항 상태)로부터 AP 상태(즉, 고저항 상태)로 변환하기 위해, Vc의 양전압이 인가되고 적어도 변환 전류(Ic)의 전류 레벨이 메모리 셀을 통해 흐른다. 일단 AP 상태가 되면, 인가된 전압을 제거하는 것은 MTJ (10)의 상태에 영향을 미치지 않는다. 마찬가지로, 통상 동작 모드에서 AP 상태로부터 P 상태로 변환하기 위해, Vc의 음전압이 인가되고 적어도 변환 전류(Ic)의 전류 레벨이 메모리 셀을 통해 반대 방향으로 흐른다. 일단 P 상태가 되면, 인가된 전압을 제거하는 것은 MTJ (10)의 상태에 영향을 미치지 않는다.
다시 말하면, MTJ (10)는 역평행 상태(즉, 고저항 상태 또는 논리 "1" 상태)로부터 평행 상태(즉, 저저항 상태 또는 논리 "0" 상태)로 변환되어 "0"을 저장할 수 있다. MTJ (10)가 초기에 논리 "1" 또는 AP 상태인 것을 가정하면, 통상 동작 모드에서 "0"을 저장하기 위해, 적어도 임계 전류(Ic)와 같거나 그보다 큰 전류가 트랜지스터(20)를 통해 화살표(40) 방향으로 흘러야 한다. 이를 위해, 트랜지스터(20)의 소스 노드(SL 또는 소스 라인)는 저항 경로(미도시)를 통해 접지 전위에 연결되고, 양전압이 트랜지스터(20)의 게이트 노드(WL 또는 워드 라인)에 인가되고, 그리고 양전압이 트랜지스터(20)의 드레인 노드(BL 또는 비트 라인)에 인가된다.
상술된 바와 같이, MTJ (10)는 평행 상태로부터 역평행 상태로 변환되어 "1"을 저장할 수 있다. MTJ (10)이 초기에 논리 "0" 또는 P 상태인 인 것을 가정하면, 통상 동작 모드에서 "1"을 저장하기 위해, 적어도 임계 전류(Ic)와 같거나 그보다 큰 전류가 트랜지스터(20)를 통해 화살표(35) 방향으로 흘러야 한다. 이를 위해, 노드(SL)에 저항 경로(미도시)를 통해 양전압이 공급되고, 노드(WL)에 양전압이 공급되고, 그리고 노드(BL)가 저항 경로(미도시)를 통해 접지 전위에 연결된다.
도 4는 도 2의 메모리 장치(105)의 메모리 셀들(예를 들어, 30)과 연관된 도 2의 전류 감지 증폭기(160)의 본 발명의 기술적 사상에 따른 예시적인 회로도이다. 하나의 메모리 셀(30)이 도시되어 있지만, 임의의 적정한 수의 메모리 셀들이 전류 감지 증폭기(160)와 연결되거나 연관될 수 있음이 이해될 것이다.
본 발명의 실시 예들은 빠른 응답 시간, 강한 잡음 내성, 저전압 동작, 넓은 전압 헤드룸, 그리고 적은 감지 에러를 제공하는 저항식 메모리를 위한 전류 감지 증폭기 회로를 포함한다.
전류 감지 증폭기 회로(160)는 제 1 출력 신호를 출력하도록 구성되는 제 1 차동 출력 단자(Out+) 및 제 1 출력 신호와 반대인 제 2 출력 신호를 출력하도록 구성되는 제 2 차동 출력 단자(Out-)를 포함한다. 출력 신호들은 메모리 셀(30)에 저장된 비트 데이터에 따라 논리값 "0" 또는 논리값 "1"에 대응할 수 있다.
제 1 입력 단자(In+)는 저항식 메모리 셀(30)과 연관된 비트 라인(BL)에 연결된다. 제 2 입력 단자(In-)는 참조 메모리 셀(70)과 연관된 참조 라인(RL)에 연결된다. 참조 메모리 셀(70)은 메모리 셀(30)과 구조상 유사하나, 메모리 셀(30)이 논리값 "0"을 저장하는지(예를 들어, RBIT이 RL과 동일할 때) 또는 논리값 "1"을 저장하는지(예를 들어, RBIT이 RH와 동일할 때)를 판별할 때 참조로 사용된다. 예를 들어, 참조 메모리 셀(70)은 저항(50)(RREF) 및 선택 트랜지스터(60)를 포함할 수 있다. 메모리 셀(30)의 선택 트랜지스터(20)의 게이트 단자는 워드 라인(WL)에 연결된다. 참조 메모리 셀(70)의 선택 트랜지스터(60)의 게이트 단자는 전원(예를 들어, VDD) 또는 워드 라인(WL)에 연결된다.
저항(50)(RREF)은 특정한 저항값을 갖도록 설계될 수 있다. 예를 들어, 저항(50)(RREF)은 RBIT 저항의 고저항(RH) 및 저저항(RL) 사이의 중간 저항값을 가질 수 있다. 실시 예로서, 저항(RREF)은 "2/(1/RH + 1/ RL)"의 저항값을 가질 수 있다. 저항(RREF)은 "2/(1/RH + 1/ RL)"의 저항값을 갖도록 설계될 때, 전압 생성기(325)에 의해 생성되는 전압(VB)은 전압 생성기(330)에 의해 생성되는 전압(VR)과 동일하거나 실질적으로 동일할 수 있다.
다른 예로서, 저항(RREF)은 RH 또는 RL의 저항값을 가질 수 있다. 저항(RREF)이 RH의 저항값을 갖도록 구성될 때, 참조 라인 전류(IREF)(340)는, 전류 변조 트랜지스터(N2)의 게이트 단자에 인가되는 전압 생성기(330)에 의해 생성된 전압(VR)에 의해, 변조 또는 조절될 수 있다. 동시에, 비트 라인 전류(335)는 전류 변조 트랜지스터(N1)의 게이트 단자에 인가되는 전압 생성기(325)에 의해 생성된 전압(VB)에 의해, 변조 또는 조절될 수 있다. 이 예에서, VR은 VB보다 크다.
저항(RREF)이 RL의 저항값을 갖도록 구성될 때, 참조 라인 전류(IREF)(340)는, 전류 변조 트랜지스터(N2)의 게이트 단자에 인가되는 전압 생성기(330)에 의해 생성된 전압(VR)에 의해, 변조 또는 조절될 수 있다. 동시에, 비트 라인 전류(IBIT)(335)는, 전류 변조 트랜지스터(N1)의 게이트 단자에 인가되고 전압 생성기(325)에 의해 생성되는 전압(VB)에 의해 변조 또는 조절될 수 있다. 이 예에서, VB는 VR보다 크다.
전류 감지 증폭기(160)의 동작의 설명을 위해, 저항(RREF)은 "2/(1/RH + 1/ RL)"의 저항값을 갖는 것으로 가정되고, 전압(VB)은 전압(VR)과 동일하거나 또는 실질적으로 동일한 것으로 가정된다.
메모리 셀 회로 및 연관된 도전 라인들로 인해, 비트 라인 커패시터(CBIT)(315)가 비트 라인(BL) 및 소스 라인(SL) 사이에 존재한다. 마찬가지로, 참조 라인 커패시터(CREF)(320)가 참조 라인(RL) 및 접지 레벨 전압 사이에 존재한다. 비트 라인 커패시터(315) 및 참조 라인 커패시터(320)는, 이하에서 상세하게 설명되는 바와 같이, 전류 감지 증폭기 회로(160)의 프리차지 단계 동안 프리차지된다. 스위치들(305, 310)은 감지 증폭기 회로(1560)를 메모리 셀 어레이(110)의 메모리 셀드로가 연결 또는 분리하도록 구성된다.
전류 감지 증폭기는 A) "레디(ready)" 또는 "프리차지(pre-charge)" 단계, B) "셋(set)" 또는 "증폭(amplification)" 단계, 그리고 C) "고(go)" 또는 "래치(latch)" 단계의 세 개의 기본 단계들로 동작한다. 다양한 동작 단계들이 이하에서 상세하게 설명된다.
전류 감지 증폭기 회로(160)는 전원(예를 들어, VDD) 및 제 1 차동 출력 단자(Out+)에 연결된 제 1 프리차지 트랜지스터(P1)를 포함한다. 제 1 프리차지 트랜지스터(P1)는 저항식 메모리 셀(30)과 연관된 비트 라인(BL)을 프리차지하도록 구성된다. 전류 감지 증폭기 회로(160)는 전원(VDD) 및 제 2 차동 출력 단자(Out-)에 연결된 제 2 프리차지 트랜지스터(P2)를 포함한다. 제 2 프리차지 트랜지스터(P2)는 참조 메모리 셀(70)과 연관된 참조 라인(RL)을 프리차지하도록 구성된다.
"레디" 또는 "프리차지" 단계에서, 프리차지 트랜지스터들(P1, P2)은 각각 게이트에 프리차지 제어 신호(S1)를 수신한다. 프리차지 제어 신호(S1)는 제어 로직(190, 도 2 참조)에 의해 생성될 수 있다. 프리차지 트랜지스터(P1)는 프리차지 제어 신호(S1)를 수신하고, 프리차지 제어 신호(S1)에 응답하여, 전류 감지 증폭기 회로(160)의 "레디" 또는 "프리차지" 단계 동안 메모리 셀(30)과 연관된 비트 라인(BL) 및 비트 라인 커패시터(315)를 프리차지한다. 마찬가지로, 프리차지 트랜지스터(P2)는 프리차지 제어 신호(S1)응 수신하고, 프리차지 제어 신호(S1)에 응답하여, 전류 감지 증폭기 회로(160)의 "레디" 또는 "프리차지" 단계 동안 참조 메모리 셀(70)과 연관된 참조 라인(RL) 및 참조 라인 커패시터(320)를 프리차지한다.
프리차지 트랜지스터들(P1, P2)에 의해 생성되는 전류들(IBIT, IREF)(335, 340)은 프리차지 트랜지스터(P1) 및 비트 라인 커패시터(315)의 사이, 그리고 프리차지 트랜지스터(P2) 및 참조 라인 커패시터(320)의 사이에 위치하는 제한된 구성 요소들로 인해, 비트 라인 커패시터(315) 및 참조 라인 커패시터(320)를 빠르게 프리차지하는 높은 피크 전류를 제공한다. 다시 말하면, 프리차지 트랜지스터들에 의해 생성되는 전류들은, 이하에서 더 설명되는 바와 같이, 전류 감지 증폭기 회로의 래치 회로를 통해 흐르지 않는다. 따라서, "레디" 또는 "프리차지" 단계 동안 더 적은 수의 트랜지스터들, 커패시터들, 그리고 도전 라인들이 충전되어야 하고, 결과적으로 읽기 응답 시간이 향상된다. 전류들(IBIT, IREF)(335, 340)은 프리차지 단계 동안의 높은 피크 전류로 인해, 더 빨리 안정화될 수 있다. 또한, 커패시턴스들(CBIT, CREF)(315, 320) 사이의 차이 또는 부조화(mismatch)에 관계 없이, "레디" 또는 "프리차지" 단계의 빠른 충전으로 인해 감지 에러가 감소된다. 결과적으로, 감지 전류는 수 나노초(예를 들어, 4ns 또는 5ns) 안에 안정화될 수 있다.
"셋" 또는 "증폭" 단계에서, 전류 감지 증폭기 회로(160)는 메모리 셀(30)에 저장된 비트 데이터를 감지한다. 전류 감지 증폭기 회로(160)는 제 1 차동 출력 단자(Out+) 및 제 1 프리차지 트랜지스터(P1)에 직접 연결된 제 1 전류 변조 트랜지스터(N1)를 포함한다. 제 1 전류 변조 트랜지스터(N1)는, 이하에서 더 상세하게 설명되는 바와 같이, 전류 감지 증폭기 회로(160)의 적어도 "셋" 또는 "증폭" 단계 동안 포화 영역에서 동작하도록 구성된다. 또한, 제 2 전류 변조 트랜지스터(N2)는 제 2 차동 출력 단자(Out-) 및 제 2 프리차지 트랜지스터(P2)에 직접 연결된다. 제 2 전류 변조 트랜지스터(N2)는, 이하에서 더 상세하게 설명되는 바와 같이, 전류 감지 증폭기 회로(160)의 적어도 "셋" 또는 "증폭" 단계 동안 포화 영역에서 동작하도록 구성된다. 전류 변조 트랜지스터들(N1, N2)은, 메모리 셀(30)로부터 비트 데이터를 읽기 위해 시도하는 동안 메모리 셀(30)의 파괴적 쓰기가 발생할 확률(likelihood)을 감소시키기 위해 사용된다.
더 상세하게는, 제 1 전류 변조 트랜지스터(20)(N1)의 드레인 단자(350)는 제 1 차동 출력 단자(Out+) 및 제 1 프리차지 트랜지스터(P1)의 드레인 단자(360)에 직접 연결된다. 제 1 전류 변조 트랜지스터(N1)의 소스 단자(352)는 메모리 셀(30)과 연관된 비트 라인(BL)에 연결된다. 제 2 전류 변조 트랜지스터(N2)의 드레인 단자(355)는 제 2 차동 출력 단자(Out-) 및 제 2 프리차지 트랜지스터(P2)의 드레인 단자(365)에 직접 연결된다. 또한, 제 2 전류 변조 트랜지스터(N2)의 소스 단자(357)는 참조 메모리 셀(70)과 연관된 참조 라인(RL)에 연결된다. 트랜지스터들(N1, N2)은 NMOS 트랜지스터들일 수 있다. 트랜지스터들(P1, P2)은 증가형 모드(enhancement mode) PMOS 로딩 타입(loading type) 트랜지스터들, 즉 디지털 모드 온/오프 식 트랜지스터들일 수 있다. 본원 발명의 기술적 사상으로부터 괴리되지 않고, 다른 방식의 MOS 트랜지스터들이 사용될 수 있음이 이해될 것이다.
제 1 및 제 2 전류 변조 트랜지스터들(N1, N2)은 전류 감지 증폭기(160)의 "셋" 또는 "증폭" 단계 동안, 비트 라인 전류(IBIT)(335) 및 참조 라인 전류(IREF)(340)를 각각 연속적으로 평균하도록 구성된다. 예를 들어, 비트 라인 전류(335) 및 참조 라인 전류(340)를 연속적으로 평균하는 것은, 전류 감지 증폭기의 "셋" 또는 "증폭" 단계 동안 비트 라인(BL) 및 참조 라인(RL)을 흐르는 더 적은 전류들(IBIT, IREF)(335, 340)을 제외하지 않고, 전류 감지 증폭기의 적어도 "셋" 또는 "증폭" 단계 동안 제 1 전류 변조 트랜지스터(N1)를 포화 영역에서 동작하고 제 2 전류 변조 트랜지스터(N2)를 포화 영역에서 동작하는 것을 포함한다. 접지된 커패시터들(370)로 점선으로 도시된 기생 커패시턴스들은 비트 라인(BL) 및 참조 라인(RL)의 평균에 기여할 수 있다. 결과적으로, 잡음 내성이 강화되고, 스파이크 노이즈(spike of noise), 변환 노이즈(switching noise), 또는 다른 전자기 간섭이, 전류 감지 증폭기 회로(160)에 의해 처리되거나 출력되는 신호의 교란을 유발하는 것이 덜 발생한다.
전류 감지 증폭기(160)가 충분한 전압 헤드룸을 제공하므로, 제 1 및 제 2 전류 변조 트랜지스터들(N1, N2)은 "셋" 또는 "증폭" 단계에서 트라이오드 또는 선형 영역이 아닌 포화 영역에서 동작할 수 있다. 앞서 언급된 바와 같이, 낮은 전원 전압은 통상적인 감지 증폭기 회로에서 다중으로 적층된 트랜지스터들로 인해 전압 헤드룸 문제를 야기할 수 있다. 본 발명의 기술적 사상에 따른 실시 예들에서, 전류 변조 트랜지스터(N1)는 프리차지 트랜지스터(P1)와 직접 연결되므로, 전원(VDD) 및 메모리 셀(30) 사이의 경로에 두 개의 트랜지스터들만을 형성한다. 마찬가지로, 전류 변조 트랜지스터(N2)는 프리차지 트랜지스터(P2)에 직접 연결되므로, 전원(VDD) 및 참조 메모리 셀(70) 사이의 경로에 두 개의 트랜지스터들만을 형성한다.
따라서, 1.2V 또는 1.3V의 낮은 전원 전압의 경우에도, 메모리 셀(30)에 저장된 비트 데이터를 감지하는 동안 트랜지스터들(N1, N2)이 포화 영역에서 동작하는 충분한 헤드룸이 제공된다. 따라서, 저전압 동작이 가능하고, 다시 말해서, "셋" 또는 "증폭" 단계 동안 전류 감지 증폭기 회로의 동작에 나쁜 영향을 주지 않고, 전원 전압이 감소될 수 있다. 논리 출력 신호들의 높은 잡음 저항 및 향상된 신뢰성은 본 발명의 예시적인 구성으로부터 도출되는 장점들의 일부이다.
"고" 또는 "래치" 단계 동안, 전류 감지 증폭기 회로(160)는, 이하에서 더 상세하게 설명되는 바와 같이, 전류 감지 증폭기 회로(160)의 제 1 및 제 2 차동 출력 단자들(Out+, Out-)에서 논리값 "0" 또는 논리값 "1"을 래치한다. 전류 감지 증폭기 회로(160)는 래치 트랜지스터들(P3, P4, N3, N4)을 포함하는 교차 연결된(cross-coupled) 래치 회로를 포함한다. 교차 연결된 래치 회로는 제 1 및 제 2 차동 출력 단자들(Out+, Out-)에 연결된다.
교차 연결된 래치 회로는 래치 인에이블 트랜지스터(N5)를 부수적으로(optionally) 포함할 수 있다. 또는, 래치 인에이블 트랜지스터(N5)는 복수의 전류 감지 증폭기 회로들(예를 들어, 도 2의 160 및 165) 각각에 전역적(global)일 수 있다. 다시 말하면, 하나의 글로벌 래치 인에이블 트랜지스터(N5)가 메모리 장치(150)의 전류 감지 증폭기 회로들 각각의 래치 회로들 각각을 인에이블하기 위해 사용될 수 있다.
래치 인에이블 트랜지스터(N5)는 래치 제어 신호(S2)에 응답하여, 전류 감지 증폭기 회로(160)의 "고" 또는 "래치" 단계를 인에이블하도록 구성된다. 예시적으로, 래치 제어 신호(S2)는 제어 로직(190, 도 2 참조)에 의해 생성될 수 있다. 제 1 래치 트랜지스터(P3)는 전원(예를 들어, VDD) 및 제 1 차동 출력 단자(Out+)에 연결된다. 제 2 래치 트랜지스터(P4)는 전원(예를 들어, VDD) 및 제 2 차동 출력 단자(Out-)에 연결된다. 제 3 래치 트랜지스터(N3)는 제 1 래치 트랜지스터(P3) 및 래치 인에이블 트랜지스터(N5)에 연결된다. 제 4 래치 트랜지스터(N4)는 제 2 래치 트랜지스터(P4) 및 래치 인에이블 트랜지스터(N5)에 연결된다. 래치 트랜지스터들은 "고" 또는 "래치" 단계 동안 래치 제어 신호(S2)에 의해 턴 온 되는 래치 인에이블 트랜지스터(N5)에 응답하여 그리고 저항식 메모리 셀(30)에 저장된 비트 값에 따라, 양의 궤환에 기반하여, 제 1 및 제 2 차동 출력 단자들(Out+ 또는 Out-)에서 각각 논리값 "0" 또는 논리값 "1"을 래치하도록 구성된다.
더 상세하게는, 제 3 래치 트랜지스터(N3)의 소스 단자는 래치 인에이블 트랜지스터(N5)의 소스 단자에 직접 연결된다. 마찬가지로, 제 4 래치 트랜지스터(N4)의 소스 단자는 래치 인에이블 트랜지스터(N5)의 드레인 단자에 직접 연결된다. 제 1 래치 트랜지스터(P3)의 게이트 단자는 제 2 차동 출력 단자(Out-)에 연결된다. 제 2 래치 트랜지스터(P4)의 게이트 단자는 제 2 차동 출력 단자(Out+)에 연결된다. 제 3 래치 트랜지스터(N3)의 게이트 단자는 제 2 차동 출력 단자(Out-)에 연결된다. 제 4 래치 트랜지스터(N4)의 게이트 단자는 제 1 차동 출력 단자(Out+)에 연결된다.
제 1 및 제 3 래치 트랜지스터들(P3, N3) 각각의 드레인 단자는 제 1 차동 출력 단자(Out+)에 연결된다. 제 2 및 제 4 래치 트랜지스터들(P4, N4) 각각의 드레인 단자는 제 2 차동 출력 단자(Out-)에 연결된다. 래치 인에이블 트랜지스터(N5)는 증가형 모드 NMOS 로딩 타입 트랜지스터, 즉 디지털 모드 온/오프 식 트랜지스터일 수 있다. 제 1 및 제 2 래치 트랜지스터들(P3, P4)은 각각 PMOS 트랜지스터일 수 있다. 제 3 및 제 4 래치 트랜지스터들(N3, N4)은 각각 NMOS 트랜지스터일 수 있다. 본 발명의 기술적 사상으로부터 괴리되지 않으며, 다른 방식의 MOS 트랜지스터들이 사용될 수 있음이 이해될 것이다.
도 5는 "레디" 또는 "프리차지" 단계(405)와 연관된 도 4의 전류 감지 증폭기 회로(160)의 등가 회로도의 예를 보여준다. 스위치들(SW 305, SW 310)은 닫힌 것으로 가정되고, 따라서 전류 감지 증폭기 회로(160)를 메모리 셀(30) 및 참조 메모리 셀(70)에 연결한다. 전류 감지 증폭기 회로(160)의 "레디" 또는 "프리차지" 단계에서, 워드 라인(WL)은 하이("H") 상태로 천이하고, 프리차지 제어 신호(S1)는 로우("L") 상태이고, 래치 인에이블 신호(S2)는 "L" 상태이다. 따라서, 프리차지 제어 신호(S1)에 응답하여 제 1 프리차지 트랜지스터(P1)가 완전히 턴 온 되고 제 2 프리차지 트랜지스터(P2)가 완전히 턴 온 되어, 전원(VDD)으로의 도전 경로를 형성한다. 따라서, 프리차지 트랜지스터들(P1, P2)의 위치들은 도 5의 등가 회로도에서 도전 경로들로 도시된다.
전류 변조 트랜지스터들(N1, N2)은 게이트 전압(VB)에 응답하여 턴 온 된다. 따라서, 제 1 프리차지 트랜지스터(P1) 및 제 2 프리차지 트랜지스터(P2)는 비트 라인(BL) 및 참조 라인(RL)을 각각 프리차지한다. 또한, 비트 라인 커패시터(315) 및 참조 라인 커패시터(320)는 전류(IBIT, IREF)(335, 340)에 의해 프리차지된다. 차동 출력 단자들(Out+, Out-)이 래치 트랜지스터들(P3, P4)을 턴 오프 하는 전원 전압(VDD) 또는 그와 유사한 전압이므로, 래치 회로는 인에이블되지 않는다. 또한, 차동 출력 단자들(Out+, Out-)이 높은 레벨이어서 래치 트랜지스터들(N3, N4)이 온 상태인 반면, 래치 인에이블 트랜지스터(N5)는 턴 오프 되므로 래치 트랜지스터들(N3, N4)은 동작하지 않는다. 따라서, 프리차지 전류는 래치 회로의 어느 트랜지스터로도 흐르지 않으므로, 프리차지 단계의 피크 전류 레벨이 향상되고, 응답 시간이 개선된다.
도 6은 "셋" 또는 "증폭" 단계(505)와 연관된 도 4의 전류 감지 증폭기 회로(160)의 등가 회로도의 예를 보여준다. 스위치들(SW 305, SW 310)은 닫힌 것으로 가정되고, 전류 감지 증폭기 회로(160)를 메모리 셀(30) 및 참조 메모리 셀(70)과 연결한다. 전류 감지 증폭기 회로(160)의 "셋" 또는 "증폭" 단계에서, 워드 라인(WL)은 "H" 상태를 유지하고, 프리차지 제어 신호(S1)는 "H" 상태로 천이하고, 그리고 래치 인에이블 신호(S2)는 "L" 상태를 유지한다. 따라서, 제 1 프리차지 트랜지스터(P1) 및 제 2 프리차지 트랜지스터(P2)는 프리차지 제어 신호(S1)에 응답하여 턴 오프 되므로, 도 6의 등가 회로도로부터 제거된다. 또한, 래치 인에이블 트랜지스터(N5)가 여전히 오프 상태이므로, 래치 트랜지스터들(N3, N4)은 동작하지 않는다.
"셋" 또는 "증폭" 단계(505) 동안, 래치 트랜지스터들(P3, P4)은 기생 커패시턴스(370)로 인해 초기에 오프 상태이나, 차동 출력 단자들(Out+, Out-)을 낮추는 비트 라인 전류(IBIT)(335) 및 참조 라인 전류(IREF)(340)로 인해 턴 온 되기 시작한다. 그러나, 래치 트랜지스터들(P3, P4)은 동시에 턴 온 되지 않는다. 비트 라인 전류(IBIT)(335) 및 참조 라인 전류(IREF)(340) 사이의 차이로 인해(즉, 메모리 셀 및 참조 메모리 셀의 저항들 사이의 차이로 인해), 래치 트랜지스터들(P3, P4)은 서로 다른 시점에 턴 온 된다. 양의 궤환에 기반하여, 래치 트랜지스터들(P3, P4) 중 하나는 턴 온을 지속하고 다른 하나는 턴 오프를 시작한다. 예시적으로, 래치 트랜지스터(P3)가 래치 트랜지스터(P4)보다 빠르게 턴 온 되면, 래치 트랜지스터(P3)는 전원 전압(VDD)을 대응하는 차동 출력 단자(Out+)로 전달하고, 이는 다른 래치 트랜지스터(P4)의 턴 오프를 야기한다.
또한, "셋" 또는 "증폭" 단계(505) 동안, 전류 변조 트랜지스터들(N1, N2)은 트라이오드 또는 선형 영역이 아닌 포화 영역에서 동작하며, 기생 커패시턴스(370)와 함께 비트 라인 전류(IBIT)(335) 및 참조 라인 전류(IREF)(340)를 연속적으로 평균하여 잡음 내성을 개선한다.
도 7은 "고" 또는 "래치" 단계(605)와 연관된 도 4의 전류 감지 증폭기 회로의 등가 회로도의 예를 보여준다. 스위치들(SW 305, SW 310)은 닫힌 것으로 가정되므로, 전류 감지 증폭기 회로(160)를 메모리 셀(30) 및 참조 메모리 셀(70)에 연결한다. 전류 감지 증폭기 회로(160)의 "고" 또는 "래치" 단계(605)에서, 워드 라인(WL)은 "L" 상태로 천이하고, 프리차지 제어 신호(S1)는 "H" 상태를 유지하고, 그리고 래치 인에이블 신호(S2)는 "H" 상태로 천이한다. 제 1 프리차지 트랜지스터(P1) 및 제 2 프리차지 트랜지스터(P2)는 턴 오프 되고, 도 7에서 열린 스위치들(605, 610)로 도시된다. 래치 인에이블 트랜지스터(N5) 및 래치 트랜지스터들(N3, N4)은 래치 인에이블 신호(S20에 응답하여 동작할 수 있고, 래치 전류(615)가 흐르도록 한다.
전체 래치 회로(즉, 래치 트랜지스터들(P3, P4, N3, N4))은 양의 궤환에 기반하여 차동 출력 단자들(Out+, Out-)에서 논리값 "0" 또는 논리값 "1"을 래치하기 위해 사용된다. 상술된 예에 이어서, 양의 궤환에 기반하여, 래치 트랜지스터(P3)는 턴 온 되고, 래치 트랜지스터(P4)는 턴 오프 되고, 래치 트랜지스터(N3)는 턴 오프 되고, 그리고 래치 트랜지스터(N4)는 턴 온 될 수 있다.
래치 회로는 메모리 셀(30)에 논리값 "0" 또는 "1"이 저장되었는지에 따라 다르게 동작함이 이해될 것이다. 예를 들어, 메모리 셀이 RL 상태(즉, 논리값 "0")이면, 비트 라인 전류(IBIT)(335)는 참조 라인 전류(IREF)(340)보다 크고, 래치 트랜지스터(P4)가 래치 트랜지스터(P3)보다 빠르게 턴 온 된다. 따라서, 이 경우, 양의 궤환에 기반하여, 래치 트랜지스터(P3)는 턴 오프 되고, 래치 트랜지스터(P4)는 턴 온 되고, 래치 트랜지스터(N3)는 턴 온 되고, 그리고 래치 트랜지스터(N4)는 턴 오프 되므로, 차동 출력 단자(Out+)에서 논리값 "0"이 래치된다. 반대로, 메모리 셀(30)이 RH 상태(즉, 논리값 "1")이면, 비트 라인 전류(IBIT)(335)는 참조 라인 전류(IREF)(340)보다 적고, 래치 트랜지스터(P3)가 래치 트랜지스터(P4)보다 빠르게 턴 온된다. 따라서, 이 경우, 양의 궤환에 기반하여, 래치 트랜지스터(P3)는 턴 온 되고, 래치 트랜지스터(P4)는 턴 오프 되고, 래치 트랜지스터(N3)는 턴 오프 되고, 그리고 래치 트랜지스터(N4)는 턴 온 되므로, 차동 출력 단자(Out+)에서 논리값 "1"이 래치된다.
도 8은 메모리 셀 저항(RBIT)이 "H" 값(RH)으로 미리 설정된 때에, 전류 감지 증폭기 회로(160)의 서로 다른 단계들과 연관된 신호 파형들을 보여주는 본 발명의 기술적 사상에 따른 파형도이다.
전류 감지 증폭기 회로(160)의 "레디" 또는 "프리차지" 단계(405)에서, 워드 라인(WL)은 하이("H") 상태로 천이하고, 프리차지 제어 신호(S1)는 로우("L") 상태이고, 그리고 래치 인에이블 신호(S2)는 "L" 상태이다. 본 발명의 기술적 사상에 따른 비트 라인 전류(IBIT)(335)의 피크(705)는 종래 기술의 비트 라인 전류의 피크보다 높다. 따라서, 비트 라인들 및 비트 라인 커패시턴스는 "레디" 또는 "프리차지" 단계 동안 더 빠르게 충전된다. 또한, 비트 라인 커패시턴스(CBIT)(315) 및 참조 라인 커패시턴스(CREF)(320) 사이의 차이 또는 부조화(mismatch)에 관계 없이, "레디" 또는 "프리차지" 단계 동안의 빠른 충전으로 인해 감지 에러가 감소된다.
전류 감지 증폭기 회로(160)의 "셋" 또는 "증폭" 단계(505)에서, 워드 라인(WL)은 "H" 상태를 유지하고, 프리차지 제어 신호(S1)는 "H" 상태로 천이하고, 그리고 래치 인에이블 신호(S2)는 "L" 상태를 유지한다. 이 단계에서 선행 기술의 비트 라인 전류는 소실될 수 있는 반면, 즉 전압 헤드룸 문제로 인해 0이 되는 반면, 본 발명의 기술적 사상에 따른 비트 라인 전류(IBIT)(335)는 상술된 바와 같이 충분한 전압 헤드룸으로 인해 안정적으로 유지되고 연속적으로 평균되므로, 향상된 잡음 내성, 향상된 증폭 특성, 그리고 전류 감지 증폭기 회로(160)의 효율적인 동작을 제공한다. 선행 기술의 참조 라인 전류 또한 본 발명의 참조 라인 전류(IREF)(340)보다 덜 안정적이다.
전류 감지 증폭기 회로(160)의 "고" 또는 "래치" 단계(605)에서, 워드 라인(WL)은 "L" 상태로 천이하고, 프리차지 제어 신호(S1)는 "H" 상태를 유지하고, 그리고 래치 인에이블 신호(S2)는 "H" 상태로 천이한다. 이 실시 예에서 "RBIT = RH" 이므로, 논리값 "1"이 차동 출력 단자(Out+)에서 래치된다.
도 9는 메모리 셀 저항(RBIT)이 "L" 값(RL)으로 미리 설정된 때에, 전류 감지 증폭기 회로(160)의 서로 다른 단계들과 연관된 신호 파형들을 보여주는 본 발명의 기술적 사상에 따른 파형도이다.
전류 감지 증폭기 회로(160)의 "레디" 또는 "프리차지" 단계(405)에서, 워드 라인(WL)은 하이("H") 상태로 천이하고, 프리차지 제어 신호(S1)는 로우("L") 상태이고, 래치 인에이블 신호(S2)는 "L" 상태이다. 본 발명의 기술적 사상에 따른 비트 라인 전류(IBIT)(335)의 피크(805)는 선행 기술의 비트 라인 전류의 피크보다 높다. 따라서, "레디" 또는 "프리차지" 단계 동안 비트 라인들 및 비트 라인 커패시턴스는 더 빠르게 충전된다. 또한, 비트 라인 커패시턴스(CBIT)(315) 및 참조 라인 커패시턴스(CREF)(320) 사이의 차이 또는 부조화(mismatch)에 관계 없이, "레디" 또는 "프리차지" 단계 동안의 빠른 충전으로 인해 감지 에러가 감소된다.
전류 감지 증폭기 회로(160)의 "셋" 또는 "증폭" 단계(505)에서, 워드 라인(WL)은 "H" 상태를 유지하고, 프리차지 제어 신호(S1)는 "H" 상태로 천이하고, 그리고 래치 인에이블 신호(S2)는 "L" 상태를 유지한다. 이 단계에서 선행 기술의 비트 라인 전류는 소실될 수 있는 반면, 즉 전압 헤드룸 문제로 인해 0이 되는 반면, 본 발명의 기술적 사상에 따른 비트 라인 전류(IBIT)(335)는 상술된 바와 같이 충분한 전압 헤드룸으로 인해 안정적으로 유지되고 연속적으로 평균되므로, 향상된 잡음 내성, 향상된 증폭 특성, 그리고 전류 감지 증폭기 회로(160)의 효율적인 동작을 제공한다. 선행 기술의 참조 라인 전류 또한 본 발명의 참조 라인 전류(IREF)(340)보다 덜 안정적이다.
전류 감지 증폭기 회로(160)의 "고" 또는 "래치" 단계(605)에서, 워드 라인(WL)은 "L" 상태로 천이하고, 프리차지 제어 신호(S1)는 "H" 상태를 유지하고, 그리고 래치 인에이블 신호(S2)는 "H" 상태로 천이한다. 이 실시 예에서 "RBIT = RL" 이므로, 논리값 "0"이 차동 출력 단자(Out+)에서 래치된다.
도 10은 본 발명의 기술적 사상에 따라 감지 증폭기 회로(160)를 이용하여 저항식 메모리(30)의 데이터를 감지하기 위한 기술을 보여주는 순서도(900)이다. 902 단계에서, "레디" 또는 "프리차지" 단계(405)에 진입하는지 판별된다. "레디" 또는 "프리차지" 단계(405)이면, 904 단계에서, 상술된 바와 같이, 비트 라인 및 참조 라인 커패시터들이 직접 프리차지된다. "레디" 또는 "프리차지" 단계(405)가 아니면, 흐름은 처음으로 복귀한다.
906 단계에서, "셋" 또는 "증폭" 단계(505)로 진입하는지 추가 판별된다. "셋" 또는 "증폭" 단계(505)이면, 상술된 바와 같이, 908 단계에서, 전류 변조 트랜지스터들(예를 들어, N1, N2)이 "셋" 또는 "증폭" 단계(505) 에서 포화 영역에서 동작하고, 912 단계에서 비트 라인 및 참조 라인 전류들이 연속적으로 평균되므로, 잡음 내성이 향상된다. "셋" 또는 "증폭" 단계(505)가 아니면, 흐름은 추가 판별 및 감지 증폭 동작의 시작으로 복귀한다. 흐름은 906 단계를 반복할 수 있다.
914 단계에서, "고" 또는 "래치" 단계(605)에 진입하는지 또다른 판별이 수행된다. "고" 또는 "래치" 단계(605)이면, 상술된 바와 같이, 916 단계에서, 논리값 "0" 또는 "1"이 래치 회로의 양의 궤환을 이용하여 래치된다. "고" 또는 "래치" 단계(605)가 아니면, 흐름은 914 단계를 반복하거나 다른 판별 및 감지 증폭 동작을 수행할 수 있다.
도 11은 본 발명의 기술적 사상의 또다른 실시 예에 따른, 전류 미러(960)와 연관된 도 2의 전류 감지 증폭기 회로(예를 들어, 160, 165)의 예시적인 회로도이다. 앞서 언급된 바와 같이, 전류 감지 증폭기 회로(150, 도 2 참조)는 복수의 전류 감지 증폭기 회로들을 포함할 수 있다. 각 전류 감지 증폭기 회로는 메모리 블록들(예를 들어, 도 2의 120 및 130) 중 하나의 대응하는 비트 라인과 연관될 수 있다. 전류 미러 회로(960)는 복수의 전류 감지 증폭기 회로들(예를 들어, 160, 165 등)과 연결될 수 있다.
전류 감지 증폭기 회로들(예를 들어, 160, 165 등) 각각은 상술된 래치 회로(예를 들어, P3, P4, N3, N4)를 포함한다. 메모리 장치(105)는 래치 제어 신호(S2)에 응답하여 전류 감지 증폭기 회로들 각각의 래치 단계를 인에이블하도록 구성되는 글로벌 래치 인에이블 트랜지스터(N5)를 더 포함한다.
전류 미러 회로(960)는 전류 미러 트랜지스터들(M1, M2, M3, M4)을 포함한다. 전류 변조 트랜지스터(N2)의 게이트는 전류 미러 트랜지스터(M2)의 게이트에 연결된다. 전압 소스(935)는 전류 미러 트랜지스터(M1)의 게이트로 게이트 전압(VR)을 제공한다. 전류 미러 트랜지스터들은 복수의 전류 감지 증폭기 회로들 각각의 참조 라인 전류(IREF)(340)를 복제하도록 동작할 수 있다.
전류 미러 회로(960)는 참조 메모리 셀(70)과 연관된 참조 라인(RL)에 연결된다. 전류 미러 회로(960)는 전류 감지 증폭기 회로들 각각의 프리차지 단계 동안, 참조 메모리 셀(70)과 연관된 참조 라인(RL)을 프리차지한다. 전류 미러 회로(960)는 전류 감지 증폭기 회로들 각각의 적어도 "증폭" 단계 동안 참조 라인 전류(IREF)(340)를 복제한다. 또한, 전류 미러 회로(960)는 참조 메모리 셀(70)과 연관된 참조 라인(RL)을 프리차지하도록 구성된다. 또한, 전류 미러 회로(960)는 "셋" 또는 "증폭" 단계 동안, 참조 라인 전류(IREF)(340)를 연속적으로 평균하도록 구성된다.
도 12는 본 발명의 기술적 사상에 따른 또다른 실시 예에 따라, 자기 래치(self-latch) 로직을 포함하는 전류 감지 증폭기 회로(970)의 예시적인 회로도이다. 전류 감지 증폭기 회로(970)는 도 2 및 도 4의 전류 감지 증폭기 회로(160)와 유사하며, 따라서 동일한 또는 유사한 구송 요소들은 간결한 설명을 위하여 생략된다.
주된 차이점은, 전류 감지 증폭기 회로(970)는 자기 래치(self-latching) 로직을 제공하기 위한 논리 게이트(910)를 포함한다는 점이다. 논리 게이트(910)는 제 1 및 제 2 차동 출력 신호들(즉, Out+ 및 Out-)을 입력들로 수신하고, 래치 제어 신호(S2)를 생성하도록 구성된다. 논리 게이트(910)는 NAND 게이트일 수 있다. 따라서, 래치 제어 신호(S2)는 차동 출력 신호들(Out+, Out-) 중 하나가 "L" 상태일 때 "H" 상태로 설정되므로, "고" 또는 "래치" 단계를 위한 적절한 제어 신호를 제공할 수 있다. 따라서, 래치 회로의 동작은 논리 게이트(910)에 의해 생성되는 래치 제어 신호(S2)에 응답하여 제어된다. 래치 인에이블 트랜지스터(N5)는 전류 감지 증폭기 회로들 각각에 대해 전역적일 수 있음이 이해될 것이다.
도 13a는 본 발명의 기술적 사상의 또다른 실시 예에 따른 전류 감지 증폭기 회로(980)를 보여주는 예시적인 회로도이다. 전류 감지 증폭기 회로(980)는 도 2 및 도 4의 전류 감지 증폭기 회로(980)와 유사하며, 따라서 동일한 또는 유사한 구성 요소의 상세한 설명은 간결한 설명을 위하여 생략된다.
주된 차이점은, 전류 감지 증폭기 회로(980)는 제어 트랜지스터들(P5, P6, P7)을 포함한다는 점이다. 제어 트랜지스터들(P5, P6, P7)은 도 13b 및 도 13c의 파형도들을 참조하여 설명된다.
도 13b는 본 발명의 기술적 사상의 실시 예에 따라, 메모리 셀(30)의 저항이 하이로 미리 설정된 때에, 도 13a의 전류 감지 증폭기 회로(980)의 서로 다른 단계들과 연관된 신호 파형들을 보여주는 예시적인 파형도이다.
도 13b는 본 발명의 기술적 사상의 실시 예에 따라, 메모리 셀(30)의 저항이 로우로 미리 설정된 때에, 도 13a의 전류 감지 증폭기 회로(980)의 서로 다른 단계들과 연관된 신호 파형들을 보여주는 예시적인 파형도이다.
도 13a, 도 13b 및 도 13c를 참조하여 설명이 계속된다. 전류 감지 증폭기 회로(980)의 "레디" 또는 "프리차지" 단계(1305) 동안, 제어 신호들(S0, S1, S2)은 "L" 상태로 설정되므로, 제어 트랜지스터들(P5, P6, P7)은 턴 온 된다. 이 단계에서, 프리차지 트랜지스터들(P1, P2)은 다이오드의 구성 상태이고, 턴 온 된다. 프리차지 트랜지스터(P1)는 메모리 셀(30)과 연관된 비트 라인(BL) 및 비트 라인 커패시터(315)를 프리차지한다. 마찬가지로, 프리차지 트랜지스터(P2)는 참조 메모리 셀(70)과 연관된 참조 라인(RL) 및 참조 라인 커패시터(320)를 프리차지한다. 프리차지 트랜지스터들에 의해 생성되는 비트 라인 전류(IBIT)(335) 및 참조 라인 전류(IREF)(340)는 높은 피크 전류를 제공하고, 비트 라인 커패시터(315) 및 참조 라인 커패시터(320)를 빠르게 프리차지한다.
"셋" 또는 "증폭" 단계(1310)에서, 제어 신호(S1)는 "H" 상태로 천이하고, 제어 신호들(S0, S2)은 "L" 상태를 유지하므로, 트랜지스터(P5)는 턴 오프 된다. 트랜지스터들(P6, P7)은 온 상태를 유지한다. 결과적으로, "셋" 또는 "증폭" 단계(1310)에서 전류 미러 회로가 형성된다. 더 상세하게는, 이 단계에서 트랜지스터(P5)가 턴 오프 상태를 유지하는 동안, 트랜지스터들(P1, P2)의 게이트들은 함께 연결된 상태를 유지하고, 트랜지스터(P2)의 드레인은 트랜지스터들(P1, P2)의 게이트들에 연결된 상태를 유지한다. 따라서, 트랜지스터(P2)는 전류 소스가 되고, 트랜지스터(P1)는 전류 미러의 트랜지스터(P2) 측의 전류를 복제한다. 메모리 셀(30) 및 참조 메모리 셀(70)의 실제의 또는 제어된 저항들 사이의 차이로 인해, 차동 출력 신호들(Out+, Out-)은 "RBIT = RH"인지(도 13b에 도시된 바와 같이) 또는 "RBIT = RL" 인지(도 13c에 도시된 바와 같이(에 따라, 상승 또는 하강하기 시작한다.
"고" 또는 "래치" 단계(1315) 동안, 제어 신호(S1)는 "L" 상태로 천이하고, 제어 신호(S2)는 "H" 상태로 천이라고, 제어 신호(S0)는 "L" 상태를 유지한다. 결과적으로, 트랜지스터(P5)는 턴 온 되고, 트랜지스터(P6)는 턴 오프 되고, 트랜지스터(P7)는 턴 온 상태를 유지한다. 이는 상술된 트랜지스터들(P3, P4, N3, N4)과 실질적으로 동일하게 동작하는 교차 연결된 래치 구조를 초래한다. 차이점은, "고" 또는 "래치" 단계(1315) 동안에 트랜지스터들(P1, P2)이 트랜지스터들(P3, P4)의 자리에 사용된다는 점이다. 양의 궤환에 기반하여, 래치 트랜지스터들(P1, P2, N3, N4)은 메모리 셀(300에 저장된 비트 값에 따라, 차동 출력 단자들(Out+, Out-)에서 논리값 "0" 또는 "1"을 래치할 수 있다.
이 실시 예에서, 트랜지스터(P7)는 세 개의 모든 단계들에서 턴 온 상태를 유지하더라도, 전류 감지 증폭기 회로(980)는 전류 감지 증폭기 회로(980)의 한 쪽 또는 양 쪽에 배치되는 복수의 메모리 어레이들 또는 메모리 블록들을 지원할 수 있음이 이해될 것이다. 따라서, 트랜지스터들(P5, P7)은 대칭성을 제공하고, 어떤 메모리 어레이 또는 메모리 블록이 활성화되는지에 기반하여 동작할 수 있다. 트랜지스터들(P5, P6, P7)은 증가형 모드 PMO 로딩 타입 트랜지스터들, 즉 디지털 모드 온/오프 식 트랜지스터들일 수 있다. 본 발명의 기술적 사상으로부터 괴리되지 않으면서, 다른 방식의 MOS 트랜지스터들이 사용될 수 있음이 이해될 것이다.
도 14a는 본 발명의 기술적 사상의 다른 실시 예에 따른, 엣지 참조 셀(edge-reference cell) 배치 또는 패턴(예를 들어, 1405)의 메모리 셀 어레이(예를 들어, 110) 및 메모리 뱅크들(예를 들어, 1415, 1420)의 레이아웃의 예시적인 도면이다. 범례(1400)는 배치에서 사용되는 심볼들의 설명을 제공한다. 도 14a를 참조하면, 공유된 전류 감지 증폭기 회로(1435)는 메모리 뱅크들(1415, 1420) 중 하나 또는 모두에서 사용된다. 참조 메모리 셀들(70)은 공유된 전류 감지 증폭기 회로들(1435)과 인접하게 패치될 수 있다. 뱅크(1415) 그리고/또는 뱅크(1420)에서, 특정한 참조 메모리 셀(70)은 복수의 메모리 비트 셀들(30)을 위한 참조를 제공할 수 있다.
메모리 뱅크(1415)의 참조 메모리 셀(70) 및 메모리 뱅크(1420)의 참조 메모리 셀(70)은 대응하는 참조 라인들을 통해 하나의 공유된 전류 감지 증폭기 회로(예를 들어, 전류 감지 증폭기 회로들(1435) 중에서)에 연결될 수 있다. 다시 말하면, 하나의 공유된 전류 감지 증폭기 회로는 서로 다른 메모리 뱅크들의 둘 또는 그 이상의 참조 라인들 그리고/또는 참조 메모리 셀들에 연결될 수 있다. 마찬가지로, 메모리 뱅크(1415)의 메모리 비트 셀(30) 및 메모리 뱅크(1420)의 메모리 비트 셀(30)은 대응하는 비트 라인들을 통해 하나의 공유된 전류 감지 증폭기 회로(예를 들어, 전류 감지 증폭기 회로들(1435) 중에서)에 연결될 수 있다. 다시 말하면, 하나의 공유된 전류 감지 증폭기 회로는 서로 다른 메모리 뱅크들의 둘 또는 그 이상의 비트 라인들 그리고/또는 메모리 비트 셀들에 연결될 수 있다.
도 14b는 본 발명의 기술적 사상의 다른 실시 예에 따른, 워드 참조(word-reference cell) 셀 배치 또는 패턴(예를 들어, 1410)에서, 메모리 셀 어레이(예를 들어, 110) 및 메모리 뱅크들(예를 들어, 1425 및 1430)의 레이아웃의 예시적인 도면이다. 도 14a와 마찬가지로, 범례(1400)는 이 배치에서 사용되는 심볼들의 설명을 제공한다. 도 14b를 참조하면, 공유된 전류 감지 증폭기 회로(1440)는 메모리 뱅크들(1425, 1430) 중 하나 또는 모두에 의해 사용된다. 이 레이아웃에서, 메모리 비트 셀들(30)은 참조 메모리 셀들(70) 및 공유된 전류 감지 증폭기 회로들(1440) 사이에 배치된다. 뱅크(1425) 그리고/또는 뱅크(1430)에서, 특정한 참조 메모리 셀(70)은 복수의 메모리 비트 셀들(30)을 위한 참조를 제공할 수 있다.
메모리 뱅크(1430)의 참조 메모리 셀(70) 및 메모리 뱅크(1425)의 메모리 비트 셀(30)은 대응하는 참조 라인 및 비트 라인을 통해 하나의 공유된 전류 감지 증폭기 회로(예를 들어, 전류 감지 증폭기 회로들(1440) 중에서)에 각각 연결된다. 다시 말하면, 하나의 공유된 전류 감지 증폭기 회로는 서로 다른 메모리 뱅크들과 연관된 참조 라인 및 비트 라인에 연결될 수 있다. 마찬가지로, 하나의 공유된 감지 증폭기 회로는 서로 다른 뱅크들과 연관된 참조 셀(70) 및 메모리 비트 셀(30)과 연결될 수 있다. 다시 말하면, 하나의 공유된 감지 증폭기 회로는 서로 다른 메모리 뱅크들의 참조 셀들 그리고/또는 메모리 비트 셀들과 연결될 수 있다.
본 발명의 기술적 사상의 실시 예에 따른 저항식 메모리 장치는 다양한 제품들에 적용될 수 있다. 본 발명의 기술적 사상의 실시 예에 따른 저항식 메모리 장치는 메모리 카드, USB 메모리, 솔리드 스테이트 드라이브(SSD) 등과 같은 저장 장치들 뿐 아니라, 개인용 컴퓨터, 디지털 카메라, 캠코더, 휴대폰, MP3 플레이어, PMP, PSP, PDA 등과 같은 전자 장치들에 적용될 수 있다.
도 4 내지 도 14b를 참조하여 설명된 바와 같이, 소스 라인들(SLs)은 접지 전위(GND)에 연결되며, 이는 도 4 내지 도 14b에 도시된 회로도에서 가정되는 구성이다. 그러나, 일부 실시 예들에서(여기에 개시된 회로도들 중 어느 것에서도), 소스 라인들(SLs)은 전원 전위(VDD)에 연결될 수 있다. 이 경우, 각 PMOS 트랜지스터는 NMOS 트랜지스터로 대체되고, 각 NMOS 트랜지스터는 PMOS 트랜지스터로 대체된다. 다시 말하면, 소스 라인들(SLs)이 전원 전위(VDD)에 연결되면, 전류 감지 증폭기 회로는 위아래가 바뀌고, 이는 NMOS 트랜지스터가 PMOS 트랜지스터로 대체되고 PMOS 트랜지스터가 NMOS 트랜지스터로 대체되는 것을 의미한다. 별도로 언급되지 않으면, 소스 라인이 접지 전압에 연결될 때 전류 감지 증폭기 회로는 제 1 트랜지스터 구성을 갖고, 소스 라인이 전원 전압에 연결될 때 전류 감지 증폭기 회로는 제 1 트랜지스터 구조가 반전된 제 2 트랜지스터 구성을 갖는다.
도 15는 본 발명의 기술적 사상의 실시 예에 따른, 저항식 메모리 장치의 다양한 응용들을 보여주는 블록도이다. 도 15를 참조하면, 메모리 시스템(1500)은 저장 장치(1525) 및 호스트(1520)를 포함한다. 저장 장치(1525)는 저항식 메모리(1510) 및 메모리 컨트롤러(1505)를 포함한다.
저장 장치(1525)는 메모리 카드(예를 들어, SD, MMC 등) 또는 부착 가능한 핸드헬드 저장 장치(예를 들어, USB 메모리 등)와 같은 저장 매체를 포함할 수 있다. 저장 장치(1525)는 호스트(1520_)에 연결될 수 있다. 저장 장치(1525)는 호스트 인터페이스를 통해 호스트(1520)로 데이터를 전송하고 호스트(1520)로부터 데이터를 수신할 수 있다. 저장 장치(1525)는 호스트(1520)에 의해 전원을 공급받고, 내부 동작을 수행할 수 있다. 저항식 메모리(1510)는 본 발명의 기술적 사상의 실시 예에 따른 전류 감지 증폭기 회로(1515)를 포함할 수 있다.
도 16은 본 발명의 기술적 사상의 실시 예에 따른 저항식 메모리 장치를 포함하는 컴퓨팅 시스템(1600)의 블록도이다. 도 16을 참조하면, 컴퓨팅 시스템(1600)은 메모리 시스템(1610), 전원(1635), 중앙 처리 장치(1625), 그리고 사용자 인터페이스(1630)를 포함한다. 메모리 시스템(1610)은 저항식 메모리 장치(1620) 및 메모리 컨트롤러(1615)를 포함한다. 중앙 처리 장치(1625)는 시스템 버스(1605)와 전기적으로 연결된다.
저항식 메모리 장치(1620)는 본 발명의 기술적 사상의 실시 예에 따른 전류 감지 증폭기 회로를 포함할 수 있다. 저항식 메모리 장치(1620)는 메모리 컨트롤러(1615)를 통해 데이터를 저장한다. 데이터는 사용자 인터페이스(1630)로부터 수신되거나 중앙 처리 장치(1625)에 의해 처리될 수 있다. 메모리 시스템(1600)은 솔리드 스테이트 드라이브(SSD)로 사용될 수 있다.
도 17은 본 발명의 기술적 사상의 실시 예에 따른 저항식 메모리 장치를 포함하는 컴퓨팅 시스템(1700)을 보여주는 블록도이다. 도 17을 참조하면, 컴퓨팅 시스템(1700)은 저항식 메모리 장치(1720), 중앙 처리 장치(1725), 랜덤 액세스 메모리(1710), 사용자 인터페이스(1730), 그리고 베이스밴드 칩셋과 같은 모뎀(1735)을 포함하며, 이들은 시스템 버스(1705)에 전기적으로 연결된다. 저항식 메모리 장치(1720)는, 상술된 바와 같이, 본 발명의 기술적 사상의 실시 예에 따른 전류 감지 증폭기 회로를 포함할 수 있다.
컴퓨팅 시스템(1700)이 모바일 장치이면, 컴퓨팅 시스템(1700)은 컴퓨팅 시스템(1700)에 전원을 공급하는 배터리(미도시)를 더 포함할 수 있다. 도 17에 도시되어 있지 않지만, 컴퓨팅 시스템(1700)은 어플리케이션 칩셋, 카메라 이미지 프로세서(CIS), 모바일 DRAM 등을 더 포함할 수 있다.
본 발명의 기술적 사상의 실시 예에 따른 저항식 메모리 장치는 스토리지 클래스 메모리(SCM)로 사용될 수 있다. "스토리지 클래스 메모리"는 불휘발성 특성 및 랜덤 액세스 특성을 모두 제공하는 메모리를 가리키는 일반적인 용어일 수 있다.
저항식 메모리(ReRAM) 뿐 아니라, 상술된 PRAM, FeRAM, MRAM 등은 스토리지 클래스 메모리로 사용될 수 있다. 플래시 메모리 대신에, 스토리지 플래시 메모리는 데이터 저장 메모리로 사용될 수 있다. 또한, 동기식 DRAM 대신에, 스토리지 클래스 메모리는 메인 메모리로 사용될 수 있다. 또한, 하나의 스토리지 클래스 메모리는 플래시 메모리 및 동기식 DRAM 대신에 사용될 수 있다.
도 18은 본 발명의 기술적 사상의 실시 예에 따른, 플래시 메모리가 저항식 메모리를 사용하는 스토리지 클래스 메모리로 대체된 메모리 시스템을 보여주는 블록도이다. 도 18을 참조하면, 메모리 시스템(1800)은 중앙 처리 장치(1810), 동기식 동적 랜덤 액세스 메모리(SDRAM)(1820), 그리고 스토리지 클래스 메모리(SCM)(1830)를 포함한다. SCM (1830)은 플래시 메모리 대신에 데이터 저장 메모리로 사용되는 저항식 메모리일 수 있다.
SCM (1830)은 플래시 메모리보다 높은 속도로 데이터를 액세스할 수 있다. 예를 들어, 중앙 처리 장치(1810)가 4GHz의 주파수로 동작하는 PC에서, SCM(1830) 방식의 저항식 메모리는 플래시 메모리보다 빠른 액세스 속도를 제공할 수 있다. 따라서, SCM (1830)을 포함하는 메모리 시스템(1800)은 플래시 메모리를 포함하는 메모리 시스템보다 빠른 액세스 속도를 제공할 수 있다.
도 19는 본 발명의 기술적 사상의 실시 예에 따른, 동기식 DRAM이 저항식 메모리를 사용하는 스토리지 클래스 메모리로 대체된 메모리 시스템을 보여주는 블록도이다. 도 19를 참조하면, 메모리 시스템(1900)은 중앙 처리 장치(1910), 스토리지 클래스 메모리(SCM)(1920), 그리고 플래시 메모리(1930)를 포함한다. SCM (1920)은 동기식 DRAM (SDRAM) 대신에 메인 메모리로 사용될 수 있다.
SCM (1920)에 의해 소모되는 전력은 SDRAM에 의해 소모되는 전력보다 적다. 메인 메모리는 컴퓨팅 시스템에 의해 소모되는 전력의 약 40%를 차지한다. 이러한 이유로, 메인 메모리의 전력 소모를 감소시키는 기술이 개발되어 왔다. DRAM과 비교하여, SCM (1920)은 평균적으로 동적 전력 소모의 53%를 감소시키고 그리고 전력 누설에 따른 전력 소모를 73% 감소시킨다. 따라서, SCM(1920)을 포함하는 메모리 시스템(1900)은 SDRAM을 포함하는 메모리 시스템과 비교하여 전력 소모를 감소시킨다.
도 20은 본 발명의 기술적 사상의 실시 예에 따른, 동기식 DRAM 및 플래시 메모리가 저항식 메모리를 사용하는 스토리지 클래스 메모리로 대체된 메모리 시스템을 보여주는 블록도이다. 도 20을 참조하면, 메모리 시스템(2000)은 중앙 처리 장치(2010) 및 스토리지 클래스 메모리(SCM)(2020)를 포함한다. SCM (2020)은 동기식 DRAM (SDRAM) 대신에 메인 메모리로 사용되고, 그리고 플래시 메모리 대신에 데이터 스토리지 메모리로 사용될 수 있다. 메모리 시스템(2000)은 데이터 액세스 속도, 낮은 전력, 비용 및 공간 사용 측면에서 장점을 가질 수 있다.
본 발명의 기술적 사상에 따른 저항식 메모리는, Package on Package (PoP), Ball grid arrays (BGAs), Chip scale packages (CSPs), Plastic Leaded Chip Carrier (PLCC), Plastic Dual In-Line Package (PDI2P), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), 5 Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP), Wafer-Level Processed Stack Package (WSP) 등과 같은 다양한 패키지 방식들 중 선택된 적어도 하나에 의해 패킹될 수 있다.
여기에 개시된 실시 예들은 낮은 전원 전압을 사용할 수 있는 전류 감지 증폭기 회로를 제공한다. 또한, 여기에 개시된 전류 감지 증폭기 회로의 실시 예들은 빠른 읽기 응답 시간, 비트 라인들 및 참조 라인들 사이의 기생 차이에 대한 적은 민감성, 신호 평균을 유지함에 의한 강한 잡음 내성, 그리고 자기 래치 논리를 사용한 추가 구성을 제공한다. 서로 다른 실시 예들의 서로 다른 특징들은 동일한 전류 감지 증폭기 회로에 조합될 수 있음이 이해될 것이다.
본 발명의 기술적 사상의 상술된 실시 예들은 예시적인 것이며 한정적이지 않다. 다양한 구성 요소들의 다른 구성 요소로의 대체 및 다양한 구성 요소들의 동등한 구성 요소로의 치환이 가능하다. 본 발명의 기술적 사상의 실시 예들은 메모리 어레이에 포함된 자기 랜덤 액세스 메모리 셀들의 타입 또는 수에 의해 한정되지 않는다. 본 발명의 기술적 사상의 실시 예들은, 전류 감지 증폭기 회로를 동작시키는 것에 포함되거나, 자기 터널 정션 장치를 선택하는 것에 포함되지 않으면, PMOS, NMOS 등과 같은 트랜지스터들의 타입에 의해 한정되지 않는다.
본 발명의 기술적 사상의 실시 예들은, 논리적 열 선택을 구현하도록 또는 전류 감지 증폭기 회로를 위한 제어 로직을 생성하도록 포함되는 노어 또는 낸드가 아니면, 논리 게이트의 타입에 의해 한정되지 않는다. 본 발명의 기술적 사상의 실시 예들은 본 발명의 기술적 사상이 구현되는 집적 회로의 타입에 의해 한정되지 않는다. 본 발명의 기술적 사상의 실시 예들은, 메모리를 제조하는 CMOS, 바이폴라, 또는 BICMOS와 같은 제조 기술의 특정한 타입으로 한정되지 않는다. 여기에 개시된 실시 예들은 전류 감지 증폭기들에 관한 것이나, 그것에 한정되지 않는다. 여기에 개시된 실시 예들은 응답 시간, 잡음 내성 특성, 저전압 동작 능력, 넓은 전압 헤드룸 특성, 또는 적은 감지 에러 등을 개선하는 유용한 어떠한 구성에도 포함될 수 있다.
본 발명의 범위로부터 괴리되지 않으며, 유사한 또는 유사하지 않은 다양한 변형이 수행될 수 있다. 따라서, 본 발명은 첨부된 청구항들로 한정되지 않는다.
다양한 구성 요소들을 설명하기 위해 제 1, 제 2 등의 용어들이 사용되지만, 이러한 구성 요소들은 이러한 용어들에 의해 한정되지 않음이 이해될 것이다. 이러한 용어들은 하나의 구성 요소를 다른 하나의 구성 요소와 구별하기 위해서만 사용된다. 예를 들어, 본 발명의 범위로부터 괴리되지 않으면서, 제 1 회로는 제 2 회로로 명명될 수 있으며, 마찬가지로, 제 2 회로는 제 1 회로로 명명될 수 있다.
여기에서 사용되는 용어들은 상세한 실시 예들만을 설명하기 위한 목적으로 사용되며, 본 발명을 한정하지 않는다. 본 발명의 상세한 설명 및 첨부된 청구항들에서 사용되는 바와 같이, 명시하지 않은 경우에는 단수 형태는 복수 형태를 포함한다. "그리고/또는"의 용어는 연관된 항목들의 하나 또는 그 이상의 가능한 모든 조합을 아우르는 것으로 사용됨이 이해될 것이다. 상세한 설명에서 사용되는 "포함한다" 그리고/또는 "포함하는"의 용어는 언급된 특징들, 정수들, 단계들, 동작들, 원소들, 그리고/또는 구성 요소들의 존재를 명시하는 것이고, 하나 또는 그 이상의 추가적인 특징들, 정수들, 단계들, 동작들, 원소들, 구성 요소들, 그리고/또는 그것들의 그룹들의 존재를 배제하는 것이 아님이 이해될 것이다. 도면들의 구성 요소들 및 특징들은 실제 스케일(scale)에 따라 도시되지 않는다.
도 2는 본 발명의 기술적 사상에 따른 전류 감지 증폭기 회로(150)를 포함하는 메모리 장치(105)의 블록도이다. 도 2를 참조하면, 메모리 장치(105)는 메모리 셀 어레이(110), 데이터 입출력 회로(170), 어드레스 디코더(180), 그리고 제어 로직(190)을 포함한다. 데이터 입출력 회로(170)는, 메모리 셀 어레이(110)에 저장된 비트 정보를 감지 또는 읽기 위한 본 발명의 실시 예에 따른 전류 감지 증폭기 회로(150)를 포함한다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 셀들(MC, 30)을 포함한다. 각 메모리 셀은 하나 또는 그 이상의 데이터 비트를 저장한다. 메모리 셀들(MC)은 복수의 워드 라인들(WLs), 복수의 소스 라인들(SLs), 그리고 복수의 비트 라인들에 연결될 수 있다. 비트 라인들(BLs)은 워드 라인들(WLs)과 교차하도록 배열될 수 있다. 또한, 메모리 셀들 중 일부는 이하에서 설명되는 참조 메모리 셀들(70)일 수 있다. 참조 메모리 셀들(70)은 복수의 참조 라인들(RLs)에 연결될 수 있다.
메모리 셀들(30)은 워드 라인들 및 비트 라인들 사이의 교차 부분들(미도시)에 배치될 수 있다. 메모리 셀들(30)은 메모리 블록들(120, 130)과 같이 메모리 블록들로 그룹화될 수 있다. 예를 들어, 1Mb 메모리 블록에서, 천 개의 워드 라인들 및 천 개의 비트 라인들이 하나의 메모리 블록에 연관될 수 있다. 따라서, 하나의 메모리 블록에 연관된 하나의 비트 라인은 천 개의 메모리 셀들과 연관될 수 있다. 그러나, 각 메모리 블록에서, 워드 라인들, 비트 라인들, 그리고/또는 메모리 셀들의 어떠한 적정한 숫자도 사용될 수 있다. 전류 감지 증폭기 회로(150)는 복수의 전류 감지 증폭기 회로들(예를 들어, 160, 165)을 포함할 수 있다. 각 전류 감지 증폭기 회로는 메모리 블록들(예를 들어, 120, 130) 중 하나의 대응하는 비트 라인과 각각 연관될 수 있다. 다른 말로, 각 비트 라인(BL)은 연관된 전류 감지 증폭기(예를 들어, 160 또는 165)를 가질 수 있다.
어드레스 디코더(180)는 워드 라인들(WLs) 및 소스 라인들(SLs)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 어드레스 디코더(180)는 제어 로직(190)의 제어에 응답하여 동작할 수 있다. 어드레스 디코더(180)는 입력 어드레스를 디코드하여 워드 라인들(WLs) 및 소스 라인들(SLs)을 선택할 수 있다. 어드레스 디코더(180)는 제어 로직(190)으로부터 전원(예를 들어, 전압 또는 전류)을 수신하여 선택된 또는 비선택된 워드 라인에 제공할 수 있다.
데이터 입출력 회로(170)는 비트 라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 더 상세하게는, 전류 감지 증폭기들(예를 들어, 160, 165) 각각은 메모리 블록들(예를 들어, 120, 130) 중 하나의 대응하는 비트 라인에 연결될 수 있다. 데이터 입출력 회로(170)는 제어 로직(190)의 제어에 응답하여 동작할 수 있다. 데이터 입출력 회로(170)는 어드레스 디코더(180)로부터의 비트 라인 선택 신호(미도시)에 응답하여 비트 라인을 선택할 수 있다. 데이터 입출력 회로(170)는 제어 로직(190)으로부터 전원(예를 들어, 전압 또는 전류)를 수신하여 선택된 비트 라인에 제공할 수 있다.
제어 로직(190)은 메모리 장치(105)의 제반 동작을 제어하도록 구성된다. 제어 로직(190)은 외부의 전원 그리고/또는 제어 신호를 공급받을 수 있다. 제어 로직(190)은 외부의 전원을 이용하여 내부 동작을 위해 필요한 전원을 생성할 수 있다. 제어 로직(190)은 제어 신호에 응답하여 읽기, 쓰기, 그리고/또는 소거 동작을 제어할 수 있다.
도 3a 및 도 3b는 도 2의 메모리 장치(105)의 메모리 셀 어레이(110)에 포함되는 예시적인 STT MRAM 메모리 셀(30)을 보여준다.
예시적으로, 메모리 셀 어레이(110)는 복수의 STT MRAM 메모리 셀들을 포함할 수 있다. 그러나, 본 발명의 기술적 사상은 MRAM (STT 방식이 아닌 MRAM), 멤리스터 RAM, ReRAM, CBRAM 등과 같은 다른 종류의 저항식 메모리들에 적용될 수 있다.
도 3a는 STT MRAN 셀(30)을 형성하는, STT MRAM 메모리 셀의 가변 저항을 형성하는 자기 터널 정션(magnetic tunnel junction, 이하에서 MTJ)(10) 및 연관된 선택 트랜지스터(20)를 보여준다. MTJ (10)는 참조 또는 고정 레이어(12), 자유 레이어(16), 그리고 참조 레이어(12) 및 자유 레이어(16) 사이에 배치된 터널 레이어(14)를 포함한다. 트랜지스터(20)는 NMOS 트랜지스터가 갖는 내재적인 높은 전류 구동 능력, 낮은 문턱 전압, 그리고 PMOS 트랜지스터보다 좁은 면적으로 인해, NMOS 트랜지스터일 수 있다. MRAM (30)에 "1"을 기입하기 위해 사용되는 전류는 "0"을 기입하기 위해 사용되는 전류와 다를 수 있다. 이러한 두 가지 쓰기 조건 동안의 전류 흐름의 방향의 비대칭성은 트랜지스터(20)의 게이트-소스 전압의 비대칭성에 의해 유발될 수 있다.
이하의 상세한 설명에서, MTJ의 자유 및 참조 레이어들이 평행(P) 상태일 때, 즉 MTJ가 저저항을 보일 때, MRAM 셀은 논리 "0"인 것으로 정의된다. 반대로, MTJ의 자유 및 참조 레이어들이 역평행(AP) 상태일 때, 즉 MTJ가 고저항을 보일 때, MRAM 셀은 논리 "1"인 것으로 정의된다. 다른 예로서, MRAM 셀은 AP 상태일 때 논리 "0"이고 P 상태일 때 논리 "1"일 수 있음이 이해될 것이다. 또한, 이하에서, 도 3a에 도시된 바와 같이, MTJ (10)의 참조 레이어는 선택 트랜지스터와 대면하는 것으로 가정된다.
따라서, 상술된 바에 따라, 화살표(35) 방향(즉, 위쪽 방향)으로 흐르는 전류는 (i) MTJ의 P 상태로부터 AP 상태로의 변화를 초래하여, "1" 을 기입하거나, 또는 (ii) MTJ의 이전에 설정된 AP 상태를 안정화할 수 있다. 마찬가지로, 화살표(40) 방향(즉, 아래쪽 방향)으로 흐르는 전류는 (ii) MTJ의 AP 상태로부터의 P 상태로의 변화를 초래하여 "0"을 기입하거나, 또는 (ii) MTJ의 이전에 설정된 P 상태를 안정화할 수 있다. 그러나, 다른 예로서, MTJ의 자유 레이어가 선택 트랜지스터와 대면하고, 이 방향은 반전될 수 있음이 이해될 것이다. 이러한 예에서(미도시), 화살표(35) 방향으로 흐르는 전류는 (i) MTJ의 AP 상태로부터의 P 상태로의 변화를 초래하거나, 또는 (ii) MTJ의 이전에 설정된 P 상태를 안정화할 수 있다. 마찬가지로, 화살표(40) 방향으로 흐르는 전류는 (i) MTJ의 P 상태로부터의 AP 상태로의 변화를 초래하거나, (ii) MTJ의 이전에 설정된 AP 상태를 안정화할 수 있다.
도 3b는 도 3a의 MRAM (30)을 보여주며, MTJ (10)가 저장된 데이터에 따라 변화하는 저항을 갖는 저장 소자로 도시된다. MTJ (10)는 자신의 상태를 (i) 전류가 화살표(35) 방향으로 흐를 때 P 상태로부터 A 상태로, 그리고/또는 (i) 전류가 화살표(40) 방향으로 흐를 때 AP 상태로부터 P 상태로 변화한다.
MTJ (10)를 AP 상태로부터 P 상태로 변화하기 위해 요구되는(또는 그 반대의) 전압은 임계값(Vc)에 도달해야 한다. 이 전압에 대응하는 전류는 임계 또는 변환 전류(Ic)라 불린다. 통상 동작 모드에서, P 상태(즉, 저저항 상태)로부터 AP 상태(즉, 고저항 상태)로 변환하기 위해, Vc의 양전압이 인가되고 적어도 변환 전류(Ic)의 전류 레벨이 메모리 셀을 통해 흐른다. 일단 AP 상태가 되면, 인가된 전압을 제거하는 것은 MTJ (10)의 상태에 영향을 미치지 않는다. 마찬가지로, 통상 동작 모드에서 AP 상태로부터 P 상태로 변환하기 위해, Vc의 음전압이 인가되고 적어도 변환 전류(Ic)의 전류 레벨이 메모리 셀을 통해 반대 방향으로 흐른다. 일단 P 상태가 되면, 인가된 전압을 제거하는 것은 MTJ (10)의 상태에 영향을 미치지 않는다.
다시 말하면, MTJ (10)는 역평행 상태(즉, 고저항 상태 또는 논리 "1" 상태)로부터 평행 상태(즉, 저저항 상태 또는 논리 "0" 상태)로 변환되어 "0"을 저장할 수 있다. MTJ (10)가 초기에 논리 "1" 또는 AP 상태인 것을 가정하면, 통상 동작 모드에서 "0"을 저장하기 위해, 적어도 임계 전류(Ic)와 같거나 그보다 큰 전류가 트랜지스터(20)를 통해 화살표(40) 방향으로 흘러야 한다. 이를 위해, 트랜지스터(20)의 소스 노드(SL 또는 소스 라인)는 저항 경로(미도시)를 통해 접지 전위에 연결되고, 양전압이 트랜지스터(20)의 게이트 노드(WL 또는 워드 라인)에 인가되고, 그리고 양전압이 트랜지스터(20)의 드레인 노드(BL 또는 비트 라인)에 인가된다.
상술된 바와 같이, MTJ (10)는 평행 상태로부터 역평행 상태로 변환되어 "1"을 저장할 수 있다. MTJ (10)이 초기에 논리 "0" 또는 P 상태인 인 것을 가정하면, 통상 동작 모드에서 "1"을 저장하기 위해, 적어도 임계 전류(Ic)와 같거나 그보다 큰 전류가 트랜지스터(20)를 통해 화살표(35) 방향으로 흘러야 한다. 이를 위해, 노드(SL)에 저항 경로(미도시)를 통해 양전압이 공급되고, 노드(WL)에 양전압이 공급되고, 그리고 노드(BL)가 저항 경로(미도시)를 통해 접지 전위에 연결된다.
도 4는 도 2의 메모리 장치(105)의 메모리 셀들(예를 들어, 30)과 연관된 도 2의 전류 감지 증폭기(160)의 본 발명의 기술적 사상에 따른 예시적인 회로도이다. 하나의 메모리 셀(30)이 도시되어 있지만, 임의의 적정한 수의 메모리 셀들이 전류 감지 증폭기(160)와 연결되거나 연관될 수 있음이 이해될 것이다.
본 발명의 실시 예들은 빠른 응답 시간, 강한 잡음 내성, 저전압 동작, 넓은 전압 헤드룸, 그리고 적은 감지 에러를 제공하는 저항식 메모리를 위한 전류 감지 증폭기 회로를 포함한다.
전류 감지 증폭기 회로(160)는 제 1 출력 신호를 출력하도록 구성되는 제 1 차동 출력 단자(Out+) 및 제 1 출력 신호와 반대인 제 2 출력 신호를 출력하도록 구성되는 제 2 차동 출력 단자(Out-)를 포함한다. 출력 신호들은 메모리 셀(30)에 저장된 비트 데이터에 따라 논리값 "0" 또는 논리값 "1"에 대응할 수 있다.
제 1 입력 단자(In+)는 저항식 메모리 셀(30)과 연관된 비트 라인(BL)에 연결된다. 제 2 입력 단자(In-)는 참조 메모리 셀(70)과 연관된 참조 라인(RL)에 연결된다. 참조 메모리 셀(70)은 메모리 셀(30)과 구조상 유사하나, 메모리 셀(30)이 논리값 "0"을 저장하는지(예를 들어, RBIT이 RL과 동일할 때) 또는 논리값 "1"을 저장하는지(예를 들어, RBIT이 RH와 동일할 때)를 판별할 때 참조로 사용된다. 예를 들어, 참조 메모리 셀(70)은 저항(50)(RREF) 및 선택 트랜지스터(60)를 포함할 수 있다. 메모리 셀(30)의 선택 트랜지스터(20)의 게이트 단자는 워드 라인(WL)에 연결된다. 참조 메모리 셀(70)의 선택 트랜지스터(60)의 게이트 단자는 전원(예를 들어, VDD) 또는 워드 라인(WL)에 연결된다.
저항(50)(RREF)은 특정한 저항값을 갖도록 설계될 수 있다. 예를 들어, 저항(50)(RREF)은 RBIT 저항의 고저항(RH) 및 저저항(RL) 사이의 중간 저항값을 가질 수 있다. 실시 예로서, 저항(RREF)은 "2/(1/RH + 1/ RL)"의 저항값을 가질 수 있다. 저항(RREF)은 "2/(1/RH + 1/ RL)"의 저항값을 갖도록 설계될 때, 전압 생성기(325)에 의해 생성되는 전압(VB)은 전압 생성기(330)에 의해 생성되는 전압(VR)과 동일하거나 실질적으로 동일할 수 있다.
다른 예로서, 저항(RREF)은 RH 또는 RL의 저항값을 가질 수 있다. 저항(RREF)이 RH의 저항값을 갖도록 구성될 때, 참조 라인 전류(IREF)(340)는, 전류 변조 트랜지스터(N2)의 게이트 단자에 인가되는 전압 생성기(330)에 의해 생성된 전압(VR)에 의해, 변조 또는 조절될 수 있다. 동시에, 비트 라인 전류(335)는 전류 변조 트랜지스터(N1)의 게이트 단자에 인가되는 전압 생성기(325)에 의해 생성된 전압(VB)에 의해, 변조 또는 조절될 수 있다. 이 예에서, VR은 VB보다 크다.
저항(RREF)이 RL의 저항값을 갖도록 구성될 때, 참조 라인 전류(IREF)(340)는, 전류 변조 트랜지스터(N2)의 게이트 단자에 인가되는 전압 생성기(330)에 의해 생성된 전압(VR)에 의해, 변조 또는 조절될 수 있다. 동시에, 비트 라인 전류(IBIT)(335)는, 전류 변조 트랜지스터(N1)의 게이트 단자에 인가되고 전압 생성기(325)에 의해 생성되는 전압(VB)에 의해 변조 또는 조절될 수 있다. 이 예에서, VB는 VR보다 크다.
전류 감지 증폭기(160)의 동작의 설명을 위해, 저항(RREF)은 "2/(1/RH + 1/ RL)"의 저항값을 갖는 것으로 가정되고, 전압(VB)은 전압(VR)과 동일하거나 또는 실질적으로 동일한 것으로 가정된다.
메모리 셀 회로 및 연관된 도전 라인들로 인해, 비트 라인 커패시터(CBIT)(315)가 비트 라인(BL) 및 소스 라인(SL) 사이에 존재한다. 마찬가지로, 참조 라인 커패시터(CREF)(320)가 참조 라인(RL) 및 접지 레벨 전압 사이에 존재한다. 비트 라인 커패시터(315) 및 참조 라인 커패시터(320)는, 이하에서 상세하게 설명되는 바와 같이, 전류 감지 증폭기 회로(160)의 프리차지 단계 동안 프리차지된다. 스위치들(305, 310)은 감지 증폭기 회로(1560)를 메모리 셀 어레이(110)의 메모리 셀드로가 연결 또는 분리하도록 구성된다.
전류 감지 증폭기는 A) "레디(ready)" 또는 "프리차지(pre-charge)" 단계, B) "셋(set)" 또는 "증폭(amplification)" 단계, 그리고 C) "고(go)" 또는 "래치(latch)" 단계의 세 개의 기본 단계들로 동작한다. 다양한 동작 단계들이 이하에서 상세하게 설명된다.
전류 감지 증폭기 회로(160)는 전원(예를 들어, VDD) 및 제 1 차동 출력 단자(Out+)에 연결된 제 1 프리차지 트랜지스터(P1)를 포함한다. 제 1 프리차지 트랜지스터(P1)는 저항식 메모리 셀(30)과 연관된 비트 라인(BL)을 프리차지하도록 구성된다. 전류 감지 증폭기 회로(160)는 전원(VDD) 및 제 2 차동 출력 단자(Out-)에 연결된 제 2 프리차지 트랜지스터(P2)를 포함한다. 제 2 프리차지 트랜지스터(P2)는 참조 메모리 셀(70)과 연관된 참조 라인(RL)을 프리차지하도록 구성된다.
"레디" 또는 "프리차지" 단계에서, 프리차지 트랜지스터들(P1, P2)은 각각 게이트에 프리차지 제어 신호(S1)를 수신한다. 프리차지 제어 신호(S1)는 제어 로직(190, 도 2 참조)에 의해 생성될 수 있다. 프리차지 트랜지스터(P1)는 프리차지 제어 신호(S1)를 수신하고, 프리차지 제어 신호(S1)에 응답하여, 전류 감지 증폭기 회로(160)의 "레디" 또는 "프리차지" 단계 동안 메모리 셀(30)과 연관된 비트 라인(BL) 및 비트 라인 커패시터(315)를 프리차지한다. 마찬가지로, 프리차지 트랜지스터(P2)는 프리차지 제어 신호(S1)응 수신하고, 프리차지 제어 신호(S1)에 응답하여, 전류 감지 증폭기 회로(160)의 "레디" 또는 "프리차지" 단계 동안 참조 메모리 셀(70)과 연관된 참조 라인(RL) 및 참조 라인 커패시터(320)를 프리차지한다.
프리차지 트랜지스터들(P1, P2)에 의해 생성되는 전류들(IBIT, IREF)(335, 340)은 프리차지 트랜지스터(P1) 및 비트 라인 커패시터(315)의 사이, 그리고 프리차지 트랜지스터(P2) 및 참조 라인 커패시터(320)의 사이에 위치하는 제한된 구성 요소들로 인해, 비트 라인 커패시터(315) 및 참조 라인 커패시터(320)를 빠르게 프리차지하는 높은 피크 전류를 제공한다. 다시 말하면, 프리차지 트랜지스터들에 의해 생성되는 전류들은, 이하에서 더 설명되는 바와 같이, 전류 감지 증폭기 회로의 래치 회로를 통해 흐르지 않는다. 따라서, "레디" 또는 "프리차지" 단계 동안 더 적은 수의 트랜지스터들, 커패시터들, 그리고 도전 라인들이 충전되어야 하고, 결과적으로 읽기 응답 시간이 향상된다. 전류들(IBIT, IREF)(335, 340)은 프리차지 단계 동안의 높은 피크 전류로 인해, 더 빨리 안정화될 수 있다. 또한, 커패시턴스들(CBIT, CREF)(315, 320) 사이의 차이 또는 부조화(mismatch)에 관계 없이, "레디" 또는 "프리차지" 단계의 빠른 충전으로 인해 감지 에러가 감소된다. 결과적으로, 감지 전류는 수 나노초(예를 들어, 4ns 또는 5ns) 안에 안정화될 수 있다.
"셋" 또는 "증폭" 단계에서, 전류 감지 증폭기 회로(160)는 메모리 셀(30)에 저장된 비트 데이터를 감지한다. 전류 감지 증폭기 회로(160)는 제 1 차동 출력 단자(Out+) 및 제 1 프리차지 트랜지스터(P1)에 직접 연결된 제 1 전류 변조 트랜지스터(N1)를 포함한다. 제 1 전류 변조 트랜지스터(N1)는, 이하에서 더 상세하게 설명되는 바와 같이, 전류 감지 증폭기 회로(160)의 적어도 "셋" 또는 "증폭" 단계 동안 포화 영역에서 동작하도록 구성된다. 또한, 제 2 전류 변조 트랜지스터(N2)는 제 2 차동 출력 단자(Out-) 및 제 2 프리차지 트랜지스터(P2)에 직접 연결된다. 제 2 전류 변조 트랜지스터(N2)는, 이하에서 더 상세하게 설명되는 바와 같이, 전류 감지 증폭기 회로(160)의 적어도 "셋" 또는 "증폭" 단계 동안 포화 영역에서 동작하도록 구성된다. 전류 변조 트랜지스터들(N1, N2)은, 메모리 셀(30)로부터 비트 데이터를 읽기 위해 시도하는 동안 메모리 셀(30)의 파괴적 쓰기가 발생할 확률(likelihood)을 감소시키기 위해 사용된다.
더 상세하게는, 제 1 전류 변조 트랜지스터(20)(N1)의 드레인 단자(350)는 제 1 차동 출력 단자(Out+) 및 제 1 프리차지 트랜지스터(P1)의 드레인 단자(360)에 직접 연결된다. 제 1 전류 변조 트랜지스터(N1)의 소스 단자(352)는 메모리 셀(30)과 연관된 비트 라인(BL)에 연결된다. 제 2 전류 변조 트랜지스터(N2)의 드레인 단자(355)는 제 2 차동 출력 단자(Out-) 및 제 2 프리차지 트랜지스터(P2)의 드레인 단자(365)에 직접 연결된다. 또한, 제 2 전류 변조 트랜지스터(N2)의 소스 단자(357)는 참조 메모리 셀(70)과 연관된 참조 라인(RL)에 연결된다. 트랜지스터들(N1, N2)은 NMOS 트랜지스터들일 수 있다. 트랜지스터들(P1, P2)은 증가형 모드(enhancement mode) PMOS 로딩 타입(loading type) 트랜지스터들, 즉 디지털 모드 온/오프 식 트랜지스터들일 수 있다. 본원 발명의 기술적 사상으로부터 괴리되지 않고, 다른 방식의 MOS 트랜지스터들이 사용될 수 있음이 이해될 것이다.
제 1 및 제 2 전류 변조 트랜지스터들(N1, N2)은 전류 감지 증폭기(160)의 "셋" 또는 "증폭" 단계 동안, 비트 라인 전류(IBIT)(335) 및 참조 라인 전류(IREF)(340)를 각각 연속적으로 평균하도록 구성된다. 예를 들어, 비트 라인 전류(335) 및 참조 라인 전류(340)를 연속적으로 평균하는 것은, 전류 감지 증폭기의 "셋" 또는 "증폭" 단계 동안 비트 라인(BL) 및 참조 라인(RL)을 흐르는 더 적은 전류들(IBIT, IREF)(335, 340)을 제외하지 않고, 전류 감지 증폭기의 적어도 "셋" 또는 "증폭" 단계 동안 제 1 전류 변조 트랜지스터(N1)를 포화 영역에서 동작하고 제 2 전류 변조 트랜지스터(N2)를 포화 영역에서 동작하는 것을 포함한다. 접지된 커패시터들(370)로 점선으로 도시된 기생 커패시턴스들은 비트 라인(BL) 및 참조 라인(RL)의 평균에 기여할 수 있다. 결과적으로, 잡음 내성이 강화되고, 스파이크 노이즈(spike of noise), 변환 노이즈(switching noise), 또는 다른 전자기 간섭이, 전류 감지 증폭기 회로(160)에 의해 처리되거나 출력되는 신호의 교란을 유발하는 것이 덜 발생한다.
전류 감지 증폭기(160)가 충분한 전압 헤드룸을 제공하므로, 제 1 및 제 2 전류 변조 트랜지스터들(N1, N2)은 "셋" 또는 "증폭" 단계에서 트라이오드 또는 선형 영역이 아닌 포화 영역에서 동작할 수 있다. 앞서 언급된 바와 같이, 낮은 전원 전압은 통상적인 감지 증폭기 회로에서 다중으로 적층된 트랜지스터들로 인해 전압 헤드룸 문제를 야기할 수 있다. 본 발명의 기술적 사상에 따른 실시 예들에서, 전류 변조 트랜지스터(N1)는 프리차지 트랜지스터(P1)와 직접 연결되므로, 전원(VDD) 및 메모리 셀(30) 사이의 경로에 두 개의 트랜지스터들만을 형성한다. 마찬가지로, 전류 변조 트랜지스터(N2)는 프리차지 트랜지스터(P2)에 직접 연결되므로, 전원(VDD) 및 참조 메모리 셀(70) 사이의 경로에 두 개의 트랜지스터들만을 형성한다.
따라서, 1.2V 또는 1.3V의 낮은 전원 전압의 경우에도, 메모리 셀(30)에 저장된 비트 데이터를 감지하는 동안 트랜지스터들(N1, N2)이 포화 영역에서 동작하는 충분한 헤드룸이 제공된다. 따라서, 저전압 동작이 가능하고, 다시 말해서, "셋" 또는 "증폭" 단계 동안 전류 감지 증폭기 회로의 동작에 나쁜 영향을 주지 않고, 전원 전압이 감소될 수 있다. 논리 출력 신호들의 높은 잡음 저항 및 향상된 신뢰성은 본 발명의 예시적인 구성으로부터 도출되는 장점들의 일부이다.
"고" 또는 "래치" 단계 동안, 전류 감지 증폭기 회로(160)는, 이하에서 더 상세하게 설명되는 바와 같이, 전류 감지 증폭기 회로(160)의 제 1 및 제 2 차동 출력 단자들(Out+, Out-)에서 논리값 "0" 또는 논리값 "1"을 래치한다. 전류 감지 증폭기 회로(160)는 래치 트랜지스터들(P3, P4, N3, N4)을 포함하는 교차 연결된(cross-coupled) 래치 회로를 포함한다. 교차 연결된 래치 회로는 제 1 및 제 2 차동 출력 단자들(Out+, Out-)에 연결된다.
교차 연결된 래치 회로는 래치 인에이블 트랜지스터(N5)를 부수적으로(optionally) 포함할 수 있다. 또는, 래치 인에이블 트랜지스터(N5)는 복수의 전류 감지 증폭기 회로들(예를 들어, 도 2의 160 및 165) 각각에 전역적(global)일 수 있다. 다시 말하면, 하나의 글로벌 래치 인에이블 트랜지스터(N5)가 메모리 장치(150)의 전류 감지 증폭기 회로들 각각의 래치 회로들 각각을 인에이블하기 위해 사용될 수 있다.
래치 인에이블 트랜지스터(N5)는 래치 제어 신호(S2)에 응답하여, 전류 감지 증폭기 회로(160)의 "고" 또는 "래치" 단계를 인에이블하도록 구성된다. 예시적으로, 래치 제어 신호(S2)는 제어 로직(190, 도 2 참조)에 의해 생성될 수 있다. 제 1 래치 트랜지스터(P3)는 전원(예를 들어, VDD) 및 제 1 차동 출력 단자(Out+)에 연결된다. 제 2 래치 트랜지스터(P4)는 전원(예를 들어, VDD) 및 제 2 차동 출력 단자(Out-)에 연결된다. 제 3 래치 트랜지스터(N3)는 제 1 래치 트랜지스터(P3) 및 래치 인에이블 트랜지스터(N5)에 연결된다. 제 4 래치 트랜지스터(N4)는 제 2 래치 트랜지스터(P4) 및 래치 인에이블 트랜지스터(N5)에 연결된다. 래치 트랜지스터들은 "고" 또는 "래치" 단계 동안 래치 제어 신호(S2)에 의해 턴 온 되는 래치 인에이블 트랜지스터(N5)에 응답하여 그리고 저항식 메모리 셀(30)에 저장된 비트 값에 따라, 양의 궤환에 기반하여, 제 1 및 제 2 차동 출력 단자들(Out+ 또는 Out-)에서 각각 논리값 "0" 또는 논리값 "1"을 래치하도록 구성된다.
더 상세하게는, 제 3 래치 트랜지스터(N3)의 소스 단자는 래치 인에이블 트랜지스터(N5)의 소스 단자에 직접 연결된다. 마찬가지로, 제 4 래치 트랜지스터(N4)의 소스 단자는 래치 인에이블 트랜지스터(N5)의 드레인 단자에 직접 연결된다. 제 1 래치 트랜지스터(P3)의 게이트 단자는 제 2 차동 출력 단자(Out-)에 연결된다. 제 2 래치 트랜지스터(P4)의 게이트 단자는 제 2 차동 출력 단자(Out+)에 연결된다. 제 3 래치 트랜지스터(N3)의 게이트 단자는 제 2 차동 출력 단자(Out-)에 연결된다. 제 4 래치 트랜지스터(N4)의 게이트 단자는 제 1 차동 출력 단자(Out+)에 연결된다.
제 1 및 제 3 래치 트랜지스터들(P3, N3) 각각의 드레인 단자는 제 1 차동 출력 단자(Out+)에 연결된다. 제 2 및 제 4 래치 트랜지스터들(P4, N4) 각각의 드레인 단자는 제 2 차동 출력 단자(Out-)에 연결된다. 래치 인에이블 트랜지스터(N5)는 증가형 모드 NMOS 로딩 타입 트랜지스터, 즉 디지털 모드 온/오프 식 트랜지스터일 수 있다. 제 1 및 제 2 래치 트랜지스터들(P3, P4)은 각각 PMOS 트랜지스터일 수 있다. 제 3 및 제 4 래치 트랜지스터들(N3, N4)은 각각 NMOS 트랜지스터일 수 있다. 본 발명의 기술적 사상으로부터 괴리되지 않으며, 다른 방식의 MOS 트랜지스터들이 사용될 수 있음이 이해될 것이다.
도 5는 "레디" 또는 "프리차지" 단계(405)와 연관된 도 4의 전류 감지 증폭기 회로(160)의 등가 회로도의 예를 보여준다. 스위치들(SW 305, SW 310)은 닫힌 것으로 가정되고, 따라서 전류 감지 증폭기 회로(160)를 메모리 셀(30) 및 참조 메모리 셀(70)에 연결한다. 전류 감지 증폭기 회로(160)의 "레디" 또는 "프리차지" 단계에서, 워드 라인(WL)은 하이("H") 상태로 천이하고, 프리차지 제어 신호(S1)는 로우("L") 상태이고, 래치 인에이블 신호(S2)는 "L" 상태이다. 따라서, 프리차지 제어 신호(S1)에 응답하여 제 1 프리차지 트랜지스터(P1)가 완전히 턴 온 되고 제 2 프리차지 트랜지스터(P2)가 완전히 턴 온 되어, 전원(VDD)으로의 도전 경로를 형성한다. 따라서, 프리차지 트랜지스터들(P1, P2)의 위치들은 도 5의 등가 회로도에서 도전 경로들로 도시된다.
전류 변조 트랜지스터들(N1, N2)은 게이트 전압(VB)에 응답하여 턴 온 된다. 따라서, 제 1 프리차지 트랜지스터(P1) 및 제 2 프리차지 트랜지스터(P2)는 비트 라인(BL) 및 참조 라인(RL)을 각각 프리차지한다. 또한, 비트 라인 커패시터(315) 및 참조 라인 커패시터(320)는 전류(IBIT, IREF)(335, 340)에 의해 프리차지된다. 차동 출력 단자들(Out+, Out-)이 래치 트랜지스터들(P3, P4)을 턴 오프 하는 전원 전압(VDD) 또는 그와 유사한 전압이므로, 래치 회로는 인에이블되지 않는다. 또한, 차동 출력 단자들(Out+, Out-)이 높은 레벨이어서 래치 트랜지스터들(N3, N4)이 온 상태인 반면, 래치 인에이블 트랜지스터(N5)는 턴 오프 되므로 래치 트랜지스터들(N3, N4)은 동작하지 않는다. 따라서, 프리차지 전류는 래치 회로의 어느 트랜지스터로도 흐르지 않으므로, 프리차지 단계의 피크 전류 레벨이 향상되고, 응답 시간이 개선된다.
도 6은 "셋" 또는 "증폭" 단계(505)와 연관된 도 4의 전류 감지 증폭기 회로(160)의 등가 회로도의 예를 보여준다. 스위치들(SW 305, SW 310)은 닫힌 것으로 가정되고, 전류 감지 증폭기 회로(160)를 메모리 셀(30) 및 참조 메모리 셀(70)과 연결한다. 전류 감지 증폭기 회로(160)의 "셋" 또는 "증폭" 단계에서, 워드 라인(WL)은 "H" 상태를 유지하고, 프리차지 제어 신호(S1)는 "H" 상태로 천이하고, 그리고 래치 인에이블 신호(S2)는 "L" 상태를 유지한다. 따라서, 제 1 프리차지 트랜지스터(P1) 및 제 2 프리차지 트랜지스터(P2)는 프리차지 제어 신호(S1)에 응답하여 턴 오프 되므로, 도 6의 등가 회로도로부터 제거된다. 또한, 래치 인에이블 트랜지스터(N5)가 여전히 오프 상태이므로, 래치 트랜지스터들(N3, N4)은 동작하지 않는다.
"셋" 또는 "증폭" 단계(505) 동안, 래치 트랜지스터들(P3, P4)은 기생 커패시턴스(370)로 인해 초기에 오프 상태이나, 차동 출력 단자들(Out+, Out-)을 낮추는 비트 라인 전류(IBIT)(335) 및 참조 라인 전류(IREF)(340)로 인해 턴 온 되기 시작한다. 그러나, 래치 트랜지스터들(P3, P4)은 동시에 턴 온 되지 않는다. 비트 라인 전류(IBIT)(335) 및 참조 라인 전류(IREF)(340) 사이의 차이로 인해(즉, 메모리 셀 및 참조 메모리 셀의 저항들 사이의 차이로 인해), 래치 트랜지스터들(P3, P4)은 서로 다른 시점에 턴 온 된다. 양의 궤환에 기반하여, 래치 트랜지스터들(P3, P4) 중 하나는 턴 온을 지속하고 다른 하나는 턴 오프를 시작한다. 예시적으로, 래치 트랜지스터(P3)가 래치 트랜지스터(P4)보다 빠르게 턴 온 되면, 래치 트랜지스터(P3)는 전원 전압(VDD)을 대응하는 차동 출력 단자(Out+)로 전달하고, 이는 다른 래치 트랜지스터(P4)의 턴 오프를 야기한다.
또한, "셋" 또는 "증폭" 단계(505) 동안, 전류 변조 트랜지스터들(N1, N2)은 트라이오드 또는 선형 영역이 아닌 포화 영역에서 동작하며, 기생 커패시턴스(370)와 함께 비트 라인 전류(IBIT)(335) 및 참조 라인 전류(IREF)(340)를 연속적으로 평균하여 잡음 내성을 개선한다.
도 7은 "고" 또는 "래치" 단계(605)와 연관된 도 4의 전류 감지 증폭기 회로의 등가 회로도의 예를 보여준다. 스위치들(SW 305, SW 310)은 닫힌 것으로 가정되므로, 전류 감지 증폭기 회로(160)를 메모리 셀(30) 및 참조 메모리 셀(70)에 연결한다. 전류 감지 증폭기 회로(160)의 "고" 또는 "래치" 단계(605)에서, 워드 라인(WL)은 "L" 상태로 천이하고, 프리차지 제어 신호(S1)는 "H" 상태를 유지하고, 그리고 래치 인에이블 신호(S2)는 "H" 상태로 천이한다. 제 1 프리차지 트랜지스터(P1) 및 제 2 프리차지 트랜지스터(P2)는 턴 오프 되고, 도 7에서 열린 스위치들(605, 610)로 도시된다. 래치 인에이블 트랜지스터(N5) 및 래치 트랜지스터들(N3, N4)은 래치 인에이블 신호(S20에 응답하여 동작할 수 있고, 래치 전류(615)가 흐르도록 한다.
전체 래치 회로(즉, 래치 트랜지스터들(P3, P4, N3, N4))은 양의 궤환에 기반하여 차동 출력 단자들(Out+, Out-)에서 논리값 "0" 또는 논리값 "1"을 래치하기 위해 사용된다. 상술된 예에 이어서, 양의 궤환에 기반하여, 래치 트랜지스터(P3)는 턴 온 되고, 래치 트랜지스터(P4)는 턴 오프 되고, 래치 트랜지스터(N3)는 턴 오프 되고, 그리고 래치 트랜지스터(N4)는 턴 온 될 수 있다.
래치 회로는 메모리 셀(30)에 논리값 "0" 또는 "1"이 저장되었는지에 따라 다르게 동작함이 이해될 것이다. 예를 들어, 메모리 셀이 RL 상태(즉, 논리값 "0")이면, 비트 라인 전류(IBIT)(335)는 참조 라인 전류(IREF)(340)보다 크고, 래치 트랜지스터(P4)가 래치 트랜지스터(P3)보다 빠르게 턴 온 된다. 따라서, 이 경우, 양의 궤환에 기반하여, 래치 트랜지스터(P3)는 턴 오프 되고, 래치 트랜지스터(P4)는 턴 온 되고, 래치 트랜지스터(N3)는 턴 온 되고, 그리고 래치 트랜지스터(N4)는 턴 오프 되므로, 차동 출력 단자(Out+)에서 논리값 "0"이 래치된다. 반대로, 메모리 셀(30)이 RH 상태(즉, 논리값 "1")이면, 비트 라인 전류(IBIT)(335)는 참조 라인 전류(IREF)(340)보다 적고, 래치 트랜지스터(P3)가 래치 트랜지스터(P4)보다 빠르게 턴 온된다. 따라서, 이 경우, 양의 궤환에 기반하여, 래치 트랜지스터(P3)는 턴 온 되고, 래치 트랜지스터(P4)는 턴 오프 되고, 래치 트랜지스터(N3)는 턴 오프 되고, 그리고 래치 트랜지스터(N4)는 턴 온 되므로, 차동 출력 단자(Out+)에서 논리값 "1"이 래치된다.
도 8은 메모리 셀 저항(RBIT)이 "H" 값(RH)으로 미리 설정된 때에, 전류 감지 증폭기 회로(160)의 서로 다른 단계들과 연관된 신호 파형들을 보여주는 본 발명의 기술적 사상에 따른 파형도이다.
전류 감지 증폭기 회로(160)의 "레디" 또는 "프리차지" 단계(405)에서, 워드 라인(WL)은 하이("H") 상태로 천이하고, 프리차지 제어 신호(S1)는 로우("L") 상태이고, 그리고 래치 인에이블 신호(S2)는 "L" 상태이다. 본 발명의 기술적 사상에 따른 비트 라인 전류(IBIT)(335)의 피크(705)는 종래 기술의 비트 라인 전류의 피크보다 높다. 따라서, 비트 라인들 및 비트 라인 커패시턴스는 "레디" 또는 "프리차지" 단계 동안 더 빠르게 충전된다. 또한, 비트 라인 커패시턴스(CBIT)(315) 및 참조 라인 커패시턴스(CREF)(320) 사이의 차이 또는 부조화(mismatch)에 관계 없이, "레디" 또는 "프리차지" 단계 동안의 빠른 충전으로 인해 감지 에러가 감소된다.
전류 감지 증폭기 회로(160)의 "셋" 또는 "증폭" 단계(505)에서, 워드 라인(WL)은 "H" 상태를 유지하고, 프리차지 제어 신호(S1)는 "H" 상태로 천이하고, 그리고 래치 인에이블 신호(S2)는 "L" 상태를 유지한다. 이 단계에서 선행 기술의 비트 라인 전류는 소실될 수 있는 반면, 즉 전압 헤드룸 문제로 인해 0이 되는 반면, 본 발명의 기술적 사상에 따른 비트 라인 전류(IBIT)(335)는 상술된 바와 같이 충분한 전압 헤드룸으로 인해 안정적으로 유지되고 연속적으로 평균되므로, 향상된 잡음 내성, 향상된 증폭 특성, 그리고 전류 감지 증폭기 회로(160)의 효율적인 동작을 제공한다. 선행 기술의 참조 라인 전류 또한 본 발명의 참조 라인 전류(IREF)(340)보다 덜 안정적이다.
전류 감지 증폭기 회로(160)의 "고" 또는 "래치" 단계(605)에서, 워드 라인(WL)은 "L" 상태로 천이하고, 프리차지 제어 신호(S1)는 "H" 상태를 유지하고, 그리고 래치 인에이블 신호(S2)는 "H" 상태로 천이한다. 이 실시 예에서 "RBIT = RH" 이므로, 논리값 "1"이 차동 출력 단자(Out+)에서 래치된다.
도 9는 메모리 셀 저항(RBIT)이 "L" 값(RL)으로 미리 설정된 때에, 전류 감지 증폭기 회로(160)의 서로 다른 단계들과 연관된 신호 파형들을 보여주는 본 발명의 기술적 사상에 따른 파형도이다.
전류 감지 증폭기 회로(160)의 "레디" 또는 "프리차지" 단계(405)에서, 워드 라인(WL)은 하이("H") 상태로 천이하고, 프리차지 제어 신호(S1)는 로우("L") 상태이고, 래치 인에이블 신호(S2)는 "L" 상태이다. 본 발명의 기술적 사상에 따른 비트 라인 전류(IBIT)(335)의 피크(805)는 선행 기술의 비트 라인 전류의 피크보다 높다. 따라서, "레디" 또는 "프리차지" 단계 동안 비트 라인들 및 비트 라인 커패시턴스는 더 빠르게 충전된다. 또한, 비트 라인 커패시턴스(CBIT)(315) 및 참조 라인 커패시턴스(CREF)(320) 사이의 차이 또는 부조화(mismatch)에 관계 없이, "레디" 또는 "프리차지" 단계 동안의 빠른 충전으로 인해 감지 에러가 감소된다.
전류 감지 증폭기 회로(160)의 "셋" 또는 "증폭" 단계(505)에서, 워드 라인(WL)은 "H" 상태를 유지하고, 프리차지 제어 신호(S1)는 "H" 상태로 천이하고, 그리고 래치 인에이블 신호(S2)는 "L" 상태를 유지한다. 이 단계에서 선행 기술의 비트 라인 전류는 소실될 수 있는 반면, 즉 전압 헤드룸 문제로 인해 0이 되는 반면, 본 발명의 기술적 사상에 따른 비트 라인 전류(IBIT)(335)는 상술된 바와 같이 충분한 전압 헤드룸으로 인해 안정적으로 유지되고 연속적으로 평균되므로, 향상된 잡음 내성, 향상된 증폭 특성, 그리고 전류 감지 증폭기 회로(160)의 효율적인 동작을 제공한다. 선행 기술의 참조 라인 전류 또한 본 발명의 참조 라인 전류(IREF)(340)보다 덜 안정적이다.
전류 감지 증폭기 회로(160)의 "고" 또는 "래치" 단계(605)에서, 워드 라인(WL)은 "L" 상태로 천이하고, 프리차지 제어 신호(S1)는 "H" 상태를 유지하고, 그리고 래치 인에이블 신호(S2)는 "H" 상태로 천이한다. 이 실시 예에서 "RBIT = RL" 이므로, 논리값 "0"이 차동 출력 단자(Out+)에서 래치된다.
도 10은 본 발명의 기술적 사상에 따라 감지 증폭기 회로(160)를 이용하여 저항식 메모리(30)의 데이터를 감지하기 위한 기술을 보여주는 순서도(900)이다. 902 단계에서, "레디" 또는 "프리차지" 단계(405)에 진입하는지 판별된다. "레디" 또는 "프리차지" 단계(405)이면, 904 단계에서, 상술된 바와 같이, 비트 라인 및 참조 라인 커패시터들이 직접 프리차지된다. "레디" 또는 "프리차지" 단계(405)가 아니면, 흐름은 처음으로 복귀한다.
906 단계에서, "셋" 또는 "증폭" 단계(505)로 진입하는지 추가 판별된다. "셋" 또는 "증폭" 단계(505)이면, 상술된 바와 같이, 908 단계에서, 전류 변조 트랜지스터들(예를 들어, N1, N2)이 "셋" 또는 "증폭" 단계(505) 에서 포화 영역에서 동작하고, 912 단계에서 비트 라인 및 참조 라인 전류들이 연속적으로 평균되므로, 잡음 내성이 향상된다. "셋" 또는 "증폭" 단계(505)가 아니면, 흐름은 추가 판별 및 감지 증폭 동작의 시작으로 복귀한다. 흐름은 906 단계를 반복할 수 있다.
914 단계에서, "고" 또는 "래치" 단계(605)에 진입하는지 또다른 판별이 수행된다. "고" 또는 "래치" 단계(605)이면, 상술된 바와 같이, 916 단계에서, 논리값 "0" 또는 "1"이 래치 회로의 양의 궤환을 이용하여 래치된다. "고" 또는 "래치" 단계(605)가 아니면, 흐름은 914 단계를 반복하거나 다른 판별 및 감지 증폭 동작을 수행할 수 있다.
도 11은 본 발명의 기술적 사상의 또다른 실시 예에 따른, 전류 미러(960)와 연관된 도 2의 전류 감지 증폭기 회로(예를 들어, 160, 165)의 예시적인 회로도이다. 앞서 언급된 바와 같이, 전류 감지 증폭기 회로(150, 도 2 참조)는 복수의 전류 감지 증폭기 회로들을 포함할 수 있다. 각 전류 감지 증폭기 회로는 메모리 블록들(예를 들어, 도 2의 120 및 130) 중 하나의 대응하는 비트 라인과 연관될 수 있다. 전류 미러 회로(960)는 복수의 전류 감지 증폭기 회로들(예를 들어, 160, 165 등)과 연결될 수 있다.
전류 감지 증폭기 회로들(예를 들어, 160, 165 등) 각각은 상술된 래치 회로(예를 들어, P3, P4, N3, N4)를 포함한다. 메모리 장치(105)는 래치 제어 신호(S2)에 응답하여 전류 감지 증폭기 회로들 각각의 래치 단계를 인에이블하도록 구성되는 글로벌 래치 인에이블 트랜지스터(N5)를 더 포함한다.
전류 미러 회로(960)는 전류 미러 트랜지스터들(M1, M2, M3, M4)을 포함한다. 전류 변조 트랜지스터(N2)의 게이트는 전류 미러 트랜지스터(M2)의 게이트에 연결된다. 전압 소스(935)는 전류 미러 트랜지스터(M1)의 게이트로 게이트 전압(VR)을 제공한다. 전류 미러 트랜지스터들은 복수의 전류 감지 증폭기 회로들 각각의 참조 라인 전류(IREF)(340)를 복제하도록 동작할 수 있다.
전류 미러 회로(960)는 참조 메모리 셀(70)과 연관된 참조 라인(RL)에 연결된다. 전류 미러 회로(960)는 전류 감지 증폭기 회로들 각각의 프리차지 단계 동안, 참조 메모리 셀(70)과 연관된 참조 라인(RL)을 프리차지한다. 전류 미러 회로(960)는 전류 감지 증폭기 회로들 각각의 적어도 "증폭" 단계 동안 참조 라인 전류(IREF)(340)를 복제한다. 또한, 전류 미러 회로(960)는 참조 메모리 셀(70)과 연관된 참조 라인(RL)을 프리차지하도록 구성된다. 또한, 전류 미러 회로(960)는 "셋" 또는 "증폭" 단계 동안, 참조 라인 전류(IREF)(340)를 연속적으로 평균하도록 구성된다.
도 12는 본 발명의 기술적 사상에 따른 또다른 실시 예에 따라, 자기 래치(self-latch) 로직을 포함하는 전류 감지 증폭기 회로(970)의 예시적인 회로도이다. 전류 감지 증폭기 회로(970)는 도 2 및 도 4의 전류 감지 증폭기 회로(160)와 유사하며, 따라서 동일한 또는 유사한 구송 요소들은 간결한 설명을 위하여 생략된다.
주된 차이점은, 전류 감지 증폭기 회로(970)는 자기 래치(self-latching) 로직을 제공하기 위한 논리 게이트(910)를 포함한다는 점이다. 논리 게이트(910)는 제 1 및 제 2 차동 출력 신호들(즉, Out+ 및 Out-)을 입력들로 수신하고, 래치 제어 신호(S2)를 생성하도록 구성된다. 논리 게이트(910)는 NAND 게이트일 수 있다. 따라서, 래치 제어 신호(S2)는 차동 출력 신호들(Out+, Out-) 중 하나가 "L" 상태일 때 "H" 상태로 설정되므로, "고" 또는 "래치" 단계를 위한 적절한 제어 신호를 제공할 수 있다. 따라서, 래치 회로의 동작은 논리 게이트(910)에 의해 생성되는 래치 제어 신호(S2)에 응답하여 제어된다. 래치 인에이블 트랜지스터(N5)는 전류 감지 증폭기 회로들 각각에 대해 전역적일 수 있음이 이해될 것이다.
도 13a는 본 발명의 기술적 사상의 또다른 실시 예에 따른 전류 감지 증폭기 회로(980)를 보여주는 예시적인 회로도이다. 전류 감지 증폭기 회로(980)는 도 2 및 도 4의 전류 감지 증폭기 회로(980)와 유사하며, 따라서 동일한 또는 유사한 구성 요소의 상세한 설명은 간결한 설명을 위하여 생략된다.
주된 차이점은, 전류 감지 증폭기 회로(980)는 제어 트랜지스터들(P5, P6, P7)을 포함한다는 점이다. 제어 트랜지스터들(P5, P6, P7)은 도 13b 및 도 13c의 파형도들을 참조하여 설명된다.
도 13b는 본 발명의 기술적 사상의 실시 예에 따라, 메모리 셀(30)의 저항이 하이로 미리 설정된 때에, 도 13a의 전류 감지 증폭기 회로(980)의 서로 다른 단계들과 연관된 신호 파형들을 보여주는 예시적인 파형도이다.
도 13b는 본 발명의 기술적 사상의 실시 예에 따라, 메모리 셀(30)의 저항이 로우로 미리 설정된 때에, 도 13a의 전류 감지 증폭기 회로(980)의 서로 다른 단계들과 연관된 신호 파형들을 보여주는 예시적인 파형도이다.
도 13a, 도 13b 및 도 13c를 참조하여 설명이 계속된다. 전류 감지 증폭기 회로(980)의 "레디" 또는 "프리차지" 단계(1305) 동안, 제어 신호들(S0, S1, S2)은 "L" 상태로 설정되므로, 제어 트랜지스터들(P5, P6, P7)은 턴 온 된다. 이 단계에서, 프리차지 트랜지스터들(P1, P2)은 다이오드의 구성 상태이고, 턴 온 된다. 프리차지 트랜지스터(P1)는 메모리 셀(30)과 연관된 비트 라인(BL) 및 비트 라인 커패시터(315)를 프리차지한다. 마찬가지로, 프리차지 트랜지스터(P2)는 참조 메모리 셀(70)과 연관된 참조 라인(RL) 및 참조 라인 커패시터(320)를 프리차지한다. 프리차지 트랜지스터들에 의해 생성되는 비트 라인 전류(IBIT)(335) 및 참조 라인 전류(IREF)(340)는 높은 피크 전류를 제공하고, 비트 라인 커패시터(315) 및 참조 라인 커패시터(320)를 빠르게 프리차지한다.
"셋" 또는 "증폭" 단계(1310)에서, 제어 신호(S1)는 "H" 상태로 천이하고, 제어 신호들(S0, S2)은 "L" 상태를 유지하므로, 트랜지스터(P5)는 턴 오프 된다. 트랜지스터들(P6, P7)은 온 상태를 유지한다. 결과적으로, "셋" 또는 "증폭" 단계(1310)에서 전류 미러 회로가 형성된다. 더 상세하게는, 이 단계에서 트랜지스터(P5)가 턴 오프 상태를 유지하는 동안, 트랜지스터들(P1, P2)의 게이트들은 함께 연결된 상태를 유지하고, 트랜지스터(P2)의 드레인은 트랜지스터들(P1, P2)의 게이트들에 연결된 상태를 유지한다. 따라서, 트랜지스터(P2)는 전류 소스가 되고, 트랜지스터(P1)는 전류 미러의 트랜지스터(P2) 측의 전류를 복제한다. 메모리 셀(30) 및 참조 메모리 셀(70)의 실제의 또는 제어된 저항들 사이의 차이로 인해, 차동 출력 신호들(Out+, Out-)은 "RBIT = RH"인지(도 13b에 도시된 바와 같이) 또는 "RBIT = RL" 인지(도 13c에 도시된 바와 같이(에 따라, 상승 또는 하강하기 시작한다.
"고" 또는 "래치" 단계(1315) 동안, 제어 신호(S1)는 "L" 상태로 천이하고, 제어 신호(S2)는 "H" 상태로 천이라고, 제어 신호(S0)는 "L" 상태를 유지한다. 결과적으로, 트랜지스터(P5)는 턴 온 되고, 트랜지스터(P6)는 턴 오프 되고, 트랜지스터(P7)는 턴 온 상태를 유지한다. 이는 상술된 트랜지스터들(P3, P4, N3, N4)과 실질적으로 동일하게 동작하는 교차 연결된 래치 구조를 초래한다. 차이점은, "고" 또는 "래치" 단계(1315) 동안에 트랜지스터들(P1, P2)이 트랜지스터들(P3, P4)의 자리에 사용된다는 점이다. 양의 궤환에 기반하여, 래치 트랜지스터들(P1, P2, N3, N4)은 메모리 셀(300에 저장된 비트 값에 따라, 차동 출력 단자들(Out+, Out-)에서 논리값 "0" 또는 "1"을 래치할 수 있다.
이 실시 예에서, 트랜지스터(P7)는 세 개의 모든 단계들에서 턴 온 상태를 유지하더라도, 전류 감지 증폭기 회로(980)는 전류 감지 증폭기 회로(980)의 한 쪽 또는 양 쪽에 배치되는 복수의 메모리 어레이들 또는 메모리 블록들을 지원할 수 있음이 이해될 것이다. 따라서, 트랜지스터들(P5, P7)은 대칭성을 제공하고, 어떤 메모리 어레이 또는 메모리 블록이 활성화되는지에 기반하여 동작할 수 있다. 트랜지스터들(P5, P6, P7)은 증가형 모드 PMO 로딩 타입 트랜지스터들, 즉 디지털 모드 온/오프 식 트랜지스터들일 수 있다. 본 발명의 기술적 사상으로부터 괴리되지 않으면서, 다른 방식의 MOS 트랜지스터들이 사용될 수 있음이 이해될 것이다.
도 14a는 본 발명의 기술적 사상의 다른 실시 예에 따른, 엣지 참조 셀(edge-reference cell) 배치 또는 패턴(예를 들어, 1405)의 메모리 셀 어레이(예를 들어, 110) 및 메모리 뱅크들(예를 들어, 1415, 1420)의 레이아웃의 예시적인 도면이다. 범례(1400)는 배치에서 사용되는 심볼들의 설명을 제공한다. 도 14a를 참조하면, 공유된 전류 감지 증폭기 회로(1435)는 메모리 뱅크들(1415, 1420) 중 하나 또는 모두에서 사용된다. 참조 메모리 셀들(70)은 공유된 전류 감지 증폭기 회로들(1435)과 인접하게 패치될 수 있다. 뱅크(1415) 그리고/또는 뱅크(1420)에서, 특정한 참조 메모리 셀(70)은 복수의 메모리 비트 셀들(30)을 위한 참조를 제공할 수 있다.
메모리 뱅크(1415)의 참조 메모리 셀(70) 및 메모리 뱅크(1420)의 참조 메모리 셀(70)은 대응하는 참조 라인들을 통해 하나의 공유된 전류 감지 증폭기 회로(예를 들어, 전류 감지 증폭기 회로들(1435) 중에서)에 연결될 수 있다. 다시 말하면, 하나의 공유된 전류 감지 증폭기 회로는 서로 다른 메모리 뱅크들의 둘 또는 그 이상의 참조 라인들 그리고/또는 참조 메모리 셀들에 연결될 수 있다. 마찬가지로, 메모리 뱅크(1415)의 메모리 비트 셀(30) 및 메모리 뱅크(1420)의 메모리 비트 셀(30)은 대응하는 비트 라인들을 통해 하나의 공유된 전류 감지 증폭기 회로(예를 들어, 전류 감지 증폭기 회로들(1435) 중에서)에 연결될 수 있다. 다시 말하면, 하나의 공유된 전류 감지 증폭기 회로는 서로 다른 메모리 뱅크들의 둘 또는 그 이상의 비트 라인들 그리고/또는 메모리 비트 셀들에 연결될 수 있다.
도 14b는 본 발명의 기술적 사상의 다른 실시 예에 따른, 워드 참조(word-reference cell) 셀 배치 또는 패턴(예를 들어, 1410)에서, 메모리 셀 어레이(예를 들어, 110) 및 메모리 뱅크들(예를 들어, 1425 및 1430)의 레이아웃의 예시적인 도면이다. 도 14a와 마찬가지로, 범례(1400)는 이 배치에서 사용되는 심볼들의 설명을 제공한다. 도 14b를 참조하면, 공유된 전류 감지 증폭기 회로(1440)는 메모리 뱅크들(1425, 1430) 중 하나 또는 모두에 의해 사용된다. 이 레이아웃에서, 메모리 비트 셀들(30)은 참조 메모리 셀들(70) 및 공유된 전류 감지 증폭기 회로들(1440) 사이에 배치된다. 뱅크(1425) 그리고/또는 뱅크(1430)에서, 특정한 참조 메모리 셀(70)은 복수의 메모리 비트 셀들(30)을 위한 참조를 제공할 수 있다.
메모리 뱅크(1430)의 참조 메모리 셀(70) 및 메모리 뱅크(1425)의 메모리 비트 셀(30)은 대응하는 참조 라인 및 비트 라인을 통해 하나의 공유된 전류 감지 증폭기 회로(예를 들어, 전류 감지 증폭기 회로들(1440) 중에서)에 각각 연결된다. 다시 말하면, 하나의 공유된 전류 감지 증폭기 회로는 서로 다른 메모리 뱅크들과 연관된 참조 라인 및 비트 라인에 연결될 수 있다. 마찬가지로, 하나의 공유된 감지 증폭기 회로는 서로 다른 뱅크들과 연관된 참조 셀(70) 및 메모리 비트 셀(30)과 연결될 수 있다. 다시 말하면, 하나의 공유된 감지 증폭기 회로는 서로 다른 메모리 뱅크들의 참조 셀들 그리고/또는 메모리 비트 셀들과 연결될 수 있다.
본 발명의 기술적 사상의 실시 예에 따른 저항식 메모리 장치는 다양한 제품들에 적용될 수 있다. 본 발명의 기술적 사상의 실시 예에 따른 저항식 메모리 장치는 메모리 카드, USB 메모리, 솔리드 스테이트 드라이브(SSD) 등과 같은 저장 장치들 뿐 아니라, 개인용 컴퓨터, 디지털 카메라, 캠코더, 휴대폰, MP3 플레이어, PMP, PSP, PDA 등과 같은 전자 장치들에 적용될 수 있다.
도 4 내지 도 14b를 참조하여 설명된 바와 같이, 소스 라인들(SLs)은 접지 전위(GND)에 연결되며, 이는 도 4 내지 도 14b에 도시된 회로도에서 가정되는 구성이다. 그러나, 일부 실시 예들에서(여기에 개시된 회로도들 중 어느 것에서도), 소스 라인들(SLs)은 전원 전위(VDD)에 연결될 수 있다. 이 경우, 각 PMOS 트랜지스터는 NMOS 트랜지스터로 대체되고, 각 NMOS 트랜지스터는 PMOS 트랜지스터로 대체된다. 다시 말하면, 소스 라인들(SLs)이 전원 전위(VDD)에 연결되면, 전류 감지 증폭기 회로는 위아래가 바뀌고, 이는 NMOS 트랜지스터가 PMOS 트랜지스터로 대체되고 PMOS 트랜지스터가 NMOS 트랜지스터로 대체되는 것을 의미한다. 별도로 언급되지 않으면, 소스 라인이 접지 전압에 연결될 때 전류 감지 증폭기 회로는 제 1 트랜지스터 구성을 갖고, 소스 라인이 전원 전압에 연결될 때 전류 감지 증폭기 회로는 제 1 트랜지스터 구조가 반전된 제 2 트랜지스터 구성을 갖는다.
도 15는 본 발명의 기술적 사상의 실시 예에 따른, 저항식 메모리 장치의 다양한 응용들을 보여주는 블록도이다. 도 15를 참조하면, 메모리 시스템(1500)은 저장 장치(1525) 및 호스트(1520)를 포함한다. 저장 장치(1525)는 저항식 메모리(1510) 및 메모리 컨트롤러(1505)를 포함한다.
저장 장치(1525)는 메모리 카드(예를 들어, SD, MMC 등) 또는 부착 가능한 핸드헬드 저장 장치(예를 들어, USB 메모리 등)와 같은 저장 매체를 포함할 수 있다. 저장 장치(1525)는 호스트(1520_)에 연결될 수 있다. 저장 장치(1525)는 호스트 인터페이스를 통해 호스트(1520)로 데이터를 전송하고 호스트(1520)로부터 데이터를 수신할 수 있다. 저장 장치(1525)는 호스트(1520)에 의해 전원을 공급받고, 내부 동작을 수행할 수 있다. 저항식 메모리(1510)는 본 발명의 기술적 사상의 실시 예에 따른 전류 감지 증폭기 회로(1515)를 포함할 수 있다.
도 16은 본 발명의 기술적 사상의 실시 예에 따른 저항식 메모리 장치를 포함하는 컴퓨팅 시스템(1600)의 블록도이다. 도 16을 참조하면, 컴퓨팅 시스템(1600)은 메모리 시스템(1610), 전원(1635), 중앙 처리 장치(1625), 그리고 사용자 인터페이스(1630)를 포함한다. 메모리 시스템(1610)은 저항식 메모리 장치(1620) 및 메모리 컨트롤러(1615)를 포함한다. 중앙 처리 장치(1625)는 시스템 버스(1605)와 전기적으로 연결된다.
저항식 메모리 장치(1620)는 본 발명의 기술적 사상의 실시 예에 따른 전류 감지 증폭기 회로를 포함할 수 있다. 저항식 메모리 장치(1620)는 메모리 컨트롤러(1615)를 통해 데이터를 저장한다. 데이터는 사용자 인터페이스(1630)로부터 수신되거나 중앙 처리 장치(1625)에 의해 처리될 수 있다. 메모리 시스템(1600)은 솔리드 스테이트 드라이브(SSD)로 사용될 수 있다.
도 17은 본 발명의 기술적 사상의 실시 예에 따른 저항식 메모리 장치를 포함하는 컴퓨팅 시스템(1700)을 보여주는 블록도이다. 도 17을 참조하면, 컴퓨팅 시스템(1700)은 저항식 메모리 장치(1720), 중앙 처리 장치(1725), 랜덤 액세스 메모리(1710), 사용자 인터페이스(1730), 그리고 베이스밴드 칩셋과 같은 모뎀(1735)을 포함하며, 이들은 시스템 버스(1705)에 전기적으로 연결된다. 저항식 메모리 장치(1720)는, 상술된 바와 같이, 본 발명의 기술적 사상의 실시 예에 따른 전류 감지 증폭기 회로를 포함할 수 있다.
컴퓨팅 시스템(1700)이 모바일 장치이면, 컴퓨팅 시스템(1700)은 컴퓨팅 시스템(1700)에 전원을 공급하는 배터리(미도시)를 더 포함할 수 있다. 도 17에 도시되어 있지 않지만, 컴퓨팅 시스템(1700)은 어플리케이션 칩셋, 카메라 이미지 프로세서(CIS), 모바일 DRAM 등을 더 포함할 수 있다.
본 발명의 기술적 사상의 실시 예에 따른 저항식 메모리 장치는 스토리지 클래스 메모리(SCM)로 사용될 수 있다. "스토리지 클래스 메모리"는 불휘발성 특성 및 랜덤 액세스 특성을 모두 제공하는 메모리를 가리키는 일반적인 용어일 수 있다.
저항식 메모리(ReRAM) 뿐 아니라, 상술된 PRAM, FeRAM, MRAM 등은 스토리지 클래스 메모리로 사용될 수 있다. 플래시 메모리 대신에, 스토리지 플래시 메모리는 데이터 저장 메모리로 사용될 수 있다. 또한, 동기식 DRAM 대신에, 스토리지 클래스 메모리는 메인 메모리로 사용될 수 있다. 또한, 하나의 스토리지 클래스 메모리는 플래시 메모리 및 동기식 DRAM 대신에 사용될 수 있다.
도 18은 본 발명의 기술적 사상의 실시 예에 따른, 플래시 메모리가 저항식 메모리를 사용하는 스토리지 클래스 메모리로 대체된 메모리 시스템을 보여주는 블록도이다. 도 18을 참조하면, 메모리 시스템(1800)은 중앙 처리 장치(1810), 동기식 동적 랜덤 액세스 메모리(SDRAM)(1820), 그리고 스토리지 클래스 메모리(SCM)(1830)를 포함한다. SCM (1830)은 플래시 메모리 대신에 데이터 저장 메모리로 사용되는 저항식 메모리일 수 있다.
SCM (1830)은 플래시 메모리보다 높은 속도로 데이터를 액세스할 수 있다. 예를 들어, 중앙 처리 장치(1810)가 4GHz의 주파수로 동작하는 PC에서, SCM(1830) 방식의 저항식 메모리는 플래시 메모리보다 빠른 액세스 속도를 제공할 수 있다. 따라서, SCM (1830)을 포함하는 메모리 시스템(1800)은 플래시 메모리를 포함하는 메모리 시스템보다 빠른 액세스 속도를 제공할 수 있다.
도 19는 본 발명의 기술적 사상의 실시 예에 따른, 동기식 DRAM이 저항식 메모리를 사용하는 스토리지 클래스 메모리로 대체된 메모리 시스템을 보여주는 블록도이다. 도 19를 참조하면, 메모리 시스템(1900)은 중앙 처리 장치(1910), 스토리지 클래스 메모리(SCM)(1920), 그리고 플래시 메모리(1930)를 포함한다. SCM (1920)은 동기식 DRAM (SDRAM) 대신에 메인 메모리로 사용될 수 있다.
SCM (1920)에 의해 소모되는 전력은 SDRAM에 의해 소모되는 전력보다 적다. 메인 메모리는 컴퓨팅 시스템에 의해 소모되는 전력의 약 40%를 차지한다. 이러한 이유로, 메인 메모리의 전력 소모를 감소시키는 기술이 개발되어 왔다. DRAM과 비교하여, SCM (1920)은 평균적으로 동적 전력 소모의 53%를 감소시키고 그리고 전력 누설에 따른 전력 소모를 73% 감소시킨다. 따라서, SCM(1920)을 포함하는 메모리 시스템(1900)은 SDRAM을 포함하는 메모리 시스템과 비교하여 전력 소모를 감소시킨다.
도 20은 본 발명의 기술적 사상의 실시 예에 따른, 동기식 DRAM 및 플래시 메모리가 저항식 메모리를 사용하는 스토리지 클래스 메모리로 대체된 메모리 시스템을 보여주는 블록도이다. 도 20을 참조하면, 메모리 시스템(2000)은 중앙 처리 장치(2010) 및 스토리지 클래스 메모리(SCM)(2020)를 포함한다. SCM (2020)은 동기식 DRAM (SDRAM) 대신에 메인 메모리로 사용되고, 그리고 플래시 메모리 대신에 데이터 스토리지 메모리로 사용될 수 있다. 메모리 시스템(2000)은 데이터 액세스 속도, 낮은 전력, 비용 및 공간 사용 측면에서 장점을 가질 수 있다.
본 발명의 기술적 사상에 따른 저항식 메모리는, Package on Package (PoP), Ball grid arrays (BGAs), Chip scale packages (CSPs), Plastic Leaded Chip Carrier (PLCC), Plastic Dual In-Line Package (PDI2P), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), 5 Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP), Wafer-Level Processed Stack Package (WSP) 등과 같은 다양한 패키지 방식들 중 선택된 적어도 하나에 의해 패킹될 수 있다.
여기에 개시된 실시 예들은 낮은 전원 전압을 사용할 수 있는 전류 감지 증폭기 회로를 제공한다. 또한, 여기에 개시된 전류 감지 증폭기 회로의 실시 예들은 빠른 읽기 응답 시간, 비트 라인들 및 참조 라인들 사이의 기생 차이에 대한 적은 민감성, 신호 평균을 유지함에 의한 강한 잡음 내성, 그리고 자기 래치 논리를 사용한 추가 구성을 제공한다. 서로 다른 실시 예들의 서로 다른 특징들은 동일한 전류 감지 증폭기 회로에 조합될 수 있음이 이해될 것이다.
본 발명의 기술적 사상의 상술된 실시 예들은 예시적인 것이며 한정적이지 않다. 다양한 구성 요소들의 다른 구성 요소로의 대체 및 다양한 구성 요소들의 동등한 구성 요소로의 치환이 가능하다. 본 발명의 기술적 사상의 실시 예들은 메모리 어레이에 포함된 자기 랜덤 액세스 메모리 셀들의 타입 또는 수에 의해 한정되지 않는다. 본 발명의 기술적 사상의 실시 예들은, 전류 감지 증폭기 회로를 동작시키는 것에 포함되거나, 자기 터널 정션 장치를 선택하는 것에 포함되지 않으면, PMOS, NMOS 등과 같은 트랜지스터들의 타입에 의해 한정되지 않는다.
본 발명의 기술적 사상의 실시 예들은, 논리적 열 선택을 구현하도록 또는 전류 감지 증폭기 회로를 위한 제어 로직을 생성하도록 포함되는 노어 또는 낸드가 아니면, 논리 게이트의 타입에 의해 한정되지 않는다. 본 발명의 기술적 사상의 실시 예들은 본 발명의 기술적 사상이 구현되는 집적 회로의 타입에 의해 한정되지 않는다. 본 발명의 기술적 사상의 실시 예들은, 메모리를 제조하는 CMOS, 바이폴라, 또는 BICMOS와 같은 제조 기술의 특정한 타입으로 한정되지 않는다. 여기에 개시된 실시 예들은 전류 감지 증폭기들에 관한 것이나, 그것에 한정되지 않는다. 여기에 개시된 실시 예들은 응답 시간, 잡음 내성 특성, 저전압 동작 능력, 넓은 전압 헤드룸 특성, 또는 적은 감지 에러 등을 개선하는 유용한 어떠한 구성에도 포함될 수 있다.
본 발명의 범위로부터 괴리되지 않으며, 유사한 또는 유사하지 않은 다양한 변형이 수행될 수 있다. 따라서, 본 발명은 첨부된 청구항들로 한정되지 않는다.
105; 메모리 장치
110; 메모리 셀 어레이
120, 130; 메모리 블록들
150; 전류 감지 증폭기 회로
170; 데이터 입출력 회로
180; 어드레스 디코더
190; 제어 로직
110; 메모리 셀 어레이
120, 130; 메모리 블록들
150; 전류 감지 증폭기 회로
170; 데이터 입출력 회로
180; 어드레스 디코더
190; 제어 로직
Claims (27)
- 제 1 출력 신호를 출력하도록 구성되는 제 1 차동 출력 단자;
상기 제 1 출력 신호와 반대인 제 2 출력 신호를 출력하도록 구성되는 제 2 차동 출력 단자;
저항식 메모리 셀과 연관된 비트 라인에 연결되는 제 1 입력 단자;
참조 메모리 셀과 연관된 참조 라인에 연결되는 제 2 입력 단자;
전원 및 상기 제 1 차동 출력 단자의 사이에 연결되는 제 1 프리차지 트랜지스터;
상기 전원 및 상기 제 2 차동 출력 단자의 사이에 연결되는 제 2 프리차지 트랜지스터;
상기 제 1 차동 출력 단지 및 상기 제1 입력 단자의 사이에 연결되는 제 1 전류 변조 트랜지스터;
상기 제 2 차동 출력 단자 및 상기 제2 입력 단자의 사이에 연결되는 제 2 전류 변조 트랜지스터;
상기 제1 차동 출력 단자 및 상기 제2 프리차지 트랜지스터의 게이트의 사이에 연결되고, 그리고 제1 신호에 응답하여 동작하는 제1 제어 트랜지스터;
상기 제2 차동 출력 단자 및 상기 제1 프리차지 트랜지스터의 게이트의 사이에 연결되고, 그리고 제2 신호에 응답하여 동작하는 제2 제어 트랜지스터; 그리고
상기 제1 프리차지 트랜지스터의 상기 게이트 및 상기 제2 프리차지 트랜지스터의 상기 게이트의 사이에 연결되고, 그리고 제3 신호에 응답하여 동작하는 제3 제어 트랜지스터를 포함하는 저항식 메모리 감지 증폭기 회로. - 제 1 항에 있어서,
상기 제1 차동 출력 단자 및 중간 노드의 사이에 연결되고, 상기 제2 차동 출력 단자의 전압에 응답하여 동작하는 제1 래치 트랜지스터;
상기 제2 차동 출력 단자 및 상기 중간 노드의 사이에 연결되고, 상기 제1 차동 출력 단자의 전압에 응답하여 동작하는 제2 래치 트랜지스터; 그리고
상기 중간 노드 및 접지 노드의 사이에 연결되고, 그리고 래치 제어 신호에 응답하여 동작하는 래치 인에이블 트랜지스터를 더 포함하는 저항식 메모리 감지 증폭기 회로. - 제 2 항에 있어서,
상기 제 1 및 제 2 출력 신호들을 입력으로 수신하고, 상기 래치 제어 신호를 생성하도록 구성되는 논리 게이트를 더 포함하는 저항식 메모리 감지 증폭기 회로. - 제 2 항에 있어서,
래치 단계에서, 상기 래치 인에이블 트랜지스터는 턴-온 되는 저항식 메모리 감지 증폭기 회로. - 제 1 항에 있어서,
프리차지 단계에서, 상기 제1 제어 트랜지스터, 상기 제2 제어 트랜지스터 및 상기 제3 제어 트랜지스터는 턴-온 되는 저항식 메모리 감지 증폭기 회로. - 제 1 항에 있어서,
증폭 단계에서, 상기 제2 및 제3 제어 트랜지스터들은 턴-온 되고, 그리고 상기 제1 제어 트랜지스터는 턴-오프 되는 저항식 메모리 감지 증폭기 회로. - 제 1 항에 있어서,
상기 제1 및 제2 프리차지 트랜지스터들은 PMOS 트랜지스터들인 저항식 메모리 감지 증폭기 회로. - 저항식 메모리에 저장된 비트 정보를 감지하는 방법에 있어서:
감지 증폭기 회로의 프리차지 단계에서, 제 1 프리차지 트랜지스터 및 제 2 프리차지 트랜지스터를 다이오드 구성 상태로 제어하여 비트 라인 및 참조 라인을 각각 프리차지하는 단계;
상기 감지 증폭기 회로의 증폭 단계에서, 상기 제1 프리차지 트랜지스터, 상기 제2 프리차지 트랜지스터, 제1 래치 트랜지스터, 그리고 제2 래치 트랜지스터를 양의 궤환의 래치 구성 상태로 제어하여, 비트 라인 전류 및 참조 라인 전류에 의해 제1 차동 출력 단자 및 제2 차동 출력 단자 중 하나의 전압이 논리값 '0'이 됨에 응답하여, 상기 제1 차동 출력 단자 및 상기 제2 차동 출력 단자 중 다른 하나의 전압을 논리값 '1'로 고정하는 단계; 그리고
상기 감지 증폭기 회로의 래치 단계에서, 상기 제 1 및 제 2 차동 출력 단자들에서 각각 논리값들을 래치하는 단계를 포함하는 방법. - 삭제
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