JP2013251040A - 抵抗式メモリのための感知増幅器回路 - Google Patents

抵抗式メモリのための感知増幅器回路 Download PDF

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Abstract

【課題】速い応答時間、強い雑音耐性、低電圧動作、広い電圧ヘッドルーム、及び少ない感知エラーを提供する抵抗式メモリの感知増幅器回路を提供する。
【解決手段】差動出力端子、第１及び第２入力端子、プリチャージトランジスター、及びプリチャージトランジスターに直接連結された電流変調トランジスターを含む抵抗式メモリ電流感知増幅器回路を含み、プリチャージ構成は電流感知増幅器回路の“レディ”又は“プリチャージ”段階の間にビットライン及び参照ラインへ高いピーク電流を提供し、電流変調トランジスターは少なくとも“セット”又は“増幅”段階の間に飽和領域モードで動作するように構成され、電流変調トランジスターは“セット”又は“増幅”段階の間にビットライン電流及び参照ライン電流を連続的に平均するので、回路のノイズ耐性が向上され、“ゴー”又は“ラッチ”段階の間に、論理値“０”又は“１”がラッチ回路の正帰還に基づいて差動出力端子でラッチされる。
【選択図】図４

Description

本発明は抵抗式メモリ回路のための感知増幅器に関し、より詳細には電流感知増幅器に関する。
抵抗式メモリ（ｒｅｓｉｓｔｉｖｅ ｔｙｐｅ ｍｅｍｏｒｉｅｓ）は不揮発性メモリの新しい世代を含め、市場でより普遍化されることと予測されている。例えば、抵抗式メモリは回転伝達トルク（ｓｐｉｎ ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ、以下でＳＴＴと称する）磁気抵抗ランダムアクセスメモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ、以下でＭＲＡＭと称する）、ＭＲＡＭ（ＳＴＴ方式ではないＭＲＡＭ）、メモリスタＲＡＭ（Ｍｅｍｒｉｓｔｏｒ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ Ｂｒｉｄｇｉｎｇ ＲＡＭ）等を含む。
図１Ａは従来技術による感知増幅器を示す回路図である。図１Ａを参照すれば、ラッチ回路は読出し電流ソースＩＲ１及び参照電流ソースＩＲ２に各々対応するＭＯＳトランジスターＭ１、Ｍ２、Ｍ３、Ｍ４及びＭＯＳトランジスターＭ５、Ｍ６で構成される。感知増幅器はＭＯＳトランジスターＭ７、Ｍ８で構成される。読出し回路１５の動作は（ａ）プリチャージモード、（ｂ）増幅モード、及び（ｃ）ラッチ及び再書込みモードを含む。このようなモードは図１Ｂ乃至図１Ｄを参照して説明される。初期状態で、スイッチ制御器からの制御信号φ１、φ２、φ３はロー（“Ｌ”）状態に設定される。
図１Ｂ乃至図１Ｄは先行技術で図１Ａの回路図の動作の互に異なるステージと連関された等価回路である。
図１Ｂはプリチャージモードの等価回路を示す。制御信号φ２がハイ“Ｈ”状態に設定されて、読出し電流経路のプリチャージが開始される。プリチャージ電流は、プリチャージトランジスターＭ５、Ｍ６（ＰＭＯＳトランジスター）から、図１Ａのラッチ回路の一部分として動作する交差連結された（ｃｒｏｓｓ−ｃｏｕｐｌｅｄ）トランジスターＭ３、Ｍ４（ＮＭＯＳトランジスター）及びクランプトランジスターＭ１１、Ｍ１２（ＮＭＯＳトランジスター）を通じて、ＭＲＡＭセル１３及び参照セル１３’へ流れる。プリチャージモードで、そして安定状態で、読出しデータ出力（Ｏｕｔ、／Ｏｕｔ）はプリチャージトランジスターＭ５、Ｍ６及び等化トランジスターＭｅｑ（ＰＭＯＳトランジスター）によって電源電圧ＶＤＤと近い電圧に設定される。したがって、トランジスターＭ１、Ｍ２はオフ状態であり、トランジスターＭ１〜Ｍ４を含むラッチ回路は動作しない。
図１Ｃは増幅モードの等価回路を示す。制御信号φ１は“Ｈ”に設定され、トランジスターＭ５、Ｍ６、Ｍｅｑはターンオフされる。データ出力（Ｏｕｔ、／Ｏｕｔ）はトランジスターＭ１、Ｍ２の閾値電圧によって、そしてＭＯＳトランジスターＭ１〜Ｍ４を含むラッチ回路の正帰還（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ）による増幅によって、電源電圧ＶＤＤから減少し、データ出力（Ｏｕｔ、／Ｏｕｔ）が決定される。この時、読出し電流経路はラッチ回路の駆動電流経路と同一であり、制御信号φ１は動作がプリチャージモードから増幅モードに連続的に変更されるように“Ｈ”に変更される。クランプトランジスターＭ１１、Ｍ１２は増幅モードの間にも存在するが、図１Ｃに図示していない。
図１Ｄはラッチ及び再書込みモードの等価回路を示す。図１Ｄに示したように、データ出力（Ｏｕｔ、／Ｏｕｔ）間の差異が十分に大きい時、制御信号φ３は“Ｈ”に設定されてブーストトランジスターＭ７、Ｍ８をターンオンし、トランジスターＭ１〜Ｍ４を含むラッチ回路の増幅が加速される。ラッチ回路からの出力、即ちデータ出力（Ｏｕｔ、／Ｏｕｔ）が決定される時、再書込みが遂行される。
抵抗式メモリで使用される通常の感知増幅器技術は電源電圧が時間の流れにしたがって減少する問題を経験することができる。時間の流れにしたがって、メモリセルのサイズが減少し、メモリ装置の密度が増加すれば、メモリセル及び連関された制御ロジックへ電源を供給するために使用される電源電圧もまた減少する。例えば、過去にメモリ回路のための電源電圧は５Ｖ又は３．３Ｖであったが、現在電源電圧は１．２Ｖ又は１．３Ｖ周辺の電圧を供給する。トランジスターの飽和電圧（ｓａｔｕｒａｔｉｏｎ ｖｏｌｔａｇｅ）が電源電圧に比例して減少しないので、このような低い電源電圧は従来の感知増幅器回路で電圧ヘッドルーム（ｖｏｌｔａｇｅ ｈｅａｄｒｏｏｍ）問題をもたらす可能性がある。
多数のトランジスターが積層された構造（ｓｔａｃｋｅｄ ｓｔｒｕｃｔｕｒｅ）に構成される時、感知増幅器内の使用できる電圧ヘッドルーム（ａｖａｉｌａｂｌｅ ｖｏｌｔａｇｅ ｈｅａｄｒｏｏｍ）と連関された問題は重畳され、１つ又はそれ以上のトランジスターで意図しなかった動作を発生させ得る。例えば、感知増幅器動作の特定な段階で飽和領域モードで動作すれば、より効率的なトランジスターが実際にはトリオード又は線型領域モードで動作して、感知増幅器動作の不利益をもたらす可能性がある。
抵抗式メモリと連関された感知増幅器技術を開発するために試図する時、他の固有な試図が存在した。例えば、“１”又は“０”がＭＲＡＭメモリセルに格納されたかを感知するために試図する時、感知増幅器がＭＲＡＭメモリセルを通じて流れる過渡な電流を誘発すれば、ＭＲＡＭメモリセルで、破壊読出し（ｄｅｓｔｒｕｃｔｉｖｅ ｒｅａｄ）又は“読出し攪乱（ｒｅａｄ ｄｉｓｔｕｒｂ）”問題が発生する可能性がある。言い換えれば、メモリセルの値は偶発的に“１”から“０”に又はその反対に変化され得る。
読出し攪乱問題を回避する１つの方法は感知増幅器が読出し電流を減少させることである。しかし、この方法の意図しない不作用は遅い応答時間、出力信号レベルの減少、データ読出し率（ｒｅａｄ ｒａｔｅ）の減少、そして意図しなかった電磁気雑音及び他の干渉に対する高い敏感性を含む。このような性能低下は望ましくない。また、このような電磁気雑音自体はメモリセルに格納されたデータに破壊的であり、感知増幅器出力信号に破壊的であり得る。
速い応答時間、強い雑音耐性、低電圧動作、広い電圧ヘッドルーム、及び少ない感知エラーを提供する抵抗式メモリの感知増幅器回路が要求されている。
本発明の目的は速い応答時間、強い雑音耐性、低電圧動作、広い電圧ヘッドルーム、及び少ない感知エラーを提供する抵抗式メモリの感知増幅器回路を提供することにある。
本発明の実施形態による抵抗式メモリ感知増幅器回路は、第１出力信号を出力するように構成される第１差動出力端子と、前記第１出力信号と反対である第２出力信号を出力するように構成される第２差動出力端子と、抵抗式メモリセルと連関されたビットラインに連結される第１入力端子と、参照メモリセルと連関された参照ラインに連結される第２入力端子と、電源及び前記第１差動出力端子に連結される第１プリチャージトランジスターと、前記電源及び前記第２差動出力端子に連結される第２プリチャージトランジスターと、前記第１差動出力端子及び前記第１プリチャージトランジスターに直接連結される第１電流変調トランジスターと、前記第２差動出力端子及び前記第２プリチャージトランジスターに直接連結される第２電流変調トランジスターと、を含み、前記第１プリチャージトランジスターは前記抵抗式メモリセルと連関された前記ビットラインをプリチャージするように構成され、前記第２プリチャージトランジスターは前記参照メモリセルと連関された前記参照ラインをプリチャージするように構成され、前記第１電流変調トランジスターは少なくとも増幅段階の間に飽和領域モードで動作するように構成され、前記第２電流変調トランジスターは少なくとも前記増幅段階の間に前記飽和領域モードで動作するように構成される。
実施形態として、前記第１電流変調トランジスターのドレーンは前記第１差動出力端子及び前記第１プリチャージトランジスターのドレーンに直接連結され、
前記第１電流変調トランジスターのソースは前記抵抗式メモリセルと連関された前記ビットラインに連結され、
前記第２電流変調トランジスターのドレーンは前記第２差動出力端子及び前記第２プリチャージトランジスターのドレーンに直接連結され、
前記第２電流変調トランジスターのソースは前記参照メモリセルと連関された前記参照ラインに連結され、
前記第１及び第２電流変調トランジスターは前記増幅段階の間に、ビットライン電流及び参照ライン電流を連続的に平均するように構成される。
実施形態として、前記感知増幅器回路は電流感知増幅器回路であり、前記第１及び第２電流変調トランジスターは各々ＮＭＯＳトランジスターであり、前記第１及び第２プリチャージトランジスターは各々ＰＭＯＳトランジスターである。
実施形態として、前記第１及び第２差動出力端子に連結される交差連結されたラッチ回路をさらに含み、交差連結された前記ラッチ回路は、ラッチ制御信号に応答して前記感知増幅器回路のラッチ段階をイネーブルするように構成されるラッチイネーブルトランジスターと、前記電源及び前記第１差動出力端子に連結される第１ラッチトランジスターと、前記電源及び前記第２差動出力端子に連結される第２ラッチトランジスターと、前記第１ラッチトランジスター及び前記ラッチイネーブルトランジスターに連結される第３ラッチトランジスターと、前記第２ラッチトランジスター及び前記ラッチイネーブルトランジスターに連結される第４ラッチトランジスターと、を含み、前記ラッチトランジスターは正帰還に基づいて、前記抵抗式メモリセルに格納されたビット値にしたがって、そして前記ラッチ段階の間に前記ラッチ制御信号によってターンオンされる前記ラッチイネーブルトランジスターに応答して、前記第１又は第２差動出力端子で論理値“０”又は論理値“１”をラッチするように構成される。
実施形態として、前記第１及び第２出力信号を入力として受信し、前記ラッチ制御信号を生成するように構成される論理ゲートをさらに含む。
実施形態として、前記論理ゲートはＮＡＮＤゲートである。
実施形態として、前記ラッチイネーブルトランジスターはＮＭＯＳトランジスターであり、前記第１及び第２ラッチトランジスターはＰＭＯＳトランジスターであり、前記第３及び第４ラッチトランジスターはＮＭＯＳトランジスターである。
実施形態として、前記第３ラッチトランジスターのソースは前記ラッチイネーブルトランジスターのドレーンに直接連結され、前記第４ラッチトランジスターのソースは前記ラッチイネーブルトランジスターの前記ドレーンに直接連結される。
実施形態として、前記第１ラッチトランジスターのゲートは前記第２差動出力端子に連結され、前記第２ラッチトランジスターのゲートは前記第１差動出力端子に連結され、前記第３ラッチトランジスターのゲートは前記第２差動出力端子に連結され、前記第４ラッチトランジスターのゲートは前記第１差動出力端子に連結される。
実施形態として、前記第１及び第３ラッチトランジスターの各々のドレーンは前記第１差動出力端子に連結され、前記第２及び第４ラッチトランジスターの各々のドレーンは前記第２差動出力端子に連結される。
実施形態として、前記第１プリチャージトランジスターはプリチャージ制御信号を受信し、そして前記プリチャージ制御信号に応答して前記感知増幅器回路のプリチャージ段階の間に前記抵抗式メモリセルと連関された前記ビットラインをプリチャージするように構成され、前記第２プリチャージトランジスターは前記プリチャージ制御信号を受信し、そして前記プリチャージ制御信号に応答して前記感知増幅器回路の前記プリチャージ段階の間に前記参照メモリセルと連関された前記参照ラインをプリチャージするように構成される。
実施形態として、前記抵抗式メモリセルは回転伝達トルク（ＳＴＴ、Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ）磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ、Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セル、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セル、メモリスタランダムアクセスメモリ（ｍｅｍｒｉｓｔｏｒ ＲＡＭ）セル、抵抗式ランダムアクセスメモリ（ＲｅＲＡＭ）セル、又はＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ Ｂｒｉｄｇｉｎｇ ＲＡＭ）のうち、少なくとも１つを含む。実施形態として、前記抵抗式メモリセルは回転伝達トルク（ＳＴＴ、Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ）磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ、Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルである。
実施形態として、前記抵抗式メモリセルに連結されたソースラインをさらに含み、
前記ソースラインは電源電圧又は接地電圧のうち１つに連結され、前記ソースラインが前記接地電圧に連結される時、前記感知増幅器回路は第１トランジスター構成を含み、前記ソースラインが前記電源電圧に連結される時、前記感知増幅器回路は前記第１トランジスター構成が反転された第２トランジスター構成を含む。
抵抗式メモリに格納されたビット情報を感知する本発明の実施形態による方法は、感知増幅器回路のプリチャージ段階で、第１プリチャージトランジスター及び第２プリチャージトランジスターによって、ビットライン及び参照ラインを各々プリチャージする段階と、
前記感知増幅器回路の増幅段階で、前記ビットライン及び前記参照ラインと各々連関されたビットライン電流及び参照ライン電流を連続的に平均する段階と、
前記感知増幅器回路のラッチ段階で、ラッチ回路によって、前記ラッチ回路の正帰還を利用して、第１又は第２差動出力端子で各々論理値“０”又は論理値“１”をラッチする段階を含む。
実施形態として、前記ビットライン電流及び前記参照ライン電流を連続的に平均する段階は、前記感知増幅器回路の少なくとも前記増幅段階の間に前記ビットラインと連関された第１電流変調トランジスターを飽和領域モードで動作させる段階と、前記感知増幅器回路の少なくとも前記増幅段階の間に前記参照ラインと連関された第２電流変調トランジスターを飽和領域モードで動作させる段階と、を包含する。
実施形態として、前記感知増幅器回路のラッチ段階で、前記第１及び第２差動出力端子の出力信号を論理ゲートの入力信号として受信する段階と、前記論理ゲートによってラッチ制御信号を生成する段階と、前記ラッチ制御信号に応答して前記ラッチ回路の動作を制御する段階と、をさらに含む。
実施形態として、前記感知増幅器回路の前記プリチャージ段階で、前記第１及び第２プリチャージトランジスターによって、前記ビットライン及び前記参照ラインと各々連関されたプリチャージ電流を生成する段階をさらに含み、前記プリチャージ電流は前記ラッチ回路のトランジスターへ流れない。
本発明の他の実施形態による抵抗式メモリ感知増幅器回路は複数のワードラインと、前記ワードラインと交差するように配置される複数のビットラインと、複数のメモリブロックと、複数の感知増幅器回路と、複数の前記感知増幅器回路に連結される電流ミラー回路と、を含み、各メモリブロックは前記ワードライン及び前記ビットラインの間の交差点に配置される抵抗式メモリセルを含み、各感知増幅器回路は前記メモリブロックの中で１つのメモリブロックの対応するビットラインと連関される。
実施形態として、ビットラインに連結されるメモリセルと、参照ラインに連結される参照メモリセルと、前記ビットラインを通じて前記メモリセルに連結され前記参照ラインを通じて前記参照メモリセルに連結される感知増幅器回路と、をさらに含み、前記感知増幅器回路は前記第１及び第２プリチャージトランジスターによって前記ビットライン及び前記参照ラインを各々プリチャージし、前記ビットライン及び前記参照ラインと各々連関された第１及び第２電流変調トランジスターによってビットライン電流及び参照ライン電流を連続的に平均し、そしてラッチ回路の正帰還を利用して、前記ビットライン及び前記参照ラインと各々連関された第１又は第２差動出力端子で論理値“０”又は論理値“１”をラッチするように構成される。
実施形態として、前記感知増幅器回路の各々はラッチ回路を含み、前記メモリ装置は、
ラッチ制御信号に応答して複数の前記感知増幅器回路の各々のラッチ段階をイネーブルするように構成される全域ラッチイネーブルトランジスターをさらに含む。
実施形態として、前記電流ミラー回路は参照メモリセルと連関された参照ラインと連結され、前記電流ミラー回路は、前記感知増幅器回路の各々のプリチャージ段階の間に前記参照メモリセルと連関された前記参照ラインをプリチャージし、そして前記感知増幅器回路の各々の少なくとも増幅段階の間に参照ライン電流を複製するように構成される。
実施形態として、前記感知増幅器回路の各々は、第１出力信号を出力するように構成される第１差動出力端子と、前記第１出力信号と反対である第２出力信号を出力するように構成される第２差動出力端子と、抵抗式メモリセルと連関されたビットラインと連結される第１入力端子と、前記参照メモリセルと連関された前記参照ラインと連結される第２入力端子と、電源及び前記第１差動出力端子に連結される第１プリチャージトランジスターと、前記電源及び前記第２差動出力端子に連結される第２プリチャージトランジスターと、前記第１差動出力端子及び前記第１プリチャージトランジスターに直接連結される第１電流変調トランジスターと、前記第２差動出力端子及び前記第２プリチャージトランジスターに直接連結される第２電流変調トランジスターと、前記電源及び前記第１及び第２差動出力端子に連結され、前記感知増幅器回路のラッチ段階の間に論理値“０”又は論理値“１”をラッチするように構成されるラッチ回路と、を含み、前記第１プリチャージトランジスターは前記感知増幅器回路の前記プリチャージ段階の間に前記抵抗式メモリセルと連関された前記ビットラインをプリチャージするように構成され、前記第２プリチャージトランジスター及び前記電流ミラー回路は前記プリチャージ段階の間に前記参照メモリセルと連関された前記参照ラインをプリチャージするように構成され、前記第１電流変調トランジスターは前記感知増幅器回路の少なくとも前記増幅段階の間に飽和領域モードに動作するように構成され、前記第２電流変調トランジスターは前記感知増幅器回路の少なくとも前記増幅段階の間に前記飽和領域モードに動作するように構成される。
実施形態として、複数の前記感知増幅器回路はメモリセルの第１及び第２バンクの間で共有される共有された感知増幅器回路を含む。
実施形態として、前記メモリセルの第１及び第２バンクはエッジ参照セルパターンに配置され、前記パターンは、共有された前記感知増幅器回路と隣接するように配置され、第１参照ラインを通じて共有された前記感知増幅器回路と連結される前記第１バンクの第１参照メモリセルと、共有された前記感知増幅器回路と隣接するように配置され、第２参照ラインを通じて共有された前記感知増幅器回路と連結される前記第２バンクの第２参照メモリセルと、第１ビットラインを通じて共有された前記感知増幅器回路と連結される前記第１バンクの第１メモリビットセルと、第２ビットラインを通じて共有された前記感知増幅器回路と連結される前記第２バンクの第２メモリビットセルと、を含む。
実施形態として、前記メモリセルの第１及び第２バンクはワード参照セルパターンに配置され、前記パターンは、ビットラインを通じて共有された前記感知増幅器回路と連結される前記第１バンクのメモリビットセルと、参照ラインを通じて共有された前記感知増幅器回路と連結される前記第２バンクの参照メモリセルと、を含む。
本発明の実施形態によれば、速い応答時間、強い雑音耐性、低電圧動作、広い電圧ヘッドルーム、及び少ない感知エラーを提供する抵抗式メモリの感知増幅器回路が提供される。
従来技術による感知増幅器を示す回路図である。 先行技術として図１Ａの回路図の動作の互に異なるステージと連関された等価回路である。 先行技術として図１Ａの回路図の動作の互に異なるステージと連関された等価回路である。 先行技術として図１Ａの回路図の動作の互に異なるステージと連関された等価回路である。 本発明の技術的思想にしたがう電流感知増幅器回路を含むメモリ装置のブロック図である。 図２のメモリ装置のメモリセルアレイに含まれる例示的なＳＴＴ ＭＲＡＭメモリセルを示す。 図２のメモリ装置のメモリセルアレイに含まれる例示的なＳＴＴ ＭＲＡＭメモリセルを示す。 図２のメモリ装置のメモリセルと連関された図２の電流感知増幅器の本発明の技術的思想にしたがう例示的な回路図である。 “レディ”又は“プリチャージ”段階と連関された図４の電流感知増幅器回路の等価回路図の例を示す。 “セット”又は“増幅”段階と連関された図４の電流感知増幅器回路の等価回路図の例を示す。 “ゴー”又は“ラッチ”段階と連関された図４の電流感知増幅器回路の等価回路図の例を示す。 メモリセル抵抗が“Ｈ”値に予め設定された時に、電流感知増幅器回路の互に異なる段階と連関された信号波形を示す本発明の技術的思想にしたがう波形図である。 メモリセル抵抗が“Ｌ”値に予め設定された時に、電流感知増幅器回路の互に異なる段階と連関された信号波形を示す本発明の技術的思想にしたがう波形図である。 本発明の技術的思想にしたがって感知増幅器回路を利用して抵抗式メモリのデータを感知するための技術を示す順序図である。 本発明の技術的思想のその他の実施形態による、電流ミラーと連関された図２の電流感知増幅器回路の例示的な回路図である。 本発明の技術的思想にしたがうその他の実施形態にしたがって、自己ラッチロジックを含む電流感知増幅器回路の例示的な回路図である。 本発明の技術的思想のその他の実施形態による電流感知増幅器回路を示す例示的な回路図である。 本発明の技術的思想の実施形態にしたがって、メモリセルの抵抗がハイに予め設定された時に、図１３Ａの電流感知増幅器回路の互に異なる段階と連関された信号波形を示す例示的な波形図である。 本発明の技術的思想の実施形態にしたがって、メモリセルの抵抗がローに予め設定された時に、図１３Ａの電流感知増幅器回路の互に異なる段階と連関された信号波形を示す例示的な波形図である。 本発明の技術的思想の他の実施形態による、エッジ参照セル配置又はパターンのメモリセルアレイ及びメモリバンクのレイアウトの例示的な図面である。 本発明の技術的思想の他の実施形態による、ワード参照セル配置又はパターンで、メモリセルアレイ及びメモリバンクのレイアウトの例示的な図面である。 本発明の技術的思想の実施形態による、抵抗式メモリ装置の多様な応用を示すブロック図である。 本発明の技術的思想の実施形態による抵抗式メモリ装置を含むコンピューティングシステムのブロック図である。 本発明の技術的思想の実施形態による抵抗式メモリ装置を含むコンピューティングシステムを示すブロック図である。 本発明の技術的思想の実施形態による、フラッシュメモリが抵抗式メモリを使用するストレージクラスメモリに代替されたメモリシステムを示すブロック図である。 本発明の技術的思想の実施形態による、同期式ＤＲＡＭが抵抗式メモリを使用するストレージクラスメモリに代替されたメモリシステムを示すブロック図である。 本発明の技術的思想の実施形態による、同期式ＤＲＡＭ及びフラッシュメモリが抵抗式メモリを使用するストレージクラスメモリに代替されたメモリシステムを示すブロック図である。
以下で、添付された図面を参照して本発明の実施形態が説明される。以下の詳細な説明で、本発明の充分な理解を助けるために複数の具体的な限定が使用される。しかし、この分野に通常的な技術を有する当業者はこのような具体的な限定無しでも本発明を実施することができる。言い換えれば、広く公知された方法（ｍｅｔｈｏｄｓ）、手続（ｐｒｏｃｅｄｕｒｅｓ）、構成要素（ｃｏｍｐｏｎｅｎｔｓ）、回路（ｃｉｒｃｕｉｔｓ）、及びネットワーク（ｎｅｔｗｏｒｋｓ）は本発明を曖昧にさせないために詳細に説明されない。
多様な構成要素を説明するために第１、第２等の用語が使用されるが、このような構成要素はこのような用語によって限定されないことは理解できる。このような用語は１つの構成要素を他の１つの構成要素と区別するためのみに使用される。例えば、本発明の範囲から逸脱しないながら、第１回路は第２回路と称され得り、同様に、第２回路は第１回路と称され得る。
ここで、使用される用語は詳細な実施形態のみを説明するための目的に使用され、本発明は限定されない。本発明の詳細な説明及び添付された請求項で使用されるように、明示しなかった場合には単数形は複数形を含む。“及び／又は”の用語は連関された項目の１つ又はそれ以上の可能であるすべての組合を含むこととして使用されることが理解できる。詳細な説明で使用される“含み”及び／又は“含む”の用語は言及された特徴、整数、段階、動作、要素、及び／又は構成要素の存在を明示することであり、１つ又はそれ以上の追加的な特徴、整数、段階、動作、要素、構成要素、及び／又はそれらのグループの存在を排除することではないことが理解できる。図面の構成要素及び特徴は実際のスケール（ｓｃａｌｅ）にしたがって図示されない。
図２は本発明の技術的思想にしたがう電流感知増幅器回路１５０を含むメモリ装置１０５のブロック図である。図２を参照すれば、メモリ装置１０５はメモリセルアレイ１１０、データ入出力回路１７０、アドレスデコーダー１８０、及び制御ロジック１９０を含む。データ入出力回路１７０は、メモリセルアレイ１１０に格納されたビット情報を感知又は読み出すための本発明の実施形態による電流感知増幅器回路１５０を含む。
図２を参照すれば、メモリセルアレイ１１０は複数のメモリセル（ＭＣ）３０）を含む。各メモリセルは１つ又はそれ以上のデータビットを格納する。メモリセル（ＭＣ）は複数のワードラインＷＬｓ、複数のソースラインＳＬｓ、及び複数のビットラインに連結され得る。ビットラインＢＬｓはワードラインＷＬｓと交差するように配列され得る。また、メモリセルの中で一部は以下で説明される参照メモリセル７０であり得る。参照メモリセル７０は複数の参照ラインＲＬｓに連結され得る。
メモリセル３０はワードライン及びビットラインの間の交差部分（図示せず）に配置され得る。メモリセル３０はメモリブロック１２０、１３０のようにメモリブロックにグループ化され得る。例えば、１Ｍｂメモリブロックで、１，０００個のワードライン及び１，０００個のビットラインが１つのメモリブロックに連関され得る。したがって、１つのメモリブロックに連関された１つのビットラインは１，０００個のメモリセルと連関され得る。しかし、各メモリブロックで、ワードライン、ビットライン、及び／又はメモリセルの何らかの適正な数字も使用され得る。電流感知増幅器回路１５０は複数の電流感知増幅器回路（例えば、１６０、１６５）を包含することができる。各電流感知増幅器回路はメモリブロック（例えば、１２０、１３０）の中で１つの対応するビットラインと各々連関され得る。言い換えれば、各ビットラインＢＬは連関された電流感知増幅器（例えば、１６０又は１６５）を有することができる。
アドレスデコーダー１８０はワードラインＷＬｓ及びソースラインＳＬｓを通じてメモリセルアレイ１１０に連結され得る。アドレスデコーダー１８０は制御ロジック１９０の制御に応答して動作できる。アドレスデコーダー１８０は入力アドレスをデコードしてワードラインＷＬｓ及びソースラインＳＬｓを選択することができる。アドレスデコーダー１８０は制御ロジック１９０から電源（例えば、電圧又は電流）を受信して選択された又は非選択されたワードラインに提供することができる。
データ入出力回路１７０はビットラインＢＬｓを通じてメモリセルアレイ１１０に連結され得る。より詳細には、電流感知増幅器（例えば、１６０、１６５）の各々はメモリブロック（例えば、１２０、１３０）の中で１つの対応するビットラインに連結され得る。データ入出力回路１７０は制御ロジック１９０の制御に応答して動作できる。データ入出力回路１７０はアドレスデコーダー１８０からのビットライン選択信号（図示せず）に応答してビットラインを選択することができる。データ入出力回路１７０は制御ロジック１９０から電源（例えば、電圧又は電流）を受信して選択されたビットラインへ提供することができる。
制御ロジック１９０はメモリ装置１０５の諸般の動作を制御するように構成される。制御ロジック１９０は外部の電源及び／又は制御信号を受信することができる。制御ロジック１９０は外部の電源を利用して内部動作のために必要である電源を生成することができる。制御ロジック１９０は制御信号に応答して読出し、書込み、及び／又は消去動作を制御することができる。
図３Ａ及び図３Ｂは図２のメモリ装置１０５のメモリセルアレイ１１０に含まれる例示的なＳＴＴ ＭＲＡＭメモリセル３０を示す。
例示的に、メモリセルアレイ１１０は複数のＳＴＴ ＭＲＡＭメモリセルを包含することができる。しかし、本発明の技術的思想はＭＲＡＭ（ＳＴＴ方式ではないＭＲＡＭ）、メモリスタＲＡＭ、ＲｅＲＡＭ、ＣＢＲＡＭ等のような異なる種類の抵抗式メモリに適用され得る。
図３ＡはＳＴＴ ＭＲＡＭセル３０を形成する、ＳＴＴ ＭＲＡＭメモリセルの可変抵抗を形成する磁気トンネルジャンクション（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ、以下でＭＴＪ）１０及び連関された選択トランジスター２０を示す。ＭＴＪ１０は参照又は固定レイヤー１２、自由レイヤー１６、及び参照レイヤー１２及び自由レイヤー１６の間に配置されたトンネルレイヤー１４を含む。トランジスター２０はＮＭＯＳトランジスターが有する内在的な高い電流駆動能力、低い閾値電圧、及びＰＭＯＳトランジスターより狭い面積によって、ＮＭＯＳトランジスターであり得る。ＭＲＡＭ３０に“１”を書き込むために使用される電流は“０”を書き込むために使用される電流と異なり得る。このような２つの書込み条件の間の電流が流れる方向の非対称性はトランジスター２０のゲート−ソース電圧の非対称性によって生じることがある。
以下の詳細な説明で、ＭＴＪの自由及び参照レイヤーが平行Ｐ状態である時、即ちＭＴＪが低抵抗を示す時、ＭＲＡＭセルは論理“０”であることと定義される。反対に、ＭＴＪの自由及び参照レイヤーが逆平行ＡＰ状態である時、即ちＭＴＪが高抵抗を示す時、ＭＲＡＭセルは論理“１”であることと定義される。他の例として、ＭＲＡＭセルはＡＰ状態である時、論理“０”であり、Ｐ状態である時、論理“１”であることが理解できる。また、以下で、図３Ａに示したように、ＭＴＪ１０の参照レイヤーは選択トランジスターと対面することと仮定される。
したがって、上述の内容にしたがって、矢印３５方向（即ち、上方向）へ流れる電流は（ｉ）ＭＴＪのＰ状態からＡＰ状態への変化をもたらして、“１”を書き込むか、又は（ｉｉ）ＭＴＪの以前に設定されたＡＰ状態を安定化することができる。同様に、矢印４０方向（即ち、下方向）へ流れる電流は（ｉｉ）ＭＴＪのＡＰ状態からのＰ状態への変化をもたらして、“０”を書き込むか、又は（ｉｉ）ＭＴＪの以前に設定されたＰ状態を安定化することができる。しかし、他の例として、ＭＴＪの自由レイヤーが選択トランジスターと対面し、この方向は反転され得ることが理解できる。このような例で（図示せず）、矢印３５方向へ流れる電流は（ｉ）ＭＴＪのＡＰ状態からのＰ状態への変化をもたらすか、又は（ｉｉ）ＭＴＪの以前に設定されたＰ状態を安定化することができる。同様に、矢印４０方向へ流れる電流は（ｉ）ＭＴＪのＰ状態からのＡＰ状態への変化をもたらすか、或いは（ｉｉ）ＭＴＪの以前に設定されたＡＰ状態を安定化することができる。
図３Ｂは図３ＡのＭＲＡＭ３０を示し、ＭＴＪ１０が格納されたデータにしたがって変化する抵抗を有する格納素子として図示される。ＭＴＪ１０は自分の状態を（ｉ）電流が矢印３５方向へ流れる時、Ｐ状態からＡＰ状態に、及び／又は（ｉ）電流が矢印４０方向へ流れる時、ＡＰ状態からＰ状態に変化する。
ＭＴＪ１０をＡＰ状態からＰ状態に変化するために要求される（又はその反対の）電圧は閾値Ｖｃに到達しなければならない。この電圧に対応する電流は閾値又は変換電流Ｉｃであると称される。通常動作モードで、Ｐ状態（即ち、低抵抗状態）からＡＰ状態（即ち、高抵抗状態）に変換するために、Ｖｃの正電圧が印加され、少なくとも変換電流Ｉｃの電流レベルがメモリセルを通じて流れる。一旦、ＡＰ状態になれば、印加された電圧を除去することはＭＴＪ１０の状態に影響を及ぼさない。同様に、通常動作モードで、ＡＰ状態からＰ状態に変換するために、Ｖｃの負電圧が印加され、少なくとも変換電流Ｉｃの電流レベルがメモリセルを通じて反対方向へ流れる。一旦、Ｐ状態になれば、印加された電圧を除去することはＭＴＪ１０の状態に影響を及ぼさない。
言い換えれば、ＭＴＪ１０は逆平行状態（即ち、高抵抗状態又は論理“１”状態）から平行状態（即ち、低抵抗状態又は論理“０”状態）に変換されて“０”を格納できる。ＭＴＪ１０が初期に論理“１”又はＡＰ状態であることを仮定すれば、通常動作モードで“０”を格納するために、少なくとも閾値電流Ｉｃと同一であるか、或いはそれより大きい電流がトランジスター２０を通じて矢印４０方向へ流れなければならない。このために、トランジスター２０のソースノード（ＳＬ又はソースライン）は抵抗経路（図示せず）を通じて接地電位に連結され、正電圧がトランジスター２０のゲートノード（ＷＬ又はワードライン）へ印加され、そして正電圧がトランジスター２０のドレーンノード（ＢＬ又はビットライン）へ印加される。
上述したように、ＭＴＪ１０は平行状態から逆平行状態に変換されて“１”を格納できる。ＭＴＪ１０が初期に論理“０”又はＰ状態であることを仮定すれば、通常動作モードで“１”を格納するために、少なくとも閾値電流Ｉｃと同一であるか、或いはそれより大きい電流がトランジスター２０を通じて矢印３５方向に流れなければならない。このために、ノードＳＬへ抵抗経路（図示せず）を通じて正電圧が供給され、ノードＷＬへ正電圧が供給され、そしてノードＢＬが抵抗経路（図示せず）を通じて接地電位に連結される。
図４は図２のメモリ装置１０５のメモリセル（例えば、３０）と連関された図２の電流感知増幅器１６０の本発明の技術的思想にしたがう例示的な回路図である。１つのメモリセル３０が図示されているが、任意の適正数のメモリセルが電流感知増幅器１６０と連結させるか、或いは連関され得ることが理解できる。
本発明の実施形態は速い応答時間、強い雑音耐性、低電圧動作、広い電圧ヘッドルーム、及び少ない感知エラーを提供する抵抗式メモリのための電流感知増幅器回路を含む。
電流感知増幅器回路１６０は第１出力信号を出力するように構成される第１差動出力端子Ｏｕｔ＋及び第１出力信号と反対である第２出力信号を出力するように構成される第２差動出力端子Ｏｕｔ−を含む。出力信号はメモリセル３０に格納されたビットデータにしたがって論理値“０”又は論理値“１”に対応することができる。
第１入力端子Ｉｎ＋は抵抗式メモリセル３０と連関されたビットラインＢＬに連結される。第２入力端子Ｉｎ−は参照メモリセル７０と連関された参照ラインＲＬに連結される。参照メモリセル７０はメモリセル３０と構造が類似であるが、メモリセル３０が論理値“０”を格納するか（例えば、ＲＢＩＴがＲＬと同一である時）、又は論理値“１”を格納するか（例えば、ＲＢＩＴがＲＨと同一である時）を判別する時、参照として使用される。例えば、参照メモリセル７０は抵抗５０、ＲＲＥＦ及び選択トランジスター６０を包含することができる。メモリセル３０の選択トランジスター２０のゲート端子はワードラインＷＬに連結される。参照メモリセル７０の選択トランジスター６０のゲート端子は電源（例えば、ＶＤＤ）又はワードラインＷＬに連結される。
抵抗５０、ＲＲＥＦは特定の抵抗値を有するように設計され得る。例えば、抵抗５０、ＲＲＥＦはＲＢＩＴ抵抗の高抵抗ＲＨ及び低抵抗ＲＬの間の中間抵抗値を有することができる。実施形態として、抵抗ＲＲＥＦは“２／（１／ＲＨ＋１／ＲＬ）”の抵抗値を有することができる。抵抗ＲＲＥＦは“２／（１／ＲＨ＋１／ＲＬ）”の抵抗値を有するように設計される時、電圧生成器３２５によって生成される電圧ＶＢは電圧生成器３３０によって生成される電圧ＶＲと同一であるか、或いは実質的に同一であり得る。
他の例として、抵抗ＲＲＥＦはＲＨ又はＲＬの抵抗値を有することができる。抵抗ＲＲＥＦがＲＨの抵抗値を有するように構成される時、参照ライン電流ＩＲＥＦ３４０は、電流変調トランジスターＮ２のゲート端子に印加される電圧生成器３３０によって生成された電圧ＶＲによって、変調又は調節され得る。同時に、ビットライン電流３３５は電流変調トランジスターＮ１のゲート端子へ印加される電圧生成器３２５によって生成された電圧ＶＢによって、変調又は調節され得る。この例で、ＶＲはＶＢより大きい。
抵抗ＲＲＥＦがＲＬの抵抗値を有するように構成される時、参照ライン電流ＩＲＥＦ３４０は、電流変調トランジスターＮ２のゲート端子に印加される電圧生成器３３０によって生成された電圧ＶＲによって、変調又は調節され得る。同時に、ビットライン電流ＩＢＩＴ、３３５は、電流変調トランジスターＮ１のゲート端子に印加され電圧生成器３２５によって生成される電圧ＶＢによって変調又は調節され得る。この例で、ＶＢはＶＲより大きい。
電流感知増幅器１６０の動作の説明のために、抵抗ＲＲＥＦは“２／（１／ＲＨ＋１／ＲＬ）”の抵抗値を有することと仮定され、電圧ＶＢは電圧ＶＲと同一であるか、或いは又は実質的に同一のことと仮定される。
メモリセル回路及び連関された導電ラインによって、ビットラインキャパシターＣＢＩＴ３１５がビットラインＢＬ及びソースラインＳＬの間に存在する。同様に、参照ラインキャパシターＣＲＥＦ３２０が参照ラインＲＬ及び接地レベル電圧の間に存在する。ビットラインキャパシター３１５及び参照ラインキャパシター３２０は、以下で詳細に説明されるように、電流感知増幅器回路１６０のプリチャージ段階の間にプリチャージされる。スイッチ３０５、３１０は感知増幅器回路１５６０をメモリセルアレイ１１０のメモリセルから／へ連結又は分離するように構成される。
電流感知増幅器はＡ）“レディ（ｒｅａｄｙ）”又は“プリチャージ（ｐｒｅ−ｃｈａｒｇｅ）”段階と、Ｂ）“セット（ｓｅｔ）”又は“増幅（ａｍｐｌｉｆｉｃａｔｉｏｎ）”段階と、Ｃ）“ゴー（ｇｏ）”又は“ラッチ（ｌａｔｃｈ）”段階の３つの基本段階で動作する。多様な動作段階が以下で詳細に説明される。
電流感知増幅器回路１６０は電源（例えば、ＶＤＤ）及び第１差動出力端子Ｏｕｔ＋に連結された第１プリチャージトランジスターＰ１を含む。第１プリチャージトランジスターＰ１は抵抗式メモリセル３０と連関されたビットラインＢＬをプリチャージするように構成される。電流感知増幅器回路１６０は電源ＶＤＤ及び第２差動出力端子Ｏｕｔ−に連結された第２プリチャージトランジスターＰ２を含む。第２プリチャージトランジスターＰ２は参照メモリセル７０と連関された参照ラインＲＬをプリチャージするように構成される。
“レディ”又は“プリチャージ”段階で、プリチャージトランジスターＰ１、Ｐ２は各々ゲートにプリチャージ制御信号Ｓ１を受信する。プリチャージ制御信号Ｓ１は制御ロジック（１９０、図２参照）によって生成され得る。プリチャージトランジスターＰ１はプリチャージ制御信号Ｓ１を受信し、プリチャージ制御信号Ｓ１に応答して、電流感知増幅器回路１６０の“レディ”又は“プリチャージ”段階の間にメモリセル３０と連関されたビットラインＢＬ及びビットラインキャパシター３１５をプリチャージする。同様に、プリチャージトランジスターＰ２はプリチャージ制御信号Ｓ１を受信し、プリチャージ制御信号Ｓ１に応答して、電流感知増幅器回路１６０の“レディ”又は“プリチャージ”段階の間に参照メモリセル７０と連関された参照ラインＲＬ及び参照ラインキャパシター３２０をプリチャージする。
プリチャージトランジスターＰ１、Ｐ２によって生成される電流ＩＢＩＴ３３５、ＩＲＥＦ３４０はプリチャージトランジスターＰ１及びビットラインキャパシター３１５の間に、そしてプリチャージトランジスターＰ２及び参照ラインキャパシター３２０の間に位置する制限された構成要素によって、ビットラインキャパシター３１５及び参照ラインキャパシター３２０を速くプリチャージする高いピーク電流を提供する。言い換えれば、プリチャージトランジスターによって生成される電流は、以下で詳しく説明されるように、電流感知増幅器回路のラッチ回路を通じて流れない。したがって、“レディ”又は“プリチャージ”段階の間に、より少ない数のトランジスター、キャパシター、そして導電ラインが充電されなければならなく、結果的に読出し応答時間が向上される。電流ＩＢＩＴ、ＩＲＥＦ、３３５、３４０はプリチャージ段階の間の高いピーク電流によって、より速やかに安定化されることができる。また、キャパシタンスＣＢＩＴ３１５、ＣＲＥＦ３２０の間の差異又はミスマッチ（ｍｉｓｍａｔｃｈ）に関わらず、“レディ”又は“プリチャージ”段階の速い充電によって、感知エラーが減少される。結果的に、感知電流は数ナノ秒（例えば、４ｎｓ又は５ｎｓ）内に安定化されることができる。
“セット”又は“増幅”段階で、電流感知増幅器回路１６０はメモリセル３０に格納されたビットデータを感知する。電流感知増幅器回路１６０は第１差動出力端子Ｏｕｔ＋及び第１プリチャージトランジスターＰ１に直接連結された第１電流変調トランジスターＮ１を含む。第１電流変調トランジスターＮ１は、以下でより詳細に説明されるように、電流感知増幅器回路１６０の少なくとも“セット”又は“増幅”段階の間に飽和領域で動作するように構成される。また、第２電流変調トランジスターＮ２は第２差動出力端子Ｏｕｔ−及び第２プリチャージトランジスターＰ２に直接連結される。第２電流変調トランジスターＮ２は、以下でより詳細に説明されるように、電流感知増幅器回路１６０の少なくとも“セット”又は“増幅”段階の間に飽和領域で動作するように構成される。電流変調トランジスターＮ１、Ｎ２は、メモリセル３０からビットデータを読み出すために試図の間にメモリセル３０の破壊的な書込みが発生する確率（ｌｉｋｅｌｉｈｏｏｄ）を減少させるために使用される。
より詳細には、第１電流変調トランジスターＮ１のドレーン端子３５０は第１差動出力端子Ｏｕｔ＋及び第１プリチャージトランジスターＰ１のドレーン端子３６０に直接連結される。第１電流変調トランジスターＮ１のソース端子３５２はメモリセル３０と連関されたビットラインＢＬに連結される。第２電流変調トランジスターＮ２のドレーン端子３５５は第２差動出力端子Ｏｕｔ−及び第２プリチャージトランジスターＰ２のドレーン端子３６５に直接連結される。また、第２電流変調トランジスターＮ２のソース端子３５７は参照メモリセル７０と連関された参照ラインＲＬに連結される。トランジスターＮ１、Ｎ２はＮＭＯＳトランジスターであり得る。トランジスターＰ１、Ｐ２は拡張モード（ｅｎｈａｎｃｅｍｅｎｔ ｍｏｄｅ）ＰＭＯＳローディングタイプ（ｌｏａｄｉｎｇ ｔｙｐｅ）トランジスター、即ちデジタルモードオン／オフ式トランジスターであり得る。本発明の技術的思想から逸脱されなく、他の方式のＭＯＳトランジスターが使用され得ることが理解できる。
第１及び第２電流変調トランジスターＮ１、Ｎ２は電流感知増幅器１６０の“セット”又は“増幅”段階の間に、ビットライン電流ＩＢＩＴ、３３５及び参照ライン電流ＩＲＥＦ、３４０を各々連続的に平均になるように構成される。例えば、ビットライン電流３３５及び参照ライン電流３４０を連続的に平均することは、電流感知増幅器の“セット”又は“増幅”段階の間にビットラインＢＬ及び参照ラインＲＬを流れるより少ない電流ＩＢＩＴ、ＩＲＥＦ、３３５、３４０を除外せず、電流感知増幅器の少なくとも“セット”又は“増幅”段階の間に、第１電流変調トランジスターＮ１を飽和領域で動作し、第２電流変調トランジスターＮ２を飽和領域で動作することを含む。接地されたキャパシター３７０として点線で図示された寄生キャパシタンスはビットラインＢＬ及び参照ラインＲＬの平均に寄与できる。結果的に、雑音耐性が強化され、スパイクノイズ（ｓｐｉｋｅ ｏｆ ｎｏｉｓｅ）、変換ノイズ（ｓｗｉｔｃｈｉｎｇ ｎｏｉｓｅ）、又は他の電磁気干渉が、電流感知増幅器回路１６０によって処理されるか、或いは出力される信号の攪乱を発生させることが少ない。
電流感知増幅器１６０が充分な電圧ヘッドルームを提供するので、第１及び第２電流変調トランジスターＮ１、Ｎ２は“セット”又は“増幅”段階でトリオード又は線型領域ではない飽和領域で動作できる。先に言及されたように、低い電源電圧は通常的な感知増幅器回路で多重に積層されたトランジスターによって電圧ヘッドルーム問題をもたらすことができる。本発明の技術的思想にしたがう実施形態で、電流変調トランジスターＮ１はプリチャージトランジスターＰ１と直接連結されるので、電源ＶＤＤ及びメモリセル３０の間の経路に２つのトランジスターのみを形成する。同様に、電流変調トランジスターＮ２はプリチャージトランジスターＰ２に直接連結されるので、電源ＶＤＤ及び参照メモリセル７０の間の経路に２つのトランジスターのみを形成する。
したがって、１．２Ｖ又は１．３Ｖの低い電源電圧の場合にも、メモリセル３０に格納されたビットデータを感知する間に、トランジスターＮ１、Ｎ２が飽和領域で動作する充分なヘッドルームが提供される。したがって、低電圧動作が可能し、言い換えれば、“セット”又は“増幅”段階の間に電流感知増幅器回路の動作に悪影響を及ばなく、電源電圧が減少され得る。論理出力信号の高い雑音抵抗及び向上された信頼性は本発明の例示的な構成から導出される長所の一部である。
“ゴー”又は“ラッチ”段階の間に、電流感知増幅器回路１６０は、以下でより詳細に説明されるように、電流感知増幅器回路１６０の第１及び第２差動出力端子Ｏｕｔ＋、Ｏｕｔ−で論理値“０”又は論理値“１”をラッチする。電流感知増幅器回路１６０はラッチトランジスターＰ３、Ｐ４、Ｎ３、Ｎ４を含む交差連結された（ｃｒｏｓｓ−ｃｏｕｐｌｅｄ）ラッチ回路を含む。交差連結されたラッチ回路は第１及び第２差動出力端子Ｏｕｔ＋、Ｏｕｔ−に連結される。
交差連結されたラッチ回路はラッチイネーブルトランジスターＮ５を付随的に（ｏｐｔｉｏｎａｌｌｙ）包含することができる。又は、ラッチイネーブルトランジスターＮ５は複数の電流感知増幅器回路（例えば、図２の１６０及び１６５）の各々に全域的（ｇｌｏｂａｌ）であり得る。言い換えれば、１つのグローバルラッチイネーブルトランジスターＮ５がメモリ装置１５０の電流感知増幅器回路の各々のラッチ回路の各々をイネーブルするために使用され得る。
ラッチイネーブルトランジスターＮ５はラッチ制御信号Ｓ２に応答して、電流感知増幅器回路１６０の“ゴー”又は“ラッチ”段階をイネーブルするように構成される。例示的に、ラッチ制御信号Ｓ２は制御ロジック（１９０、図２参照）によって生成され得る。第１ラッチトランジスターＰ３は電源（例えば、ＶＤＤ）及び第１差動出力端子Ｏｕｔ＋に連結される。第２ラッチトランジスターＰ４は電源（例えば、ＶＤＤ）及び第２差動出力端子Ｏｕｔ−に連結される。第３ラッチトランジスターＮ３は第１ラッチトランジスターＰ３及びラッチイネーブルトランジスターＮ５に連結される。第４ラッチトランジスターＮ４は第２ラッチトランジスターＰ４及びラッチイネーブルトランジスターＮ５に連結される。ラッチトランジスターは“ゴー”又は“ラッチ”段階の間に、ラッチ制御信号Ｓ２によって、ターンオンされるラッチイネーブルトランジスターＮ５に応答してそして抵抗式メモリセル３０に格納されたビット値にしたがって、正帰還に基づいて、第１及び第２差動出力端子（Ｏｕｔ＋又はＯｕｔ−）で各々論理値“０”又は論理値“１”をラッチするように構成される。
より詳細には、第３ラッチトランジスターＮ３のソース端子はラッチイネーブルトランジスターＮ５のソース端子に直接連結される。同様に、第４ラッチトランジスターＮ４のソース端子はラッチイネーブルトランジスターＮ５のドレーン端子に直接連結される。第１ラッチトランジスターＰ３のゲート端子は第２差動出力端子Ｏｕｔ−に連結される。第２ラッチトランジスターＰ４のゲート端子は第２差動出力端子Ｏｕｔ＋に連結される。第３ラッチトランジスターＮ３のゲート端子は第２差動出力端子Ｏｕｔ−に連結される。第４ラッチトランジスターＮ４のゲート端子は第１差動出力端子Ｏｕｔ＋に連結される。
第１及び第３ラッチトランジスターＰ３、Ｎ３の各々のドレーン端子は第１差動出力端子Ｏｕｔ＋に連結される。第２及び第４ラッチトランジスターＰ４、Ｎ４の各々のドレーン端子は第２差動出力端子Ｏｕｔ−に連結される。ラッチイネーブルトランジスターＮ５は拡張モードＮＭＯＳローディングタイプトランジスター、即ちデジタルモードオン／オフ式トランジスターであり得る。第１及び第２ラッチトランジスターＰ３、Ｐ４は各々ＰＭＯＳトランジスターであり得る。第３及び第４ラッチトランジスターＮ３、Ｎ４は各々ＮＭＯＳトランジスターであり得る。本発明の技術的思想から逸脱せず、他の方式のＭＯＳトランジスターが使用され得ることが理解できる。
図５は“レディ”又は“プリチャージ”段階４０５と連関された図４の電流感知増幅器回路１６０の等価回路図の例を示す。スイッチＳＷ３０５、ＳＷ３１０は閉じていると仮定され、したがって、電流感知増幅器回路１６０をメモリセル３０及び参照メモリセル７０に連結する。電流感知増幅器回路１６０の“レディ”又は“プリチャージ”段階で、ワードラインＷＬはハイ（“Ｈ”）状態に遷移し、プリチャージ制御信号Ｓ１はロー（“Ｌ”）状態であり、ラッチイネーブル信号Ｓ２は“Ｌ”状態である。したがって、プリチャージ制御信号Ｓ１に応答して第１プリチャージトランジスターＰ１が完全にターンオンされ、第２プリチャージトランジスターＰ２が完全にターンオンされて、電源ＶＤＤへの導電経路を形成する。したがって、プリチャージトランジスターＰ１、Ｐ２の位置は図５の等価回路図で導電経路として図示される。
電流変調トランジスターＮ１、Ｎ２はゲート電圧ＶＢに応答してターンオンされる。したがって、第１プリチャージトランジスターＰ１及び第２プリチャージトランジスターＰ２はビットラインＢＬ及び参照ラインＲＬを各々プリチャージする。また、ビットラインキャパシター３１５及び参照ラインキャパシター３２０は電流ＩＢＩＴ、ＩＲＥＦ、３３５、３４０によってプリチャージされる。差動出力端子Ｏｕｔ＋、Ｏｕｔ−がラッチトランジスターＰ３、Ｐ４をターンオフする電源電圧ＶＤＤ又はそれと類似な電圧であるので、ラッチ回路はイネーブルされない。また、差動出力端子Ｏｕｔ＋、Ｏｕｔ−が高いレベルであるので、ラッチトランジスターＮ３、Ｎ４がオン状態である反面、ラッチイネーブルトランジスターＮ５はターンオフされるので、ラッチトランジスターＮ３、Ｎ４は動作しない。したがって、プリチャージ電流はラッチ回路のいずれかのトランジスターへも流れないので、プリチャージ段階のピーク電流レベルが向上され、応答時間が改善される。
図６は“セット”又は“増幅”段階５０５と連関された図４の電流感知増幅器回路１６０の等価回路図の例を示す。スイッチＳＷ３０５、ＳＷ３１０は閉じていると仮定され、電流感知増幅器回路１６０をメモリセル３０及び参照メモリセル７０と連結する。電流感知増幅器回路１６０の“セット”又は“増幅”段階で、ワードラインＷＬは“Ｈ”状態を維持し、プリチャージ制御信号Ｓ１は”Ｈ”状態に遷移し、そしてラッチイネーブル信号Ｓ２は“Ｌ”状態を維持する。したがって、第１プリチャージトランジスターＰ１及び第２プリチャージトランジスターＰ２はプリチャージ制御信号Ｓ１に応答してターンオフされるので、図６の等価回路図から除去される。また、ラッチイネーブルトランジスターＮ５が相変わらず、オフ状態であるので、ラッチトランジスターＮ３、Ｎ４は動作しない。
“セット”又は“増幅”段階５０５の間に、ラッチトランジスターＰ３、Ｐ４は寄生キャパシタンス３７０によって初期にオフ状態であるが、差動出力端子Ｏｕｔ＋、Ｏｕｔ−を低くするビットライン電流ＩＢＩＴ、３３５及び参照ライン電流ＩＲＥＦ、３４０によってターンオンされ始まる。しかし、ラッチトランジスターＰ３、Ｐ４は同時にターンオンされない。ビットライン電流ＩＢＩＴ、３３５及び参照ライン電流ＩＲＥＦ、３４０の間の差異によって（即ち、メモリセル及び参照メモリセルの抵抗の間の差異によって）、ラッチトランジスターＰ３、Ｐ４は互に異なる始点にターンオンされる。正帰還に基づいて、ラッチトランジスターＰ３、Ｐ４の中で１つはターンオンを持続し、その他の１つはターンオフを開始する。例示的に、ラッチトランジスターＰ３がラッチトランジスターＰ４より速くターンオンされれば、ラッチトランジスターＰ３は電源電圧ＶＤＤを対応する差動出力端子Ｏｕｔ＋へ伝達し、これは他のラッチトランジスターＰ４のターンオフをもたらす。
また、“セット”又は“増幅”段階５０５の間に、電流変調トランジスターＮ１、Ｎ２はトリオード又は線型領域ではない飽和領域で動作し、寄生キャパシタンス３７０と共にビットライン電流ＩＢＩＴ、３３５及び参照ライン電流ＩＲＥＦ、３４０を連続的に平均して雑音耐性を改善する。
図７は“ゴー”又は“ラッチ”段階６０５と連関された図４の電流感知増幅器回路の等価回路図の例を示す。スイッチＳＷ３０５、ＳＷ３１０は閉じていると仮定されるので、電流感知増幅器回路１６０をメモリセル３０及び参照メモリセル７０に連結する。電流感知増幅器回路１６０の“ゴー”又は“ラッチ”段階６０５で、ワードラインＷＬは“Ｌ”状態に遷移し、プリチャージ制御信号Ｓ１は“Ｈ”状態を維持し、そしてラッチイネーブル信号Ｓ２は“Ｈ”状態に遷移する。第１プリチャージトランジスターＰ１及び第２プリチャージトランジスターＰ２はターンオフされ、図７で開いたスイッチ６０５、６１０に図示される。ラッチイネーブルトランジスターＮ５及びラッチトランジスターＮ３、Ｎ４はラッチイネーブル信号Ｓ２０に応答して動作することができ、ラッチ電流６１５が流れるようにする。
全体ラッチ回路（即ち、ラッチトランジスターＰ３、Ｐ４、Ｎ３、Ｎ４）は正帰還に基づいて差動出力端子Ｏｕｔ＋、Ｏｕｔ−で論理値“０”又は論理値“１”をラッチするために使用される。上述された例に続いて、正帰還に基づいて、ラッチトランジスターＰ３はターンオンされ、ラッチトランジスターＰ４はターンオフされ、ラッチトランジスターＮ３はターンオフされ、そしてラッチトランジスターＮ４はターンオンされることができる。
ラッチ回路はメモリセル３０に論理値“０”又は“１”が格納された可否にしたがって異なりに動作することが理解できる。例えば、メモリセルがＲＬ状態（即ち、論理値“０”）であれば、ビットライン電流ＩＢＩＴ、３３５は参照ライン電流ＩＲＥＦ、３４０より大きくて、ラッチトランジスターＰ４がラッチトランジスターＰ３より速くターンオンされる。したがって、この場合、正帰還に基づいて、ラッチトランジスターＰ３はターンオフされ、ラッチトランジスターＰ４はターンオンされ、ラッチトランジスターＮ３はターンオンされ、そしてラッチトランジスターＮ４はターンオフされるので、差動出力端子Ｏｕｔ＋で論理値“０”がラッチされる。反対に、メモリセル３０がＲＨ状態（即ち、論理値“１”）であれば、ビットライン電流ＩＢＩＴ、３３５は参照ライン電流ＩＲＥＦ、３４０より小さく、ラッチトランジスターＰ３がラッチトランジスターＰ４より速くターンオンされる。したがって、この場合、正帰還に基づいて、ラッチトランジスターＰ３はターンオンされ、ラッチトランジスターＰ４はターンオフされ、ラッチトランジスターＮ３はターンオフされ、そしてラッチトランジスターＮ４はターンオンされるので、差動出力端子Ｏｕｔ＋で論理値“１”がラッチされる。
図８はメモリセル抵抗ＲＢＩＴが“Ｈ”値ＲＨに予め設定された時に、電流感知増幅器回路１６０の互に異なる段階と連関された信号波形を示す本発明の技術的思想にしたがう波形図である。
電流感知増幅器回路１６０の“レディ”又は“プリチャージ”段階４０５で、ワードラインＷＬはハイ（“Ｈ”）状態に遷移し、プリチャージ制御信号Ｓ１はロー（“Ｌ”）状態であり、そしてラッチイネーブル信号Ｓ２は“Ｌ”状態である。本発明の技術的思想にしたがうビットライン電流ＩＢＩＴ、３３５のピーク７０５は従来技術のビットライン電流のピークより高い。したがって、ビットライン及びビットラインキャパシタンスは“レディ”又は“プリチャージ”段階の間により速く充電される。また、ビットラインキャパシタンスＣＢＩＴ、３１５及び参照ラインキャパシタンスＣＲＥＦ、３２０の間の差異又はミスマッチ（ｍｉｓｍａｔｃｈ）に関わらず、“レディ”又は“プリチャージ”段階の間の速い充電によって感知エラーが減少される。
電流感知増幅器回路１６０の“セット”又は“増幅”段階５０５で、ワードラインＷＬは“Ｈ”状態を維持し、プリチャージ制御信号Ｓ１は“Ｈ”状態に遷移し、そしてラッチイネーブル信号Ｓ２は“Ｌ”状態を維持する。この段階で先行技術のビットライン電流は消失されることができる反面、即ち電圧ヘッドルーム問題によって、０になる反面、本発明の技術的思想にしたがうビットライン電流ＩＢＩＴ、３３５は上述したように充分な電圧ヘッドルームによって、安定的に維持され、連続的に平均になるので、向上された雑音耐性、向上された増幅特性、そして電流感知増幅器回路１６０の効率的な動作を提供する。先行技術の参照ライン電流また本発明の参照ライン電流ＩＲＥＦ、３４０より少なめに安定的である。
電流感知増幅器回路１６０の“ゴー”又は“ラッチ”段階６０５で、ワードラインＷＬは“Ｌ”状態に遷移し、プリチャージ制御信号Ｓ１は“Ｈ”状態を維持し、そしてラッチイネーブル信号Ｓ２は“Ｈ”状態に遷移する。この実施形態で“ＲＢＩＴ＝ＲＨ”であるので、論理値“１”が差動出力端子Ｏｕｔ＋でラッチされる。
図９はメモリセル抵抗ＲＢＩＴが“Ｌ”値ＲＬに予め設定された時に、電流感知増幅器回路１６０の互に異なる段階と連関された信号波形を示す本発明の技術的思想にしたがう波形図である。
電流感知増幅器回路１６０の“レディ”又は“プリチャージ”段階４０５で、ワードラインＷＬはハイ（“Ｈ”）状態に遷移し、プリチャージ制御信号Ｓ１はロー（“Ｌ”）状態であり、ラッチイネーブル信号Ｓ２は“Ｌ”状態である。本発明の技術的思想にしたがうビットライン電流ＩＢＩＴ、３３５のピーク８０５は先行技術のビットライン電流のピークより高い。したがって、“レディ”又は“プリチャージ”段階の間にビットライン及びビットラインキャパシタンスはより速く充電される。また、ビットラインキャパシタンスＣＢＩＴ、３１５及び参照ラインキャパシタンスＣＲＥＦ、３２０の間の差異又はミスマッチ（ｍｉｓｍａｔｃｈ）に関わらず、“レディ”又は“プリチャージ”段階の間の速い充電によって感知エラーが減少される。
電流感知増幅器回路１６０の“セット”又は“増幅”段階５０５で、ワードラインＷＬは“Ｈ”状態を維持し、プリチャージ制御信号Ｓ１は“Ｈ”状態に遷移し、そしてラッチイネーブル信号Ｓ２は“Ｌ”状態を維持する。この段階で先行技術のビットライン電流は消失されることができる反面、即ち電圧ヘッドルーム問題によって、０になる反面、本発明の技術的思想にしたがうビットライン電流ＩＢＩＴ、３３５は上述したように充分な電圧ヘッドルームによって、安定的に維持され、連続的に平均になるので、向上された雑音耐性、向上された増幅特性、及び電流感知増幅器回路１６０の効率的な動作を提供する。先行技術の参照ライン電流また本発明の参照ライン電流ＩＲＥＦ、３４０より少なめに安定的である。
電流感知増幅器回路１６０の“ゴー”又は“ラッチ”段階６０５で、ワードラインＷＬは“Ｌ”状態に遷移し、プリチャージ制御信号Ｓ１は“Ｈ”状態を維持し、そしてラッチイネーブル信号Ｓ２は“Ｈ”状態に遷移する。この実施形態で“ＲＢＩＴ＝ＲＬ”であるので、論理値“０”が差動出力端子Ｏｕｔ＋でラッチされる。
図１０は本発明の技術的思想にしたがって感知増幅器回路１６０を利用して抵抗式メモリ３０のデータを感知するための技術を示す順序図９００である。９０２段階で、“レディ”又は“プリチャージ”段階４０５へ進入するか否かを判別される。“レディ”又は“プリチャージ”段階４０５であれば、９０４段階で、上述したように、ビットライン及び参照ラインキャパシターが直接プリチャージされる。“レディ”又は“プリチャージ”段階４０５でなければ、フローは最初に復帰する。
９０６段階で、“セット”又は“増幅”段階５０５へ進入するか否かを追加判別される。“セット”又は“増幅”段階５０５であれば、上述したように、９０８段階で、電流変調トランジスター（例えば、Ｎ１、Ｎ２）が“セット”又は“増幅”段階５０５で飽和領域で動作し、９１２段階でビットライン及び参照ライン電流が連続的に平均になるので、雑音耐性が向上される。“セット”又は“増幅”段階５０５でなければ、フローは追加判別及び感知増幅動作の最初に復帰する。フローは９０６段階を反複することができる。
９１４段階で、“ゴー”又は“ラッチ”段階６０５へ進入するか否かを判断するその他の判別が遂行される。“ゴー”又は“ラッチ”段階６０５であれば、上述したように、９１６段階で、論理値“０”又は“１”がラッチ回路の正帰還を利用してラッチされる。“ゴー”又は“ラッチ”段階６０５でなければ、フローは９１４段階を繰り返すか、或いは他の判別及び感知増幅動作を遂行できる。
図１１は本発明の技術的思想のその他の実施形態による、電流ミラー９６０と連関された図２の電流感知増幅器回路（例えば、１６０、１６５）の例示的な回路図である。先に言及されたように、電流感知増幅器回路（１５０、図２参照）は複数の電流感知増幅器回路を包含することができる。各電流感知増幅器回路はメモリブロック（例えば、図２の１２０及び１３０）の中で１つの対応するビットラインと連関され得る。電流ミラー回路９６０は複数の電流感知増幅器回路（例えば、１６０、１６５等）と連結され得る。
電流感知増幅器回路（例えば、１６０、１６５等）の各々は上述されたラッチ回路（例えば、Ｐ３、Ｐ４、Ｎ３、Ｎ４）を含む。メモリ装置１０５はラッチ制御信号Ｓ２に応答して電流感知増幅器回路各々のラッチ段階をイネーブルするように構成されるグローバルラッチイネーブルトランジスターＮ５をさらに含む。
電流ミラー回路９６０は電流ミラートランジスターＭ１、Ｍ２、Ｍ３、Ｍ４を含む。電流変調トランジスターＮ２のゲートは電流ミラートランジスターＭ２のゲートに連結される。電圧ソース９３５は電流ミラートランジスターＭ１のゲートへゲート電圧ＶＲを提供する。電流ミラートランジスターは複数の電流感知増幅器回路の各々の参照ライン電流ＩＲＥＦ、３４０を各々の動作することができる。
電流ミラー回路９６０は参照メモリセル７０と連関された参照ラインＲＬに連結される。電流ミラー回路９６０は電流感知増幅器回路の各々のプリチャージ段階の間に、参照メモリセル７０と連関された参照ラインＲＬをプリチャージする。電流ミラー回路９６０は電流感知増幅器回路の各々の少なくとも“増幅”段階の間に参照ライン電流ＩＲＥＦ、３４０を複製する。また、電流ミラー回路９６０は参照メモリセル７０と連関された参照ラインＲＬをプリチャージするように構成される。また、電流ミラー回路９６０は“セット”又は“増幅”段階の間に、参照ライン電流ＩＲＥＦ、３４０を連続的に平均するように構成される。
図１２は本発明の技術的思想にしたがうその他の実施形態にしたがって、自己ラッチ（ｓｅｌｆ−ｌａｔｃｈ）ロジックを含む電流感知増幅器回路９７０の例示的な回路図である。電流感知増幅器回路９７０は図２及び図４の電流感知増幅器回路１６０と類似であり、したがって、同一の又は類似な構成要素は説明を簡単にするために省略される。
主な差異点は、電流感知増幅器回路９７０は自己ラッチ（ｓｅｌｆ−ｌａｔｃｈｉｎｇ）ロジックを提供するための論理ゲート９１０を含む点である。論理ゲート９１０は第１及び第２差動出力信号（即ち、Ｏｕｔ＋及びＯｕｔ−）を入力として受信し、ラッチ制御信号Ｓ２を生成するように構成される。論理ゲート９１０はＮＡＮＤゲートであり得る。したがって、ラッチ制御信号Ｓ２は差動出力信号Ｏｕｔ＋、Ｏｕｔ−の中で１つが“Ｌ”状態である時、“Ｈ”状態に設定されるので、“ゴー”又は“ラッチ”段階のための適切な制御信号を提供することができる。したがって、ラッチ回路の動作は論理ゲート９１０によって生成されるラッチ制御信号Ｓ２に応答して制御される。ラッチイネーブルトランジスターＮ５は電流感知増幅器回路の各々に対して全域的であることが理解できる。
図１３Ａは本発明の技術的思想のその他の実施形態による電流感知増幅器回路９８０を示す例示的な回路図である。電流感知増幅器回路９８０は図２及び図４の電流感知増幅器回路９８０と類似であり、したがって、同一の又は類似な構成要素の詳細な説明は説明を簡単にするために省略される。
主な差異点は、電流感知増幅器回路９８０は制御トランジスターＰ５、Ｐ６、Ｐ７を含む点である。制御トランジスターＰ５、Ｐ６、Ｐ７は図１３Ｂ及び図１３Ｃの波形図を参照して説明される。
図１３Ｂは本発明の技術的思想の実施形態にしたがって、メモリセル３０の抵抗がハイに予め設定された時に、図１３Ａの電流感知増幅器回路９８０の互に異なる段階と連関された信号波形を示す例示的な波形図である。
図１３Ｂは本発明の技術的思想の実施形態にしたがって、メモリセル３０の抵抗がローに予め設定された時に、図１３Ａの電流感知増幅器回路９８０の互に異なる段階と連関された信号波形を示す例示的な波形図である。
以下、図１３Ａ、図１３Ｂ及び図１３Ｃを参照して説明する。電流感知増幅器回路９８０の“レディ”又は“プリチャージ”段階１３０５の間に、制御信号Ｓ０、Ｓ１、Ｓ２は“Ｌ”状態に設定されるので、制御トランジスターＰ５、Ｐ６、Ｐ７はターンオンされる。この段階で、プリチャージトランジスターＰ１、Ｐ２はダイオードの構成状態であり、ターンオンされる。プリチャージトランジスターＰ１はメモリセル３０と連関されたビットラインＢＬ及びビットラインキャパシター３１５をプリチャージする。同様に、プリチャージトランジスターＰ２は参照メモリセル７０と連関された参照ラインＲＬ及び参照ラインキャパシター３２０をプリチャージする。プリチャージトランジスターによって、生成されるビットライン電流ＩＢＩＴ、３３５及び参照ライン電流ＩＲＥＦ、３４０は高いピーク電流を提供し、ビットラインキャパシター３１５及び参照ラインキャパシター３２０を速くプリチャージする。
“セット”又は“増幅”段階１３１０で、制御信号Ｓ１は“Ｈ”状態に遷移し、制御信号Ｓ０、Ｓ２は“Ｌ”状態を維持するので、トランジスターＰ５はターンオフされる。トランジスターＰ６、Ｐ７はオン状態を維持する。結果的に、“セット”又は“増幅”段階１３１０で電流ミラー回路が形成される。より詳細には、この段階でトランジスターＰ５がターンオフ状態を維持する間に、トランジスターＰ１、Ｐ２のゲートは共に連結された状態を維持し、トランジスターＰ２のドレーンはトランジスターＰ１、Ｐ２のゲートに連結された状態を維持する。したがって、トランジスターＰ２は電流ソースになり、トランジスターＰ１は電流ミラーのトランジスターＰ２側の電流を複製する。メモリセル３０及び参照メモリセル７０の実際の又は制御された抵抗の間の差異によって、差動出力信号Ｏｕｔ＋、Ｏｕｔ−は“ＲＢＩＴ＝ＲＨ”であるか（図１３Ｂに示したように）、又は“ＲＢＩＴ＝ＲＬ”であるか（図１３Ｃに示したように）にしたがって、上昇又は下降が開始する。
“ゴー”又は“ラッチ”段階１３１５の間に、制御信号Ｓ１は“Ｌ”状態に遷移し、制御信号Ｓ２は“Ｈ”状態に遷移し、制御信号Ｓ０は“Ｌ”状態を維持する。結果的に、トランジスターＰ５はターンオンされ、トランジスターＰ６はターンオフされ、トランジスターＰ７はターンオン状態を維持する。これは上述されたトランジスターＰ３、Ｐ４、Ｎ３、Ｎ４と実質的に同様に動作する交差連結されたラッチ構造をもたらす。差異点は、“ゴー”又は“ラッチ”段階１３１５の間にトランジスターＰ１、Ｐ２がトランジスターＰ３、Ｐ４のところに使用される点である。正帰還に基づいて、ラッチトランジスターＰ１、Ｐ２、Ｎ３、Ｎ４はメモリセル３００に格納されたビット値にしたがって、差動出力端子Ｏｕｔ＋、Ｏｕｔ−で論理値“０”又は“１”をラッチすることができる。
この実施形態で、トランジスターＰ７は３つのすべての段階でターンオン状態を維持しても、電流感知増幅器回路９８０は電流感知増幅器回路９８０の一方又は両方に配置される複数のメモリアレイ又はメモリブロックを支援することができることが理解できる。したがって、トランジスターＰ５、Ｐ７は対称性を提供し、何れのメモリアレイ又はメモリブロックが活性化されるかに基づいて動作することができる。トランジスターＰ５、Ｐ６、Ｐ７は拡張モードＰＭＯローディングタイプトランジスター、即ちデジタルモードオン／オフ式トランジスターであり得る。本発明の技術的思想から逸脱せず、他の方式のＭＯＳトランジスターが使用され得ることが理解できる。
図１４Ａは本発明の技術的思想の他の実施形態による、エッジ参照セル（ｅｄｇｅ−ｒｅｆｅｒｅｎｃｅ ｃｅｌｌ）配置又はパターン（例えば、１４０５）のメモリセルアレイ（例えば、１１０）及びメモリバンク（例えば、１４１５、１４２０）のレイアウトの例示的な図面である。凡例１４００は配置で使用されるシンボルの説明を提供する。図１４Ａを参照すれば、共有された電流感知増幅器回路１４３５はメモリバンク１４１５、１４２０の中で１つ又は全てが使用される。参照メモリセル７０は共有された電流感知増幅器回路１４３５と隣接するようにパッチされ得る。バンク１４１５及び／又はバンク１４２０で、特定な参照メモリセル７０は複数のメモリビットセル３０のための参照を提供することができる。
メモリバンク１４１５の参照メモリセル７０及びメモリバンク１４２０の参照メモリセル７０は対応する参照ラインを通じて１つの共有された電流感知増幅器回路（例えば、電流感知増幅器回路１４３５の中で）に連結され得る。言い換えれば、１つの共有された電流感知増幅器回路は互に異なるメモリバンクの２又はそれ以上の参照ライン及び／又は参照メモリセルに連結され得る。同様に、メモリバンク１４１５のメモリビットセル３０及びメモリバンク１４２０のメモリビットセル３０は対応するビットラインを通じて１つの共有された電流感知増幅器回路（例えば、電流感知増幅器回路１４３５の中で）に連結され得る。言い換えれば、１つの共有された電流感知増幅器回路は互に異なるメモリバンクの２又はそれ以上のビットライン及び／又はメモリビットセルに連結され得る。
図１４Ｂは本発明の技術的思想の他の実施形態による、ワード参照（ｗｏｒｄ−ｒｅｆｅｒｅｎｃｅ ｃｅｌｌ）セル配置又はパターン（例えば、１４１０）で、メモリセルアレイ（例えば、１１０）及びメモリバンク（例えば、１４２５及び１４３０）のレイアウトの例示的な図面である。図１４Ａと同様に、凡例１４００はこの配置で使用されるシンボルの説明を提供する。図１４Ｂを参照すれば、共有された電流感知増幅器回路１４４０はメモリバンク１４２５、１４３０の中で１つ又は全てによって使用される。このレイアウトで、メモリビットセル３０は参照メモリセル７０及び共有された電流感知増幅器回路１４４０の間に配置される。バンク１４２５及び／又はバンク１４３０で、特定な参照メモリセル７０は複数のメモリビットセル３０のための参照を提供することができる。
メモリバンク１４３０の参照メモリセル７０及びメモリバンク１４２５のメモリビットセル３０は対応する参照ライン及びビットラインを通じて１つの共有された電流感知増幅器回路（例えば、電流感知増幅器回路１４４０の中で）に各々連結される。言い換えれば、１つの共有された電流感知増幅器回路は互に異なるメモリバンクと連関された参照ライン及びビットラインに連結され得る。同様に、１つの共有された感知増幅器回路は互に異なるバンクと連関された参照セル７０及びメモリビットセル３０と連結され得る。言い換えれば、１つの共有された感知増幅器回路は互に異なるメモリバンクの参照セル及び／又はメモリビットセルと連結され得る。
本発明の技術的思想の実施形態による抵抗式メモリ装置は多様な製品に適用され得る。本発明の技術的思想の実施形態による抵抗式メモリ装置はメモリカード、ＵＳＢメモリ、ソリッドステートドライブ（ＳＳＤ）等のような格納装置のみでなく、個人用コンピューター、デジタルカメラ、カムコーダー、携帯電話、ＭＰ３プレーヤー、ＰＭＰ、ＰＳＰ、ＰＤＡ等のような電子装置に適用され得る。
図４乃至図１４Ｂを参照して説明されたように、ソースラインＳＬｓは接地電位ＧＮＤに連結され、これは図４乃至図１４Ｂに図示された回路図で仮定される構成である。しかし、一部実施形態で（ここに開示された回路図の中でいずれも）、ソースラインＳＬｓは電源電位ＶＤＤに連結され得る。この場合、各ＰＭＯＳトランジスターはＮＭＯＳトランジスターに代替され、各ＮＭＯＳトランジスターはＰＭＯＳトランジスターに代替される。言い換えれば、ソースラインＳＬｓが電源電位ＶＤＤに連結されれば、電流感知増幅器回路は上下が変わり、これはＮＭＯＳトランジスターがＰＭＯＳトランジスターで代替され、ＰＭＯＳトランジスターがＮＭＯＳトランジスターで代替されることを意味する。別に言及されなければ、ソースラインが接地電圧に連結される時、電流感知増幅器回路は第１トランジスター構成を有し、ソースラインが電源電圧に連結される時、電流感知増幅器回路は第１トランジスター構造が反転された第２トランジスター構成を有する。
図１５は本発明の技術的思想の実施形態による、抵抗式メモリ装置の多様な応用を示すブロック図である。図１５を参照すれば、メモリシステム１５００は格納装置１５２５及びホスト１５２０を含む。格納装置１５２５は抵抗式メモリ１５１０及びメモリコントローラ１５０５を含む。
格納装置１５２５はメモリカード（例えば、ＳＤ、ＭＭＣ等）又は付着可能であるハンドヘルド格納装置（例えば、ＵＳＢメモリ等）のような格納媒体を包含することができる。格納装置１５２５はホスト１５２０に連結され得る。格納装置１５２５はホストインターフェイスを通じてホスト１５２０へデータを伝送し、ホスト１５２０からデータを受信することができる。格納装置１５２５はホスト１５２０によって電源を受信し、内部動作を遂行できる。抵抗式メモリ１５１０は本発明の技術的思想の実施形態による電流感知増幅器回路１５１５を包含することができる。
図１６は本発明の技術的思想の実施形態による抵抗式メモリ装置を含むコンピューティングシステム１６００のブロック図である。図１６を参照すれば、コンピューティングシステム１６００はメモリシステム１６１０、電源１６３５、中央処理装置１６２５、及び使用者インターフェイス１６３０を含む。メモリシステム１６１０は抵抗式メモリ装置１６２０及びメモリコントローラ１６１５を含む。中央処理装置１６２５はシステムバス１６０５と電気的に連結される。
抵抗式メモリ装置１６２０は本発明の技術的思想の実施形態による電流感知増幅器回路を包含することができる。抵抗式メモリ装置１６２０はメモリコントローラ１６１５を通じてデータを格納する。データは使用者インターフェイス１６３０から受信されるか、或いは中央処理装置１６２５によって処理され得る。メモリシステム１６００はソリッドステートドライブ（ＳＳＤ）として使用され得る。
図１７は本発明の技術的思想の実施形態による抵抗式メモリ装置を含むコンピューティングシステム１７００を示すブロック図である。図１７を参照すれば、コンピューティングシステム１７００は抵抗式メモリ装置１７２０、中央処理装置１７２５、ランダムアクセスメモリ１７１０、使用者インターフェイス１７３０、及びベースバンドチップセットのようなモデム１７３５を含み、これらはシステムバス１７０５に電気的に連結される。抵抗式メモリ装置１７２０は、上述したように、本発明の技術的思想の実施形態による電流感知増幅器回路を包含することができる。
コンピューティングシステム１７００がモバイル装置であれば、コンピューティングシステム１７００はコンピューティングシステム１７００へ電源を供給するバッテリー（図示せず）をさらに包含できる。図１７に図示せずが、コンピューティングシステム１７００はアプリケーションチップセット、カメライメージプロセッサー（ＣＩＳ：ｃａｍｅｒａ ｉｍａｇｅ ｐｒｏｃｅｓｓｏｒ）、モバイルＤＲＡＭ等をさらに包含できる。
本発明の技術的思想の実施形態による抵抗式メモリ装置はストレージクラスメモリ（ＳＣＭ：ｓｔｏｒａｇｅ ｃｌａｓｓ ｍｅｍｏｒｙ）として使用され得る。“ストレージクラスメモリ”は不揮発性特性及びランダムアクセス特性を全て提供するメモリを示す一般的な用語であり得る。
抵抗式メモリ（ＲｅＲＡＭ）のみでなく、上述されたＰＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ等はストレージクラスメモリとして使用され得る。フラッシュメモリの代わりに、ストレージフラッシュメモリはデータ格納メモリとして使用され得る。また、同期式ＤＲＡＭの代わりに、ストレージクラスメモリはメインメモリとして用され得る。また、１つのストレージクラスメモリはフラッシュメモリ及び同期式ＤＲＡＭの代わりに使用され得る。
図１８は本発明の技術的思想の実施形態による、フラッシュメモリが抵抗式メモリを使用するストレージクラスメモリに代替されたメモリシステムを示すブロック図である。図１８を参照すれば、メモリシステム１８００は中央処理装置１８１０、同期式動的ランダムアクセスメモリ（ＳＤＲＡＭ）１８２０、及びストレージクラスメモリ（ＳＣＭ）１８３０を含む。ＳＣＭ１８３０はフラッシュメモリの代わりにデータ格納メモリに使用される抵抗式メモリであり得る。
ＳＣＭ１８３０はフラッシュメモリより高い速度にデータをアクセスできる。例えば、中央処理装置１８１０が４ＧＨｚの周波数に動作するＰＣで、ＳＣＭ１８３０方式の抵抗式メモリはフラッシュメモリより速いアクセス速度を提供することができる。したがって、ＳＣＭ１８３０を含むメモリシステム１８００はフラッシュメモリを含むメモリシステムより速いアクセス速度を提供することができる。
図１９は本発明の技術的思想の実施形態による、同期式ＤＲＡＭが抵抗式メモリを使用するストレージクラスメモリに代替されたメモリシステムを示すブロック図である。図１９を参照すれば、メモリシステム１９００は中央処理装置１９１０、ストレージクラスメモリ（ＳＣＭ）１９２０、及びフラッシュメモリ１９３０を含む。ＳＣＭ１９２０は同期式ＤＲＡＭ（ＳＤＲＡＭ）の代わりにメインメモリとして使用され得る。
ＳＣＭ１９２０によって消耗される電力はＳＤＲＡＭによって消耗される電力より少ない。メインメモリはコンピューティングシステムによって消耗される電力の約４０％を占める。このような理由で、メインメモリの電力消耗を減少させる技術が開発されてきた。ＤＲＡＭと比較して、ＳＣＭ１９２０は平均的に動的電力消耗の５３％を減少させ、そして電力漏洩にしたがう電力消耗を７３％減少させる。したがって、ＳＣＭ１９２０を含むメモリシステム１９００はＳＤＲＡＭを含むメモリシステムと比較して電力消耗を減少させる。
図２０は本発明の技術的思想の実施形態による、同期式ＤＲＡＭ及びフラッシュメモリが抵抗式メモリを使用するストレージクラスメモリに代替されたメモリシステムを示すブロック図である。図２０を参照すれば、メモリシステム２０００は中央処理装置２０１０及びストレージクラスメモリ（ＳＣＭ）２０２０を含む。ＳＣＭ２０２０は同期式ＤＲＡＭ（ＳＤＲＡＭ）の代わりにメインメモリとして使用され、そしてフラッシュメモリの代わりにデータストレージメモリとして使用され得る。メモリシステム２０００はデータアクセス速度、低い電力、費用及び空間使用の側面で長所を有することができる。
本発明の技術的思想にしたがう抵抗式メモリは、Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ（ＰｏＰ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩ２Ｐ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、５ Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のような多様なパッケージ方式の中で選択された少なくとも１つによってパッキングされ得る。
ここに開示された実施形態は低い電源電圧を使用することができる電流感知増幅器回路を提供する。また、ここに開示された電流感知増幅器回路の実施形態は速い読出し応答時間、ビットライン及び参照ラインの間の寄生差異に対する少ない敏感性、信号平均を維持することによる強い雑音耐性、及び自己ラッチ論理を使用した追加構成を提供する。互に異なる実施形態の互に異なる特徴は同一の電流感知増幅器回路に組合され得ることが理解できる。
本発明の技術的思想の上述された実施形態は例示的なことであり、限定されない。多様な構成要素の他の構成要素での代替及び多様な構成要素の同等な構成要素での置換が可能である。本発明の技術的思想の実施形態はメモリアレイに含まれた磁気ランダムアクセスメモリセルのタイプ又は数によって限定されない。本発明の技術的思想の実施形態は、電流感知増幅器回路を動作させることに包含されるか、或いは磁気トンネルジャンクション装置を選択することに包含されなければ、ＰＭＯＳ、ＮＭＯＳ等のようなトランジスターのタイプによって限定されない。
本発明の技術的思想の実施形態は、論理的熱選択を具現するように又は電流感知増幅器回路のための制御ロジックを生成するように含まれるＮＯＲ又はＮＡＮＤでなければ、論理ゲートのタイプによって限定されない。本発明の技術的思想の実施形態は本発明の技術的思想が具現される集積回路のタイプによって限定されない。本発明の技術的思想の実施形態は、メモリを製造するＣＭＯＳ、バイポーラ、又はＢＩＣＭＯＳのような製造技術の特定なタイプに限定されない。ここに開示された実施形態は電流感知増幅器に関することや、それに限定されない。ここに開示された実施形態は応答時間、雑音耐性特性、低電圧動作能力、広い電圧ヘッドルーム特性、又は少ない感知エラー等を改善する有用な何らかの構成にも包含され得る。
本発明の範囲から逸脱せず、類似な又は類似でない多様な変形が遂行できる。したがって、本発明は添付された請求項に限定されない。
１０５ メモリ装置
１１０ メモリセルアレイ
１２０、１３０ メモリブロック
１５０ 電流感知増幅器回路
１７０ データ入出力回路
１８０ アドレスデコーダー
１９０ 制御ロジック

Claims (27)

  1. 第１出力信号を出力するように構成される第１差動出力端子と、
    前記第１出力信号と反対である第２出力信号を出力するように構成される第２差動出力端子と、
    抵抗式メモリセルと連関されたビットラインに連結される第１入力端子と、
    参照メモリセルと連関された参照ラインに連結される第２入力端子と、
    電源及び前記第１差動出力端子に連結される第１プリチャージトランジスターと、
    前記電源及び前記第２差動出力端子に連結される第２プリチャージトランジスターと、
    前記第１差動出力端子及び前記第１プリチャージトランジスターに直接連結される第１電流変調トランジスターと、
    前記第２差動出力端子及び前記第２プリチャージトランジスターに直接連結される第２電流変調トランジスターと、を含み、
    前記第１プリチャージトランジスターは前記抵抗式メモリセルと連関された前記ビットラインをプリチャージするように構成され、
    前記第２プリチャージトランジスターは前記参照メモリセルと連関された前記参照ラインをプリチャージするように構成され、
    前記第１電流変調トランジスターは少なくとも増幅段階の間に飽和領域モードで動作するように構成され、
    前記第２電流変調トランジスターは少なくとも前記増幅段階の間に前記飽和領域モードで動作するように構成される抵抗式メモリ感知増幅器回路。
  2. 前記第１電流変調トランジスターのドレーンは前記第１差動出力端子及び前記第１プリチャージトランジスターのドレーンに直接連結され、
    前記第１電流変調トランジスターのソースは前記抵抗式メモリセルと連関された前記ビットラインに連結され、
    前記第２電流変調トランジスターのドレーンは前記第２差動出力端子及び前記第２プリチャージトランジスターのドレーンに直接連結され、
    前記第２電流変調トランジスターのソースは前記参照メモリセルと連関された前記参照ラインに連結され、
    前記第１及び第２電流変調トランジスターは前記増幅段階の間に、ビットライン電流及び参照ライン電流を連続的に平均するように構成される請求項１に記載の抵抗式メモリ感知増幅器回路。
  3. 前記感知増幅器回路は電流感知増幅器回路であり、
    前記第１及び第２電流変調トランジスターは各々ＮＭＯＳトランジスターであり、
    前記第１及び第２プリチャージトランジスターは各々ＰＭＯＳトランジスターである請求項２に記載の抵抗式メモリ感知増幅器回路。
  4. 前記第１及び第２差動出力端子に連結される交差連結されたラッチ回路をさらに含み、
    交差連結された前記ラッチ回路は、
    ラッチ制御信号に応答して前記感知増幅器回路のラッチ段階をイネーブルするように構成されるラッチイネーブルトランジスターと、
    前記電源及び前記第１差動出力端子に連結される第１ラッチトランジスターと、
    前記電源及び前記第２差動出力端子に連結される第２ラッチトランジスターと、
    前記第１ラッチトランジスター及び前記ラッチイネーブルトランジスターに連結される第３ラッチトランジスターと、
    前記第２ラッチトランジスター及び前記ラッチイネーブルトランジスターに連結される第４ラッチトランジスターと、を含み、
    前記ラッチトランジスターは正帰還に基づいて、前記抵抗式メモリセルに格納されたビット値にしたがって、そして前記ラッチ段階の間に前記ラッチ制御信号によってターンオンされる前記ラッチイネーブルトランジスターに応答して、前記第１又は第２差動出力端子で論理値“０”又は論理値“１”をラッチするように構成される請求項１に記載の抵抗式メモリ感知増幅器回路。
  5. 前記第１及び第２出力信号を入力として受信し、前記ラッチ制御信号を生成するように構成される論理ゲートをさらに含む請求項４に記載の抵抗式メモリ感知増幅器回路。
  6. 前記論理ゲートはＮＡＮＤゲートである請求項５に記載の抵抗式メモリ感知増幅器回路。
  7. 前記ラッチイネーブルトランジスターはＮＭＯＳトランジスターであり、
    前記第１及び第２ラッチトランジスターはＰＭＯＳトランジスターであり、
    前記第３及び第４ラッチトランジスターはＮＭＯＳトランジスターである請求項４に記載の抵抗式メモリ感知増幅器回路。
  8. 前記第３ラッチトランジスターのソースは前記ラッチイネーブルトランジスターのドレーンに直接連結され、
    前記第４ラッチトランジスターのソースは前記ラッチイネーブルトランジスターの前記ドレーンに直接連結される請求項４に記載の抵抗式メモリ感知増幅器回路。
  9. 前記第１ラッチトランジスターのゲートは前記第２差動出力端子に連結され、
    前記第２ラッチトランジスターのゲートは前記第１差動出力端子に連結され、
    前記第３ラッチトランジスターのゲートは前記第２差動出力端子に連結され、
    前記第４ラッチトランジスターのゲートは前記第１差動出力端子に連結される請求項４に記載の抵抗式メモリ感知増幅器回路。
  10. 前記第１及び第３ラッチトランジスターの各々のドレーンは前記第１差動出力端子に連結され、
    前記第２及び第４ラッチトランジスターの各々のドレーンは前記第２差動出力端子に連結される請求項９に記載の抵抗式メモリ感知増幅器回路。
  11. 前記第１プリチャージトランジスターはプリチャージ制御信号を受信し、そして前記プリチャージ制御信号に応答して前記感知増幅器回路のプリチャージ段階の間に前記抵抗式メモリセルと連関された前記ビットラインをプリチャージするように構成され、
    前記第２プリチャージトランジスターは前記プリチャージ制御信号を受信し、そして前記プリチャージ制御信号に応答して前記感知増幅器回路の前記プリチャージ段階の間に前記参照メモリセルと連関された前記参照ラインをプリチャージするように構成される請求項１に記載の抵抗式メモリ感知増幅器回路。
  12. 前記第１及び第２プリチャージトランジスターによって生成された電流は前記感知増幅器回路のラッチ回路へ流れない請求項１に記載の抵抗式メモリ感知増幅器回路。
  13. 前記抵抗式メモリセルは回転伝達トルク（ＳＴＴ、Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ）磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ、Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セル、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セル、メモリスタランダムアクセスメモリ（ｍｅｍｒｉｓｔｏｒ ＲＡＭ）セル、抵抗式ランダムアクセスメモリ（ＲｅＲＡＭ）セル、又はＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ Ｂｒｉｄｇｉｎｇ ＲＡＭ）のうち、少なくとも１つを含む請求項１に記載の抵抗式メモリ感知増幅器回路。
  14. 前記抵抗式メモリセルは回転伝達トルク（ＳＴＴ、Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ）磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ、Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルである請求項１に記載の抵抗式メモリ感知増幅器回路。
  15. 前記抵抗式メモリセルに連結されたソースラインをさらに含み、
    前記ソースラインは電源電圧又は接地電圧のうち１つに連結され、
    前記ソースラインが前記接地電圧に連結される時、前記感知増幅器回路は第１トランジスター構成を含み、
    前記ソースラインが前記電源電圧に連結される時、前記感知増幅器回路は前記第１トランジスター構成が反転された第２トランジスター構成を含む請求項１に記載の抵抗式メモリ感知増幅器回路。
  16. 抵抗式メモリに格納されたビット情報を感知する方法において、
    感知増幅器回路のプリチャージ段階で、第１プリチャージトランジスター及び第２プリチャージトランジスターによって、ビットライン及び参照ラインを各々プリチャージする段階と、
    前記感知増幅器回路の増幅段階で、前記ビットライン及び前記参照ラインと各々連関されたビットライン電流及び参照ライン電流を連続的に平均する段階と、
    前記感知増幅器回路のラッチ段階で、ラッチ回路によって、前記ラッチ回路の正帰還を利用して、第１又は第２差動出力端子で各々論理値“０”又は論理値“１”をラッチする段階を含む方法。
  17. 前記ビットライン電流及び前記参照ライン電流を連続的に平均する段階は、前記感知増幅器回路の少なくとも前記増幅段階の間に前記ビットラインと連関された第１電流変調トランジスターを飽和領域モードで動作させる段階と、前記感知増幅器回路の少なくとも前記増幅段階の間に前記参照ラインと連関された第２電流変調トランジスターを飽和領域モードで動作させる段階と、を包含する請求項１６に記載の方法。
  18. 前記感知増幅器回路のラッチ段階で、前記第１及び第２差動出力端子の出力信号を論理ゲートの入力信号として受信する段階と、
    前記論理ゲートによってラッチ制御信号を生成する段階と、
    前記ラッチ制御信号に応答して前記ラッチ回路の動作を制御する段階と、をさらに含む請求項１６に記載の方法。
  19. 前記感知増幅器回路の前記プリチャージ段階で、前記第１及び第２プリチャージトランジスターによって、前記ビットライン及び前記参照ラインと各々連関されたプリチャージ電流を生成する段階をさらに含み、
    前記プリチャージ電流は前記ラッチ回路のトランジスターへ流れない請求項１６に記載の方法。
  20. 複数のワードラインと、
    前記ワードラインと交差するように配置される複数のビットラインと、
    複数のメモリブロックと、
    複数の感知増幅器回路と、
    複数の前記感知増幅器回路に連結される電流ミラー回路と、を含み、
    各メモリブロックは前記ワードライン及び前記ビットラインの間の交差点に配置される抵抗式メモリセルを含み、
    各感知増幅器回路は前記メモリブロックの中で１つのメモリブロックの対応するビットラインと連関される抵抗式メモリ装置。
  21. ビットラインに連結されるメモリセルと、
    参照ラインに連結される参照メモリセルと、
    前記ビットラインを通じて前記メモリセルに連結され前記参照ラインを通じて前記参照メモリセルに連結される感知増幅器回路と、をさらに含み、
    前記感知増幅器回路は第１及び第２プリチャージトランジスターによって前記ビットライン及び前記参照ラインを各々プリチャージし、前記ビットライン及び前記参照ラインと各々連関された第１及び第２電流変調トランジスターによってビットライン電流及び参照ライン電流を連続的に平均し、そしてラッチ回路の正帰還を利用して、前記ビットライン及び前記参照ラインと各々連関された第１又は第２差動出力端子で論理値“０”又は論理値“１”をラッチするように構成される請求項２０に記載の抵抗式メモリ装置。
  22. 前記感知増幅器回路の各々はラッチ回路を含み、
    前記メモリ装置は、
    ラッチ制御信号に応答して複数の前記感知増幅器回路の各々のラッチ段階をイネーブルするように構成される全域ラッチイネーブルトランジスターをさらに含む請求項２０に記載の抵抗式メモリ装置。
  23. 前記電流ミラー回路は参照メモリセルと連関された参照ラインと連結され、
    前記電流ミラー回路は、
    前記感知増幅器回路の各々のプリチャージ段階の間に前記参照メモリセルと連関された前記参照ラインをプリチャージし、
    前記感知増幅器回路の各々の少なくとも増幅段階の間に参照ライン電流を複製するように構成される請求項２０に記載の抵抗式メモリ装置。
  24. 前記感知増幅器回路の各々は、
    第１出力信号を出力するように構成される第１差動出力端子と、
    前記第１出力信号と反対である第２出力信号を出力するように構成される第２差動出力端子と、
    抵抗式メモリセルと連関されたビットラインと連結される第１入力端子と、
    前記参照メモリセルと連関された前記参照ラインと連結される第２入力端子と、
    電源及び前記第１差動出力端子に連結される第１プリチャージトランジスターと、
    前記電源及び前記第２差動出力端子に連結される第２プリチャージトランジスターと、
    前記第１差動出力端子及び前記第１プリチャージトランジスターに直接連結される第１電流変調トランジスターと、
    前記第２差動出力端子及び前記第２プリチャージトランジスターに直接連結される第２電流変調トランジスターと、
    前記電源及び前記第１及び第２差動出力端子に連結され、前記感知増幅器回路のラッチ段階の間に論理値“０”又は論理値“１”をラッチするように構成されるラッチ回路と、を含み、
    前記第１プリチャージトランジスターは前記感知増幅器回路の前記プリチャージ段階の間に前記抵抗式メモリセルと連関された前記ビットラインをプリチャージするように構成され、
    前記第２プリチャージトランジスター及び前記電流ミラー回路は前記プリチャージ段階の間に前記参照メモリセルと連関された前記参照ラインをプリチャージするように構成され、
    前記第１電流変調トランジスターは前記感知増幅器回路の少なくとも前記増幅段階の間に飽和領域モードに動作するように構成され、
    前記第２電流変調トランジスターは前記感知増幅器回路の少なくとも前記増幅段階の間に前記飽和領域モードに動作するように構成される請求項２３に記載の抵抗式メモリ装置。
  25. 複数の前記感知増幅器回路はメモリセルの第１及び第２バンクの間で共有される共有された感知増幅器回路を含む請求項２０に記載の抵抗式メモリ装置。
  26. 前記メモリセルの第１及び第２バンクはエッジ参照セルパターンに配置され、
    前記パターンは、
    共有された前記感知増幅器回路と隣接するように配置され、第１参照ラインを通じて共有された前記感知増幅器回路と連結される前記第１バンクの第１参照メモリセルと、
    共有された前記感知増幅器回路と隣接するように配置され、第２参照ラインを通じて共有された前記感知増幅器回路と連結される前記第２バンクの第２参照メモリセルと、
    第１ビットラインを通じて共有された前記感知増幅器回路と連結される前記第１バンクの第１メモリビットセルと、
    第２ビットラインを通じて共有された前記感知増幅器回路と連結される前記第２バンクの第２メモリビットセルと、を含む請求項２５に記載の抵抗式メモリ装置。
  27. 前記メモリセルの第１及び第２バンクはワード参照セルパターンに配置され、
    前記パターンは、
    ビットラインを通じて共有された前記感知増幅器回路と連結される前記第１バンクのメモリビットセルと、
    参照ラインを通じて共有された前記感知増幅器回路と連結される前記第２バンクの参照メモリセルと、を含む請求項２４に記載の抵抗式メモリ装置。
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