JP2017142869A - 半導体記憶装置 - Google Patents

Abstract

【課題】 読み出し動作の消費電力を抑制することが可能な半導体記憶装置を提供する。【解決手段】 半導体記憶装置は、記憶素子と、参照抵抗素子と、記憶素子に接続された第１ビット線と、参照抵抗素子に接続された第２ビット線と、第１及び第２トランジスタと、読出し回路とを含む。第１及び第２トランジスタは、ゲートに第１信号が入力され、一端が電源端子に接続され、他端がそれぞれ第１及び第２ビット線に接続される。読出し回路は第１及び第２ビット線の電位差を検知して第１記憶素子から読み出されたデータを確定する。半導体記憶装置は、読み出し動作において、第１記憶素子から読み出されたデータが確定したことに応答して、第１信号は第１論理レベルから第２論理レベルとなり、第１信号が第２論理レベルになると、第１ビット線の電圧が第１電圧から第２電圧に下降し、第２ビット線の電圧が第３電圧から前記第２電圧に下降する。【選択図】図４

Description

実施形態は半導体記憶装置に関する。

半導体記憶装置の一種として抵抗変化型メモリが知られている。抵抗変化型メモリは、抵抗値が可変のメモリセルと、読み出しデータを判定するための参照抵抗とを備えている。抵抗変化型メモリの読み出し動作は、メモリセル及び参照抵抗に対してそれぞれ電流を流し、メモリセル及び参照抵抗がそれぞれ接続されているノードの電位差を増幅することによって、メモリセルに記憶されたデータを判定する。このような読み出し動作で使用される判定回路は、低消費電力で動作することが求められている。

特開２０１３−１４３１５７号公報

読み出し動作の消費電力を抑制することが可能な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、記憶素子と、参照抵抗素子と、第１及び第２ビット線と、第１及び第２トランジスタと、読み出し回路とを含む。記憶素子は、第１抵抗値と第１抵抗値と異なる第２抵抗値とを取り得る。参照抵抗素子は、抵抗値が前記第１及び第２の抵抗値の間である。第１ビット線は、記憶素子に接続されている。第２ビット線は、参照抵抗素子に接続されている。第１トランジスタは、ゲートに第１信号が入力され、一端が電源端子に接続され、他端が第１ビット線に接続されている。第２トランジスタは、ゲートに第１信号が入力され、一端が電源端子に接続され、他端が第２ビット線に接続されている。読み出し回路は、第１及び第２ビット線の電位差を検知して第１記憶素子から読み出されたデータを確定する。また半導体記憶装置は、読み出し動作において、第１記憶素子から読み出されたデータが確定したことに応答して、第１信号は第１論理レベルから第１論理レベルと異なる第２論理レベルとなる。第１信号が第２論理レベルになると、第１ビット線の電圧は第１電圧から第２電圧に下降し、第２ビット線の電圧は第３電圧から第２電圧に下降する。

第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係るメモリセル及びセンスアンプユニットの回路図。 第１実施形態に係るセンスアンプユニットの回路図。 第１実施形態に係る半導体記憶装置における読み出し動作のタイミングチャート。 第２実施形態に係る半導体記憶装置のブロック図。 第２実施形態に係る半導体記憶装置における読み出し動作のタイミングチャート。 第２実施形態に係る半導体記憶装置における読み出し動作のタイミングチャート。

以下に、実施形態について図面を参照して説明する。尚、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。

［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置について説明する。

［１−１］構成
［１−１−１］半導体記憶装置１の構成
まず、図１を用いて第１実施形態に係る半導体記憶装置１の構成について説明する。

図示するように半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１、カラムセレクタ１２、センスアンプモジュール（判定回路）１３、及びコントローラ１４を備えている。

メモリセルアレイ１０は、データを記憶可能な複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、マトリクス状に配置されている。またメモリセルアレイ１０には、メモリセルＭＣに印加する電圧を制御するために、複数のワード線ＷＬ及び複数のビット線対（ビット線ＢＬ及びビット線ＢＬｂ）が設けられている。複数のワード線ＷＬは、例えばロウ方向に沿って配列され、複数のビット線対は、例えばロウ方向に直交するカラム方向に沿って配列される。そして、ワード線ＷＬとビット線対との交点にメモリセルＭＣが設けられ、各メモリセルＭＣには、対応する１つのワード線ＷＬ及び１つのビット線対が接続されている。

ロウデコーダ１１は、コントローラ１４から受信したロウアドレス信号ＲＡに基づいて１つのワード線ＷＬを選択し、選択されたワード線ＷＬに電圧を印加する。ロウアドレス信号ＲＡは、外部のコントローラ（図示せず）から供給される。

カラムセレクタ１２は、コントローラ１４から受信したカラムアドレス信号ＣＡに基づいて１つのビット線対を選択し、選択されたビット線対とグローバルビット線対（ビット線ＧＢＬ及びビット線ＧＢＬｂ）との間を電気的に接続する。カラムアドレス信号ＣＡは、外部のコントローラから供給される。グローバルビット線対は、カラムセレクタ１２とセンスアンプモジュール１３との間を接続するために設けられた配線である。

センスアンプモジュール１３は、グローバルビット線対に接続されたセンスアンプユニットＳＡＵを備えている。センスアンプユニットＳＡＵは、読み出し動作時において、選択されたワード線ＷＬ及び選択されたビット線対に対応するメモリセルＭＣに記憶されたデータをセンスする。読み出されたデータＤＴは、半導体記憶装置１の外部に出力される。

コントローラ１４は、外部のコントローラ等から受信した外部制御信号に応じて半導体記憶装置１の全体の動作を制御する。外部制御信号には、例えば動作のタイミングを制御するクロック信号ＣＬＫが含まれている。

尚、半導体記憶装置１の構成はこれに限定されず、様々な形態を取ることができる。例えば複数のビット線対が複数のグループに分類され、カラムセレクタ１２がグループ毎に１つのビット線対を選択するようにしても良い。この場合センスアンプモジュール１３は、各グループにそれぞれ対応した複数のセンスアンプユニットＳＡＵを備える。そして各センスアンプユニットＳＡＵはそれぞれ、各グループに対応したグローバルビット線対を介してカラムセレクタ１２に接続される。

また、半導体記憶装置１はカラムセレクタ１２を有しなくても良い。この場合、ビット線対とセンスアンプユニットＳＡＵとが直接接続され、センスアンプモジュール１３は複数のビット線対にそれぞれ対応した複数のセンスアンプユニットＳＡＵを備える。

［１−１−２］メモリセルＭＣの回路構成
次に、図２を用いてメモリセルＭＣの回路構成について、データを記憶する記憶素子としてフューズ素子を用いた場合を一例として説明する。

図示するようにメモリセルＭＣは、フューズ素子（記憶素子）２０、参照抵抗素子２１、及びトランジスタ２２、２３を備えている。

フューズ素子２０は、可変抵抗素子であり、高抵抗状態（例えば２ｋΩ）及び低抵抗状態（例えば２００Ω）のいずれかの状態を取る。そしてフューズ素子２０は、高抵抗状態及び低抵抗状態がそれぞれデータ“１”及びデータ“０”と定義されることにより、１ビットのデータを記憶することができる。尚、フューズ素子２０の抵抗状態とデータとの割り付けは、任意に設定可能である。またフューズ素子２０は、例えば電流を流してエレクトロマイグレーションを引き起こし、内部配線を切断することによって低抵抗状態から高抵抗状態に遷移する。フューズ素子２０は、一度高抵抗状態に遷移してしまうと低抵抗状態に戻ることが出来ないため、例えばＯＴＰＲＡＭ（One time programmable read only memory）の記憶素子として用いられる。

参照抵抗素子２１は、例えばフューズ素子２０の高抵抗状態と低抵抗状態との間の抵抗値（例えば１ｋΩ）を有する抵抗素子である。これにより、読み出し動作において参照抵抗素子２１を流れる電流は、“１”データを記憶したフューズ素子２０を流れる電流と、“０”データを記憶したフューズ素子２０を流れる電流との略中間の電流値となる。

ｎチャネルＭＯＳトランジスタ２２、２３は、メモリセルＭＣの選択に用いられ、対応するフューズ素子２０及び参照抵抗素子２１に電流を流す際にオン状態となるように構成されている。

フューズ素子２０は、一端がトランジスタ２２のソースに接続され、他端が接地端子に接続されている。参照抵抗素子２１は、一端がトランジスタ２３のソースに接続され、他端が接地端子に接続されている。トランジスタ２２、２３は、ドレインがそれぞれビット線ビット線ＢＬ、ＢＬｂに接続され、ゲートがワード線ＷＬに接続されている。尚、メモリセルＭＣにおけるフューズ素子２０及び参照抵抗素子２１とトランジスタ２２、２３との接続方法は本例に限らず、両者を入れ替えて接続しても良い。この場合、フューズ素子２０は、一端がビット線ＢＬに接続され、他端がトランジスタ２２のドレインに接続される。参照抵抗素子２１は、一端がビット線ＢＬｂに接続され、他端がトランジスタ２３のドレインに接続される。トランジスタ２２、２３は、ソースが接地端子に接続される。

以上の構成においてフューズ素子２０の他端、及び参照抵抗素子２１の他端に接続された接地端子には、例えば半導体記憶装置１の接地電圧ＶＳＳが印加される。

尚、メモリセルＭＣの構成はこれに限定されず、様々な形態を取ることができる。例えばメモリセルＭＣには、ＲｅＲＡＭ（Resistance random access memory）、ＰＲＡＭ（Phase-change RAM）、ＦｅＮＡＮＤ（Ferroelectoric NAND-type memory）、ＭＲＡＭ（Magnetic random access memory）、ｉＰＣＭ（interfacial Phase-change memory）等の抵抗変化型記憶素子を用いても良い。

［１−１−３］センスアンプユニットＳＡＵの回路構成
次に、図２及び図３を用いてセンスアンプユニットＳＡＵの回路構成について説明する。図２では説明の簡略化の為、カラムセレクタ１２及びグローバルビット線対を省略し、ビット線対がセンスアンプユニットＳＡＵに対して直接接続している構成を示している。また、図３は図２に示すセンスアンプユニットＳＡＵに含まれる回路構成を示している。
センスアンプユニットＳＡＵは、図２に示すようにプリチャージ回路ＣＨＲ１、ＣＨＲ２、増幅回路ＡＭＰ、ディスチャージ回路ＤＩＳ１、ＤＩＳ２、データ転送回路ＴＲＳ、及び出力ラッチ回路ＬＡＴを備え、図３に示すようにフィードバック回路ＦＢを備えている。

プリチャージ回路ＣＨＲ１、ＣＨＲ２は、プリチャージ信号ＰＲＥｉｎに基づいてビット線ＢＬ、ＢＬｂをそれぞれプリチャージする回路である。プリチャージ回路ＣＨＲ１は、トランジスタ３０及び抵抗素子３１を備えている。ｐチャネルＭＯＳトランジスタ３０は、ソースが電源端子に接続され、ゲートにプリチャージ信号ＰＲＥｉｎが入力される。抵抗素子３１は、一端がトランジスタ３０のドレインに接続され、他端がビット線ＢＬに接続されている。プリチャージ回路ＣＨＲ２は、トランジスタ３２及び抵抗素子３３を備えている。ｐチャネルＭＯＳトランジスタ３２は、ソースが電源端子に接続され、ゲートにプリチャージ信号ＰＲＥｉｎが入力される。抵抗素子３３は、一端がトランジスタ３２のドレインに接続され、他端がビット線ＢＬｂに接続されている。プリチャージ信号ＰＲＥｉｎは、ＮＡＮＤ回路５４がプリチャージ信号ＰＲＥとセンスアンプユニットＳＡＵのデータ判定結果とに基づいて出力される制御信号である。プリチャージ信号ＰＲＥは、コントローラ１４によって発行される制御信号である。尚、抵抗素子３１、３３の抵抗値は例えば略等しく構成される。

増幅回路ＡＭＰは、センスイネーブル信号ＳＡＥによって活性化され、ビット線ＢＬ、ＢＬｂ間の電位差を増幅してメモリセルＭＣから読み出されたデータを判定する増幅回路である。増幅回路ＡＭＰは、トランジスタ３４〜４０を備えている。ｐチャネルＭＯＳトランジスタ３４は、ソースが電源端子に接続され、ゲートにセンスイネーブル信号ＳＡＥが入力される。センスイネーブル信号ＳＡＥは、コントローラ１４によって発行される制御信号である。ｐチャネルＭＯＳトランジスタ３５、３６は、ソースがトランジスタ３４のドレインに接続され、ゲートがそれぞれビット線ＢＬ、ＢＬｂに接続されている。ｐチャネルＭＯＳトランジスタ３７、３８は、ソースがそれぞれトランジスタ３５、３６のドレインに接続され、ドレインがそれぞれノードＯＵＴ、ＯＵＴｂに接続されている。ｎチャネルＭＯＳトランジスタ３９、４０は、ドレインがそれぞれノードＯＵＴ、ＯＵＴｂに接続され、ソースが接地端子に接続され、ゲートがそれぞれトランジスタ３７、３８のゲートに接続されている。ここでトランジスタ３７〜４０は、ノードＯＵＴ、ＯＵＴｂにデータを保持するラッチ回路となる。

ディスチャージ回路ＤＩＳ１、ＤＩＳ２はそれぞれ、センスイネーブル信号ＳＡＥに基づいてノードＯＵＴ、ＯＵＴｂを放電する回路である。ディスチャージ回路ＤＩＳ１は、ｎチャネルＭＯＳトランジスタ４１、４２を備えている。トランジスタ４１、４２は、ドレインがそれぞれトランジスタ３７のソース及びノードＯＵＴに接続され、ソースが接地端子に接続され、ゲートにセンスイネーブル信号ＳＡＥが入力される。ディスチャージ回路ＤＩＳ２は、ｎチャネルトランジスタ４３、４４を備えている。トランジスタ４３、４４は、ドレインがそれぞれトランジスタ３８のソース及びノードＯＵＴｂに接続され、ソースが接地端子に接続され、ゲートにセンスイネーブル信号ＳＡＥが入力される。

データ転送回路ＴＲＳは、センスイネーブル信号ＳＡＥと増幅回路ＡＭＰのデータ判定結果とに基づいて、出力ラッチ回路ＬＡＴにメモリセルＭＣから読み出されたデータＤＴを転送する。データ転送回路ＴＲＳは、トランジスタ４５〜４８及びインバータ回路４９〜５２を備えている。ｐチャネルＭＯＳトランジスタ４５は、ソースが電源端子に接続され、ゲートにセンスイネーブル信号ＳＡＥが入力される。ｐチャネルＭＯＳトランジスタ４６は、ソースがトランジスタ４５のドレインに接続され、ゲートがノードＮＢに接続されている。ｎチャネルＭＯＳトランジスタ４７は、ドレインがトランジスタ４６のドレインに接続されている。ｎチャネルＭＯＳトランジスタ４８は、ドレインがトランジスタ４７のソースに接続され、ソースが接地端子に接続されている。インバータ回路４９は、入力端子にセンスイネーブル信号ＳＡＥが入力され、出力端子がトランジスタ４８のゲートに接続されている。インバータ回路５０は、入力端子がノードＯＵＴに接続され、出力端子がノードＮＡに接続されている。インバータ回路５１は、入力端子がノードＮＡに接続され、出力端子がトランジスタ４７のゲートに接続されている。インバータ回路５２は、入力端子がノードＯＵＴｂに接続され、出力端子がノードＮＢに接続されている。

出力ラッチ回路ＬＡＴは、メモリセルＭＣから読み出したデータを一時的に保持し、コントローラ１４の指示に基づいて読み出したデータＤＴを外部に出力する。出力ラッチ回路ＬＡＴはトランジスタ４６のドレインに接続されている。

フィードバック回路ＦＢは、読み出しデータの確定を検知してプリチャージ信号ＰＲＥｉｎにフィードバックする。フィードバック回路ＦＢは、ＮＡＮＤ回路５３、５４及びインバータ回路５５、５６を備えている。ＮＡＮＤ回路５３は、第１入力端子がノードＮＡに接続され、第２入力端子がノードＮＢに接続され、出力端子がインバータ回路５５の入力端子に接続されている。ＮＡＮＤ回路５４は、第１入力端子にインバータ回路５６を介してプリチャージ信号ＰＲＥが入力され、第２入力端子がインバータ回路５５の出力端子に接続されている。ＮＡＮＤ回路５４の出力端子からは、プリチャージ信号ＰＲＥｉｎが出力される。尚、ＮＡＮＤ回路５３の出力端子とＮＡＮＤ回路の第２入力端子との間に設けられているインバータ回路の個数と、プリチャージ信号ＰＲＥが入力されている箇所のインバータ回路の個数はこれに限定されず、奇数個のインバータ回路が直列に接続されていれば良い。

以上の構成においてトランジスタ３０、３２、３４、４５のソースに接続された電源端子には、例えば半導体記憶装置１の電源電圧ＶＤＤが印加される。またフューズ素子２０、参照抵抗素子２１、トランジスタ３９〜４４及びトランジスタ４８のソースに接続された接地端子には、例えば半導体記憶装置１の接地電圧ＶＳＳが印加される。

尚、センスアンプユニットＳＡＵの構成はこれに限定されず、様々な形態をとることができる。例えば、図３に示すＮＡＮＤ回路及びインバータ回路は、ＮＯＲ回路と偶数個のインバータ回路の組に置き換えることが可能である。また、センスアンプユニットを構成する論理回路は異なる回路構成であっても良く、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、及びインバータ回路等の論理回路の組み合わせにより、上述した実施形態と同一の動作をする制御信号を出力できれば良い。

［１−２］読み出し動作
次に、図４を用いて半導体記憶装置１の読み出し動作について説明する。

まず、読み出し動作前のスタンバイ状態について説明する。

スタンバイ状態においてロウデコーダ１１は、ワード線ＷＬの電圧を“Ｌ”レベルとして、トランジスタ２２、２３をオフ状態にする。これによりメモリセルＭＣは非選択状態となる。

コントローラ１４は、センスイネーブル信号ＳＡＥを“Ｈ”レベルとして、トランジスタ３４、４５、４８をオフ状態にする。これにより増幅回路ＡＭＰが非活性状態になり、ディスチャージ回路ＤＩＳ１、ＤＩＳ２が活性状態になる。ディスチャージ回路ＤＩＳ１、ＤＩＳ２が活性状態になると、トランジスタ３７、３８のソース及びドレインが接続されているノードが放電され、これに伴いノードＮＡ及びノードＮＢの電圧が共に“Ｈ”レベルになる。トランジスタ４５、４８がオフ状態になると、増幅回路ＡＭＰの判定結果が出力ラッチ回路ＬＡＴに転送されない状態になる。

またコントローラ１４は、プリチャージ信号ＰＲＥを“Ｈ”レベルとする。スタンバイ状態においてノードＮＡ及びノードＮＢの電圧は共に“Ｈ”レベルのため、ＮＡＮＤ回路５３は“Ｌ”レベルの信号を出力する。ＮＡＮＤ回路５３が出力した信号と、プリチャージ信号ＰＲＥとはそれぞれ、インバータ回路５５、５６によって反転されるため、ＮＡＮＤ回路５４の２つの入力端子には“Ｈ”レベル及び“Ｌ”レベルの信号が入力される。これによりＮＡＮＤ回路５４が出力するプリチャージ信号ＰＲＥｉｎは“Ｈ”レベルとなり、トランジスタ３０、３２がオフ状態になるため、ビット線ＢＬ、ＢＬｂはフローティング状態になる。

次に、図４を用いて読み出し動作の開始から終了までの動作について説明する。

まず時刻ｔ０において、コントローラ１４はプリチャージ信号ＰＲＥを“Ｌ”レベルとする。プリチャージ信号ＰＲＥが“Ｌ”レベルになると、ＮＡＮＤ回路５４の２つの入力端子に入力される信号は共に“Ｈ”レベルになるため、プリチャージ信号ＰＲＥｉｎが“Ｌ”レベルになる。プリチャージ信号ＰＲＥｉｎが“Ｌ”レベルになると、トランジスタ３０、３２がオン状態になるため、ビット線ＢＬ及びＢＬｂがプリチャージ電位までプリチャージされる。プリチャージ電位は、例えば半導体記憶装置１の電源電圧ＶＤＤである。

次に時刻ｔ１において、ロウデコーダ１１はワード線ＷＬの電圧を“Ｈ”レベルとして、データを読み出すメモリセルＭＣを選択する。ワード線ＷＬの電圧が“Ｈ”レベルになると、この選択ワード線ＷＬに接続されたトランジスタ２２、２３がオン状態になり、ビット線ＢＬ、ＢＬｂに充電された電荷がそれぞれフューズ素子２０及び参照抵抗素子２１を介して接地端子に向かって放電される。このときフューズ素子２０を流れる電流は、フューズ素子２０が低抵抗状態のとき参照抵抗素子２１を流れる電流よりも大きく、フューズ素子２０が高抵抗状態のとき参照抵抗素子２１を流れる電流よりも小さい。つまりフューズ素子２０が“０”データを記憶するときのビット線ＢＬの放電速度は、ビット線ＢＬｂの放電速度よりも早く、フューズ素子２０が“１”データを記憶するときのビット線ＢＬの放電速度は、ビット線ＢＬｂの放電速度よりも遅くなる。そして、ビット線ＢＬの電圧は抵抗素子３１及びフューズ素子２０の抵抗値に基づいて一定になり、ビット線ＢＬｂの電圧は抵抗素子３３及び参照抵抗素子２１の抵抗値に基づいて一定になる。

次に時刻ｔ２において、コントローラ１４はセンスイネーブル信号ＳＡＥを“Ｌ”レベルとする。センスイネーブル信号ＳＡＥが“Ｌ”レベルになると、トランジスタ３４がオン状態になり、増幅回路ＡＭＰが活性化する。また、トランジスタ４１〜４４がオフ状態になり、ディスチャージ回路ＤＩＳ１、ＤＩＳ２が非活性状態になる。また、トランジスタ４５、４８がオン状態になり、出力ラッチ回路ＬＡＴに読み出しデータが転送されるようになる。そして増幅回路ＡＭＰは、ビット線ＢＬ、ＢＬｂの電位差を増幅して、メモリセルＭＣに記憶されているデータを判定する。

フューズ素子２０が低抵抗状態の場合、ビット線ＢＬの電圧はビット線ＢＬｂの電圧よりも低くなる。これにより、トランジスタ３５のゲートに印加されている電圧よりもトランジスタ３６のゲートに印加されている電圧の方が高くなるため、トランジスタ３４から供給される電流はトランジスタ３５の方に多く流れ込む。その結果、ノードＯＵＴの電位は、ノードＯＵＴｂよりも速く上昇する。するとノードＯＵＴの電位は、ある時点でインバータ回路５０の反転閾値を超え、ノードＮＡの電圧が“Ｈ”レベルから“Ｌ”レベルに反転する。これにより、ノードＯＵＴの電圧は“Ｈ”レベルとなり、ノードＯＵＴｂの電圧は“Ｌ”レベル（ＶＳＳ）となり、読み出しデータが確定する。この結果、トランジスタ４７のゲートにはノードＯＵＴからインバータ回路５０、５１を介して“Ｈ”レベルの信号が入力され、トランジスタ４６のゲートにはノードＯＵＴｂからインバータ回路５２を介して“Ｈ”レベルの信号が入力される。するとトランジスタ４６、４７がそれぞれオフ状態及びオン状態になり、トランジスタ４７、４８を介して出力ラッチ回路ＬＡＴから電流が放電される。これにより、出力ラッチ回路ＬＡＴは“０”データを保持する。

一方でフューズ素子２０が高抵抗状態の場合、ビット線ＢＬの電圧はビット線ＢＬｂの電圧よりも高くなる。これにより、フューズ素子２０が高抵抗状態の場合は、低抵抗状態の場合に対して逆の動作になる。この結果、トランジスタ４６、４７がそれぞれ、オン状態及びオフ状態になり、トランジスタ４５、４６を介して出力ラッチ回路ＬＡＴに対して電流が供給される。これにより、出力ラッチ回路ＬＡＴは“１”データを保持する。

このように、増幅回路ＡＭＰによってメモリセルＭＣに記憶されているデータが判定されると、ノードＯＵＴ及びノードＯＵＴｂの電圧の一方が“Ｈ”レベル、他方が“Ｌ”レベルになる。するとＮＡＮＤ回路５３に入力されるノードＮＡ及びノードＮＢの電圧も一方が“Ｈ”レベル、他方が“Ｌ”になるため、ＮＡＮＤ回路５３の出力が“Ｈ”レベルになる。これによりＮＡＮＤ回路５４の２つの入力端子にはそれぞれ、“Ｌ”レベルのプリチャージ信号ＰＲＥがインバータ回路５６によって反転した“Ｈ”レベルの信号と、“Ｈ”レベルのＮＡＮＤ回路５３の出力がインバータ回路５５によって反転した“Ｌ”レベルの信号とが入力される。その結果時刻ｔ３において、ＮＡＮＤ回路５４によって出力されるプリチャージ信号ＰＲＥｉｎは“Ｈ”レベルになる。

プリチャージ信号ＰＲＥｉｎが“Ｈ”レベルになると、トランジスタ３０、３２がオフ状態になり、ビット線ＢＬ及びビット線ＢＬｂの電圧は接地電圧ＶＳＳまで下降する。

次に時刻ｔ４において、ロウデコーダ１１は、ワード線ＷＬの電圧を“Ｌ”レベルとし、トランジスタ２２、２３がオフ状態になる。

次に時刻ｔ５において、コントローラ１４はプリチャージ信号ＰＲＥ及びセンスイネーブル信号ＳＡＥを“Ｈ”レベルとする。これにより半導体記憶装置１はスタンバイ状態になり、読み出し動作を終了する。

以上のように半導体記憶装置１の読み出し動作は、ビット線ＢＬ、ＢＬｂの電位差を検知することによってメモリセルＭＣに記憶されたデータを判定し、データの判定が終了するとビット線ＢＬ、ＢＬｂに供給されている電流を遮断する。

［１−３］第１実施形態の効果
本実施形態に係る半導体記憶装置１は、読み出し動作時の消費電力を抑制することができる。以下に、本実施形態の効果について説明する。

半導体記憶装置の一種である抵抗変化型メモリには、記憶素子及び参照抵抗素子に電流を流して、抵抗値の差分を電位差で検知することによりデータを判定する読み出し方式が使用されている。例えば、記憶素子にフューズ素子を用いたＯＴＰＲＡＭの読み出しには、例えば数百〜数千Ωの抵抗差を数十ｍＶの電位差として判定する読み出し回路が必要となる。

しかし、数百〜数千Ωの抵抗差を数十ｍＶの電位差として読み出すためには、記憶素子及び参照抵抗素子に対して数百μＡ〜１ｍＡの電流を流し続ける必要がある。読み出し期間中に記憶素子及び参照抵抗素子を流れる貫通電流は、読み出しデータの判定が終わった後でも、読み出し期間の終了まで流れ続ける。この貫通電流はマクロレベルで総計数ｍＡに達してしまうため、読み出し動作の消費電力が大きくなってしまう。

そこで、第１実施形態に係る半導体記憶装置１のセンスアンプモジュール１３は、フィードバック回路ＦＢ（ＮＡＮＤ回路５３、５４及びインバータ回路５５、５６）を備えている。フィードバック回路ＦＢは、コントローラ１４から発行されたプリチャージ信号ＰＲＥと、センスアンプモジュール１３の読み出しデータの判定状態とに応じて、ビット線ＢＬ、ＢＬｂに電流を供給するトランジスタ３０、３２を制御する。読み出し期間中においてフィードバック回路ＦＢは、読み出しデータが確定するまでは、トランジスタ３０、３２をオン状態とし、読み出しデータが確定した後は、トランジスタ３０、３２をカットオフする。つまりフィードバック回路ＦＢは、記憶素子２０から読み出されたデータが確定したことに応答して、記憶素子２０及び参照抵抗素子２１を流れる貫通電流を遮断する。トランジスタ３０、３２がカットオフされると、ビット線ＢＬ、ＢＬｂの電圧はＶＳＳとなる。

これにより、本実施形態に係る半導体記憶装置１は、必要以上に貫通電流を流さなくすることが出来るため、読み出し動作時の消費電力を抑制することが出来る。またフィードバック回路ＦＢは、ばらつきによる変動分のマージンを考慮する必要が無くなるため、動作不良の懸念無く消費電力を抑制することが出来る。本提案により、例えばフィードバック回路ＦＢを設けない場合と比べて消費電力を例えば１／１０程度に抑制することが出来る。

また、半導体記憶装置１が複数のセンスアンプユニットＳＡＵを備え、複数のメモリセルＭＣのデータを同時に読み出す場合、メモリセルＭＣに記憶されたデータの違いや半導体記憶装置１内の特性ばらつき等の影響を受けて、各センスアンプユニットＳＡＵで読み出しデータが確定するタイミングが異なることがある。このような場合において、各センスアンプユニットＳＡＵのフィードバック回路ＦＢはそれぞれ異なるタイミングで動作する。つまり、各センスアンプユニットＳＡＵに対応するビット線ＢＬ、ＢＬｂの電流経路は、それぞれの特性に合わせて最適なタイミングで遮断される。これにより本実施形態に係る半導体記憶装置１は、半導体記憶装置１内の特性ばらつきに合わせて消費電力を抑制することが出来る。

［２］第２実施形態
次に、第２実施形態に係る半導体記憶装置１について説明する。第２実施形態に係る半導体記憶装置１は、上記第１実施形態で説明した構成において、複数のセンスアンプユニットＳＡＵにおける読み出しデータの判定状態をフィードバックし、フィードバックされた情報に基づいてロウデコーダ１１をリセットするものである。尚、以下では第１実施形態と異なる点のみを説明する。

［２−１］半導体記憶装置１の構成
まず、図５を用いて第２実施形態に係る半導体記憶装置１の構成について説明する。図５は本実施形態に係る半導体記憶装置１のブロック図であり、第１実施形態で説明した図１に相当する。但し図５では説明の簡略化の為、カラムセレクタ１２及びグローバルビット線対を省略し、ビット線対がセンスアンプユニットＳＡＵに対して直接接続している構成を示している。図示するように、本実施形態に係る半導体記憶装置１は、図１で説明した構成において、センスアンプモジュール１３がセンスアンプユニットＳＡＵ０〜ＳＡＵｎ（ｎは１以上の整数）を備え、さらにコントローラ１４はＡＮＤ回路６０及び内部クロック生成器６１を備えた構成を有している。

センスアンプユニットＳＡＵ０〜ＳＡＵｎはそれぞれ、フィードバック信号ＦＢＳ０〜ＦＢＳｎを出力する。フィードバック信号ＦＢＳは、読み出し動作中に出力される信号である。そしてセンスアンプユニットＳＡＵは、データの判定中はフィードバック信号ＦＢＳを“Ｌ”レベルとし、判定が終了すると“Ｈ”レベルとする。尚、フィードバック信号ＦＢＳは、プリチャージ信号ＰＲＥｉｎが入力されているノードを分岐して、且つ奇数個のインバータ回路を介させることによって生成しても良い。出力されたフィードバック信号ＦＢＳ０〜ＦＢＳｎはそれぞれ、ＡＮＤ回路６０の入力端子に入力される。

ＡＮＤ回路６０は、フィードバック信号ＦＢＳ０〜ＦＢＳｎの論理積演算を行い、演算結果をリセット信号ＲＳＴとして出力する。リセット信号ＲＳＴは、半導体記憶装置１の状態をリセットしてスタンバイ状態にする信号である。

内部クロック生成器６１は、例えばロウデコーダ１１及びセンスアンプモジュール１３の動作タイミングを制御する。内部クロック生成器６１には、半導体記憶装置１の外部のコントローラから供給されたクロック信号ＣＬＫと、リセット信号ＲＳＴとが入力される。そして内部クロック生成器６１は、クロック信号ＣＬＫ及びリセット信号ＲＳＴに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫはロウデコーダ１１に入力され、ロウデコーダ１１は内部クロック信号ＩＣＬＫに基づいてワード線ＷＬに電圧を印加するタイミングが制御される。また、センスアンプモジュール１３に供給されるセンスイネーブル信号ＳＡＥは、内部クロック信号ＩＣＬＫに基づいて生成される。

［２−２］読み出し動作
次に、図６を用いて第２実施形態に係る半導体記憶装置１の読み出し動作について、まず内部クロック信号ＩＣＬＫの生成方法に着目して説明する。また以下の説明は一例として、各センスアンプユニットＳＡＵの読み出しデータが確定する順が、センスアンプユニットＳＡＵ０〜ＳＡＵｎの順である場合を示している。

初期状態において、クロック信号ＣＬＫ、内部クロック信号ＩＣＬＫ、リセット信号ＲＳＴ、及びフィードバック信号ＦＢＳ０〜ＦＢＳｎは”Ｌ”レベルとなっている。

まず時刻ｔ０において、外部のコントローラはクロック信号ＣＬＫを“Ｈ”レベルとする。クロック信号ＣＬＫが“Ｈ”レベルになると、内部クロック生成器６１がクロック信号ＣＬＫに同期して内部クロック信号ＩＣＬＫを“Ｈ”レベルとする。“Ｈ”レベルの内部クロック信号ＩＣＬＫが入力されたロウデコーダ１１は、ワード線ＷＬに電圧を印加して読み出し動作を開始する。

読み出し動作が開始すると、センスアンプユニットＳＡＵ０〜ＳＡＵｎはそれぞれ、対応するメモリセルＭＣに記憶されたデータの検知及び判定をする。各センスアンプユニットＳＡＵは、読み出しデータが確定するとフィードバック信号ＦＢＳを“Ｈ”レベルとする。前述した通り各センスアンプユニットＳＡＵの内、センスアンプユニットＳＡＵｎの読み出しデータが最後に確定するため、フィードバック信号ＦＢＳｎが“Ｈ”レベルになると、全てのセンスアンプユニットＳＡＵがそれぞれ“Ｈ”レベルになったことを示している。

次に時刻ｔ１において、ＡＮＤ回路６０は全てのフィードバック信号が“Ｈ”レベルになったことを検知し、リセット信号ＲＳＴを“Ｈ”レベルとする。リセット信号ＲＳＴが“Ｈ”レベルになると、内部クロック生成器６１が同期して内部クロック信号ＩＣＬＫを“Ｌ”レベルとする。内部クロック信号ＩＣＬＫが“Ｌ”レベルになると、ロウデコーダ１１及びセンスアンプユニットＳＡＵが読み出し動作を行う前の状態にリセットされる。

次に時刻ｔ２において、外部のコントローラ等はクロック信号ＣＬＫを“Ｌ”レベルとする。これにより半導体記憶装置１は読み出し動作を終了する。

次に、図７を用いて第２実施形態に係る半導体記憶装置１の読み出し動作について、ロウデコーダ１１及びセンスアンプユニットＳＡＵがリセットされたときの動作に着目して説明する。図７は図４に対応し、クロック信号ＩＣＬＫの表示が追加されている。

まず時刻ｔＩＣＬＫ０において、内部クロック信号ＩＣＬＫが“Ｌ”レベルから“Ｈ”レベルになる。内部クロック信号ＩＣＬＫが“Ｈ”レベルになると、ロウデコーダ１１及びセンスアンプユニットＳＡＵが活性化し、読み出し動作を開始する。

そして全てのセンスアンプユニットＳＡＵの読み出しデータが確定すると、リセット信号ＲＳＴが“Ｈ”レベルとなる。すると時刻ｔＩＣＬＫ１において、内部クロック信号ＩＣＬＫが“Ｌ”レベルになる。

内部クロック信号ＩＣＬＫが“Ｌ”レベルになると、ロウデコーダ１１及びセンスアンプユニットＳＡＵがリセットされる。ロウデコーダ１１がリセットされると、ワード線ＷＬの電圧が“Ｌ”レベルになり、センスアンプユニットＳＡＵがリセットされると、プリチャージ信号ＰＲＥ及びセンスイネーブル信号ＳＡＥの信号が“Ｈ”レベルになる。

以上のように、第１実施形態と比べて、ワード線ＷＬがリセットされるタイミングは時刻ｔ４よりも速くなり、プリチャージ信号ＰＲＥ及びセンスイネーブル信号ＳＡＥがリセットされるタイミングは時刻ｔ５よりも速くなっている。

尚、リセット信号ＲＳＴはパルス信号で構成しても良いし、クロック信号ＣＬＫと同期して“Ｌ”レベルになるように構成しても良い。また、読み出し動作中に“Ｈ”レベルになったフィードバック信号ＦＢＳは、リセット信号ＲＳＴによりセンスアンプユニットＳＡＵがリセットされたタイミングで“Ｌ”レベルになるように構成しても良いし、クロック信号ＣＬＫと同期して“Ｌ”レベルになるように構成しても良い。

［２−３］第２実施形態の効果
本実施形態に係る半導体記憶装置１は、第１実施形態と比べてさらに読み出し動作時の消費電力を抑制することが出来る。以下に、本実施形態の効果について説明する。

半導体記憶装置の読み出し動作では、メモリセルから読み出されたデータの判定が終了しても、予め設定された期間中は選択されたワード線に電圧が印加されている。

そこで、本実施形態に係る半導体記憶装置１のコントローラ１４はＡＮＤ回路６０を備えている。ＡＮＤ回路６０には、センスアンプユニットＳＡＵで読み出しデータの判定が終了したことを示すフィードバック信号ＦＢＳが入力される。そしてＡＮＤ回路６０は、フィードバック信号ＦＢＳの論理積演算を行うことで、リセット信号ＲＳＴを生成する。内部クロック生成器６１は、このリセット信号ＲＳＴに応答して内部クロック信号ＩＣＬＫを“Ｌ”レベルに落とし、ロウデコーダ１１をスタンバイ状態にする。つまり、全てのセンスアンプユニットＳＡＵで読み出しデータが確定したことに応答して、ロウデコーダ１１はワード線ＷＬに印加している電圧がリセットされる。

これにより、本実施形態に係る半導体記憶装置１は、ワード線ＷＬに電圧を印加する期間を最小限にすることが可能となり、第１実施形態と比べてさらに読み出し動作時の消費電力を抑制することが出来る。

また、本実施形態に係る半導体記憶装置１は、リセット信号ＲＳＴに応答してセンスアンプユニットＳＡＵもリセットされるため、センスアンプモジュール１３の消費電力を抑制する効果も期待出来る。

［３］変形例等
上記実施形態に係る半導体記憶装置１は、記憶素子≪２０、図２≫と、参照抵抗素子≪２１、図２≫と、第１及び第２ビット線≪ＢＬ,ＢＬｂ、図２≫と、第１及び第２トランジスタ≪３０,３１、図２≫と、読み出し回路とを含む。記憶素子は、第１抵抗値と第１抵抗値と異なる第２抵抗値とを取り得る。参照抵抗素子は、抵抗値が第１及び第２の抵抗値の間である。第１ビット線は、記憶素子に接続されている。第２ビット線は、参照抵抗素子に接続されている。第１トランジスタは、ゲートに第１信号≪ＰＲＥｉｎ、図２≫が入力され、一端が電源端子に接続され、他端が第１ビット線に接続されている。第２トランジスタは、ゲートに第１信号が入力され、一端が電源端子に接続され、他端が第２ビット線に接続されている。読み出し回路は、第１及び第２ビット線の電位差を検知して第１記憶素子から読み出されたデータを確定するラッチ回路を含む。また半導体記憶装置１は、読み出し動作において、第１記憶素子から読み出されたデータが確定したことに応答して、第１信号は第１論理レベル≪“Ｌ”レベル、図５≫から第１論理レベルと異なる第２論理レベル≪“Ｈ”レベル、図５≫となる。第１信号が第２論理レベルになると、第１ビット線の電圧は第１電圧から第２電圧≪ＶＳＳ≫に下降し、第２ビット線の電圧は第３電圧から第２電圧に下降する。

また、半導体記憶装置１はコントローラ≪１４、図１≫、第１演算器≪７０、図４≫、及び第２演算器≪７１、図４≫を含む。コントローラは読み出し動作時に第１及び第２ビット線のプリチャージの開始を指示する第２信号を発行する。第１演算器は、第１及び第２入力端子にそれぞれ読み出し回路の第１及び第２出力ノード≪ＯＵＴ,ＯＵＴｂ、図２≫が接続されている。第２演算器は、第１入力端子に読み出し動作時にコントローラが発行し第１及び第２ビット線のプリチャージの開始を指示する第２信号≪ＰＲＥ、図４≫が入力され、第２入力端子に第１演算器の出力端子が接続され、第１信号を出力する。

これにより、読み出し動作の消費電力を抑制することが可能になる。

尚、実施形態は上記第１及び第２実施形態に限定されず、種々の変形が可能である。例えば、上述したセンスアンプモジュール１３の構成は一例であり、これに限定されない。例えば、センスアンプモジュール１３が備える論理回路は異なる回路構成であっても良く、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、及びインバータ回路等の論理回路の組み合わせにより、上述した実施形態と同一の動作をする制御信号を出力できれば良い。

また、本明細書において読み出しデータが確定することとは、ノードＯＵＴの電圧がインバータ回路５０の反転閾値を超えること、ノードＯＵＴｂの電圧がインバータ回路５２の反転閾値を超えること、又はＮＡＮＤ回路５３の出力信号が反転することのいずれかを示していても良い。

また、タイミングチャートで説明した各動作のタイミングは、少しずれていても良い。例えば図４に示す時刻ｔ４及びｔ５におけるワード線ＷＬ、プリチャージ信号ＰＲＥ、及びセンスイネーブル信号ＳＡＥを異なる論理レベルにするタイミングは、このタイミングに限定されず、それぞれ入れ替わっても良い。

また、本明細書において接続とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。

また、本明細書において応答とは、例えば第１信号の変化を受けて第２信号が変化する動作のことを示している。つまり第２信号が第１信号に同期して変化することを示し、第１信号及び第２信号が同時に変化することが好ましいが、例えば遅延回路を介することにより一定期間遅延して変化することも含んでいる。

尚、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０…メモリセルアレイ、１１…ロウデコーダ、１２…カラムセレクタ、１３…センスアンプモジュール、１４…コントローラ、２０…フューズ素子、２１…参照抵抗素子、６１…内部クロック生成器、ＳＡＵ…センスアンプユニット、ＣＨＲ…プリチャージ回路、ＤＩＳ…ディスチャージ回路、ＡＭＰ…増幅回路、ＦＢ…フィードバック回路、出力ラッチ回路ＬＡＴ、ＦＢＳ…フィードバック信号。

Claims (5)

1. 第１抵抗値と前記第１抵抗値と異なる第２抵抗値とを取り得る第１記憶素子と、
   抵抗値が前記第１及び第２の抵抗値の間である第１参照抵抗素子と、
   前記第１記憶素子に接続された第１ビット線と、
   前記第１参照抵抗素子に接続された第２ビット線と、
   ゲートに第１信号が入力され、一端が電源端子に接続され、他端が前記第１ビット線に接続された第１トランジスタと、
   ゲートに前記第１信号が入力され、一端が電源端子に接続され、他端が前記第２ビット線に接続された第２トランジスタと、
   前記第１及び第２ビット線の電位差を検知して前記第１記憶素子から読み出されたデータを確定する第１読出し回路と、
   を備え、
   読み出し動作において、
   前記第１記憶素子から読み出されたデータが確定したことに応答して、前記第１信号は第１論理レベルから前記第１論理レベルと異なる第２論理レベルとなり、
   前記第１信号が前記第２論理レベルになると、前記第１ビット線の電圧が第１電圧から第２電圧に遷移し、前記第２ビット線の電圧が第３電圧から前記第２電圧に遷移する
   ことを特徴とする半導体記憶装置。
2. 前記読み出し動作時に前記第１及び第２ビット線のチャージの開始を指示する第２信号を発行するコントローラと、
   第１及び第２入力端子に前記読み出し回路の第１及び第２出力ノードがそれぞれ接続された第１演算器と、
   第１入力端子に前記第２信号が入力され、第２入力端子に前記第１演算器の出力端子を経由した信号が接続され、前記第１信号を出力する第２演算器と、
   をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１及び第２演算器はＮＡＮＤ回路であり、
   前記半導体記憶装置は、前記第２信号を反転させる第１インバータ回路と、前記第１演算器の出力信号を反転させる第２インバータ回路と、をさらに備え、
   前記第２演算器は前記第１インバータ回路の出力信号と前記第２インバータ回路の出力信号との否定論理積演算を行う
   ことを特徴とする請求項２に記載の半導体記憶装置。
4. 第３抵抗値と前記第３抵抗値と異なる第４抵抗値とを取り得る第２記憶素子と、
   抵抗値が前記第３及び第４の抵抗値の間である第２参照抵抗素子と、
   前記第２記憶素子に接続された第３ビット線と、
   前記第２参照抵抗素子に接続された第４ビット線と、
   ゲートに第３信号が入力され、一端が電源端子に接続され、他端が前記第３ビット線に接続された第３トランジスタと、
   ゲートに前記第３信号が入力され、一端が電源端子に接続され、他端が前記第４ビット線に接続された第４トランジスタと、
   前記第３及び第４ビット線の電位差を検知して前記第２記憶素子から読み出されたデータを確定する第２読出し回路と、
   前記第１及び第２記憶素子にそれぞれ接続された第５及び第６トランジスタと、
   前記第１及び第２参照抵抗素子にそれぞれ接続された第７及び第８トランジスタと、
   前記第５乃至第８トランジスタのゲートに接続されたワード線と、
   をさらに備え、
   前記読み出し動作において、
   前記第２記憶素子から読み出されたデータが確定したことに応答して、前記第３信号は前記第１論理レベルから前記第２論理レベルとなり、
   前記第１記憶素子から読み出されたデータが確定するタイミングと、前記第２記憶素子から読み出されたデータが確定するタイミングとは異なっている
   ことを特徴とする請求項１に記載の半導体記憶装置。
5. 前記読み出し動作において、
   前記ワード線に前記第５乃至第８トランジスタをオン状態にする第４電圧が印加され、
   前記第１及び第２読出し回路の読み出しデータの両方が確定したことに応答して第４信号が生成され、前記ワード線に印加されている電圧は前記第４信号に基づいて前記第４電圧から前記第２電圧に変化する
   ことを特徴とする請求項４に記載の半導体記憶装置。