JP2009506577A - ランダム・アクセス電気的プログラム可能なｅヒューズｒｏｍ - Google Patents

Abstract

【課題】 ランダム・アクセス電気的プログラム可能なｅヒューズＲＯＭを提供する
【解決手段】 １回プログラム可能な読み出し専用メモリ（ＯＴＰＲＯＭ）が、アグレッシブにスケール縮小された、シリサイド移動可能なｅヒューズの２次元配列において実施される。ワード・ライン選択は、Ｖ_ＤＤにおいて動作するデコード論理によって実施され、一方ビット・ライン・ドライブは、Ｖ_ＤＤとプログラミングのためのより高い電圧Ｖ_Ｐとの間でスイッチ切替えされる。ＯＴＰＲＯＭは、それゆえコストを加算することなしに他の技術と適合可能で、統合することができ、そして、ヒューズ・プログラミングの間、電圧降下を最小にする高電流経路の最適化をサポートする。プログラム可能参照を有する差動センス増幅器は、センス・マージンを改善するために使用され、個々のヒューズに設けられるセンス増幅器の代りに、ビット・ライン全体をサポートすることができる。
【選択図】 図１

Description

本発明は、一般に、ｅヒューズを備えた読み出し専用メモリに関し、より特定的には、大容量で、フィールド・プログラム可能で、１回プログラム可能な読み出し専用メモリ（ＯＴＰＲＯＭ）であって、ＯＴＰＲＯＭを２次元（２Ｄ）配列に配列することを可能にするアグレッシブにスケール縮小されたｅヒューズを備えたＯＴＰＲＯＭに関する。

電気的プログラム可能なヒューズ（ｅヒューズ）は、メモリなどの複雑な集積回路中の限界実行回路を冗長回路で置き換えて製造歩留りを高めること、及び論理回路及びカスタム読み出し専用メモリ／デコーダに関する標準設計のカスタマイゼーションのような多くの電子的用途に対して、高い信頼性をもつ便利な手段であることが分かっている。特に、後者のタイプの用途において、デバイス・カスタマイゼーション又は修復などのフィールドにおいてプログラム可能な大容量の１回プログラム可能な読み出し専用メモリ（ＯＴＰＲＯＭ）にｅヒューズを適用することに関心が集まっている。典型的なＯＴＰＲＯＭは、ワード・ラインとビット・ラインの間のヒューズ・リンクを用いるが、これは、通常、ヒューズが切断しないかぎり、すべてのロケーションに論理「０」を記憶することに対応する。次いで、記憶セルは、電気的にヒューズを切断することにより論理［１］を記憶するように選択的に変更され、ヒューズに大電流を印加してワード・ラインからビット・ラインへの接続を開く。大電流が必要であるため、従来のＯＴＰＲＯＭは、ショットキー・ダイオードのバイポーラ・デバイスを使用する。最新のＣＭＯＳ技術の微細化は、バイポーラ・デバイスに対すると同様にポリシリコン・ヒューズを切断することを可能にする。しかし、スケーラビリティの問題のため、デバイス密度は制限される。さらに、選択されたデバイスに大電流を印加してヒューズを切断するこれらの既知の従来のＯＴＰＲＯＭ法は、初めは首尾よくプログラムされるが、完全に又は部分的に移動するヒューズ・リンクのために、部分的に切断されたヒューズ及びヒューズの再生は、重大な故障機構となる。

従って、サイズを縮小し、プログラミングの信頼性を高めるために、多くの技術がｅヒューズ素子に関して研究されてきた。こうしたｅヒューズ技術の１つは、高導電性材料として、ヒューズ・リンク内にニッケル・シリサイドを使用することを含むが、その場合シリサイドは、ポリシリコンのヒューズ・リンクを切断することなく、高電流によりヒューズ・リンクの外部に移動することができる。シリサイドだけを首尾よく切断するために、比較的高い切断電流（即ち１０−１５ｍＡ）が、ヒューズが切断し始める時点で必要になる。しかし、ｅヒューズの抵抗の十分な変化を得るために、ヒューズが切断した後に、高電圧（即ち３．３Ｖ±０．３Ｖ）をヒューズ端子に印加する必要がある。切断電流は、用いられる技術に依存し、そのため、できるだけ厳しく制御する必要がある。

ヒューズの切断中に、ヒューズに確実な電流及び電圧条件の両方をもたらすために、本発明のｅヒューズ技術は、選択デバイスのゲートに対して厳しく制御される電圧、及び選択デバイスの電源の高いプログラミング電圧、例えば３．５ボルト、又は回路の通常動作電圧を優に上回るある他の電圧を必要とするが、このことは、そのような高いプログラミング電圧を提供すること、及びプログラミング条件及びプログラミング後試験を適切に制御することの必要性のために、一般に、製造作業の間にだけプログラミングを実行するように制限し、この必要性は、ほとんどの用途においてフィールド・プログラミングを妨げる。また、このような高電流及び高電圧の使用はまた、ヒューズ・プログラミング回路内の抵抗による大きなＩＲ電圧降下のために適切なプログラミング電流を発生させるために適切に高い電圧を供給することの困難と、ヒューズ素子／切断デバイス内及びヒューズ回路内の他の素子に対する高電圧保護デバイスにおける、５．２ｎｍのゲート酸化物による約１００μｍ^２／ヒューズの、集積回路の大面積を必要とするために、配列として及び／又は他の回路と共に集積回路チップ上に組み込むことの困難とを意味する。

各ヒューズ及び関連する回路のためのこうした大面積の必要性は、一般に、２次元（２Ｄ）配列内に少数のより多くのヒューズを製造することを妨げる。例えば、プログラムされたｅヒューズの抵抗の変動は、信頼できる読み出しを保証するように、各々のｅヒューズにセンス増幅器回路を備えることを必要とする。さらに、高いプログラミング電圧を用いるとき、厚い酸化物が切断経路内において、一般的に個々のヒューズに備えられるセンス増幅器を保護するために必要となり、そのため、各ビット又はｅヒューズに必要な面積の削減を制限する。動作の問題もまた、このような高電圧を用いるときに直面し、所望のヒューズだけがプログラムされることを保証することも、ｅヒューズの大きな２Ｄ配列を妨げてきた。

これらの技術的困難のために、ポリシリコン・サポートを切断又は破壊させることなく、シリサイドの移動を用いる現在公知の（しかし、従来技術としては認められない）ｅヒューズ技術は、各々のヒューズ・リンクにセンス及び切断回路を必要とする。ｅヒューズが、ポリシリコンを切断することなく、シリサイドを電気的に移動させるためには２次元（２Ｄ）配列を可能にすることが重要である。これは、次に、プログラミング電流及び電圧を十分正確に制御するため、及びビット密度を向上させながら低電圧での確実な検出を可能にするための異なる方法を必要とする。

ｅヒューズに基づくＯＴＰＲＯＭの最も重要な課題は、埋め込み用途を可能にすることである。これは、新規のプロセス付加の必要なしに、既存の論理技術に対するプロセス適合性を必要とする。また、ＯＴＰＲＯＭは、故障したｅヒューズ及びセンス回路を検出するために信号マージンを検証する機能を有することが必要になる。これらの埋め込みシステムに関する課題は、如何なる公知のＯＴＰＲＯＭについても取り組まれていない。

従って、本発明の目的は、電流及び電圧の両方により、ヒューズ・リンクのポリシリコンを切断又は破壊することなく、ヒューズ・リンクからシリサイドを首尾よく移動させるヒューズ切断を可能にするｅヒューズ配列構造体を提供することである。

本発明の別の目的は、ヒューズ・リンクに関する重大な故障機構を生じる可能性のある部分的又は破壊のヒューズ切断条件を回避することによって、高信頼性のｅヒューズ・システムを可能にするｅヒューズ配列構造体を提供することである。

本発明のさらに進んだ目的は、実際的な容量のプログラム可能メモリを与えるのに十分な数のｅヒューズの２次元配列を、集積回路の実際的面積内に設けることが可能になるような、ｅヒューズ、及びそのｅヒューズを遥かに低い電圧でプログラミングするためのシステムを提供することである。

本発明のさらに別の目的は、モジュール式で拡張可能であり、同時に、物理的又は電気的に隣接したｅヒューズ・セルのプログラミングに起因する損傷からｅヒューズをよりよく保護し、そして確実にフィールド・プログラミング可能である、ｅヒューズ配列を提供することである。

本発明の別のさらに進んだ目的は、論理技術と適合しそれに埋め込まれるｅヒューズ配列構造体を提供することである。
本発明のさらに別のさらに進んだ目的は、読み出し動作のためにより一層の動作マージンを与えることのできるプログラム可能なｅヒューズ配列を提供することである。
本発明のさらに別のさらに進んだ目的は、製造欠陥に起因するセンス増幅器の問題を検出する方法を提供することである。

本発明のこれら及び他の目的を達成するために、プログラム可能なデバイスであって、各々のセルが長寸法及び短寸法を有し且つ各々のセルがｅヒューズを備える複数のセルと、ｅヒューズと直列の、ワード・ラインに接続した制御電極及びセンス・ラインに接続した導電経路を有するトランジスタとを備え、トランジスタ及びｅヒューズはそれらの長寸法がセルの長寸法に実質的に適合し、ワード・ラインはセルの長寸法に実質的に平行に配置され、ビット・ラインが少なくとも２つのセルの短寸法と交差し、センス増幅器がビット・ラインに接続する、プログラム可能なデバイスを提供する。

本発明は、ヒューズ・リンクの寸法及び形状のアグレッシブなスケール縮小により新規の不揮発性メモリをシステムとして提供するが、これはヒューズ・リンク及びプログラミング回路の両方の抵抗を削減することを可能にし、その結果、メモリのフィールド・プログラミングをサポートする電荷ポンプのようなオン・チップ電源から供給することのできる比較的低い印加電圧及び削減された電流で、大幅に短縮された時間で実行される信頼性の高いプログラミングが可能になる。メモリの書き込み及び読み出しモードの両方のためのこうしたオン・チップ選択及びレベル・シフト回路はまた、書き込み動作中に選択されないセルを保護する。アグレッシブにスケール縮小されたヒューズ・リンクは、公知の設計に比べて有意なサイズ縮小をもたらし、単一ビット・ラインの検出を用いること、及び各ヒューズ・リンク用のセンス増幅器の代わりに、各ビット・ライン用の調節可能なセンス増幅器に対して共用の調節可能な参照を用いることは、セル・サイズをさらに縮小し、有効記憶セル密度を公知の設計の約２０倍に増加させ、同時に参照電源及びセンス増幅器の調節可能性は、チップ毎の製造バラツキを補償して営業利益を最適にすることができる。従って、改良された機能性及び信頼性を有し、そして他の不揮発メモリ構造体に匹敵する実際的な量のデータをストアすることができる不揮発性メモリを、単一チップ上の２次元配列に設けることができ、本発明によるメモリを適用することのできる用途及び使用方法が大幅に増加する。同じ理由により、本発明によるメモリのセル・サイズの縮小は、エラー訂正コード（ＥＣＣ）手段のような付加的な特徴を可能にし、製造歩留りを向上させる又は見かけの多重書き込み機能を提供するような冗長回路を設けることができる。また、欠陥ｅヒューズ及び欠陥センス増幅器を製造中に検出することもできる。

前述及び他の目的、態様及び利点は、図面を参照しての本発明の好ましい実施形態の以下の詳細な説明から、より良く理解されるであろう。

ここで図面、特に図１を参照すると、本発明による、ビット・ライン（ＢＬ）に対応し、読み出し専用メモリ（ＲＯＭ）として用いるのに適したプログラム可能なｅヒューズ配列の一部分の配線図が示される。図１に示される配列の部分１００は、図２の破線の四角形によって示される列に対応する。公知のｅヒューズ配列及びメモリ配列の略図に対して図１が有するある類似性が、当業者には認識されるであろう。しかし、図１の略図は、ポリシリコンのヒューズ・リンクを破壊することなくヒューズ・リンク内のシリサイドを確実に切断し、そしてワード・ライン及びビット・ラインによって制御されるときヒューズ抵抗を確実に検出するための、独特の構成を用いている。

従来のメモリ配列構造体と同様に、ビット・ライン（ＢＬ）及びワード・ライン（ＷＬ）の同時通電によって選択が実行される一方で、トランジスタ（好ましくはＮＭＯＳ ＦＥＴ）のＷＬ_０−ＷＬ_Ｎが、ｅヒューズと直列のトランジスタの導電経路により、所与のＢＬと共に各々のＷＬに与えられる。しかし、従来のＯＴＰＲＯＭとの重要な違いは、切断又は書き込みモードとセンス又は読み出しモードとの間でＢＬ電圧を変化させる機能を備え、同時にＶ_ＤＤ回路としてＷＬ回路を保持することである。より具体的には、ヒューズを切断するために、Ｖ_ＤＤ電圧及びＶ_Ｐ（＞Ｖ_ＤＤ）電圧が、それぞれ対応するＷＬ及びＢＬに印加される。これは、ＷＬｉ及びＢＬｊにより選択されたデバイスを最初に飽和モードにし、ヒューズのシリサイドが移動した後に、選択トランジスタＴｎが線形モードで動作することを可能にする。選択デバイスは飽和モードにおいて、Ｖ_Ｐの小さな電源電圧依存性により切断電流の制御を可能にし、ＢＬ抵抗の効果を除去する。切断電流は単にワード・ライン電圧によって決定されるので、切断電流に及ぼす初期のヒューズ抵抗効果を削減することができる。シリサイドが適度に移動した後に、ここで増加したヒューズ抵抗のため、より高い電圧が自動的にヒューズ端子に印加され、ヒューズ・プログラミングの信頼性を高める。即ち、高められた電圧の自動的印加は、電流による単純なヒューズ移動によっては達成することができないシリサイドのみの確実な移動を生じる。ビット・ラインに対するこの電圧制御を可能にするために、ＢＬセレクタ１１０は、読み出し（通常動作電圧、Ｖ_ＤＤにおける）又は書き込み（より高いプログラミング電圧、Ｖ_Ｐにおける）モードの一方を選択するためのレベル・シフタ（又は図１に簡単に示されるその制御）を備え、そして、これらの電圧の一方を通電すべきＢＬに供給するか又はＢＬが選択されないときに保護のために接地する。ワード・ラインのデコード回路は、単にＶ_ＤＤ回路を用いる。図２には、レベル・シフタの一部分が、制御入力接続ＶＧＡＴＥ、及びＣＯＬＳＥＬ＿Ｐ入力により示されるＢＬ選択と共に、ＦＳＯＵＲＣＥへの高電流Ｖ_Ｐ又はＶ_ＤＤの供給接続として示されており、それらのすべては、以下に与えられる本発明の好ましい実施形態の詳細な説明により密接に対応することになる。

シリサイド移動可能なｅヒューズを有するＯＴＰＲＯＭを提供するための別の課題は、センス・マージンを改善することである。シリサイド移動可能なｅヒューズは、ヒューズ信頼性及びプログラミング安定性の点で重要な利点を有するが（例えば、読み出し電流はヒューズ・リンク再構築を妨害し易い）、シリサイド移動後の抵抗変化は、従来のｅヒューズよりも小さい。センス・マージンを改善し、より小さなヒューズ抵抗変化を確実に検出するために、参照ヒューズによる差動センス法を用いることが好ましい。センス・マージンを改善することによって、各ｅヒューズに１つのセンス増幅器を備える現在の実施とは反対に、ビット・ライン全体に備えられた複数のｅヒューズを単一センス増幅器がサポートすることができる。より具体的には、シリサイド移動可能なｅヒューズの高信頼性のｅヒューズ配列が、アグレッシブに縮小されたヒューズ形状、Ｖ_ＤＤで動作するワード・ラインのデコード回路１４０、Ｖ_ＤＤ及びＶ_Ｐのスイッチングをサポートするビット・ライン選択回路１１０、差動センス装置１２０、及び、プログラム可能ＤＣ参照発生器１３０を参照ワード・ラインのトランジスタＲＥＦＷＬ及び参照抵抗Ｒ_ＲＥＦと共に用いること、の組合せにより可能となる。Ｒ_ＲＥＦは、直列に接続されたプログラムされていない一対のｅヒューズから構成することが好ましく、それらのすべては以下でより詳細に説明することになる。

本発明のこれらの特徴は、単一のトランジスタに対して各個別のｅヒューズに必要な回路及び集積回路構造体の総量の削減を可能にし、このことがアグレッシブにスケール縮小されたｅヒューズ構造体と共に、各ｅヒューズに必要な面積の大幅な削減を可能にし、そしてそれゆえに、他の実際的なプログラム可能な及び／又は不揮発性メモリ設計におけるメモリ・セルの数に匹敵するヒューズの配列を単一チップ上の２Ｄ配列の形で設けることを可能にする。

さらに、配線図に示すことは概して困難であるが、以下で「切断経路」と呼ぶこともあるプログラミングのための電流経路は、ＢＬ及び接地（ＧＮＤ）ラインの両方における低配線抵抗のためにさらに最適化して、プログラミング中の最小のＩＲ降下及び抵抗検出中の最小のＧＮＤはね返りを保証することができる。配列は、ＢＬの最大長に基づいて、サイズ決めし最適化する。これらの特徴は、ＢＬ接続に対する太線の使用により図２に示す。プログラミング電圧は、ＢＬセレクタＲＤＥＣ（図４及び図６、並びに上述の図２の説明文により示される）を用いて選択されたＢＬに印加され、プログラムされるべき特定のセルは、ＷＬ／ＢＬ交差におけるセルをプログラムするように選択されたＷＬを用いて選択される。ＢＬ選択及びレベル・シフト回路１１０は、図８を参照して以下に説明することになるが、選択されないＢＬを接地することにより他のセルを保護する。

ここで図３を参照すると、本発明によるアグレッシブにスケール縮小されたｅヒューズ２００が、図の左側の現在の公知のｅヒューズ設計２１０と比較して示される。アグレッシブにスケール縮小されたｅヒューズ素子２００が占める全面積は、公知のｅヒューズ設計２１０の面積の約１５分の１である。アグレッシブにスケール縮小されたヒューズ素子２００の拡大平面図を図３の右側に示す。図示された公知のｅヒューズ設計２１０は「９０ ｎｍ ｅヒューズ」と呼ばれるが、これは、それが形成された特定のテクノロジを識別するためであるが、その寸法はｅヒューズ素子の任意の部分の寸法には必ずしも対応しない。このようなアグレッシブにスケール縮小されたｅヒューズのいくつかの特徴は、低電圧において向上した信頼性でｅヒューズ・プログラミングのための高電流を供給することに有意に寄与し、同時にそれらの必要な面積を実質的に縮小し、公知のヒューズ設計と比較して遥かに改善された性能をもたらすことが認められている。

上で暗に示したように、抵抗変化の好ましい機構の重要な態様は、ここで説明するように、ヒューズ・リンク２２０からカソード２３０まで、低抵抗シリサイド（例えば、金属又はシリサイドの電流応答移動が特に大きなニッケル・シリサイドが好ましい）の移動を引き起こすことである。（カソードは、必ずしもｅヒューズが観測可能なダイオード特性を何も示さない場合でも、金属又はシリサイド／合金の移動を所望の方向にさせるのに必要な電流の方向による。ヒューズ・リンクの反対側の端子又は端部２４０は、対応してアノードと呼ばれる）。

アグレッシブにスケール縮小されたｅヒューズ２００は、公知のｅヒューズ設計２１０に比べると異なった形にされていることを理解されたい。本発明による全体のシステムの見地から最も重要なことは、ヒューズ・リンク２２０が、約３から５までの係数だけ短縮され、一方その断面の寸法は約２０％だけ縮小されることである。そのため、大きく短縮されたサイズにおいても、本発明によるｅヒューズ２００は、好ましくは公知のｅヒューズ設計２１０と比較して２から３までの係数だけ低下した抵抗を示すことが好ましい。例えば、本発明によるｅ−ヒューズ２００の抵抗は典型的には約８０Ωであり、これに比べると、公知のｅヒューズ設計２１０の公称抵抗は１５０Ωから２００Ωまでである。特に、抵抗変化の機構が、ヒューズ・リンク２２０の破壊（望ましくはない）ではなく金属／合金の移動である場合、プログラミング電流の大きさは、低下したプログラミング電圧において第１義的に重要であり、一方発熱はまさに２次的に考慮され、比較的低いレベルに保持することができる。その結果、ｅヒューズを横切るＩＲ降下の削減及び削減された抵抗に対応するヒューズ内の削減された電力消費は、高電圧における公知のｅヒューズ設計のプログラミングに関する好ましい基準には概ね反するが、本発明に関しては好ましい。抵抗のこのような削減はまた、短縮された長さを有するｅヒューズ２００のアノード２４０の低減されたアスペクト比により、少なくとも小さな程度には好ましく、従ってこれはＢＬ幅に対応するサイズにしてｅヒューズ内及び関連する切断経路内の抵抗を削減することができる。

ｅヒューズ２００のカソードのアスペクト比が、ｅヒューズ２１０と比較して大きく変化していることにも注目されたい。抵抗変化の好ましい機構が、電流の流れに応じたリンク部分からカソードへの金属／合金の移動である場合には、公知のｅヒューズ設計は、低アスペクト比のカソードを用いて、２５０（公知の設計のプログラムされたｅヒューズ２１０の実際の走査型電子顕微鏡（ＳＥＭ）像による）に示されるようなリンクとカソードとの接合点から広がる領域のカソード内への金属／合金の拡散を可能にするが、これは多分、金属／合金の移動機構は、原理的に、低アスペクト比のカソードが好ましいく見える拡散であるという理論に基づくものであり、実際に、カソード内に半円の拡散領域を生じる。しかし、金属／合金の移動機構は、移動速度に関しては電流密度に大きく依存することが見出されている。従って、本発明によるカソード２３０の比較的高いアスペクト比は、電流束密度を集中させ易く、ヒューズ・リンクの短縮された長さとの組合せにより、公知の設計のｅヒューズ２１０をプログラムするのに必要な時間の僅かの部分（例えば、約２００μ秒と比較して約２５μ秒）で、アグレッシブに縮小されたｅヒューズ２００をプログラムする機能をもたらすことが見出されている。プログラムされたｅヒューズ２００内に生じる合金／シリサイド分布の多少不規則なパターンは、図３（やはりＳＥＭ像による）の右側の拡大平面図に示されるが、そこでは金属／合金の移動が最大のプログラミング電流束の経路を辿ることが分かる。

ここで図４−図６を参照して、メモリとしての使用に適するヒューズ素子の配列の好ましいアーキテクチャを論じる。図４は、４０９６ビット・メモリ又はより大きなメモリ構造体のタイリング可能な部分としての使用に適する６４ビット×６４ビットの配列２７５のレイアウトを示す。図４の方向は、列選択による図２の配線図と類似しており、実線の輪郭で示すように、ＢＬ駆動のためのプログラミング制御回路２７０は配列の上部を横断し、ＷＬを駆動するための行デコーダＲＤＥＣ２８０は右側にあり、センス増幅器２９０の配列は配列の底部を横断する。代表的なＷＬ及びＢＬを交差する実線の矢印によって示す。

４本のワード・ライン及び２本のビット・ラインに対応する図４のアレイの代表的な部分を図５に示す。図５の２セル×４セルの配列において、ビット・ラインは幅広で、ｅヒューズ・アノード２４０に重なることが好ましい。同様に、接地（ＧＮＤ）ラインは幅広で、好ましくはＮＭＯＳトランジスタの電源に重なることが好ましい。これらの幅広の導電体は、切断経路内の抵抗を削減するように働く。トランジスタのドレイン及びｅヒューズのカソードは接続され、ｅヒューズ及びトランジスタは、それらの長さ方向に端と端を接して配列され、長いが非常に狭いセル形状（例えば、低電流だけを通電する必要のある方向に長い寸法を有し、高電流を必要とする方向に非常に短い寸法を有するように制限される）をもたらすが、これは、ビット・ラインの必要な長さを制限し、同時に比較的大きな配列に対しても、ビット・ライン及びＧＮＤラインに十分な幅をもたせて最小抵抗にするのに十分に広いスペースを可能にするために、特に好都合である。さらに、この構成は、２次元配列構造体内でＮＦＥＴが飽和状態に留まることを可能にする最大の可能なＶ_ｄｓを供給し、それにより、プログラミング電流の変動を低減する。従って、プログラムされたヒューズ抵抗の向上した均一性により、大幅に改善されたプログラミングの信頼性を、メモリのフィールド・プログラミングをサポートするオン・チップ電源を用いて達成することができる。ワード・ラインはビット・ライン（又はｅヒューズ又はトランジスタ）よりも狭く、ｅヒューズ及びトランジスタの上の中央部を走る。ＷＬの（ＮＭＯＳ）トランジスタ・ゲートの容量負荷を駆動するためには比較的小さな電流だけが必要であるので、ワード・ラインの長さ及び断面積は特に重要ではない。

ここで図６を参照すると、図４のような配列は一緒に配列させて、図４の４０９６ビット配列の２×１６（番号０−１５）配列（その範囲は図６の破線及び図の右側の配線図により示されるが、これは、ＢＬ０−ＢＬ６３及びより大きな配列の中央部の一対のＲＤＥＣにより示される鏡像レイアウトを有する２つの６４×６４配列を表す）のような、任意のサイズのより大きな配列を形成することができる。通常動作電圧より高いプログラミング電圧を内部で発生させるために、電荷ポンプ２８５又は相当するもの（多くの適切な回路が当該技術分野で知られている）を、配列の一端部に配置することが好ましく、ＲＤＥＣの入力部を含むＩ／Ｏ及び制御回路２９５を別の端部に備えることが好ましい。

ここで図７を参照すると、本発明による好ましいセンス増幅器が配線図で示される。センス増幅器回路は原理的に、トランジスタＰ１、Ｎ２、Ｐ５及びＮ５を含むクロスカップル型インバータ・ペア３０５を備える。列ビット・ラインは端子ＦＵＳＥＴに接続し、共用参照は端子ＦＵＳＥＣに接続する。初め、センス動作において、ＦＳＥＴ＿Ｎ及びＦＳＥＴ＿Ｐはオフ状態にあり、Ｖ_ＤＤからクロスカップル型ペア３０５を分離している。次にセンス増幅器は、端子ＰＲＣＨＧ＿Ｎに印加された電圧によって事前充電され、ＳＩＧＤＥＶ＿Ｐにおける信号がトランジスタＮ４及びＮ７をオンにして、クロスカップル型ペア３０５を対応するＢＬ及びＦＵＳＥＣに印加される参照電圧に接続するまで、トランジスタＰ２及びＰ４を通してクロスカップル型ペアの入力部の電圧を等しくする。次いで、電流が、対応するヒューズ及び共用参照回路を通して短時間流れ、ＦＵＳＥＴとＦＵＳＥＣの間に電圧を生じる。次に、ＦＳＥＴ＿Ｎ及びＦＳＥＴ＿Ｐはオンにされてクロスカップル型ペアを安定状態にさせ、ＦＵＳＥＴの電圧がＦＵＳＥＣの電圧を超える場合にＦＴ上に高状態を生成し、逆の場合も同様である。ＦＴＢＡＲは、相補的な出力を供給する。ＰＲＣＨＧ＿Ｎ及びＳＩＧＤＥＶ＿Ｐは、センス動作後にビット・ライン、ヒューズ及び参照電圧からセンス増幅器を分離させるようにセンス増幅器がセット（例えば、安定状態にされる）された短時間後に、オフにされる。Ｎ０及びＮ６は、ホット・エレクトロン保護の厚い酸化物デバイスであり、これは、プログラミング・ヒューズがセンス増幅器の残り部分の薄い酸化物デバイスが参照経路の抵抗に対して耐えられるよりも高い電圧を有するときに、センス増幅器を保護し、プログラミング後のヒューズの抵抗が所定のレベルよりも高くなることを保証する。製造中、切断されたヒューズは、Ｎ６上の低いゲート電圧によって検出され、全ての切断されたヒューズが、出荷時に、寿命劣化及び消耗機構に関して十分な動作マージンをもたらすように決められた抵抗レベルを上回ることを確実にする。本発明によるシステムを用いるフィールド・プログラミングにおいて、同じヒューズがＶ_ＤＤに結合されたゲート電圧により検出される。また、ワード・ラインに関連する複数のヒューズに対して共用センス増幅器を用いることは、実質的な面積を節約して大幅なビット密度増加を可能にするだけでなく、製造中に、ヒューズ及びセンス増幅器の動作可能性についての独立した試験及び検証を可能にし、チップ上に形成された冗長回路を取り換えて製造歩留まりを上昇させることを可能にする。

一時的に図１及び図２に戻り、ここで調節可能／プログラム可能な共用ローカル参照について説明する。Ｒ_ｒｅｆは、プログラム・セル及び非プログラム・セルの両方を検出するための最大動作マージンを与えるレベルにセットされたローカル参照抵抗である。現在のところ、Ｒ_ｒｅｆは、メモリ・セル（例えば、図３に関して上述された）に用いられるのと同一の、２つの直列接続された非プログラム・ヒューズから構成されることが好ましいが、その理由は、結果として生じる抵抗が両方ともに、プログラム・ヒューズと非プログラム・ヒューズの間の抵抗の対数的中点に近く、ヒューズの偶然のプログラミングを防止するために電流を制限するのに十分であるためである。付加的な回路要素をもつ又はもたない直列及び／又は並列のヒューズのネットワークに接続している可能性のある、より多くのヒューズを用いることができる。代替的に、別個の抵抗を形成してＲ_ｒｅｆとして用いることが可能であるが、Ｒ_ｒｅｆにヒューズを用いることは、プログラム・ヒューズ及び非プログラム・ヒューズの抵抗範囲を遥かに満足に追跡することが認められている。抵抗の良好なトラッキングは、低電圧プログラミングから生じる低減されたセンス・マージンの見地から必要となる。

Ｒ_ｒｅｆは、プログラム可能直流発生器１３０を用いることにより調節可能となり、これは製造中のウェハの最終試験においてチップ毎に設定して、製造バラツキを補償するようにセンス・マージンを最適化することができる。この調節可能電圧は、トランジスタＲＥＦＷＬ（やはり、それぞれのセル内のＷＬトランジスタと同一であることが好ましい）に印加されてＲ_ｒｅｆの直列抵抗を効果的に増加又は減少させる。この調節はまた、並列及び／又は直列に接続した複数の抵抗及び複数のトランジスタを用いて最適な検出のための名目的に選択されたＲ_ｒｅｆを取得するように具体化することができる。

ここで図８を参照して、図１の選択及びレベル・シフト回路１１０として使用するのに適切なビット・ライン制御回路４００の好ましい形態を説明する。本発明によるｅヒューズ・システムを用いる回路又はデバイス、例えばプログラム可能ＲＯＭまたはＯＴＰＲＯＭは、書き込み又はプログラミング・モード及び読み出しモードの２つの動作モードを必然的に有する。書き込みモードにおいて、一時に、メモリの任意の特定のセクション（例えば、図６のアーキテクチャに対応する）における１つだけのヒューズをプログラムする必要がある。この必要性は、プログラミングに対しては、システムの通常の読み出し動作に対するよりも、より高い電圧及び電流が必要であるという事実による。この高い電圧及び電流は、本発明の基本原理が、上述の幅広のビット・ライン及び接地接続の付設など、ヒューズ・プログラミング回路内の電圧降下の削減であることから、配線に関する問題を引き起こす。

より具体的には、書き込み又はプログラミング・モードの間、電荷ポンプ２８５（図６）によリ供給することのできる、高電圧電源は、レベル・シフタにより制御されるトランジスタ（好ましくはＰＦＥＴ）４０５によって選択されたビット・ラインに結合している。全ての他の選択されていないビット・ラインは、何等かの偶発的又は偶然のヒューズ破壊を回避するために接地することが好ましい。上述のように、選択されたビット・ライン上の単一ヒューズはまた、単一ワード・ラインの通電により選択され、所与のヒューズに関連するトランジスタを通る回路を完成する。

ヒューズ・プログラミングの間、レベル・シフタは、ＮＡＮＤゲート４１０に同時に印加される、読み出しモードにおいてビット・ラインの選択にも用いられるＣＯＬＳＥＬ＿Ｐ信号と、コインシデント信号ＢＬＯＷＥＮ＿Ｐとによって作動可能となる。ＮＡＮＤゲート４１０の出力はまた、ＮＡＮＤゲート４１５（そして必要ならばインバータ４２５）に供給され、このＮＡＮＤゲート４１５はまた、システムの読み出し又は書き込みモードによる（反転した）ＳＥＮＳＥＭＯＤＥＰ信号を受け取るが、このことによりＦＵＳＥＴは接地され（センス増幅器をさらに保護するためであり、これはまた上記のようにＶ_ＤＤに接続したトランジスタＮ０及びＮ６よって高電圧から保護され、ここでこれらトランジスタは上述のようにＦＵＳＥＴから印加される電圧をＶ_ＤＤ−Ｖ_ｔｈに制限する）、従って、それに接続した書き込み動作中に選択されないビット・ラインは、トランジスタ４２０を用いて接地される。

ＮＡＮＤゲート４１０の出力（及び、本発明の好ましい実施形態においてはインバータ４３０によリ得られるその補完出力）は、レベル・シフタ、又は好ましくは、Ｖ_ＤＤＢＬ（Ｖ_Ｐ）に接続したレベル・シフト・ラッチ４３５に供給され、これにより、ＰＦＥＴ４０５を駆動してｅヒューズ・プログラミング用の高電圧ＦＳＯＵＲＣＥにビット・ラインを接続させるのに適切な電圧が得られる。ＦＳＯＵＲＣＥは、ＶＧＡＴＥがＶ_ＤＤにおいて動作して選択されたビット・ラインに書き込み用又は読み出し用電圧を供給する際に、それぞれ読み出し又は書き込みモードに応じて、Ｖ_ＤＤとＶ_Ｐの間でスイッチ切替されることに留意されたい。このビット・ラインは、書き込みモード中に選択されたビット・ラインを除いて、常時トランジスタ４２０を通して接地され、従って、偶発的又は偶然のプログラミングから効果的に保護される。読み出し又は書き込みモードにおけるワード・ラインの選択により、選択されたワード・ラインに対応するヒューズのそれぞれのカソードが接地される。

前述のことを考慮すると、本発明によるヒューズ・プログラミング・システムは、低電圧において信頼性が高く、任意の大きさの２次元配列におけるｅヒューズ・プログラミングを提供するが、これは特に２次元配列全域にわたる幅広の比較的短いビット・ライン及び接地接続を適応させて、高電流における電圧降下を最小にするアーキテクチャ及び書き込み回路を設けることにより実現される。従って、このシステムは、実際的な容量のＯＴＰＲＯＭとして機能することができるが、これは読み出し及び書き込みモードの両方において、低電圧及び比較的低電力消費で、拡張された動作マージンによりフィールドにおいて確実にプログラムすることができる。

特にこれらの理由により、本発明によるシステムは幅広い用途に有用である。例えば、特に、任意の容量の不揮発性メモリを平面配列として設けることにより、ＯＴＰＲＯＭは、個人識別又は他の情報に関するスマートカード又は皮下埋め込みの若しくはブレスレットとして身に着けることができるような他のデバイス内で容易に（簡単に無線通信リンクなどにより）用いることができるが、それらは、例えば適切に暗号化できる医療記録、或いは保護区域の迅速な識別及びそれへのアクセスに関するアクセス情報を含む。同様の装置は、家畜、ペットなどの識別及び追跡のために使用することができ、そしてそれらに関する任意の所望の記録を保持することができる。本発明はまた、機械の保守記録、コンピュータなどの物品の保護システム、娯楽システム、銃器など、無生物に関しても同様に用いることができ、また、それらが登録名義人のような権限保持者によってのみ操作できるようにそれらを制御するために用いることもできる。

本発明は、一つの好ましい実施形態に関して説明されたが、当業者は、添付の特許請求の範囲の趣旨及び範囲内の変更により実施することも可能であることを理解するであろう。

本発明によるｅヒューズ配列の単一ビット・ライン部分の略図である。 本発明による全体的なプログラム可能ｅヒューズ配列の略図である。 現在のｅヒューズ設計の平面図と、本発明の実施に適したスケール縮小されたｅヒューズ設計の好ましい形態の平面図との比較である。 図２の配線図に概ね対応した本発明によるｅヒューズ配列の６４×６４ビット部分の好ましいレイアウトの平面図である。 ２本のビット・ライン（ＢＬ）及び４本のワード・ライン（ＷＬ）に対応した図４の配列部分の一群の平面図である。 本発明によるデコーダ、センス増幅器及び電荷ポンプを有する配列部分の群（図５の）を配列させるための好ましいレイアウトを示し、ｅヒューズ配列と図４の略図との対応関係を示す。 本発明による本発明の実施に適した好ましいセンス増幅回路の配線図である。 本発明による本発明の実施に適した好ましいビット・ライン制御回路の配線図である。

符号の説明

１００：配列の部分
１１０：選択及びレベル・シフト回路
１２０：差動センス増幅器
１３０：プログラム可能ＤＣ参照発生器
１４０：ワード・ライン・デコード回路
２００：アグレッシブにスケール縮小されたｅヒューズ
２１０：公知のｅヒューズ設計
２２０：ヒューズ・リンク
２３０：カソード
２４０：アノード
２５０：カソード内への金属／合金の拡散領域
２７０：プログラミング制御回路
２７５：６４ビット×６４ビット配列
２８０：行デコーダＲＤＥＣ
２８５：電荷ポンプ
２９０：センス増幅器の配列
２９５：Ｉ／Ｏ及び制御回路
３０５：クロスカップル型インバータ対
４００：ビット・ライン制御回路
４０５，４２０：トランジスタ
４１０、４１５：ＮＡＮＤゲート
４３０：インバータ
４３５：レベル・シフト・ラッチ

Claims (34)

1. プログラム可能デバイスであって、
   各々のセルが長寸法と短寸法を有する複数のセルを備え、
   前記各々のセルは、
   ｅヒューズと、
   前記ｅヒューズに直列で、ワード・ラインに接続した制御電極及びセンス・ラインに接続した導電経路を有するトランジスタであって、前記トランジスタ及び前記ｅヒューズは前記セルの長寸法に実質的に適合した長寸法を有し、前記ワード・ラインは前記セルの前記長寸法に実質的に平行に配置される、トランジスタと、
   前記複数のセルのうちの少なくとも２つの短寸法と交差するビット・ラインと、
   前記ビット・ラインに接続するセンス増幅器と
   を備える、
   プログラム可能デバイス。
2. 前記ｅヒューズは、１８０Ωより低い非プログラム状態抵抗と、前記ビット・ラインの幅に相当する長さを有する第１端子と、電流束密度を集中させる形状を有する第２端子とを有する、請求項１に記載のプログラム可能デバイス。
3. 前記センス増幅器は参照電圧源を含む、請求項２に記載のプログラム可能デバイス。
4. 前記参照電圧源は、複数のｅヒューズを含むネットワークを備える、請求項３に記載のプログラム可能デバイス。
5. 前記参照電圧源は、２つの直列に接続したｅヒューズを備える、請求項４に記載のプログラム可能デバイス。
6. 前記参照電圧源は抵抗を備える、請求項４に記載のプログラム可能デバイス。
7. 前記抵抗は、プログラムされたｅヒューズの抵抗とプログラムされていないｅヒューズの抵抗の間の対数的中点の抵抗に近い、請求項６に記載のプログラム可能デバイス。
8. 前記抵抗を調節する手段をさらに備える、請求項７に記載のプログラム可能デバイス。
9. 前記抵抗を調節する前記手段は、それに印加される調節可能電圧を有するトランジスタを含む、請求項８に記載のプログラム可能デバイス。
10. 前記ｅヒューズを選択的にプログラミングするための電源をさらに備える、請求項３に記載のプログラム可能デバイス。
11. 前記電源は電荷ポンプを含む、請求項１０に記載のプログラム可能デバイス。
12. 前記ビット・ラインに接続した選択回路をさらに備える、請求項３に記載のプログラム可能デバイス。
13. 前記選択回路はレベル・シフタを備える、請求項１２に記載のプログラム可能デバイス。
14. 前記選択回路は、選択されないビット・ラインを接地する手段を含む、請求項１３に記載のプログラム可能デバイス。
15. 前記センス増幅器は参照電圧源を備える、請求項１に記載のプログラム可能デバイス。
16. 前記参照電圧源は、複数のｅヒューズを含むネットワークを備える、請求項１５に記載のプログラム可能デバイス。
17. 前記参照電圧源は、２つの直列に接続したｅヒューズを備える、請求項１５に記載のプログラム可能デバイス。
18. 前記参照電圧源は抵抗を備える、請求項１５に記載のプログラム可能デバイス。
19. 前記抵抗は、プログラムされたｅヒューズの抵抗とプログラムされていないｅヒューズの抵抗の間の対数的中点の抵抗に近い、請求項１８に記載のプログラム可能デバイス。
20. 前記抵抗を調節する手段をさらに含む、請求項１８に記載のプログラム可能デバイス。
21. 前記抵抗を調節する前記手段は、それに印加される調節可能電圧を有するトランジスタを含む、請求項２０に記載のプログラム可能デバイス。
22. 前記ｅヒューズを選択的にプログラミングするための電源をさらに備える、請求項１５に記載のプログラム可能デバイス。
23. 前記電源は電荷ポンプを含む、請求項２２に記載のプログラム可能デバイス。
24. 前記ビット・ラインに接続する選択回路をさらに備える、請求項１４に記載のプログラム可能デバイス。
25. 前記選択回路はレベル・シフタを備える、請求項２４に記載のプログラム可能デバイス。
26. 前記選択回路は、選択されないビット・ラインを接地する手段を含む、請求項２５に記載のプログラム可能デバイス。
27. 集積回路のためのｅヒューズであって、
    それに接続する導電体の幅に相当する長さを有する第１端子と、
    電流束密度を集中させるための形状を有する第２端子と
    を備え、
    １８０Ωよりも小さな非プログラム状態抵抗を有する
    ｅヒューズ。
28. シリサイドを含むヒューズ素子を有する、請求項２７に記載のｅヒューズ。
29. 前記シリサイドはニッケル・シリサイドである、請求項２８に記載のｅヒューズ。
30. プログラム可能デバイスであって、
    半導体チップと、
    メモリ・セルの２次元配列であって、各々のメモリ・セルは、ビット・ラインに接続するｅヒューズと、該ｅヒューズに直列でワード・ラインに接続する制御電極を有するトランジスタとを含む、メモリ・セルの２次元配列と、
    第１の電圧を前記ワード・ラインに選択的に印加するためのデコーダと、
    前記第１の電圧及び第２の電圧のうちの１つを前記ビット・ラインに選択的に印加するためのセレクタであって、前記第２の電圧は前記第１の電圧よりも高い、セレクタと、
    前記第２の電圧の電源と
    を備え、
    前記メモリ・セルの２次元配列、前記デコーダ、前記セレクタ、及び前記第２の電圧の前記電源は、前記半導体チップ上に形成される、
    プログラム可能デバイス。
31. 前記セレクタは、選択されないビット・ラインを参照電圧に接続する手段を含む、請求項３０に記載のプログラム可能デバイス。
32. それと直列のトランジスタを有するｅヒューズをプログラミングする方法であって、
    前記ｅヒューズにプログラミング電圧を印加するステップと、
    前記プログラミング電圧より低い電圧により前記トランジスタの導電を制御するステップと
    を含み、
    前記トランジスタは、初めは飽和モードで導電し、前記ｅヒューズのプログラミング後に前記ｅヒューズを横切る電圧を印加する、
    方法。
33. 前記ｅヒューズのプログラミング後に前記電圧を印加するステップは、前記ｅヒューズが初めに飽和モードで導電した後に、前記ｅヒューズに増加した電圧を印加するステップを含む、請求項３２に記載の方法。
34. 製造中に、低電圧を用いて前記ｅヒューズのプログラム状態又は非プログラム状態を検出するステップをさらに含む、請求項３２に記載の方法。

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