CN1521760B - 设有程序元件的薄膜磁性体存储装置 - Google Patents

Abstract

程序元件(180)设有，在第一与第二节点(190、195)之间电连接的磁性体层(160#)。磁性体层(160#)的至少一部分，构成设计成可通过来自外部的激光照射熔断的接线部(185)。磁性体层(160#)在与MTJ存储单元中的隧道磁电阻元件相同的层上以相同结构设置。磁性体层(160#)和第一与第二节点(190、195)之间的电接触结构，跟与MTJ存储单元中的隧道磁电阻元件和在与第一与第二节点(190、195)的各节点相同的金属布线层上设置的布线之间的电接触结构相同。

Description

设有程序元件的薄膜磁性体存储装置

技术领域

本发明涉及薄膜磁性体存储装置，特别是涉及设有含磁隧道结(MTJ：Magnetic Tunnel Junction)的存储单元以及设有用以固定地存储信息的程序元件的薄膜磁性体存储装置。

背景技术

作为能以低功耗进行非易失数据存储的存储装置，磁随机存储器件(MRAM器件：Magnetic Random Access Memory Device)正在为人们所关注。MRAM器件是一种采用半导体集成电路上形成的多个薄膜磁性体来进行非易失数据存储的、可对各薄膜磁性体进行随机存取的存储装置。

特别是，发表了通过以利用磁隧道结(MTJ)的薄膜磁性体构成的存储单元(以下，也称为“MTJ存储单元”)，使得MRAM器件的性能有了提高。这种MTJ存储单元根据由数据写入电流产生的磁场，按照写入数据的方向磁化而进行数据存储。关于这样的MRAM器件的公开文献，例如有“一种各单元采用磁隧道结与FET开关的10ns读写非易失存储阵列”(“A 10ns Read and Write Non-VolatileMemory Array Using a Magnetic Tunnel Junction and FET Switch in eachCell”，2000 IEEE ISSCC Digest of Technical Papers，TA7.2)。

另一方面，在存储装置上，一般设有用以固定存储冗余补救所需的信息或内部电压的调整信息等的、以熔丝元件为代表的程序元件。由于在MRAM器件中的各存储单元上能进行非易失的数据存储，所以，可用剩余的MTJ存储单元来构成这样的程序元件。

日本专利申请特开2002-117684号公报中，也公开了着眼于构成磁隧道结的绝缘膜，通过对该绝缘膜的绝缘击穿来对信息进行固定编程的结构。

但是，利用剩余的MTJ存储单元来构成程序元件的场合，有可能在完成晶片加工后再经老化工序或封装工序等直至出厂的热处理加工中，存储在MTJ存储单元的数据会消失。

作为能更稳定地将信息存的程序元件，已知的是在晶片状态下用激光照射可熔断的熔丝元件。但是，由于与普通的存储器相比，MRAM器件需要形成MTJ存储单元专用的成膜及加工工序，因此要求尽量减少除此以外的工序数。因此，制作熔丝元件时，最好也无需专用的制造工序。

并且，存储器的测试，每次在晶片状态或封装等状态下进行。因此，需要基于这些多个测试结果，累积地可对信息进行编程的程序元件。

发明内容

本发明的目的在于提供：设有无需专用的制造工序，以MTJ存储单元的制造工序可并行制造的程序元件，以及设有可利用该程序元件经多个工序累积地对信息进行编程的程序电路的薄膜磁性体存储装置。

依据本发明的薄膜磁性体存储装置设有可随机存取的多个磁存储单元和固定地存储信息的程序元件；多个磁存储单元各自含有多层结构的导电磁性体膜；程序元件中含有，在第一与第二节点之间电连接的、可通过外部输入来熔断的接线部(link portion)，接线部由与构成导电磁性体膜的多层中的至少一层相同的层构成。

因此，本发明的主要优点在于：本发明的薄膜磁性体存储装置设有作为熔丝元件构成的程序元件，该熔丝元件利用与构成磁存储单元(MTJ存储单元)的导电磁性体膜的至少一部分相同结构的部分，因此，无需设置程序元件专用的制造工序，能够在磁存储单元的制造工序中并行制造。结果，不会因增加制造工序而导致成本增加，且能在薄膜磁性体存储装置内安装稳定的程序元件。

本发明另一结构的薄膜磁性体存储装置，设有可随机存取的多个磁存储单元和固定地存储信息的程序电路。该多个磁存储单元各自由含导电磁性体膜与绝缘膜的多层构成，且含有电阻按照磁性写入的数据而改变的隧道磁电阻元件。程序电路中含有：在第一与第二节点之间连接的、与隧道磁电阻元件一样由多层构成的第一程序元件；按照第一与第二节点之间的电阻将信息读出的放大部分；以及按需在第一与第二节点之间施加第一电压应力的第一击穿电压施加部分，该第一电压应力可将构成第一程序元件的多层中的绝缘膜绝缘击穿。构成第一程序元件的多层的上层侧与下层侧分别跟第一与第二节点中的一方与另一方电连接。第一程序元件具有可通过第一外部输入熔断第一与第二节点之间电连接的部分中的至少一部分的形状。

这种薄膜磁性体存储装置，通过采用无需增加制造工序而制作的程序元件的程序电路，能在封装工序的前后进行独立地对信息进行编程。就是说，用激光照射对完成晶片加工后晶片状态下的基于动作测试(operation test)结果的信息进行编程后，对于该工序以后所得的信息也能用伴随绝缘击穿的外部电压的输入进行编程。结果，例如，在晶片测试时，能对由老化后测试与封装后测试中分别检测的不良，进行累积地编程，从而进行补救。

本发明又一结构的薄膜磁性体存储装置设有可随机存取的多个磁存储单元和固定地存储信息的程序电路。多个磁存储单元各自由含导电磁性体膜与绝缘膜的多层构成，且含有其电阻按照磁性写入的数据而改变的隧道磁电阻元件。程序电路中含有：与隧道磁电阻元件一样由多层构成的第一程序元件；与第一程序元件与第一节点电连接的第一程序布线；向第一程序布线供给用以对第一程序元件以磁的方式将数据写入的电流的第一电流驱动部分；以及按照第一节点与第二节点之间的电阻将信息读出的放大部分。构成第一程序元件的多层的上层与下层分别与第一程序布线与第二节点的一方与另一方电连接。第一程序布线具有可通过第一外部输入熔断上述第一程序元件与上述第一节点之间电连接的部分中的至少一部分的形状。

这样的薄膜磁性体存储装置，通过采用可无需增加制造工序而制作的程序元件的程序电路，在用激光照射熔断的前后，可分别独立地进行信息的编程。从而，根据磁性写入对基于晶片状态下的动作测试结果的信息进行编程后，实际上无需进行激光熔断，就能测试是否根据该信息的编程进行所要的操作。而且，能够随着激光熔断稳定地存储已确定的程序信息。

对于本发明上述的以及其它的目的、特征、形态及优点，通过以下的参照附图理解的关于本发明的详细说明，会有更加清晰的了解。

附图说明

图1是表示本发明实施例的MRAM器件的整体结构的方框图。

图2是表示图1所示的存储阵列结构的电路图。

图3是说明MTJ存储单元的结构与数据存储原理的示图。

图4是表示MTJ存储单元的数据写入电流和隧道磁电阻元件的磁化方向之间的关系的示图。

图5是表示MTJ存储单元的结构的剖视图。

图6是表示隧道磁性体层的结构例的剖视图。

图7是用以说明图1与图2所示的MRAM器件上的置换补救的数据读出操作与数据写入操作时的工作波形图。

图8是表示作为实施例1的程序元件的应用例示出的、冗余控制部件结构的电路图。

图9A～图9C是实施例1的程序元件的第一结构例的示图。

图10A～图10C是实施例1的程序元件的第二结构例的示图。

图11A～图11C是实施例1的程序元件的第三结构例的示图。

图12是表示实施例2的冗余控制部件结构的电路图。

图13是表示实施例2的程序电路结构的电路图。

图14是图13所示的程序电路中的程序元件的配置图。

图15是说明对实施例2的程序电路的程序输入的施加期间的流程图。

图16是实施例3的程序元件的结构例的示图。

图17是表示对实施例3的程序单元的程序字线PWL与程序位线配置的示图。

图18是表示对程序单元进行数据写入时的电流供给结构的电路图。

图19是说明实施例3的程序电路结构的电路图。

具体实施方式

以下，参照附图对本发明的实施例进行详细说明。

实施例1

参照图1，本发明实施例1的MRAM器件1，按照来自外部的控制信号CMD与地址信号ADD进行随机存取，且进行写入数据DIN的输入与读出数据DOUT的输出。在MRAM器件1中的数据读出操作与数据写入操作，例如，以来自外部的时钟信号CLK同步的定时进行。或者，不接受外部的时钟信号CLK，而在内部决定操作定时。

MRAM器件1设有：接受地址信号ADD的输入的地址端子2，接受控制信号CMD与时钟信号CLK的输入的控制信号端子3，接受程序动作时被激活的控制信号PRG的输入的信号端子4a，响应控制信号CMD与时钟信号CLK而控制MRAM器件1的整体动作的控制电路5，以及含有矩阵状布置的多个MTJ存储单元的存储阵列10。

对于存储阵列10的结构，在后面进行详细说明。存储阵列10中含有：可通过地址信号ADD对其进行随机存取的、矩阵状布置的多个标准MTJ存储单元(以下，也称为“标准存储单元”)和用以补救发生损坏的标准存储单元(以下，也称为“不良存储单元”)的备用存储单元(未图示)。

标准存储单元的损坏补救，通过以预定的冗余补救分区为单位的置换来进行。用备用存储单元构成各自用以置换含有不良存储单元的冗余补救分区的多个冗余电路(未图示)。一般，冗余补救分区的设定以存储单元行、存储单元列或数据I/O线为单位。在这些场合，各冗余电路分别相当于与备用行、备用列或备用I/O线对应的备用块。详细内容在后面说明，但本实施例中，标准存储单元的损坏补救是以存储单元列为单位进行。

对应于MTJ存储单元的行(以下，简称为“存储单元行”)布置多条写入字线WWL与读出字线RWL。并且，对应于MTJ存储单元列(以下，简称为“存储单元列”)布置位线BL与/BL。

MRAM器件1还包括：行解码器20、列解码器25、字线驱动器30及读出/写入控制电路50、60。

行解码器20按照由地址信号ADD表示的行地址RA，执行存储阵列10中的行选择。列解码器25按照由地址信号ADD表示的列地址CA，执行存储阵列10中的列选择。字线驱动器30基于行解码器20的行选择结果，有选择地激活读出字线RWL或写入字线WWL。行地址RA与列地址CA示出被选择为数据读出或数据写入对象选的存储单元(以下，也称为“选择存储单元”)。

写入字线WWL在中间夹着存储阵列10而与字线驱动器30的布置区域相对的区域40上，与预定电压(典型的为接地电压)Vss连接。读出/写入控制电路50、60是数据读出与数据写入时，为使数据写入电流与读出电流(数据读出电流)流过与选择存储单元对应的存储单元列(以下，也称为“选择列”)的位线BL与/BL而布置在与存储阵列10邻接的区域上的电路群的总称。

MRAM器件1中还设有冗余程序电路100。冗余程序电路100含有可由来自外部的激光照射熔断的程序元件，通过该程序元件，固定地存储与表示不良存储单元存在的存储单元列(以下，也称为“不良列”)的列地址相当的不良地址。如后述说明的那样，本实施例的程序元件无需专用的制造工序，能以形成MTJ存储单元的工序并行制造。

冗余程序电路100在通常工作时，通过比较列地址CA和存储的不良地址来判断不良列是否作为数据读出或数据写入的对象被选中。

由列地址CA选中不良列时，冗余程序电路100指示对由备用存储单元构成的冗余电路的存取，同时对列解码器25指示对由列地址CA表示的存储单元列停止存取。从而，取代由列地址CA表示的存储单元列，而进行以冗余电路为对象的数据读出或数据写入。

另一方面，当列地址CA不与不良地址对应时，用列解码器25进行通常的列选择操作，选择由列地址CA表示的存储单元列，进行数据读出或数据写入。

接着，就MRAM器件1的冗余结构进行说明。

参照图2，存储阵列10中含有n行×m列(n、m：自然数)排列的标准存储单元MC和k个(k：自然数)冗余电路RD1～RDk。本实施例中，由于以存储单元列为单位进行置换补救，各冗余电路RD1～RDk相当于备用列。另外，下面，将冗余电路RD1～RDk统称为冗余电路RD。

整体上看，存储阵列10中，具有相同结构的MTJ存储单元在n个存储单元行与(m+k)个存储单元列的范围配置。

另外，下面将由标准存储单元构成的存储单元列称为“标准存储单元列”，将分别对应于冗余电路RD1～RDk的备用存储单元的存储单元列称为“备用列”.

分别对应于存储单元行，布置读出字线RWL1～RWLn与写入字线WWL1～WWLn。分别对应于标准存储单元列布置位线对BLP1～BLPm。各位线对由两条互补的位线构成。例如，位线对BLP1是由位线BL1与/BL1构成。

分别对应于备用存储单元列，布置备用位线对SBLP1～SBLPk。各备用位线对与位线对一样由两条互补的位线构成。例如，备用位线对SBLP1由备用位线SBL1与/SBL1构成。

下面，在概括地表现各写入字线、读出字线、位线对、位线、备用位线对及备用位线时，分别采用符号WWL、RWL、BLP、BL(/BL)、SBLP与SBL(/SBL)表示；在表示特定的写入字线、读出字线、位线对、位线、备用位线对及备用位线时，在这些符号后附加数字，如以WWL1、RWL1、BLP1、BL1(/BL1)、SBLP1及SBL1(/SBL1)表示。

并且，数据、信号及信号线的高电压状态(电源电压Vcc1、Vcc2)与低电压状态(接地电压Vss)分别称为“H电平”与“L电平”。

MTJ存储单元(也就是标准存储单元MC与备用存储单元SMC)分别设有：串联连接的、电阻按照存储数据的电平而变化的隧道磁电阻元件MR与作为存取门起作用的存取晶体管ATR。

接着采用图3，说明MTJ存储单元结构与数据存储原理。

参照图3，隧道磁电阻元件TMR设有：具有被固定的定磁化方向的磁性体层(以下，简称为“固定磁化层”)FL和按照来自外部的施加磁场的方向磁化的强磁性体层(以下，简称为“自由磁化层”)VL。在固定磁化层FL与自由磁化层VL之间，设有由绝缘膜形成的隧道阻挡层(隧道膜)TB。自由磁化层VL按照写入的存储数据的电平，沿固定磁化层FL的同方向或沿固定磁化层FL的反方向被磁化。固定磁化层FL、隧道阻挡层TB与自由磁化层VL构成磁隧道结。

隧道磁电阻元件TMR的电阻按照固定磁化层FL与自由磁化层VL的磁化方向的相对关系而发生变化。具体而言，隧道磁电阻元件TMR的电阻，在固定磁化层FL的磁化方向与自由磁化层VL的磁化方向相同(平行)时成为最小值Rmin，当两者的磁化方向为相反(反平行)方向时成为最大值Rmax。

数据写入时，读出字线RWL被去激活，存取晶体管ATR截止。这种状态下，用以磁化自由磁化层VL的数据写入磁场H(BL)与H(WWL)，分别由流过位线BL与写入字线WWL的数据写入电流产生。特别是，位线BL上的数据写入电流，按照写入数据的电平，沿+Iw与-Iw中的一个方向流入。

图4是表示MTJ存储单元的数据写入电流和隧道磁电阻元件的磁化方向之间的关系的示图。

参照图4，横轴H(EA)表示在隧道磁电阻元件TMR内的自由磁化层VL上沿易磁化轴(EA：Easy Axis)方向施加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL上沿难磁化轴(HA：HardAxis)方向作用的磁场。磁场H(EA)与H(HA)分别对应于图3所示的数据写入磁场H(BL)与H(WWL)。

在MTJ存储单元中，固定磁化层FL的固定磁化方向沿着自由磁化层VL的易磁化轴，自由磁化层VL按照存储数据的电平，沿易磁化轴方向，与固定磁化层FL平行或反平行(相反)方向磁化.MTJ存储单元对应于自由磁化层VL的两个磁化方向，可存储1位的数据.

自由磁化层VL的磁化方向仅对施加的磁场H(EA)与H(HA)之和达到图4所示的星形特性曲线的外侧区域上时才能被改写。就是说，施加的数据写入磁场为相当于星形特性曲线内侧区域的强度时，自由磁化层VL的磁化方向不改变。

如星形特性曲线所示，可通过对自由磁化层VL施加沿难磁化轴方向的磁场来降低改变沿易磁化轴的磁化方向所需的磁化阈值。如图4所示，设计数据写入时的动作点，使得写入字线WWL和位线BL上均流入预定的数据写入电流时，改写MTJ存储单元的存储数据，即隧道磁电阻元件TMR的磁化方向。

图4中例示的动作点上，在作为数据写入对象的MTJ存储单元中，易磁化轴方向的数据写入磁场的设计强度成为H_WR。就是说，设计流过位线BL或写入字线WWL的数据写入电流的值，得到该数据写入磁场H_WR。一般，数据写入磁场H_WR是由切换磁化方向所需的开关磁场H_SW和余量ΔH之和表示。就是说，H_WR＝H_SW+ΔH。

暂且写入隧道磁电阻元件TMR的磁化方向即MTJ存储单元的存储数据被非易失地保存，直到新的数据被写入为止。严格地说，各存储单元的电阻是隧道磁电阻元件TMR、存取晶体管ATR的通态电阻以及其它寄生电阻之和，但由于隧道磁电阻元件TMR外的电阻不依赖存储数据而保持一定，下面，对于按照存储数据的两种标准存储单元的电阻也用Rmax与Rmin表示，且将两者之差用ΔR(即，ΔR＝Rmax-Rmin)表示。

数据读出时，通过位线BL探测由导通存取晶体管ATR所生成的隧道磁电阻元件TMR的通过电流，从而，能读出选择存储单元的电阻电平，即存储数据电平。

图5是表示MTJ存储单元结构的剖视图。

参照图5，MTJ存储单元含有：在半导体衬底SUB上形成的存取晶体管ATR和导电磁性体膜105。

存取晶体管ATR含有作为半导体衬底SUB上的掺杂区110、120而形成的源极与漏极。作为存取晶体管ATR，一般采用在半导体衬底上形成的场效应晶体管即MOS晶体管。

掺杂区110与接地电压Vss连接，起源极作用。并且，掺杂区120经由金属布线层M1中设置的金属布线135和接触孔中设置的通路接触塞140与导电磁性体膜105电连接，起漏极作用。

读出字线RWL是用以控制存取晶体管ATR的栅电压而设置的，无需主动地使电流流过。因此，基于提高集成度的考虑，读出字线RWL无需另设独立的金属布线层，在与栅极130同层的布线层上，采用多晶硅层或多晶硅硅化物(polyside)结构等形成。另一方面，必须使数据写入电流流过的写入字线WWL与位线BL分别用金属布线层M1与M2形成。

导电磁性体膜105中有：叠层而成的连接线150、相当于隧道磁电阻元件TMR的隧道磁性体层160和通路接触塞170。连接线150为电连接隧道磁性体层160和通路接触塞140而设置。通路接触塞170电连接在隧道磁性体层160与位线BL之间。连接线150与通路接触塞170由金属膜构成。

参照图6，隧道磁性体层160中有：作为基底层161而设置的NiFe膜与Ta膜；由IrMn膜形成的反铁磁性层162；由CoFe膜形成的磁性体层163与165；夹于磁性体层163与165之间的绝缘层164(AlOx)；由NiFe膜形成的磁性体层166；以及由Ta膜形成的保护层167.

磁性体层163相当于图3中的固定磁化层FL，且磁性体层165、166相当于图3中的自由磁化层VL，而绝缘层164相当于图3中的隧道阻挡层TB。另外，图中括号内例示各层的典型厚度。

再参照图2，对存储阵列的结构进行详细说明。

标准存储单元MC在每一行上与位线BL与/BL之一连接。例如，对属于第一存储单元列的标准存储单元进行说明，第一行的标准存储单元与位线/BL1连接，第二行的标准存储单元与位线BL1连接。以下同样地，标准存储单元与备用存储单元各自在奇数行上与一方的位线/BL1～/BLm连接，在偶数行上与另一方的位线BL1～BLm连接。同样地，备用存储单元SMC在奇数行上与备用位线/SBL1～/SBLk连接，在偶数行上与备用位线SBL1～SBLk连接。

存储阵列10还包括分别与位线BL1、/BL1～BLm、/BLm及备用位线SBL1、/SBL1～SBLk、/SBLk连接的多个伪存储单元DMC。

各伪存储单元DMC中有：伪电阻元件TMRd与伪存取元件ATRd。伪电阻元件TMRd与伪存取元件ATRd的电阻之和Rd设定为分别对应MTJ存储单元MC的存储数据的H电平与L电平的电阻Rmax与Rmin的中间值，即Rmax＞Rd＞Rmin。伪存取元件ATRd与MTJ存储单元的存取元件一样，一般由场效应晶体管构成。因此，下面，将伪存取元件也称为伪存取晶体管ATRd。

伪存储单元DMC对应于伪读出字线DRWL1与DRWL2中的一方，以2行×(m+k)列布置。对应伪读出字线DRWL1的伪存储单元，分别与位线BL1～BLm及备用位线SBL1～SBLk连接。另一方面，对应于伪读出字线DRWL2的剩下的伪存储单元，分别与位线/BL1～/BLm及备用位线/SBL1～/SBLk连接。下面，将伪读出字线DRWL1与DRWL2统称为伪读出字线DRWL。

而且，分别对应于伪存储单元的行，布置伪写入字线DWWL1、DWWL2。另外，按照伪电阻元件TMRd的结构，无需设置伪写入字线，但为了确保存储阵列上的形状的连续性且避免制造工艺的复杂性，设有与写入字线WWL相同设计的伪写入字线DWWL1、DWWL2。

数据读出时，字线驱动器30根据行选择结果，将各读出字线RWL与伪读出字线DRWL1、DRWL2有选择地激活至H电平(电源电压Vcc1)。具体而言，选中奇数行，且与选择行的标准存储单元、备用存储单元、位线/BL1～/BLm及备用位线/SBL1～/SBLk连接时，伪读出字线DRWL1被进一步激活，使伪存储单元群跟位线BL1～BLm与备用位线SBL1～SBLk连接。当偶数行被选中时，除了选择行的读出字线外，伪读出字线DRWL2也被激活。

字线驱动器30在数据写入时，将选择行的写入字线WWL的一端与电源电压Vcc2连接。因此，在选择行的写入字线WWL上，能使行方向的数据写入电流Ip沿字线驱动器30到区域40的方向流过。另一方面，非选择行的写入字线根据字线驱动器30，与接地电压Vss连接。

分别对应于存储单元列，设置用以进行列选择的列选择线CSL1～CSLm。列解码器25根据列地址CA的解码结果即列选择结果，分别在数据写入与数据读出时，将列选择线CSL1～CSLm中的一条激活至选择状态(H电平)。

而且，分别对应于备用存储单元列，设置备用列选择线SCSL1～SCSLk.备用列驱动器SCV1～SCVk分别响应来自冗余程序电路100的备用使能信号SE1～SEk，将对应的备用列选择线激活至选择状态(H电平).关于备用使能信号SE1～Sek的生成，在后面详细说明.

而且，设有用以传送读出数据与写入数据的数据总线对DBP。数据总线对DBP包含彼此互补的数据总线DB与/DB。

读出/写入控制电路50中有：数据写入电路51W、数据读出电路51R、分别对应于存储单元列设置的列选择门CSG1～CSGm及分别对应备用存储单元列设置的备用列选择门SCSG1～SCSGk。

下面，列选择线CSL1～CSLm、备用列选择线SCSL1～SCSLk、列选择门CSG1～CSGm及备用列选择门SCSG1～SCSGk，分别统称为列选择线CSL、备用列选择线SCSL、列选择门CSG及备用列选择门SCSG。

各列选择门CSG中有：在数据总线DB和对应的位线BL之间电连接的晶体管开关和在数据总线/DB和对应的位线/BL之间电连接的晶体管开关。这些晶体管开关按照对应的列选择线CSL的电压而导通/截止。就是说，当对应的列选择线CSL激活至选择状态(H电平)时，各列选择门CSG将数据总线DB、/DR分别与对应的位线BL、/BL电连接。

各备用列选择门SCSG具有与列选择门CSG相同的结构，在对应的备用列选择线SCSL被激活至选择状态(H电平)时，分别将对应的备用位线SBL、/SBL与数据总线DB、/DB电连接。

读出/写入控制电路60中设有：分别对应于存储单元列设置的短路开关晶体管62-1～62-m、62-s1～62-sk及控制门66-1～66-m、66-s1～66-sk。读出/写入控制电路60中还有：分别设置在位线BL1、/BL1～BLm、/BLm及备用位线SBL1、/SBL1～SBLk、/SBLk和接地电压Vss之间的预充电晶体管64-1a、64-1b～64-ma、64-mb及64-s1a、64-s1b～64-ska、64-skb。

下面，将短路开关晶体管62-1～62-m、62-s1～62-sk、预充电晶体管64-1a、64～1b～64-ma、64-mb及64-s1a、64-s1b～64-ska、64-skb以及控制门66-1～66-m、66-s1～66-sk分别统称为短路开关晶体管62、预充电晶体管64及控制门66。

各控制门66输出对应的列选择线CSL或备用列选择线SCSL与控制信号WE的AND逻辑运算结果。因此，在进行数据写入操作时，在对应于列地址CA的选择列或备用列上，控制门66的输出被有选择地激活至H电平。

短路开关晶体管62分别响应对应的控制门66的输出而导通/截止。因此，在进行数据写入操作时，在对应于列地址CA的选择列或备用列中，位线BL、/BL或备用位线SBL、/SBL的一端之间由短路开关晶体管62电连接。

各预充电晶体管64响应位线预充电信号BLPR的激活而导通，从而分别使位线BL1、/BL1～BLm、/BLm及备用位线SBL1、/SBL1～SBLk、/SBLk预充电至接地电压Vss。由控制电路5生成的位线预充电信号BLPR在MRAM器件1的激活期间，至少在进行数据读出之前的预定期间被激活至H电平。另一方面，在MRAM器件1的激活期间的进行数据读出操作时与数据写入操作时，位线预充电信号BLPR被去激活至L电平，预充电晶体管64截止。

接着，对MRAM器件1中的列选择操作进行说明。如上述说明，列选择操作包含用以置换补救不良列的冗余控制。

冗余程序电路100中有：分别对应于冗余电路(备用列)RD1～RDk设置的多个冗余控制部件RPU(1)～RPU(k)。冗余控制部件RPU(1)～RPU(k)能够各自在内部存储不良地址FAD1～FADk。第i冗余控制部件RPU(i)判断表示选择列的h位(h：自然数)的列地址CA与被编程的不良地址FADi是否一致。关于冗余控制部件RPU(i)的结构与它所包含的程序元件的结构，在后面详细说明。

冗余控制部件RPU(i)固定地存储不良地址FADi，并在若列地址CA和对应的不良地址FADi一致时，将对应的备用使能信号SEi激活至H电平。当列地址CA与不良地址FAD1～FADk中的任何一个都不一致时，标准使能信号NE被激活至H电平。

列解码器25在标准使能信号NE激活至H电平时，激活对应于列地址CA的一条列选择线CSL。响应这种情况，进行对标准存储单元的存取。

另一方面，标准使能信号NE被去激活至L电平时，即列地址CA与任何不良地址FAD都不一致时，列解码器25将对应于标准存储单元的各列选择线CSL1～CSLm去激活。另一方面，响应备用使能信号SE1～SEk中的任一个激活，备用列选择线SCSL1～SCSLk中的一条被激活。从而，代替对标准存储单元的存取，进行对备用存储单元的存取。

图7是用以说明MRAM器件1中的置换补救的数据读出操作与数据写入操作时的工作波形图。

首先，就数据写入时的工作过程进行说明。字线驱动器30根据行解码器20的行选择结果，激活对应于选择行的写入字线WWL，与电源电压Vcc2连接。由于各写入字线WWL的一端在区域40中与接地电压Vss连接，使得选择行的写入字线WWL上，流入字线驱动器30朝区域40方向的数据写入电流Ip。另一方面，由于在非选择行上，写入字线WWL被维持在去激活态(L电平：接地电压Vss)，因此无数据写入电流流过。

当列地址CA与不良地址FAD1～FADk中的任何一个都不一致时，与列地址CA对应的选择列的列选择线CSL被激活至选择状态(H电平)，选择列的位线BL与/BL的各一端分别与数据总线DB与/DB连接。进而，对应的短路开关晶体管62(图2)导通，且选择列的位线BL与/BL的另一端(列选择门CSG的对侧)之间被短路。

另一方面，当列地址CA与不良地址FAD1～FADk中的任一个地址一致时，对应的备用列选择线SCSL被激活至选择状态(H电平)，取代选择列的位线BL与/BL，对应的备用位线SBL与/SBL的各一端分别与数据总线DB与/DB连接。进而，对应的短路开关晶体管62(图2)导通，且对应的备用位线SBL与/SBL的另一端(备用列选择门SCSG的对侧)之间被短路。

数据写入电路51W将数据总线DB与/DB设定于电源电压Vcc2与接地电压Vss中的一方与另一方。例如，当写入数据DIN的数据电平为L电平时，使数据总线DB上流入用以写入L电平数据的数据写入电流-Iw。数据写入电流-Iw通过列选择门CSG或备用列选择门SCSG，供给选择列的位线BL或对应的备用位线SBL。

流过选择列的位线BL或对应的备用位线SBL的数据写入电流-Iw，通过短路开关晶体管62返回。从而，另一方的位线/BL或备用位线/SBL上，流过反方向的数据写入电流+Iw。流过位线/BL或备用位线/SBL的数据写入电流+Iw，通过列选择门CSG或备用列选择门SCSG传到数据总线/DB。

当写入数据DIN的数据电平为H电平时，通过更换数据总线DB与/DB的电压设定来使反向的数据写入电流流过选择列的位线BL、/BL或对应的备用位线SBL、/SBL.

从而，当列地址CA与不良地址FAD1～FADk的任意一个地址都不一致时，对于对应的写入字线WWL与位线BL(/BL)上均流过数据写入电流的标准存储单元(选择存储单元)，执行数据写入。另一方面，当列地址CA与不良地址FAD的任意一个地址一致时，对于对应的写入字线WWL与备用位线SBL(/SBL)上均流过数据写入电流的备用存储单元，执行数据写入。

数据写入时，读出字线RWL维持在非选择状态(L电平)。并且，数据写入时也将位线预充电信号BLPR激活至H电平，从而，数据写入时的位线BL与/BL的电压设定至相当于数据读出时的预充电电压电平的接地电压Vss。这样，使对应于非选择列的位线BL、/BL与备用位线SBL、/SBL的数据写入后的电压与数据读出时的预充电电压一致，从而，将不需要在数据读出前进行新的预充电操作，且可提高数据读出操作的速度。

接着，对数据读出操作进行说明。

数据读出时，字线驱动器30根据行解码器20的行选择结果，将对应于选择行的读出字线RWL激活至H电平。在非选择行上，读出字线RWL的电压电平维持在非激活态(L电平)。

如开始数据读出，且选择行的读出字线RWL激活至H电平，且对应的存取晶体管ATR导通时，对应于选择行的标准存储单元与备用存储单元，经由存取晶体管ATR，在位线BL、/BL、备用位线SBL、/SBL和接地电压Vss之间电连接。

数据读出电路51R将各数据总线DB与/DB上拉至电源电压Vcc1，供给一定的读出电流Is。

而且，与数据写入时一样，按照列地址CA，选择列的列选择线CSL或对应的备用列选择线SCSL被激活至选择状态(H电平)。

当列地址CA与不良地址FAD1～FADk的任意一个地址都不一致时，读出电流Is经由数据总线DB(/DB)与选择列的位线BL(/BL)，通过选择存储单元(标准存储单元)的隧道磁电阻元件TMR。从而，在选择列的位线BL与/BL的一方与数据总线DB、/DB的一方，发生按照选择存储单元的电阻(Rmax、Rmin)即存储数据的电平的电压变化。同样地，在选择列的位线BL、/BL的另一方与数据总线DB、/DB的另一方，发生按照伪存储单元DMC的电阻Rd的电压变化。

例如，选择存储单元的存储数据电平为“1”(电阻Rmax)时，与选择存储单元连接的位线BL与/BL的一方上，生成与伪存储单元DMC连接的位线BL与/BL的另一方上生成的电压变化ΔVm更大的电压变化ΔV1(ΔV1＞ΔVm)。同样在数据总线DB、/DB上也发生电压变化ΔVb1与ΔVbm(ΔVbm＞ΔVb1)。由数据读出电路51R探测放大如此产生的数据总线DB与/DB之间的电压差，能将选择存储单元的存储数据作为读出数据DOUT输出。

另一方面，当列地址CA与不良地址FAD1～FADk中的任意一个地址一致时，读出电流Is经由数据总线DB(/DB)与备用位线SBL(/SBL)，通过备用存储单元。从而，在备用位线SBL与/SBL的一方与数据总线DB、/DB一方，发生按照备用存储单元的电阻(Rmax、Rmin)即存储数据的电平的电压变化。在备用位线SBL、/SBL的另一方与数据总线DB、/DB的另一方，与标准存储单元存取时的一样，发生按照伪存储单元DMC的电阻Rd的电压变化。

这样，由列地址CA选中不良列时，也能在对应的冗余电路(备用列)的备用存储单元上存取，正常地进行数据写入与数据读出.因此，可用相当于冗余电路的备用列，对不良存储单元以存储单元列为单位进行置换补救.

并且，由于将位线BL、/BL与备用位线SBL、/SBL的预充电电压设为接地电压Vss，在非选择列的位线BL、/BL与备用位线SBL、/SBL上，不会发生经由响应选择行的读出字线RWL的激活而导通的存取晶体管的放电电流。结果，能够减少预充电操作时的位线与子位线的充放电造成的电力损耗。

另外，数据写入电路51W的工作电源电压即Vcc2设定为高于数据读出电路51R的工作电源电压即Vcc1。这是由于数据写入时，用以磁化选择存储单元的隧道磁电阻元件TMR所需的数据写入电流Ip、±Iw大于数据读出所需的读出电流Is。例如，如果采用这样的电源结构，即采用直接从MRAM器件1的外部供给的外部电源电压作为电源电压Vcc2，再用降压电路(未图示)使该外部电源电压降低来形成电源电压Vcc1，就能高效率地提供上述的电源电压Vcc1与Vcc2。

接着，就实施例1的程序元件的结构进行详细说明。

图8是表示图2所示的冗余控制部件RPU(i)结构的电路图。冗余控制部件RPU(i)作为实施例1的程序元件的应用例示出。

参照图8，冗余控制部件RPU(i)用2·h个程序元件180固定地存储h位的不良地址FADi，同时，进行被输入的列地址CA和不良地址FADi的一致性比较。列地址CA由地址位A1～Ah构成。

冗余控制部件RPU中设有：在节点N1和接地电压Vss之间，通过程序元件180电连接的2·h个N-MOS晶体管NT(1)、/NT(1)～NT(h)、/NT(h)。N-MOS晶体管NT(1)的栅极上输入地址位A1，N-MOS晶体管/NT(1)的栅极上输入地址位A1的反相位/A1。后面，晶体管NT(2)～NT(h)及/NT(2)～/NT(h)的各栅极上也分别输入地址位A2～Ah及其反相位/A2～/Ah。

分别对应地址位A1～Ah及其反相位/A1～/Ah设置的程序元件180，对应于不良地址FADi的各个位被有选择地熔断(烧断)。

冗余控制部件RPU(i)中还有：在电源电压Vcc1与节点N1之间并联连接的P-MOS晶体管201、202、倒相器204与信号驱动器205。P-MOS晶体管201的栅极上输入预充电信号PC，倒相器204将节点N1的电压电平反相，输入到P-MOS晶体管202的栅极。信号驱动器205按照节点N1的电压电平，生成备用使能信号SEi。

在MRAM器件1的各地址输入周期之前，预充电信号PC设定为L电平，节点N1预充电至电源电压Vcc1。当地址输入周期开始时，预充电信号PC设定至H电平，晶体管201与202截止，且节点N1被与电源电压Vcc1切断。在这种状态下，按照输入地址，地址位A1～Ah及其反相位/A1～/Ah分别向N-MOS晶体管NT(1)～NT(h)与/NT(1)～/NT(h)的各栅极输入。

结果，仅在输入的列地址CA与不良地址FADi之间的全部位完全一致时，节点N1的电压维持在预充电电平即电源电压Vcc1，其它场合，即输入地址和不良地址不一致时，节点N1和接地电压Vss之间至少形成一个电流通路，节点N1被下拉至接地电压Vss。

因此，信号驱动器205生成的备用使能信号SEi，在不良地址FADi与列地址CA一致时设定至H电平，当两者不一致时成为L电平。

接着，说明实施例1的程序元件的结构例。

参照图9A，实施例1的程序元件180设有：在金属布线层M2上形成的节点190与金属布线层M1上形成的节点195之间电连接的、与隧道磁性体层160同层且以相同结构设置的磁性体层160#。如图8所示，节点190与195的一方与另一方，分别与接地电压Vss和对应的N-MOS晶体管的源极电连接。磁性体层160#的至少一部分，构成为根据来自外部的激光照射可熔断地设计的接线部185。就是说，接线部185形成所谓的熔丝。

磁性体层160#和节点190之间的电接触由通路接触塞170#可靠实现，这与MTJ存储单元中的隧道磁性体层160和位线BL(金属布线层M2)之间的电接触一样。通路接触塞170#在图5所示的通路接触塞170的同层上以相同结构设置。

同样地，节点195和磁性体层160#之间的电接触与图5中的隧道磁性体层160和金属布线135(金属布线层M1)之间的电接触一样，由通路接触塞140#与连接线150#实现。通路接触塞140#与连接线150#分别在图5所示的通路接触塞140与连接线150同层上以相同结构设置。

参照图9B，程序元件180也可由与连接线150同层而构成的金属层150#和与隧道磁性体层160同层且以相同结构形成的磁性体层160#构成。这时也能对程序元件180的一部分作适当的设计，使得程序元件180的一部分构成可由来自外部的激光照射熔断的接线部185。由于程序元件180和节点190、195之间的电接触与图9A相同，不重复作详细说明。

或者，如图9C所示，可将程序元件180由与连接线150同层而构成的金属层150#构成。在这种场合，也能对程序元件180的一部分作适当设计，使得程序元件180的一部分构成可由来自外部的激光照射熔断的接线部185。由于程序元件180和节点190、195之间的电接触与图9A相同，不重复作详细说明。

如图9A～图9C所示，本发明实施例的程序元件180由与MTJ存储单元中的连接线150同层而形成的金属层150#和与隧道磁性体层160同层而形成的隧道磁性体层160#中的至少一方来构成。从而，无需设置专用的制造工序，能够在MTJ存储单元的制造工序中并行地制造通过外部的激光照射加以熔断来固定地存储信息的程序元件。

另外，图5与图9A～图9C所示的金属层150、150#的厚度为300～1000埃左右(1埃＝10^-10m)。因此，将由金属层150#与隧道磁性体层160#构成的多层膜用激光熔断的条件设计为：例如激光波长＝0.5～1.5μm、激光光点直径＝0.5～1.5μm及激光脉宽＝5～30ns左右。到底采用图9A～图9C中哪一个，可根据各磁性体层的膜或材料，以及激光熔断条件和熔丝未切断时的电阻值设计。

并且，如图9A～图9C的结构例所示，可通过将程序元件180所连接的节点190与195分别布置在程序元件180的上层与下层来使程序元件180和节点190、195之间的电接触与MTJ存储单元中的电接触(图5)相同。结果，能抑制各层间的剥离等的发生，且可稳定地制造程序元件180。

图10A～图10C所示的程序元件与图9A～图9C上分别表示的结构相比，不同之处在于节点190与195双方被设置在程序元件180以上的层上。

因此，程序元件180和节点190、195之间的各电接触结构与图5所示的MTJ存储单元中的、隧道磁性体层160与位线BL(金属布线层M2)之间的电接触一样，可由通路接触塞170#来可靠实现.通路接触塞170#在图5所示的通路接触塞170同层上以相同结构设置.

通过这样的结构，能在程序元件180的下层部分即金属布线层M1上布置其它信号布线197等。结果，能够通过信号布线的高效率配置实现晶片面积的减少。

比较图11A～图11C所示的程序元件和图9A～图9C中分别示出的结构，不同之处在于节点190与195均设置在程序元件180以下的层上。

因此，程序元件180和节点190、195之间的各电接触结构与图5所示的隧道磁性体层160与金属布线135(金属布线层M1)之间的电接触一样，由通路接触塞140#与连接线150#来构成。通路接触塞140#与连接线150#分别在图5所示的通路接触塞140与连接线150同层上以相同结构设置。

通过这样的结构，能在程序元件180的上层部分即金属布线层M2上布置其它信号布线197等。结果，能够通过信号布线的高效率布置实现晶片的面积的减少。

如上述说明，本发明实施例1的程序元件是用与构成MTJ存储单元的导电磁性体膜的至少一部分相同的结构部分的熔丝元件，因此，无需设置程序元件(熔丝)专用的制造工序，可在MTJ存储单元的制造过程中并行制造。结果，不会因增加MRAM器件的制造工序而导致成本增加，且能在内部安装稳定的程序元件。

实施例2

实施例2中说明：采用与实施例1相同结构的程序元件，可分别在封装工序的前后进行信息编程的程序电路结构。

图12是表示实施例2的冗余控制部件RPU#(i)结构的电路图。另外，比较实施例2的MRAM器件与实施例1的MRAM器件时，只是各冗余控制部件的结构不同，下面，只对实施例2的冗余控制部件的结构进行详细说明，对于其它部分的结构与操作不再作重复的详细说明。

参照图12，比较实施例2的冗余控制部件RPU#(i)与图8所示的实施例1的冗余控制部件RPU(i)，不同之处在于：在节点N1与接地电压Vss之间，代替程序元件180分别连接N-MOS晶体管NPT(1)、/NPT(1)～NPT(h)、/NPT(h)。就是说，在冗余控制部件RPU#(i)中的节点N1与接地电压Vss之间，分别对应于地址位A1～Ah与反相位/A1～/Ah，设有两个串联连接的N-MOS晶体管。

与图8所示的冗余控制部件RPU(i)一样，在N-MOS晶体管NT(1)～NT(h)与/NT(1)～/NT(h)的各栅极上，分别输入地址位A1～Ah及其反相位/A1～/Ah。相反，在N-MOS晶体管NPT(1)、/NPT(1)～NPT(h)、/NPT(h)的各栅极上，分别输入由下面说明的程序电路生成的程序信号P(A1)、P(/A1)～P(Ah)、P(/Ah)。

图13是表示实施例2的程序电路的结构的电路图。

图13中示出在分别对应于地址位A1～Ah设置的h个程序电路中的第j(j：1～h的整数)程序电路PRC(j)的结构。

参照图13，程序电路PRC(j)中设有：程序元件180a、180b；N-MOS晶体管211～214；交叉耦合型放大器220；用以供给交叉耦合型放大器220的工作电流的N-MOS晶体管225；以及用以向程序元件180a、180b供给读出电流的电流供给晶体管226、228。

首先，就程序元件180a、180b的配置进行说明。

图14是图13所示的程序电路中的程序元件配置的示图。

程序元件180a、180b在与实施例1的相同结构上，至少含有磁性体层160#，也就是说与图9～图11中的9A、9B同样地形成。

参照图14，程序元件180a至少含有与隧道磁性体层160同层且以相同结构形成的磁性体层160#。程序元件180a的磁性体层160#的上层与节点N(Aj)电连接。节点N(Aj)经由N-MOS晶体管211，与封装后可从外部电接触的节点T1连接。控制信号PRG输入到N-MOS晶体管211的栅极。

构成程序元件180a的磁性体层160#的下层侧与接地节点210电连接，使得隧道磁电阻元件TMR(Aj)在节点N(Aj)与接地节点210之间电连接。

结果，在节点N(Aj)和接地节点210之间，可经激光照射熔断的接线部185和隧道磁电阻元件TMR(Aj)被串联连接。一旦接线部185经激光照射被熔断，程序元件180a的电阻即节点N(Aj)与接地节点210之间的电阻就增加。

另一方面，接线部185未被熔断时，程序元件180a的电阻相当于隧道磁电阻元件TMR(Aj)的电阻。因此，响应控制信号PRG的激活，对节点T1施加用以供给可绝缘击穿磁性体层160#中的绝缘膜(相当于图6中的绝缘膜164)的电压应力的外部电压时，能绝缘击穿该绝缘膜。从而，程序元件180a的电阻比绝缘击穿前更低。

这样，程序元件180a通过激光照射来提高电阻，并通过对节点T1的外部电压输入来降低电阻。程序元件180b也具有与程序元件180a相同的结构，其上层与下层设有分别与节点N(/Aj)和接地节点210电连接的磁性体层160#。节点N(/Aj)经由N-MOS晶体管212，与封装后可从外部电接触的节点T2连接。控制信号PRG输入到N-MOS晶体管212的栅极。

再来看图13，N-MOS晶体管211与212，如图14所示，分别在节点T1、T2和节点N(Aj)、N(/Aj)之间连接，各栅极上输入控制信号PRG。N-MOS晶体管213在生成程序信号P(Aj)的节点Ns和节点N(Aj)之间电连接。晶体管214在生成程序信号P(/Aj)的节点/Ns和节点N(/Aj)之间电连接。在N-MOS晶体管213与214的各栅极上，输入来自程序电路的数据读出时被激活的控制信号ACT。

交叉耦合型放大器220设有P-MOS晶体管221、222和N-MOS晶体管223、224。P-MOS晶体管221在电源电压Vcc1与节点Ns之间电连接，P-MOS晶体管212在电源电压Vcc1与节点/Ns之间电连接。N-MOS晶体管223在节点Ns与晶体管225的漏极之间连接，晶体管224在节点/Ns与晶体管225的漏极之间连接。

P-MOS晶体管221与N-MOS晶体管223的各栅极与节点/Ns电连接，P-MOS晶体管222与N-MOS晶体管224的各栅极与节点Ns电连接。

P-MOS晶体管226在电源电压Vcc1和节点Ns之间电连接，P-MOS晶体管228在电源电压Vcc1和节点/Ns之间电连接。P-MOS晶体管226与228的各栅极接受控制信号/SA。N-MOS晶体管225在N-MOS晶体管223、224的源极和接地电压Vss之间电连接，其栅极接受控制信号SA。

接着，对程序电路PRC#(j)的工作过程进行说明。

对程序电路PRC#(j)进行编程时，已说明的通过激光照射或绝缘击穿的电压应力输入，施加在程序元件180a与180b的任一方上.从而，在节点N(Aj)与接地节点210之间，以及节点N(/Aj)与接地节点210之间产生电阻差.

在这种状态下，将控制信号SA激活至H电平(/SA＝L电平)，并将控制信号ACT激活至H电平时，在节点Ns与/Ns之间生成对应于上述电阻差的电压差。通过由N-MOS晶体管225供给工作电流的交叉耦合型放大器220来放大该电压差，从而，在节点Ns与/Ns上，生成具有与程序元件180a与180b的程序输入对应的电平的互补的程序信号P(Aj)与P(/Aj)。

通过将由实施例2的程序电路生成的程序信号P(A1)、P(/A1)～P(Ah)、P(/Ah)分别输入到图12所示的N-MOS晶体管NPT(1)、/NPT(1)～NPT(h)、/NPT(h)的各栅极，使N-MOS晶体管NPT(1)、/NPT(1)～NPT(h)、/NPT(h)具有图8所示的实施例1的冗余控制部件RPU(i)中的各程序元件180同样的功能。结果，与实施例1的冗余控制部件RPU(i)一样，可通过程序元件180a、180b的程序输入，对固定存储的不良地址和输入地址(列地址)进行一致性比较。

另外，如图13与图14说明的那样，与没有程序输入的场合相比，程序元件180a与180b分别在激光输入时电阻增加，且在电压应力输入时电阻减少。因此，在图12所示的程序电路中，将程序元件180a与180b中的一方，由相当于隧道磁电阻元件TMR的原电阻的基准电阻构成，从而，也能按照节点N(Aj)、N(/Aj)和接地节点210之间的电阻和该基准电阻的比较来生成程序信号。换言之，如图13所示，通过采用互补地接受程序输入的两个程序元件180a、180b来存储1位的程序信息，能够提高程序信息的可靠性。

接着，用图15对实施例2的程序电路的程序输入的施加时间进行说明。

参照图15，完成包括MTJ存储单元为首的电路元件群的制造工序的晶片加工(工序P100)后的MRAM器件，进行晶片测试，且用以冗余补救在晶片测试中检测的不良存储单元的程序信息写入程序电路(工序P110)。该工序的程序由激光照射来执行。

而且，MRAM器件送到用以加速显露缺陷的晶片状态下的老化测试(工序P120)中，在完成晶片老化测试后进行封装(工序P130)。

经封装的MRAM器件，以封装后的状态再次送到老化测试(工序P140)。在完成封装后的老化测试的MRAM器件上，进行最后的动作测试(工序P150)。

在工序P150的阶段上被检出的最终的不良存储单元，再次由冗余补救来补救(工序P160)。就是说，该阶段中的冗余补救，可用程序元件的绝缘击穿来再次进行编程。结果，通过对程序元件的激光照射(工序P110)或用以绝缘击穿的电压应力输入(工序P160)，程序元件的状态随着不可逆的物理破坏而固定下来(工序P170)。程序状态被锁定后，MRAM器件即可出厂用于安装(工序P180)。因此，与用剩余的MTJ存储单元的磁性数据存储来编程相比，程序信息的稳定性得到了改善。

这样，依据实施例2的程序电路，采用无需增加制造工序便可制作的程序元件，能够分别在封装工序的前后独立地进行信息的编程。就是说，通过在经激光照射补救在完成晶片加工后以晶片状态检出的不良存储单元的程序输入后，进行伴随绝缘击穿的电压应力输入来对不良地址进行编程，从而，对该工序后发生的损坏进行冗余置换。结果，晶片测试时，将老化后测试与封装后测试中分别检出的损坏进行累积的编程，从而能够实施补救。

实施例3

实施例3中，可在多个工序上对采用设有与MTJ存储单元同样结构的程序单元进行程序输入的结构进行说明.另外，比较实施例3的MRAM器件与实施例2的MRAM器件，由于只是各程序元件与程序电路的结构不同，所以，下面仅对实施例3的程序元件与程序电路进行详细说明，对于其它部分的结构与操作不再作重复的详细说明.

参照图16，实施例3的程序元件设有与图5所示的MTJ存储单元同样的结构。因此，以下将实施例3的程序元件也称为程序单元。

参照图16，程序单元中有：在半导体衬底SUB上与存取晶体管ATR一样形成的存取晶体管ATRp，以及含隧道磁电阻元件TMR的导电磁性体膜105#。

存取晶体管ATRp中有：在半导体衬底SUB上作为掺杂区110p、120p形成的源极与漏极。掺杂区110p与接地节点210(接地电压Vss)连接，起源极作用。并且，通过金属布线层M1上设置的金属布线135#和接触孔中设置的通路接触塞140#，掺杂区120与导电磁性体膜105#电连接，起漏极作用。

金属布线层M1与M2上，设有用以对程序单元进行与MTJ存储单元同样的磁性数据写入的程序字线PWL与程序位线PBL。程序字线PWL与程序位线PBL分别相当于图5所示的写入字线WWL与位线BL。

栅极130p接受控制信号/PRG，该信号在采用程序字线PWL与程序位线PBL的磁性程序数据写入时被设定为L电平，当程序数据的读出时被设定为H电平。

导电磁性体膜105#具有与MTJ存储单元中的导电磁性体膜105同样的结构，且设有叠层而成的连接线150#、隧道磁性体层160#及通路接触塞170#。连接线150#为电连接隧道磁性体层160#和通路接触塞140#而设置。通路接触塞170#在隧道磁性体层160#与程序位线PBL之间实现电连接。

对于实施例3的程序单元，可进行采用程序字线PWL与程序位线PBL的磁性编程(数据写入)，以及随着熔断至少采用程序位线PBL的一部分构成的接线部185的破坏操作的编程。

就是说，程序位线PBL的至少一部分，被设计成根据来自外部的激光照射可熔断的形状与结构。接线部185上也可以包含程序位线PBL以外的部位，例如导电磁性体膜105#。

接着，用图17与图18对程序单元的磁性写入结构进行说明。

图17是表示对程序单元的程序字线PWL与程序位线PBL的配置的示图。

参照图17，各程序单元PMC对应于分别沿不同方向布置的程序字线PWL与程序位线PBL的交点而设置。在程序字线PWL与程序位线PBL上，流过用以对程序单元将数据磁性写入的电流(也称为“程序电流”)。对程序字线PWL上流过在程序单元中的隧道磁电阻元件TMR中用以产生沿难磁化轴(HA)方向的磁场的程序电流Ip(P)，且在程序位线PBL中流过在该隧道磁电阻元件TMR中用以发生沿易磁化轴(EA)方向的磁场的程序电流Iw(P)。

程序字线PWL沿与存储阵列10上配置的写入字线WWL相同的方向布置，程序位线PBL沿与存储阵列10上配置的位线BL相同的方向布置。从而，存储阵列中的MTJ存储单元和程序单元的布置方向相同，从而能简化它们的制作工序与磁化工序。

图18是表示对程序单元的数据写入时的电流供给结构的电路图。

参照图18，同一程序电路中包含的程序单元PMCa、PMCb，在进行编程时，被写入彼此互补电平的数据.对程序单元PMCa、PMCb/配置共同的程序字线PWL；分别对应于程序单元PMCa、PMCb，配置独立的程序位线PBL与/PBL.另外，程序字线PWL还可进一步在多个程序电路间被共用.

程序电流供给部分240中有：用以对程序位线PBL、/PBL供给的程序电流±Iw(P)的方向进行控制的控制门250、252、260、262；对应于程序位线PBL设置的电压设定晶体管254、255、264、265；以及对应于程序位线/PBL设置的电压设定晶体管257、258、267、268。

控制门250输出被在第j(j：1～h的整数)程序部件中编程的程序数据PDj和控制信号PRG的NAND运算结果。控制门252输出被反相的程序数据/PDj和控制信号PRG的AND运算结果。控制门260输出反相的程序数据/PDj和控制信号PRG的NAND运算结果。控制门262输出程序数据PDj和控制信号PRG的AND运算结果。

因此，当控制信号PRG为L电平时，作为NAND门的控制门250、260的各输出被固定为H电平，作为AND门的控制门252、262的各输出被固定为L电平。另一方面，当控制信号PRG为H电平时，控制门250、252、260、262的各输出按照程序数据PDj被设定为H电平或L电平。

电压设定晶体管254由P-MOS晶体管构成，电连接在程序位线PBL的一端和电源电压Vcc2之间。电压设定晶体管255由N-MOS晶体管构成，电连接在程序位线PBL的该端与接地电压Vss之间。

电压设定晶体管264由P-MOS晶体管构成，电连接在程序位线PBL的另一端和电源电压Vcc2之间。电压设定晶体管265由N-MOS晶体管构成，电连接在程序位线PBL的该另一端和接地电压Vss之间。

与电压设定晶体管254与255同样，电压设定晶体管257、258设置在程序位线/PBL的一端。与电压设定晶体管264与265同样，电压设定晶体管267、268设置在程序位线/PBL的另一端。

控制门250的输出信号输入到P-MOS晶体管254与267的各栅极，控制门252的输出信号输入到N-MOS晶体管255与268的各栅极，控制门260的输出信号输入到P-MOS晶体管257与264的各栅极，控制门262的输出信号输入到N-MOS晶体管258与265的各栅极。

在程序数据写入时以外(控制信号PRG＝L电平)，各电压设定晶体管被截止，程序位线PBL与/PBL，与电源电压Vcc2和接地电压Vss断开。

另一方面，程序数据写入时(控制信号PRG＝H电平)，在各程序位线的两端，各一个电压设定晶体管按照程序数据PDj的电平有选择地导通，使得在程序位线PBL与/PBL上分别产生相反方向的电流。

例如，当程序数据PDj为H电平时，相对于程序位线PBL，电压设定晶体管254与265导通，而电压设定晶体管255与264截止。另一方面，相对于程序位线/PBL，电压设定晶体管267与258导通，而电压设定晶体管257与268截止。从而，沿图中实线的箭头所示的方向流过分别对程序单元PMCa与PMCb沿相反方向作用的程序电流±Iw(P)。

另一方面，当程序数据PDj为L电平时，各电压设定晶体管的导通/截止交替，在程序位线PBL与/PBL上，沿图中虚线的箭头所示的方向流过分别与PDj＝H电平时相反的程序电流±Iw(P)。

通过程序电流±Iw(P)发生用以将程序单元PMCa、PMCb按照程序数据PDj的方向磁化的、沿易磁化轴方向的数据写入磁场.另外，与程序数据PDj的电平无关，分别流过程序位线PBLj与/PBL的程序电流的方向彼此相反，因此，当程序数据写入时，程序单元PMCa、PMCb沿易磁化轴以彼此相反的方向磁化.

程序电流供给部分240还包括对应于程序字线PWL的选择晶体管270。选择晶体管270，其栅极接受控制信号PRG的反相信号/PRG，电连接在电源电压Vcc2和程序字线PWL的一端之间。程序字线PWL的另一端与接地电压Vss连接。因此，当程序数据写入时，使一定方向的程序电流Ip(P)流过程序字线PWL。通过程序电流Ip(P)，对各程序单元PMC施加沿难磁化轴方向的程序磁场。

与存储阵列10内的MTJ存储单元一样，在分别沿易磁化轴与难磁化轴的磁场均被施加的程序单元PMC中，程序数据PDj被磁性写入。

参照图19，实施例3的程序电路与图13所示的实施例2的程序电路相比，其不同之处在于：省略了从外部施加绝缘击穿用的电压应力的N-MOS晶体管211与212的结构，而在节点N(Aj)、N(/Aj)和接地节点210之间连接程序单元PMCa、PMCb，它们分别取代程序元件180a、180b。

通过程序位线PBL与/PBL，程序单元PMCa与PMCb分别与节点N(Aj)及N(/Aj)电连接。实施例3的程序电路的其它结构，与图18所示的程序电路一样，因此采用同样的符号，其说明省略。

依据这样的结构，在对至少含有程序位线PBL、/PBL的一部分的接线部185进行熔断输入之前，可通过对程序单元PMCa与PMCb磁性写入互补电平数据来存储与在节点N(Aj)、N(/Aj)和接地节点210之间产生的电阻差相应的1位程序信息。

而且，在磁性编程后，可通过来自外部的激光照射熔断接线部185来稳定地固定程序单元PMCa与PMCb之间的电阻差。由于这种伴随熔断的编程产生的电阻差，大于通过磁性的编程产生的电阻，因此可通过激光熔断编程来改写磁性写入的程序信息。

如上所述，依据实施例3的结构，采用无需增加制造工序可制作的程序元件，可在激光熔断的前后分别独立地进行信息的编程。由此，在通过磁性写入对用以补救在晶片状态的动作测试(图15的工序P110)中检出的不良存储单元的信息编程后，能实际不进行激光熔断地进行关于是否实施所要作的冗余补救的测试。进而，经确定的程序信息能够随激光熔断而被稳定地存储。

另外，与实施例2一样，在图19所示的程序电路中，通过由基准电阻构成程序单元PMCa、PMCb的一方，能按照在节点N(Aj)或N(/Aj)和接地节点210之间的电阻和该基准电阻的比较来生成程序信号。

另外，在实施例1至3中，说明了对与作为不良地址的不良单元对应的列地址进行编程，并以存储单元列为单位进行冗余补救的结构例，但本发明也同样适用以存储单元行或数据I/O线为单位进行冗余补救的情况。这时，可将表示对应于不良单元的存储单元行或数据I/O线的地址，用本发明实施例的程序元件或程序电路加以存储。

并且，实施例1至3中，描述了通过本发明的程序元件与程序电路来存储在不良存储单元的冗余补救结构中使用的不良地址的结构，但本发明的应用并不限于这种情况。就是说，采用本发明的程序元件与程序电路，能对用于内部电压或元件电阻值等的调整的其它所有信息进行编程。

以上对本发明进行了详细的说明，但所述内容仅为举例，并不构成对本发明的限定，应当理解本发明的精神和范围仅由附加的权利要求书加以规定。

Claims (14)

1.一种薄膜磁性体存储装置，

其中设有，

可随机存取的多个磁存储单元，以及

固定地存储信息的程序元件；

所述多个磁存储单元各自包含多层结构的导电磁性体膜；

所述程序元件包含，在第一与第二节点之间电连接的、可通过外部输入熔断的接线部；

所述接线部由与构成所述导电磁性体膜的所述多层中的至少一层相同的层构成。

2.如权利要求1所述的薄膜磁性体存储装置，其特征在于：

所述导电磁性体膜包含，

形成含磁隧道结的磁电阻元件的第一层，

形成用以将所述磁电阻元件与其它布线连接的通路接触塞的第二层，以及

形成用以将所述磁电阻元件与其它布线连接的引出布线的第三层；

所述接线部与所述第一层有相同的层。

3.如权利要求1所述的薄膜磁性体存储装置，其特征在于：

所述导电磁性体膜包含，

形成含磁隧道结的磁电阻元件的第一层，

形成用以将所述磁电阻元件与其它布线连接的通路接触塞的第二层，以及

形成用以将所述磁电阻元件与其它布线连接的引出布线的第三层；

所述接线部与所述第三层有相同的层。

4.如权利要求1所述的薄膜磁性体存储装置，其特征在于：

所述第一与第二节点的各节点和所述接线部之间的电接触结构，跟与所述第一与第二节点的各节点在同一布线层上设置的其它节点和各所述磁存储单元之间的电接触结构相同。

5.如权利要求4所述的薄膜磁性体存储装置，其特征在于：

所述导电磁性体膜包含，

形成含磁隧道结的磁电阻元件的第一层，

形成用以将所述磁电阻元件与其它布线连接的通路接触塞的第二层，以及

形成用以将所述磁电阻元件与其它布线连接的引出布线的第三层；

所述第一与第二节点的各节点和所述接线部之间的电接触结构，与所述第一层有相同的层。

6.如权利要求1所述的薄膜磁性体存储装置，其特征在于：

所述接线部可通过来自外部的激光照射来熔断。

7.一种薄膜磁性体存储装置，

其中设有，

可随机存取的多个磁存储单元，以及

固定地存储信息的程序电路；

所述多个磁存储单元各由含导电磁性体膜与绝缘膜的多层构成，且包含其电阻按照磁性写入的数据改变的隧道磁电阻元件；

所述程序电路包含，

在第一与第二节点之间连接的、如所述隧道磁电阻元件那样由所述多层构成的第一程序元件，

根据所述第一与第二节点之间的电阻将所述信息读出的放大部分，以及

按需在所述第一与第二节点之间施加可将构成所述第一程序元件的所述多层中的所述绝缘膜加以绝缘击穿的第一电压应力的第一击穿电压施加部分；

构成所述第一程序元件的所述多层的上层侧与下层侧，分别与所述第一与第二节点的一方与另一方电连接；

所述第一程序元件具有可通过第一外部输入熔断第一与第二节点之间的电连接部分中的至少一部分的形状。

8.如权利要求7所述的薄膜磁性体存储装置，其特征在于：

所述第一外部输入是可在所述薄膜磁性体存储装置的封装工序前施加的激光照射；

所述第一电压应力在所述薄膜磁性体存储装置的所述封装工序后施加。

9.如权利要求7所述的薄膜磁性体存储装置，其特征在于：

所述程序电路还包含，

在第三节点与所述第二节点之间连接的、如所述隧道磁电阻元件那样由所述多层构成的第二程序元件，以及

按需在所述第二与第三节点之间施加可将构成所述第二程序元件的所述多层中的所述绝缘膜加以绝缘击穿的第二电压应力的第二击穿电压施加部分；

构成所述第二程序元件的所述多层的上层侧与下层侧，分别与所述第二与第三节点的一方与另一方电连接；

所述第二程序元件具有可通过第二外部输入熔断在所述第二与第三节点之间电连接的部分中的至少一部分的形状；

所述放大部分根据对所述第一与第二节点之间的电阻和所述第二与第三节点间的电阻的比较，读出所述信息。

10.如权利要求9所述的薄膜磁性体存储装置，其特征在于：

所述第一与第二外部输入是可在所述薄膜磁性体存储装置的封装工序前施加的激光照射；

所述第一与第二电压应力在所述薄膜磁性体存储装置的所述封装工序后施加。

11.一种薄膜磁性体存储装置，

其中设有，

可随机存取的多个磁存储单元，以及

固定地存储信息的程序电路；

所述多个磁存储单元各由含导电磁性体膜与绝缘膜的多层构成，且包含其电阻按照磁性写入的数据而改变的隧道磁电阻元件；

所述程序电路包含，

如所述隧道磁电阻元件那样由所述多层构成的第一程序元件，

与所述第一程序元件和第一节点电连接的第一程序布线，

向所述第一程序布线供给用以对所述第一程序元件以磁方式写入数据的电流的第一电流驱动部分，以及

按照所述第一节点和第二节点之间的电阻将所述信息读出的放大部分；

构成所述第一程序元件的所述多层的上层侧和下层侧，分别与所述第一程序布线和所述第二节点的一方和另一方电连接；

所述第一程序布线具有可通过第一外部输入熔断所述第一程序元件和所述第一节点之间电连接的部分中的至少一部分的形状。

12.如权利要求11所述的薄膜磁性体存储装置，其特征在于：

所述第一外部输入包含来自外部的激光照射。

13.如权利要求11所述的薄膜磁性体存储装置，其特征在于：

所述程序电路还包含，

如所述隧道磁电阻元件那样由所述多层构成的第二程序元件，

与所述第二程序元件和第三节点电连接的第二程序布线，以及

向所述第二程序布线供给用以对所述第二程序元件以磁方式写入数据的电流的第二电流驱动部分；

构成所述第二程序元件的所述多层的上层侧与下层侧，分别与所述第二程序布线和所述第二节点的一方和另一方电连接；

所述第二程序布线具有可通过第二外部输入熔断所述第二程序元件和所述第三节点之间电连接的部分中的至少一部分的形状；

所述放大部分根据对所述第一与第二节点之间的电阻和所述第二与第三节点之间的电阻的比较，读出所述信息。

14.如权利要求13所述的薄膜磁性体存储装置，其特征在于：

所述第一与第二外部输入包含来自外部的激光照射。

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