JP2002117684A - 追記型薄膜メモリ - Google Patents

追記型薄膜メモリ

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JP2002117684A
JP2002117684A JP2001281128A JP2001281128A JP2002117684A JP 2002117684 A JP2002117684 A JP 2002117684A JP 2001281128 A JP2001281128 A JP 2001281128A JP 2001281128 A JP2001281128 A JP 2001281128A JP 2002117684 A JP2002117684 A JP 2002117684A
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Frederick A Perner
フレデリック・エイ・パーナー
Thomas C Anthony
トーマス・シー・アンソニー
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Abstract

(57)【要約】 【課題】 書き込み電位の印加によって追記動作を行う
ことができるデータ記憶を提供する。 【解決手段】 データ記憶装置は、薄膜メモリセルのグ
ループを備える。メモリセルの少なくともいくつかの薄
膜バリアを破損することで、追記動作を行うことができ
る。データ記憶装置は、磁気ランダムアクセスメモリ
（ＭＲＡＭ）装置とすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ記憶装置に
関する。特に本発明は、追記型薄膜データ記憶装置に関
する。
【０００２】
【従来の技術】新しいタイプの不揮発性薄膜メモリに
は、スピン依存型トンネル（ＳＤＴ: spin dependant t
unneling）接合をベースとする磁気ランダムアクセスメ
モリ（ＭＲＡＭ）が含まれる。典型的なＳＤＴ接合は、
ピン留め（pinned）強磁性層、センス（sense）強磁性
層、および上記強磁性層に挟まれた薄膜絶縁トンネルバ
リアを有する。論理値は、ＳＤＴ接合の磁化方向を平行
（論理値「０」）または反平行（論理値「１」）にセッ
トする磁界を印加することで、ＳＤＴ接合に書き込むこ
とができる。強磁性層のスピン偏極の相対方向および大
きさが、ＳＤＴ接合の抵抗状態（ＲまたはＲ＋ΔＲ）を
決定する。ＳＤＴ接合に記憶される論理値は、ＳＤＴ接
合の抵抗を感知することで読み出すことができる。
【０００３】別のタイプの不揮発性薄膜メモリは、極性
導電性高分子材料をベースとするポリマーメモリ（poly
mer memory）である。データは、高分子における「永久
分極」として記憶される（データを「永久磁気モーメン
ト」として記憶するＳＤＴ接合とは対照的である）。ポ
リマーメモリ素子は、電界を印加することで書き込まれ
る。ポリマーメモリ素子の抵抗状態（ＲまたはＲ＋Δ
Ｒ）は、高分子の分極方向に依存する。ポリマーメモリ
素子は、抵抗を感知することで読み出すことも可能であ
る。
【０００４】これらの薄膜メモリ素子は、書き換え可能
である。すなわち、データをこれらの素子に多数回書き
込むことができる。
【０００５】それとは対照的に、追記型メモリでは、デ
ータを一度だけしか書き込むことができない。追記型メ
モリは、チップ／製造業者ＩＤ、アクセスコード、およ
びエラーマップ等、キーチップ情報を永久的に記憶する
ために一般的に用いられている。
【０００６】
【発明が解決しようとする課題】キーチップ情報を記憶
するための典型的なデバイスとしては、消去可能プログ
ラマブル読み取り専用メモリ（ＥＰＲＯＭ）デバイスお
よびヒューズプログラマブルデバイスが挙げられる。し
かし、ＥＰＲＯＭおよびヒューズプログラマブルデバイ
スは、ＭＲＡＭおよびポリマーメモリデバイスの高密度
特徴および低電圧特徴を示さない。さらに、ＥＰＲＯＭ
およびヒューズプログラマブルデバイスは、ＭＲＡＭお
よびポリマーメモリデバイスとの一体化が容易ではな
い。
【０００７】
【課題を解決するための手段】本発明の一態様によれ
ば、データ記憶装置は、薄膜メモリセルのグループと、
書き込み電位を前記メモリセルの少なくともいくつかに
印加する回路と、を備える。メモリセルは、書き込み電
位が印加されると破損する薄膜バリアを有する。上記メ
モリセルの少なくともいくつかの薄膜バリアを破損する
ことで、追記動作を行うことができる。
【０００８】本発明の他の態様および利点は、添付の図
面と共に本発明の原理を例によって示す以下の詳細な説
明から明らかになるであろう。
【０００９】
【発明の実施の形態】例示目的で図面に示すように、本
発明は、薄膜メモリセルとメモリセルを読み出すと共に
書き込む回路とを備えるデータ記憶装置において具体化
される。少なくともいくつかのメモリセルの薄膜バリア
を破損することで、追記動作を行うことができる。
【００１０】図１を参照すると、図１には、薄膜メモリ
セル１２の抵抗交点アレイ１０を含むデータ記憶装置８
が示されている。メモリセル１２は行および列に配列さ
れており、行がｘ方向に、および列がｙ方向に延びてい
る。装置８の説明を簡単にするために、比較的少数のメ
モリセル１２のみが示されている。実際には、任意のサ
イズのアレイを使用しうる。
【００１１】ワード線１４として機能するトレースは、
アレイ１０の片側で一平面内をｘ方向に延びている。ビ
ット線１６として機能するトレースは、アレイ１０の反
対側で一平面内をｙ方向に延びている。アレイ１０の各
行ごとに１本のワード線１４を設け、アレイ１０の各列
ごとに１本のビット線１６を設けることができる。各メ
モリセル１２は、対応するワード線１４とビット線１６
との交点に位置している。
【００１２】メモリセル１２は、多くの並列パスを通し
て共に結合された抵抗素子を含むため、抵抗交点アレイ
を形成する。１つの交点に見られる抵抗は、その他の行
および列におけるメモリセル１２の抵抗と並列する、そ
の交点のメモリセル１２の抵抗に等しい。
【００１３】装置８はさらに、読み出し動作中および書
き込み動作中に、選択されたメモリセルに読み出しおよ
び書き込み電位を印加する読み出し／書き込み回路を備
える（第１および第２の行回路１８および２０と、第１
および第２の列回路２２および２４とで表される）。読
み出しおよび書き込み電流を生成するため、第１および
第２の行回路１８および２０が適切な電位をワード線１
４に印加すると共に、第１および第２の列回路２２およ
び２４が適切な電位をビット線１６に印加する。
【００１４】第２の列回路２４は、選択されたメモリセ
ルの抵抗状態を感知するセンス増幅器も備える。抵抗状
態は、記憶されている論理値を表す。
【００１５】アレイ内のメモリセルは多くの並列パスを
通して共に結合されているため、読み出し動作中に、ス
ニークパス電流が問題を呈することがある。スニークパ
ス電流は、ブロックされない場合に感知を不明瞭にする
傾向がある。
【００１６】読み出し動作中に、スニークパス電流をブ
ロックする様々な方法がある。たとえば、装置８は、選
択されたセルを分離するスイッチまたはダイオードを備
え、それによってスニークパス電流をブロックすること
ができる。
【００１７】あるいは、参照することで本明細書に援用
する２０００年３月３日付けで出願された譲渡人の米国
特許出願第０９／５６４，３０８号に開示されている
「等電位」法を実施することで、スニークパス電流をブ
ロックすることもできる。読み出し電位は選択されたメ
モリセルに交差するビット線に印加することができ、接
地電位は選択されたメモリセルに交差するワード線に印
加することができる。その結果、選択されたメモリセル
にセンス電流が流れる。スニークパス電流によりセンス
電流が不明瞭になるのを防止するため、選択されていな
いビット線および選択されていないワード線のサブセッ
トに同一電位が印加される。
【００１８】書き込み動作中、読み出し／書き込み回路
は、書き込み電位を選択されたワード線１４およびビッ
ト線１６に印加する。その結果、選択されたワード線１
４およびビット線１６の周囲に電界または磁界が発生す
る。双方の磁界が形成されるメモリセル１２（すなわ
ち、選択されたワード線と選択されたビット線との交点
に位置するメモリセル）が「選択された」メモリセルと
呼ばれる。選択されたワード線１４に沿ったその他すべ
てのメモリセル１２には、２つの磁界のうちの一方が形
成され、選択されたビット線１６に沿ったその他すべて
のメモリセル１２では２つの磁界のうちの他方が形成さ
れる。２つの磁界のうちの一方が形成されるこれらのメ
モリセル１２は、「半分選択された」メモリセルと呼ば
れる。アレイ１０内の残りのメモリセル１２は、「選択
されていない」メモリセルと呼ばれる。
【００１９】書き換え型動作は、第１および第２の書き
込み電位をワード線１４およびビット線１６に印加する
ことで行うことができる。その結果、選択されたメモリ
セルの抵抗状態を公称値（Ｒ）か、より高い値（Ｒ＋Δ
Ｒ）にセットする磁界が生じる。第１および第２の書き
込み電位は、選択されたメモリセルの薄膜バリア（たと
えば、トンネル絶縁バリア）の誘電破壊を引き起こさな
い。その結果、抵抗状態を繰り返し変更することが可能
である。
【００２０】追記動作は、第３および第４の書き込み電
位をワード線１４およびビット線１６に印加することで
行うことができる。第３および第４の書き込み電位は、
半分選択されたメモリセルの薄膜バリアの誘電破壊を引
き起こさないが、選択されたメモリセルの薄膜バリアの
誘電破壊を引き起こす。その結果、第３および第４の書
き込み電位は、薄膜バリアに過大負荷をかける、すなわ
ち破損させ、選択されたメモリセルが永久的に低抵抗状
態に変更される。読み出し電流は、未破損薄膜バリアを
破損しない。本発明による追記型薄膜メモリセルの抵抗
状態は、高抵抗状態から低抵抗状態に一度だけ変更可能
である。
【００２１】１つまたは複数のメモリセル１２のグルー
プを追記動作用に指定し、残りのメモリセル１２を書き
換え型動作用に指定することが可能である。追記動作用
に指定されたグループでは、薄膜が破損しているメモリ
セルが第１の論理状態を表し、薄膜が破損していないメ
モリセルが第２の論理状態を表す。
【００２２】メモリセルは、列により便利にグループ化
することができる。すなわち、メモリセル１２の「追記
型」列を追記動作用に指定し、メモリセル１２の「書き
換え型」列を書き換え型動作用に指定することができ
る。このようにグループ化することにより、ある書き込
み回路を追記型列用に製造し、別の書き込み回路を書き
換え型列用に製造できる。追記型列用の書き込み回路
は、第３および第４の書き込み電位を選択されたメモリ
セルに印加し、書き換え型列用の書き込み回路は、第１
および第２の書き込み電位を選択されたメモリセルに印
加する。あるいは、第１および第２の動作電位を選択さ
れたメモリセルに印加するか、あるいは第３および第４
の動作電位を選択されたメモリセルに印加するように、
１つの書き込み回路を設計することも可能である。
【００２３】アレイ１０の製造プロセスを変更する必要
はなく、追記動作に設計されたメモリセル１２は、書き
換え型動作に設計されたメモリセル１２と同じ構造を有
する。しかし、破壊パラメータが、読み出し／書き込み
回路用の書き込みドライバによってセットされる制限内
の狭い範囲に制御されるように、製造プロセスを制御す
る必要がある。
【００２４】次に、抵抗状態の異なる追記型薄膜メモリ
セル１２を示す図２ａおよび図２ｂを参照する。各薄膜
メモリセル１２は、抵抗メモリ素子３０を含む。各抵抗
メモリ素子３０そのものは、第１の導体３２、第２の導
体３４、およびその間に高抵抗薄膜バリア３６を備え
る。たとえば、ＳＤＴ接合では、第１の導体３２はフリ
ー強磁性層であり、第２の導体３４はピン留め強磁性層
であり、薄膜バリア３６は絶縁トンネルバリアであるこ
とができる。ポリマーメモリ素子では、第１の導体３２
は金属であり、第２の導体３４も金属であり、薄膜バリ
ア３６はポリマーメモリ材料であることができる。
【００２５】薄膜バリア３６の厚さは、第３および第４
の書き込み電位が印加されたときにバリアが破壊され、
第１および第２の書き込み電位が印加されたときには破
壊されないように選択される。誘電破壊は概して、臨界
電圧よりもむしろ臨界電界において発生する。
【００２６】図２ａに示すメモリセル１２の薄膜バリア
３６はまだ破壊、過大負荷付与、あるいは破損されてい
ない。したがって、メモリセル１２は、第１の論理値に
対応する公称抵抗を有する。センス電流が選択されたメ
モリセル１２を流れても、薄膜バリアは破壊されない。
【００２７】図２ｂに示すメモリセル１２の薄膜バリア
は、すでに破壊されている。したがって、図２ｂに示す
メモリセル１２は、公称抵抗よりも低い抵抗を有する。
この低抵抗は第２の論理値に対応する。
【００２８】図２ａに示す抵抗メモリ素子３０の抵抗
（破損していないバリア）は１メグオームのオーダーで
あり、図２ｂに示す抵抗メモリ素子３０の抵抗（破損し
たバリア）は１００オームから１００００オームのオー
ダーであることができる。対照的に、書き換え型メモリ
セルの抵抗メモリ素子は、一方の抵抗状態では１メグオ
ーム、そして他方の抵抗状態では１．１メグオームのオ
ーダーの抵抗を有しうる。
【００２９】メモリ素子３０が０に近い抵抗を有する場
合、読み出しおよび書き込み動作中に大きすぎる読み出
しおよび書き込み電流が生じる場合がある。このような
メモリ素子３０が大きな電流を引き込むのを防止するた
め、レジスタ３８を抵抗メモリ素子３０に直列接続する
ことができる。直列接続されるレジスタ３８の抵抗は、
読み出し動作に与える影響の最小化に十分なほど低く、
かつ書き込み動作に与える影響の最小化に十分なほど高
くあるべきである。したがって、直列接続されたレジス
タ３８の実際の抵抗は、読み出し動作中のセンス電流の
感知を劣化させることなく、また書き込み動作中の書き
込み電流を劣化させることなく、メモリ素子３０を分離
すべきである。直列接続されたレジスタ３８の抵抗範囲
は、公称値の０．１％と５０％の間であることができ
る。したがって、抵抗メモリ素子３０のバリア３６が破
損している場合、メモリセル１２の抵抗は少なくとも直
列接続されたレジスタ３８の抵抗に等しい。参照するこ
とにより本明細書に援用する、２０００年９月１５日付
けで出願された「SHORT-TOLERANT RESISTIVE CROSS POI
NT ARRAY」（代理人整理番号１０００１３８３−１）と
いう名称の譲渡人の米国特許出願第０９／６６３７５２
号は、メモリ素子と直列接続される抵抗素子を開示して
いる。
【００３０】次に、メモリセルの読み出し電圧および書
き込み電圧を示す図３を参照する。最大読み出し電位
（ＶRMAX）は、最小追記電圧（ＶWMIN）よりも低い。追
記動作の電圧は、最小追記電圧（ＶWMIN）よりも高く、
全電圧ＶDD以下である。したがって、読み出し電圧およ
び追記電圧は重複しない。
【００３１】追記動作の電圧は、短期間印加される。破
壊閾値を一旦越えると、誘電破壊がすぐに発生する。追
記動作は、単一のクロック周期（１０〜３０ナノ秒）内
で行うことができる。破壊電流を監視し、破壊が検出さ
れるとすぐに追記電圧を取り除くことが可能である。し
かし、追記電圧を固定された短時間印加するほうがより
単純である。
【００３２】書き換え動作中に印加される電圧は、最大
読み出し電圧（ＶRMAX）である、メモリセルの破壊限度
によって制限される。したがって、書き換え動作中の電
圧は、最大読み出し電圧（ＶRMAX）よりも低い。読み出
し動作中の通常の電圧は、接地電位（ＧＮＤ）と書き換
え動作用電圧との間にある。
【００３３】第１の行回路１８および第２の列回路２４
をより詳細に示す図４ａおよび図４ｂを参照する。第１
の行回路１８は、各ワード線１４ごとに第１のスイッチ
５２を備える。第１のスイッチ５２は３つの機能を行
う。すなわち、読み出し動作および書き込み動作の双方
では、選択されたワード線１４を接地に接続すること、
読み出し動作中では、選択されていないワード線１４を
アレイ電圧（Ｖｓ）に接続すること（等電位読み出しの
実行を可能にする）、および追記動作中では、選択され
ていないワード線１４を半分選択書き込み電圧（Ｖｗ）
に接続すること、である。追記および書き換え機能が組
み合わせられる場合、第１のスイッチ５２は、書き換え
書き込み動作中に、選択されていない行に開回路を提供
する。半分選択電圧（Ｖｗ）は、破壊電圧よりも低い。
【００３４】第２の行回路２０は、読み出し動作および
追記動作中では、すべてのワード線を高インピーダンス
（たとえば、開スイッチ）に接続する。書き換え動作中
では、第２の行回路２０は、行書き込み電圧をすべての
ワード線１４に印加するか、あるいは行書き込み電圧を
選択されたワード線１４にのみ供給し、選択されていな
いワード線を高インピーダンス（たとえば、開スイッ
チ）に接続する。
【００３５】第１の列回路２２は、読み出し動作および
追記動作中、すべてのビット線１６を高インピーダンス
に接続する。書き換え動作中では、第１の列回路２２
は、選択されたビット線１６を回路１８〜２４に接続
し、選択されていないビット線１６をすべて高インピー
ダンス（たとえば、開スイッチ）に接続する。
【００３６】第２の列回路２４は、センス増幅器５４
と、複数の第２のスイッチ５６とを備える。第２のスイ
ッチ５６はそれぞれ３つの機能を行う。すなわち、読み
出し動作および書き換え動作中に、選択されたビット線
１６をセンス増幅器５４に接続すること、読み出し動作
中に、選択されていないビット線１６をアレイ電圧（Ｖ
ｓ）に接続すること、および追記動作中に選択されてい
ないビット線１６を半分選択電圧（Ｖｗ）に接続するこ
と、である。センス増幅器５４は、選択されたビット線
に接続されると、読み出し動作中では選択されたメモリ
セルの抵抗状態を感知し、書き換え動作中では書き換え
電位を印加する。追記動作中では、センス増幅器５４
は、接地電位を印加して論理「０」を書き込み、２倍の
半分選択電圧（２Ｖｗ）を印加して論理「１」を書き込
む。２倍の半分選択電圧を印加することで、破壊が引き
起こされる。
【００３７】図４ａは、読み出し動作中の第１の行回路
１８および第２の列回路２４を示す。読み出し動作中、
第１のスイッチ５２は、選択されたワード線１４を接地
に接続し、選択されていないワード線１４をアレイ電圧
（Ｖｓ）に接続し、第２のスイッチ５６は、選択された
ビット線１６をセンス増幅器５４に、そして選択されて
いないビット線１６をアレイ電圧（Ｖｓ）に接続する。
センス増幅器５４は、読み出し電位を選択されたビット
線に印加し、センス電流を感知する。
【００３８】図４ｂは、書き込み動作中の第１の行回路
１８および第２の列回路２４を示す。追記動作中では、
第２のスイッチ５６が書き込み電位（ＧＮＤあるいは２
Ｖｗのいずれか）を選択されたビット線１６の一端に、
そして半分選択書き込み電位（Ｖｗ）を選択されていな
いビット線１６に印加する。第１のスイッチ５２は、書
き込み電位（ＧＮＤ）を選択されたワード線１４に、そ
して半分選択書き込み電位（Ｖｗ）を選択されていない
ワード線１４に印加する。選択されたビット線１６およ
び選択されたワード線１４の交点にあるメモリセル１２
には、論理「１」を書き込むには破壊電圧よりも高い電
圧（２Ｖｗ）が生じ、論理「０」を書き込むにはゼロの
電圧が生じる一方、選択されていないすべてのメモリセ
ルはゼロ電圧か、あるいは半分選択電圧が生じる。
【００３９】したがって、ＥＰＲＯＭおよびヒューズプ
ログラマブルメモリよりも高密度な追記型薄膜メモリが
開示される。追記型薄膜メモリはまた、ＥＰＲＯＭおよ
びヒューズプログラマブルメモリよりも低い電圧で動作
する。ＶDD全電圧を用いて、薄膜バリアに過大負荷を付
与することができる。したがって、追記型薄膜メモリセ
ルの書き込みには、ヒューズプログラマブルデバイスの
メモリセルよりも低いエネルギーが用いられる。そし
て、低エネルギーのため、構造的な破損が少なくなると
共に信頼性が高くなる。読み出しおよび書き込み電圧が
低いことで、追記型薄膜メモリが最先端のＣＭＯＳ技術
と互換性があるものになる。
【００４０】追記型薄膜メモリは、書き換え型薄膜メモ
リを製造する際に用いるものと同じ構成要素およびプロ
セス技術で製造される。追記型および書き換え型のメモ
リセルを混ぜるために、製造プロセスを変更する必要は
ない。したがって、ＥＰＲＯＭおよびヒューズプログラ
マブルメモリとは異なり、追記型メモリセルは、書き換
え型メモリセルと同じシリコン基板上で混ぜることがで
きる。追記型および書き換え型のメモリセルを混ぜる利
点としては、基本的なメモリ構造が同じであること、お
よび追記型メモリ用の読み出し回路の設計がより単純で
あること、が挙げられ、これらの利点により、回路の電
源投入サイクル中に、追記型メモリのサブセットを自動
的に感知することが可能になる。別の利点は、追記型デ
ータが永久的に記憶され、ＩＤ、セキュリティ、電源投
入構成やアプリケーションコードの記憶に用いることが
可能なことである。したがって、チップ／製造業者Ｉ
Ｄ、アクセスコード、およびエラーマップ等のキーチッ
プ情報の記憶に、別個のチップが必要ない。
【００４１】追記型薄膜メモリは、頑強（robust）な読
み出し動作を有する。論理「１」および「０」状態間の
差は比較的大きい。たとえば、「０」の書き込みを１メ
グオームの抵抗で表し、「１」の書き込みを１０００オ
ームの低抵抗で表すことができる。このような大きな差
は比較的検出し易く、読み出し回路の設計が単純化され
る。
【００４２】装置８は、任意特定タイプの薄膜メモリに
限定されない。ＭＲＡＭおよびポリマーメモリは２つの
タイプにすぎない。ＭＲＡＭメモリ素子は、ＳＤＴ接合
および巨大磁気抵抗（ＧＭＲ）デバイスを含むことがで
きる。
【００４３】読み出し動作中にスニークパス電流のブロ
ックにダイオードまたはスイッチを用いる場合、読み出
し回路は、センス電流を生成するために、選択されたメ
モリセルで交差するワード線およびビット線に適切な電
位を印加する必要があるだけである。
【００４４】追記型薄膜メモリセルは、アレイ１０内の
いずれの場所にあってもよい。しかし、追記型メモリセ
ルは、より頑強なセンス増幅器を追記型メモリに使用で
きるようにするために、書き換え型メモリセルから分離
してもよい。追記型メモリセルの別個のグループは電源
投入時に動作し、構成データ、エラーマップ、またはＩ
Ｄデータの設定等、特別な機能を提供することができ
る。
【００４５】図５は、代替のメモリセル１１０を示して
おり、これは、追記型薄膜抵抗メモリ素子１１２と、上
記抵抗メモリ素子１１２に直列接続されたアクセストラ
ンジスタ１１４を備える。図６は、読み出し動作および
追記動作中に印加される電圧を示している。代替のメモ
リセル１１０に対する読み出し動作中、アクセストラン
ジスタ１１４はソースフォロアとして動作することがで
きる。追記型メモリ素子１１２にわたって印加される電
圧（ＶR）は、アクセストランジスタゲートへの電圧
（ＶGATE）からアクセストランジスタ１１４の人体効果
閾値電圧を差し引いたものに等しい。ゲート電圧（Ｖ
GATE）は、追記型メモリ素子１１２にわたって低電圧
（ＶR）が保たれるように、低く保たれる。アクセスト
ランジスタ１１４は電流源として機能し、アクセストラ
ンジスタ１１４のソースにおけるメモリ素子１１２をア
クセストランジスタ１１４のドレインに接続されたセン
ス増幅器１１６から分離する。アクセストランジスタ１
１４のドレインのセンス電圧（Ｖ R/W）は、読み出し動
作中に、メモリ素子１１２の薄膜バリアを破損せずに、
高くなることができる。センス増幅器１１６は、センス
電流（ｉR/W）を閾値と比較して、追記型メモリ素子１
１２の抵抗状態を決定することができる。
【００４６】ＶDD全電圧をアクセストランジスタ１１４
のゲートおよびドレインに印加することで、データをメ
モリセル１１０に書き込むことができる。したがって、
ＶGA TE＝ＶDDかつＶR/W＝ＶDDである。その結果メモリ
素子１１２に印加される電圧（ＶR）が薄膜バリアに過
大負荷をかけ、破損させる。過大負荷が発生すると、ゲ
ート電圧（ＶGATE）が除去される。ゲート電圧
（ＶGATE）は、１クロック期間未満の持続期間で印加す
ることができる。
【００４７】アクセストランジスタ１１４は、追記動作
用に指定されたメモリセル１１０においてのみ使用して
も、すべてのメモリセル１１０において使用してもよ
い。すべてのメモリセル１１０で使用される場合、読み
出し動作中に、スニークパス電流によりセンス電流が不
明瞭になるのを防止するように、アクセストランジスタ
１１４を制御することが可能である。
【００４８】図７は、代替の追記型メモリセル１１０の
アレイ２１２を含むデータ記憶装置２１０を示す。アク
セストランジスタ１１４のゲートはワード線２１４に接
続され、アクセストランジスタ１１４のドレインはビッ
ト線２１６に接続される。装置２１０は、電流モードセ
ンス増幅器２１８と、ビット線アクセストランジスタ２
２０とをさらに備える。基準素子２２２は、センス電流
（ｉS）との比較に基準電流（ｉr）を提供するために用
いられる。
【００４９】読み出し動作中、メモリセル１１０が、そ
こで交差するワード線２１４およびビット線２１６を選
択することで選択される。センス電流（ｉs）が選択さ
れたメモリセル１１０を流れる。加えて、トランジスタ
２２４が閉じられ、そのため基準電流（ｉr）が基準素
子２２２を流れる。基準電流（ｉr）の大きさは、未破
損バリア論理「０」に対応するセンス電流と論理「１」
に対応するセンス電流の間である。たとえば、基準電流
の大きさは、バリアがまだ破損されていないメモリセル
を流れるセンス電流の予期される大きさの４倍である。
【００５０】電流モードセンス増幅器２１８は、バッフ
ァ増幅器２２６と、比率型（ratioed）カレントミラー
２２８とを備え、センス電流（ｉs）を比率型カレント
ミラーと比較して、選択されたメモリセル１１０の抵抗
状態を決定する。比率型カレントミラー２２８は、３つ
のｐチャンネルトランジスタと、２つのｎチャンネルト
ランジスタを含む。１つのｐチャンネルトランジスタ２
３０は、隣接するｐチャンネルトランジスタ２３２より
も大きい。たとえば、１つのｐチャンネルトランジスタ
２３０が隣接するｐチャンネルトランジスタ２３２の４
倍大きい場合、センス電流（ｉs）は基準電流（ｉr）の
３倍である。基準電流（ｉr）は、選択されたメモリセ
ル１１０のバリアが破損されていない（高抵抗）場合に
は、センスノード（ｘｓ）をプルアップし、選択された
メモリセル１１０のバリアが破損されている（低抵抗）
場合には、センスノード（ｘｓ）をプルダウンする。
【００５１】バッファ増幅器２２４は、センス増幅器コ
ンパレータおよび出力ドライバとして機能するために、
直列接続された一対のインバータを備えることができ
る。上記インバータ対は、増幅器出力に接続された回路
からの高インピーダンスノード（ノードＹ１）をバッフ
ァリングするという機能を果たす（すなわち、インバー
タ対は、入出力をバッファリングすると共に、入力信号
を増幅する）。インバータ対はまたコンパレータとして
も機能し、センスノード（ｘｓ）がインバータ対の切り
替え閾値未満の場合には、バッファ増幅器２２６が論理
「０」を表す出力信号（Ｄout）を報告し、センスノー
ド（ｘｓ）が切り替え閾値よりも上である場合には、出
力信号（Ｄout）は論理「１」を表す。したがって、セ
ンス増幅器２１８はカレントミラーコンパレータとして
機能する。
【００５２】データは、ビット線アクセストランジスタ
２２０へのゲート信号（ｄ０〜ｄｎ）およびリセットト
ランジスタ２３４を、図５および図６と共に説明した追
記条件に従って制御することにより、選択されたメモリ
セル１１０に書き込まれる。リセットトランジスタ２３
４の機能は、読み出し動作の間に、センスノード（ｘ
ｓ）をプルアップし、図６において説明した書き込み動
作中には書き込み電位を供給することである。
【００５３】本発明はメモリセルアレイに限定されな
い。たとえば、追記型レジスタは追記型薄膜メモリセル
を備えてもよい。追記型レジスタはワード線を持たな
い。メモリセルは、ビット線のみを選択することによっ
て選択される。選択されたビット線に全書き込み電位を
印加すると、選択されたメモリセルで誘電破壊が発生す
る。
【００５４】次に、メモリセル３１２を含む追記型レジ
スタ３１０を示す図８を参照する。メモリセル３１２
は、薄膜素子３１４と、アクセストランジスタ３１６
と、書き込みトランジスタ３１８とを含む。書き込みト
ランジスタ３１８のドレイン−ソースパスは、アクセス
トランジスタ３１６のドレイン−ソースパスを横切って
結合される。追記型レジスタ３１０はさらに、第１のノ
ード（ｎａ）と第２のノード（ｎｂ）の間に接続された
差動増幅器３２０を備える。差動増幅器３２０は、基準
セル３２２および薄膜素子３１４に対して低い読み出し
電圧を維持しながら、基準セル３２２と薄膜素子３１４
の間の抵抗差を感知するよう構成される。差動増幅器３
２０はまた、書き込み電圧を追記型薄膜素子３１４に印
加する。
【００５５】図９をさらに参照する。読み出し動作およ
び書き込み動作は、第１、第２、および第３のクロック
信号（ＬＶ１、ＬＶ２、ＬＶ３）、等化信号（ＥＱ）、
および書き込み信号（Ｗ）によって制御される。これら
の信号は、制御信号発生器３２４によって生成される。
【００５６】データ書き込み信号（Ｄｉｎ）が、第１の
ノード（ｎａ）と接地の間に結合されたドレイン−ソー
スパスを有するトランジスタ３２６のゲートに供給され
る。データ書き込み信号（Ｄｉｎ）のコンプリメントを
表す信号（Ｄｉｎｂ）が、第２のノード（ｎｂ）と接地
の間に結合されているドレイン−ソースパスを有するト
ランジスタ３２８のゲートに供給される。レジスタ３１
０に信頼性があるように書き込むために、トランジスタ
３２６および３２８は、データ書き込み信号（Ｄｉｎ）
のレベルに応じて第１あるいは第２のノード（ｎａある
いはｎｂ）をプルダウンするよう制御される。
【００５７】書き込み動作は、ｐチャンネルトランジス
タ３３０をオンし、差動増幅器３２０の中間ノードを全
ＶDDレベルにし、データ書き込み信号（Ｄｉｎ）をトラ
ンジスタ３２６のゲートに供給することで、行われる。
データ書き込み信号（Ｄｉｎ）がローである場合、第１
のノード（ｎａ）での電圧が浮動し、第２のノード（ｎ
ｂ）での電圧が強制的にローになる。その結果、書き込
み信号（Ｗ）がアサートされる場合、追記型素子３１４
に電圧は印加されない。したがって、書き込み信号
（Ｗ）がアサートされているとき、追記型素子３１４の
抵抗が高い場合、それは高いままである。
【００５８】しかし、データ書き込み信号（Ｄｉｎ）が
高い場合、差動増幅器３２０は第２のノード（ｎｂ）に
おいて全ＶDD電圧に駆動される。書き込みアクセストラ
ンジスタ３１８がオンされ、書き込み信号Ｗがアサート
されると、第２のノード（ｎｂ）での電圧が強制的に全
ＶDD電圧まで高くなり、この高電圧が薄膜素子３１４に
印加される。高電圧により、薄膜素子３１４で誘電破壊
が発生する。
【００５９】読み出し動作中、差動増幅器３２０は薄膜
素子３１４の状態を２つのステップで感知する。まず、
ｎチャンネルトランジスタ３３２をオンして（第１のク
ロック信号ＬＶ１により）、第１および第２のノード
（ｎａおよびｎｂ）での電圧を低電圧（約ＶDD／２）に
する。次に、等化トランジスタ３３４がオンされ（等化
信号ＥＱにより）、双方のノード（ｎａおよびｎｂ）を
強制的に等しい（低）電圧にすると共に、アクセストラ
ンジスタ３１６および３３６をオンして（第３の制御信
号ＬＶ３により）、メモリと基準セル３１２および３２
２とを差動増幅器３２０の入力に接続する。等化信号Ｅ
Ｑが除去されると、差分電圧が第１および第２のノード
（ｎａおよびｎｂ）にわたって生じる。この差分電圧
は、基準セル３２２の抵抗と比較した薄膜素子３１４の
抵抗によって決定される。基準セル３２２の抵抗は、薄
膜素子３１４の公称抵抗値と、その低抵抗状態での抵抗
の平均値に等しい値を有しうる。差分電圧の生成するた
めの短い遅延の後、第３の制御信号（ＬＶ３）がアクセ
ストランジスタ３１６および３３６をオフにし、メモリ
セル３１２および基準セル３２２を差動増幅器３２０か
ら分離する。
【００６０】第２のステップは、ｐチャンネルトランジ
スタ３３０をオンにして差動増幅器３２０のノード（ｎ
ａおよびｎｂ）を全ＶDD電圧にすることで行われる。全
ＶDD電圧は、レジスタ３１０の状態をフルスイング論理
信号として、レジスタ３１０のデータ出力に接続された
論理回路に伝達する。レジスタ３１０のデータ出力は、
第１のノード（ｎａ）からとられる。
【００６１】読み出し動作中、薄膜メモリ素子３１４
は、アクセストランジスタ３１６および書き込みトラン
ジスタ３１８によって全ＶDDから分離され、これは第３
のクロック信号（ＬＶ３）および書き込み信号（Ｗ）に
よって制御される。アクセストランジスタ３１６は、電
圧ＶRをゲート電圧（ＶGATE）からアクセストランジス
タ３１６の人体効果閾値電圧を差し引いたものに制限す
る電圧フォロアとして機能する。アクセストランジスタ
１３６でのゲート電圧は、第３のクロック信号（ＬＶ
３）を全ＶDD電圧未満の電圧（たとえば、ＶDD／２）に
制限することで制限される。書き込み信号（Ｗ）は、書
き込みトランジスタ３１８をオンオフスイッチとして動
作する。したがって、読み出し動作中、第２のノード
（ｎｂ）での高電圧は薄膜メモリ素子３１４に印加され
ない。
【００６２】追記型薄膜メモリは、任意特定の適用に限
定されない。任意の低コストの永久記憶アプリケーショ
ンに用いることができる。チップ／製造業者ＩＤ、アク
セスコード、およびエラーマップに加え、追記型薄膜メ
モリの適用としては、デジタルカメラ向けの追記型デジ
タルフィルム、追記型ＭＰ３デジタルオーディオ記憶装
置、パスワードまたはセキュリティのための追記型ユー
ザＩＤフィールド、プログラムコード記憶装置等があ
る。
【００６３】本発明は、上記説明し例示した特定の実施
形態に限定されない。代わりに、本発明は、添付の特許
請求の範囲に従って解釈される。
【図面の簡単な説明】
【図１】薄膜メモリセルのアレイを含むデータ記憶装置
の図である。
【図２】図２ａおよび図２ｂは、論理状態の異なる追記
型メモリセルの図である。
【図３】追記型メモリセルの読み出し電圧および書き込
み電圧を示す。
【図４】図４ａおよび図４ｂは、図１のデータ記憶装置
の行回路および列回路の図である。
【図５】代替の追記型薄膜メモリセルの図である。
【図６】代替の追記型薄膜メモリセルの読み出しおよび
書き込み電圧の図である。
【図７】代替の追記型薄膜メモリセルを含むデータ記憶
装置の図である。
【図８】追記型薄膜メモリレジスタの図である。
【図９】追記型薄膜メモリレジスタのクロック信号の図
である。
【符号の説明】
８、２１０、３１０ データ記憶装置 １０、２１２ メモリセルアレイ １２、１１０、３１２ 薄膜メモリセル １４ ワード線 １６ ビット線 １８〜２４、２１８、３２０ 回路 ３６ 薄膜バリア ５２ 第１のスイッチ ５４ センス増幅器 ５６ 第２のスイッチ １１２ メモリ素子 １１４ アクセストランジスタ ２２４ バッファ増幅器 ２２８ 比率型カレントミラー ３２０ 差動増幅器 ３２２ 基準素子 ３２６、３２８ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・シー・アンソニー アメリカ合衆国カリフォルニア州94087, サニーベール，ピメント・アベニュー 1161

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 薄膜メモリセルのグループと、 書き込み電位を前記メモリセルの少なくともいくつかに
    印加する回路と、を備え、 前記メモリセルは、前記書き込み電位を印加すると破損
    する薄膜バリアを有することを特徴とするデータ記憶装
    置。
  2. 【請求項２】 前記グループはメモリセルのアレイであ
    ることを特徴とする請求項１記載の装置。
  3. 【請求項３】 前記回路は、書き換え動作中では、第１
    および第２の書き込み電位を前記メモリセルの第１のグ
    ループで交差するワード線およびビット線に印加し、前
    記第１のグループの選択されたメモリセルにおいて誘電
    破壊を引き起こさず、また追記動作中では、第３および
    第４の書き込み電位をメモリセルの第２のグループで交
    差するワード線およびビット線に印加し、前記第３およ
    び第４の書き込み電位は、前記第２のグループの選択さ
    れたメモリセルにおいて誘電破壊を引き起こすことを特
    徴とする請求項２記載の装置。
  4. 【請求項４】 前記第１のグループのメモリセルは、第
    １の論理値に対応する公称抵抗と第２の論理値に対応す
    る第２の抵抗状態との間で切り替えることができ、前記
    第２のグループのメモリセルは、前記第１の論理値に対
    応する公称抵抗か、あるいは前記第２の論理値に対応す
    る第３の抵抗のいずれかを有し、前記公称抵抗、前記第
    ２および第３の抵抗は異なることを特徴とする請求項３
    記載の装置。
  5. 【請求項５】 複数のワード線およびビット線をさらに
    含み、各メモリセルは１本のワード線と１本のビット線
    との交点にあり、前記回路は、 センス増幅器と、 それぞれ、読み出し動作および書き込み動作の双方で
    は、選択されたワード線を接地に接続し、読み出し動作
    中には、選択されていないワード線をアレイ電圧に接続
    し、追記動作中には、選択されていないワード線を半分
    選択書き込み電圧に接続する、各ワード線ごとに１つの
    第１のスイッチと、 それぞれ、読み出し動作および書き換え動作中に、選択
    されたビット線を前記センス増幅器に接続し、読み出し
    動作中に、選択されていないビット線をアレイ電圧に接
    続し、追記動作中に選択されていないビット線を半分選
    択電圧に接続する、ビット線ごとに１つの第２のスイッ
    チと、を備えることを特徴とする請求項２記載の装置。
  6. 【請求項６】 前記センス増幅器は、読み出し動作中
    に、選択されたメモリセルの抵抗状態を感知し、書き換
    え動作中には書き換え電位を選択されたメモリセルに印
    加し、追記動作中には、接地電位を印加して選択された
    メモリセルに論理「０」を書き込むと共に、２倍の半分
    選択電圧を選択されたメモリセルに印加して論理「１」
    を書き込むことを特徴とする請求項５記載の装置。
  7. 【請求項７】 前記回路は、選択されたメモリセルの抵
    抗状態を感知するため、比率型カレントミラーおよびバ
    ッファ増幅器を備えることを特徴とする請求項２記載の
    装置。
  8. 【請求項８】 前記グループは、追記型メモリセルのレ
    ジスタを備えることを特徴とする請求項１記載の装置。
  9. 【請求項９】 前記回路は、差動増幅器および基準素子
    を備え、前記差動増幅器は、選択されたメモリセルに対
    する読み出し動作中に、該選択されたメモリセルを流れ
    るセンス電流と、前記基準素子を流れる基準電流の間の
    差を示し、該差は前記選択されたメモリセルの抵抗状態
    を示し、前記差動増幅器は書き込み動作中には全書き込
    み電圧を生成し、前記回路は、入力線の状態に応じてノ
    ードをプルダウンするトランジスタをさらに備えること
    を特徴とする請求項８記載の装置。
  10. 【請求項１０】 各メモリセルは、メモリ素子と、該メ
    モリ素子用のアクセストランジスタと、を備え、前記メ
    モリ素子に印加される電圧は、前記アクセストランジス
    タのゲート電圧を制御することで制限されることを特徴
    とする請求項１記載の装置。
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