CN1345071A - 一次写入薄膜存储器 - Google Patents

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Abstract

数据存储器件(8,210,310)包括一组存储器单元(12,110,312)。一次写入操作可通过损坏至少一些存储器单元(12,110,312)的薄膜隔离层(36)来执行。数据存储器件(8,210,310)可以是随机存取磁存储器(“MRAM”)器件。

Description

一次写入薄膜存储器
技术领域
本发明涉及数据存储器件。尤其，本发明涉及一次写入薄膜数据存储器件。
背景技术
新类型的非易失性薄膜存储器包括基于自旋相关隧道(“SDT”)结的随机存取磁存储器(“MRAM”)。典型的SDT结具有被钉扎的铁磁层、传感铁磁层和夹在铁磁层之间的薄绝缘隧道隔离层。通过施加磁场将SDT结的磁化取向设置成平行(逻辑值“0”)或反平行(逻辑值“1”)，一个逻辑值可被写入SDT结。铁磁层的相对取向和自旋极化强度确定SDT结的电阻状态(R或R+ΔR)。在SDT结中存储的逻辑值可通过检测SDT结的电阻来读出。
另一种类型的非易失性薄膜存储器是基于极性传导到聚合物分子的聚合物存储器。把数据作为“永久极化“存储在聚合物分子中(与SDT结相反，那里把数据作为“永久磁矩”存储)。聚合物存储器元件可通过施加电场写入。聚合物存储器元件的电阻状态(R或R+ΔR)取决于聚合物分子的极化取向。也可通过检测电阻读出聚合物存储器元件。
这些薄膜存储器元件是可再写入的。即，可多次把数据写入到这些元件。
相反，一次写入存储器仅允许把数据写入一次。一次写入存储器通常用于永久存储密钥(key)芯片信息，如芯片/制造ID、存取码和错误映射图。
用于存储密钥芯片信息的常规器件包括可擦除可编程只读存储器(“EPROM”)器件和熔断式可编程器件。但是EPROM和熔断式可编程器件不提供MRAM和聚合物存储器器件的高密度和低电压特征。而且，EPROM和熔断式可编程器件不容易与MRAM和聚合物存储器器件集成。
发明内容
根据本发明的一个方面，数据存储器件包括一组薄膜存储器单元和用于对至少一些存储器单元施加写入电势的电路。存储器单元具有在施加写入电势时被损坏的薄膜隔离层。一次写入操作可通过损坏至少一些存储器单元的薄膜隔离层来执行。
本发明的其他方面和优点从下面参考附图的详细描述中变得更明显，这些图以举例方式表示出本发明的原理。
附图说明
图1是包括薄膜存储器单元阵列的数据存储器件的图示；
图2a和2b是处于不同逻辑状态的一次写入存储器单元的图示；
图3是一次写入存储器单元的读出和写入电压的图示；
图4a和4b是图1的数据存储器件的行和列电路的图示；
图5是另一个一次写入薄膜存储器单元的图示；
图6是另一个一次写入薄膜存储器单元的读出和写入电压的图示；
图7是包括另一个一次写入薄膜存储器单元的数据存储器件的图示；
图8是一次写入薄膜存储器寄存器的图示；
图9是该一次写入薄膜存储器寄存器的时钟信号的图示。
具体实施方式
如图示目的的附图所示，本发明以包括薄膜存储器单元阵列和用于读出和写入存储器单元的电路的数据存储器件来体现。一次写入操作可通过损坏至少一些存储器单元的薄膜隔离层来执行。
参考图1，其图示出一个数据存储器件8，包括薄膜存储器单元12的电阻交叉点阵列10。存储器单元12按行和列来设置，行沿着x方向延伸，列沿着y方向延伸。为了简化器件8的解释，仅示出相对较少数量的存储器单元12。实际上可使用任何大小的阵列。
用作字线14的轨迹在阵列10的一侧上沿着x方向在平面内延伸。用作位线16的轨迹在阵列10的另一侧上沿着y方向在平面内延伸。对阵列10的每行可有1个字线14，对于阵列10的每列，有一个位线16。把每个存储器单元12放置在对应的字线14和位线16的交叉点处。
存储器单元12形成电阻交叉点阵列，因为它们包括经很多并行路径耦合一起的电阻元件。在一个交叉点看去的电阻等于在交叉点处的与其他行和列中的存储器单元12的电阻并联的存储器单元12的电阻。
器件8还包括用于在读出和写入操作期间把读出和写入电势施加于选择的存储器单元的读出/写入电路(以第一与第二行电路18和20和第一与第二列电路22和24表示)。为产生读出和写入电流，第一与第二行电路18和20把适当电势施加于字线14，并且第一与第二列电路22和24把适当电势施加于位线16。
第二列电路24还包括用于检测选择的存储器单元的电阻状态的传感放大器。电阻状态代表存储的逻辑值。
潜通路电流在读出操作期间会出现问题，因为阵列中的存储器单元经很多并行路径耦合一起。如果不被阻断，潜通路电流趋向于阻碍检测。
在读出操作期间有不同方式来阻断潜通路电流。例如，器件8可包括开关或二极管，用于隔离选择的单元，从而阻断潜通路电流。
或者，通过实施在2000年3月3日提交的序列号为No.09/564308的受让人的美国申请中公开的“等电势”方法可阻断潜通路电流，在此该文件再次引入为参考。可把读出电势施加于跨过选择的存储器单元的位线，并把地电势施加于跨过选择的存储器单元的字线。因此，传感电流流过选择的存储器单元。为防止潜通路电流阻碍传感电流，把相同的电势施加于未选择的位线和未选择的字线的子集(subset)。
在写入操作期间，读出/写入电路把写入电势施加于选择的字线和位线14和16。因此，在选择的字线和位线14和16周围产生电场或磁场。经受到这两个场的存储器单元12(即，位于选择的字线和选择的位线的交叉点处的存储器单元)被称为“选择的”存储器单元。沿着选择的字线14的所有其他存储器单元12将经受到两个场之一，并且沿着选择的位线16的所有其他存储器单元12将经受到两个场中的另一个。经受到两个场之一的这些存储器单元12叫作“半选择的”存储器单元。阵列10中的剩余存储器单元12称为“未选择的”存储器单元。
可通过向字线和位线14和16施加第一与第二写入电势执行再写入操作。结果是场把选择的存储器单元的电阻状态设置为正常值(R)或较高值(R+ΔR)。第一与第二写入电势不引起选择的存储器单元的薄膜隔离层(例如，隧道绝缘隔离层)的介电击穿。因此，可以反复更改电阻状态。
可通过向字线和位线14和16施加第三与第四写入电势执行一次写入操作。第三与第四写入电势不引起半选择的存储器单元的薄膜隔离层的介电击穿。但是，第三与第四写入电势引起选择的存储器单元的薄膜隔离层的介电击穿。因此，第三与第四写入电势引起薄膜隔离层过载或损坏，把选择的存储器单元永久改变到低电阻状态。读出电流不引起对未损坏的薄膜隔离层的损坏。可把根据本发明的一次写入薄膜存储器单元的电阻状态从高阻状态到低阻状态仅改变一次。
可指定一组或多组存储器单元12为一次写入操作，并且可指定剩余的存储器单元12为再次写入操作。在指定为一次写入操作的一组中，具有损坏了的薄膜的存储器单元表示第一逻辑状态，同时具有未损坏的薄膜的存储器单元表示第二逻辑状态。
存储器单元通常按列分组。即，对一次写入操作的指定为存储器单元12的“一次写入”列，对再写入操作的指定为存储器单元12的“再次写入”列。这种分组允许对一次写入列构造写入电路，并对再次写入列构造不同的写入电路。一次写入列的写入电路把第三和第四写入电势施加于选择的存储器单元，并且再次写入列的写入电路把第一和第二写入电势施加于选择的存储器单元。或者，可指定写入电路来把第一与第二操作电势施加到选择的存储器单元或把第三与第四操作电势施加于选择的存储器单元。
阵列10的构造过程不需要修改，指定为一次写入操作的存储器单元12可具有与指定为再写入操作的存储器单元12相同的结构。但是，应控制构造过程，以便把击穿参数控制到读出/写入电路的写入驱动器设定的极限内的窄范围。
现在参考图2a和2b，其表示处于不同电阻状态的一次写入薄膜存储器单元12。每个薄膜存储器单元12包括电阻存储器元件30。每个电阻存储器元件30依次包括第一和第二导体32和34以及二者之间的高阻薄膜隔离层36。在SDT结中，例如，第一导体32可以是自由铁磁层，第二导体34可以是被钉扎的铁磁层，并且薄膜隔离层36可以是绝缘隧道隔离层。在聚合物存储器元件中，第一导体32可以是金属，第二导体34可以是金属，并且薄膜隔离层36可以是聚合物存储器材料。
把薄膜隔离层36的厚度选择成当施加第三和第四写入电势而非施加第一和第二写入电势时击穿隔离层。介电击穿通常发生在临界电场而不是临界电压。
图2a所示的存储器单元12的薄膜隔离层36尚未击穿、过载或另外的损坏。因此，存储器单元12有对应于第一逻辑值的额定电阻。当传感电流流过选择的存储器单元12时，不击穿薄膜隔离层。
图2b所示的存储器单元12的薄膜隔离层已经被击穿。因此，图2b所示的存储器单元12具有低于额定的电阻。这个低电阻对应于第二逻辑值。
图2a所示的电阻存储器元件30(未损坏的隔离层)的电阻可以是1MΩ的数量级，并且图2b所示的电阻存储器元件30(损坏了的隔离层)的电阻可以为100～10000Ω的数量级。相反，可再写入存储器单元的电阻存储器元件在一个电阻状态中可具有1MΩ的数量级的电阻，在另一电阻状态可具有1.1MΩ的电阻。
如果存储器元件30具有接近0的电阻，它可能在读出和写入操作期间引入过大的读出和写入电流。为防止这种存储器元件30引入大电流，把电阻器38与电阻存储器元件30串联连接。串接电阻器38的电阻应足够低，以便对读出操作具有最小影响，并应足够高，以便对写入操作具有最小影响。这样，串接电阻器38的实际电阻应不恶化读出操作期间的传感电流的检测并且不恶化写入操作期间的写入电流来隔离存储器元件30。串接电阻器38的电阻范围可在额定值的0.1％到50％之间。这样，如果电阻存储器元件30具有损坏了的隔离层36，存储器单元12的电阻将至少等于串接电阻器38的电阻。受让人的在-申请的序列号为_的题目为“SHORT-TOLERANT RESISTIVECROSS POINT ARRAY”的美国申请(代理人案号No.10001383-1)公开了一种与存储器元件串联连接的电阻元件，该文件在这里引入为参考。
现在参考图3，其表示存储器单元的读出和写入电压。最大读出电压(VRMAX)小于最小一次写入电压(VWMIN)。一次写入操作的电压大于最小一次写入电压(VWMIN)并且小于或等于全电压VDD。这样，读出和一次写入电压之间没有交叠。
一次写入操作的电压施加一个短期间。一旦超过击穿阈值很快发生介电击穿。一次写入操作可在一单个时钟周期(10到30nm)内执行。可监测击穿电流并且一监测到击穿就去掉一次写入电压。但是，把一次写入电压施加短的固定时间周期将更简单。
在再写入操作期间施加的电压受到作为最大读出电压(VRMAX)的存储器单元的击穿极限的限制。这样，再写入操作期间的电压小于最大读出电压(VRMAX)。读出操作期间的常规电压处于地电势(GND)与用于再写入操作的电压之间。
参考图4a和4b，其具体表示第一行和第二列电路18和24。第一行电路18包括用于各个字线14的第一开关52。第一开关52执行3个功能：对于读出和写入操作把选择的字线14接地；在读出操作期间把未选择的字线14接到阵列电压(Vs)(这允许执行等电势读出)；以及在一次写入操作期间把未选择的字线14接到半选择写入电压(Vw)。如果一次写入和再写入功能合并，第一开关52在再写入操作期间对于未选择的行提供开路。半选择电压(Vw)小于击穿电压。
在读出和一次写入操作期间，第二行电路20把所有字线连接于高阻抗(例如打开开关)。在再写入操作期间，第二行电路20把行写入电压施加于所有字线14，或者把行写入电压仅提供给选择的字线14并把未选择的字线连接于高阻抗(例如，打开开关)。
在读出和一次写入操作期间，第一列电路22把所有位线16连接到高阻抗。在再写入操作期间，第一列电路22把选择的位线16连接于电路18和24并且把所有未选择的位线16连接于高阻抗(例如打开开关)。
第二列电路24包括传感放大器54和多个第二开关56。各个第二开关56执行3个功能：在读出和再写入操作期间把选择的列16连接于传感放大器54的输入；在读出操作期间把未选择的位线16接到阵列电压(Vs)；以及在一次写入操作期间把未选择的位线16接到半选择电压(Vw)。当连接于选择的位线时，传感放大器54在读出操作期间检测选择的存储器单元的电阻状态并在再写入操作期间施加再写入电势。在一次写入操作期间，传感放大器54施加地电势以写入逻辑“0”，以及两倍施加半选择电压(2Vw)以写入逻辑“1”。两倍施加半选择电压引起击穿。
图4a表示读出操作期间的第一行电路18和第二列电路24。在读出操作期间，第一开关52把选择的字线14联结于地并把未选择的字线14联结于阵列电压(Vs)，第二开关56把选择的位线16连接于传感放大器54，并把未选择的位线16连接于阵列电压(Vs)。传感放大器54把读出电势施加于选择的位线并检测传感电流。
图4b表示写入操作期间的第一行和第二列电路18和24。在一次写入操作期间，第二开关56把写入电势(或GND或2*Vw)施加于选择的位线16的一端并把半选择写入电势(Vw)施加于未选择的位线16。第一开关52把写入电势(GND)施加于选择的字线14并把半选择写入电势(Vw)施加于未选择字线14。在选择位线16与选择字线14的交叉点处的单元12经受到大于击穿电压的电压(2*Vw)以写入逻辑“1”，或经受到零电压以写入逻辑“0”，同时所有未选择的存储器单元经受到零电压或半选择电压。
如此公开的是具有比EPROM和熔断式可编程存储器更高密度的一次写入薄膜存储器。一次写入薄膜存储器还具有比EPROM和熔断式可编程存储器更低电压操作。全电压VDD可用于使薄膜隔离层过载。这样，使用比熔断式可编程器件中的存储器单元更低的能量来写入一次写入薄膜存储器单元。较低的能量依次导致更少的结构破坏和更高的可靠性。较低的读出和写入电压还使得一次写入薄膜存储器与前沿的CMOS技术兼容。
一次写入薄膜存储器用与制造可再写入薄膜存储器中使用的相同的组件和加工技术来制造。不需要改变制造过程来配制一次写入和可再写入存储器单元。这样，与EPROM和熔断式可编程存储器不同，一次写入存储器单元可在同一硅衬底上与可再写入存储器单元同被配制。配制的一次写入和可再写入存储器单元的优点包括相同的基本存储器单元结构，并且一次写入存储器的读出电路的设计更简单，这允许在电路的供电循环期间自动检测到可再写入存储器的子集。另一个优点是永久地存储一次写入数据并可将其用于ID、保密、加电配置或应用码存储。这样，不需要独立的芯片来存储密钥(key)芯片信息，如芯片/制造ID、存取码和错误映射图。
一次写入薄膜存储器具有强大的读出操作。逻辑“1”和“0”状态之间的差别相对大。例如，写入“0”可通过1MΩ的电阻来表示，同时写入“1”可由1000Ω的低电阻表示。这种大差别相对容易检测，并且简化了读出电路的设计。
器件8并不限于任何特定类型的薄膜存储器。MRAM和聚合物存储器仅是两种类型。MRAM存储器元件可包括SDT结和巨磁电阻(“GMR”)器件。
如果在读出操作期间把二极管或开关用于阻断潜通路电流，为产生传感电流，读出电路仅需要施加适当电势到跨过选择的存储器单元的字线和位线。
一次写入薄膜单元可放置在阵列10中的任何地方。但是，一次写入存储器单元可与可再写入存储器单元分开，以允许把更多的强大的放大器使用于一次写入存储器。以供电操作不同组的一次写入存储器单元以提供特定功能，如设立配置数据、错误映射图或ID数据。
图5表示另一存储器单元110，其包括一次写入薄膜电阻存储器元件112和与电阻存储器元件112相串联的访问晶体管114，图6表示在读出和一次写入操作期间施加的电压。在另一存储器单元110的读出操作期间，访问晶体管114可作为源输出器操作。施加在一次写入存储器元件112两端的电压(VR)近似等于访问晶体管栅极的电压(VGATE)并且小于访问晶体管114的体效应阈值电压。栅极电压(VGATE)保持很低，以便保持一次写入存储器元件112两端的低电压(VR)。访问晶体管114用作电流源，访问晶体管114的源极将存储器元件112与耦合于访问晶体管114的漏极的传感放大器116相隔离。访问晶体管114的漏极的传感电压(VR/W)在读出操作期间可增高而不损坏存储器元件112的薄膜隔离层。该传感放大器116可比较传感电流(iR/W)与阈值，以确定一次写入存储器元件112的电阻状态。
数据可通过向访问晶体管114的栅极和漏板施加全电压VDD而写入到存储器单元110。这样，有VGATE＝VDD以及VR/W＝VDD。结果得到的施加于存储器元件112的电压(VR)引起薄膜隔离层过载并且击穿。一旦发生过载，去除栅极电压(VGATE)。可把栅极电压(VGATE)施加小于1个时钟周期的时间区间。
访问晶体管114可仅用于对指定为一次写入操作的存储器单元110中，或者它们可用于所有存储器单元110中。如果用于所有存储器单元110中，可在读出操作期间控制访问晶体管114来防止潜通路电流妨碍传感电流。
图7表示包括另一一次写入存储器单元110组成的阵列212的数据存储器件210。访问晶体管114的栅极连接于字线214并且访问晶体管114的漏极连接于位线216。器件210还包括电流模式传感放大器218和位线访问晶体管220。把参考元件222用于提供参考电流(ir)，以与传感电流(is)比较。
在读出操作期间，通过选择其交叉字线和位线214和216来选择存储器单元110。传感电流(is)流过选择的存储器单元110。另外，接通晶体管224，从而参考电流(ir)流过参考元件222。参考电流(ir)的大小位于对应于未损坏的隔离层的逻辑“0”的传感电流与对应于逻辑“1”的传感电流之间。例如，参考电流大小可以是流过具有未被损坏的隔离层的存储器单元的传感电流的期望大小的4倍。
电流模式传感放大器218包括缓冲器放大器226和用于比较传感电流(is)与成比例的电流反射镜电流以确定选择的存储器单元110的电阻状态。比例电流反射镜228包括3个p沟道晶体管和2个n沟道晶体管。1个p沟道晶体管230大于其相邻的p沟道晶体管232。例如，如果该1个p沟道晶体管230是其相邻的p沟道晶体管232的4倍大，传感电流(is)是参考电流(ir)的3倍大。如果选择的存储器单元110没有损坏的隔离层(高电阻)，则参考电流(ir)上拉传感节点(xs)，如果选择的存储器单元110有损坏的隔离层(低电阻)，则参考电流(ir)下拉传感节点(xs)。
缓冲器放大器224可包括串联连接的一对反相器，用作传感放大器比较器和输出驱动器。该对反相器执行从连接于放大器输出的电路缓冲高阻抗节点(节点y1)的功能(即，该对反相器缓冲输入和输出并放大输入信号)。该对反相器还用作比较器，当传感节点(xs)被拉到该对反相器的开关阈值以下时，缓冲器放大器226报告输出信号(Dout)代表逻辑“0”，并且当传感节点(xs)在开关阈值以上时，输出信号(Dout)代表逻辑“1”。这样，传感放大器218用作电流反射镜比较器。
联系图5和6，根据在上面描述的一次写入状态，通过控制栅极信号(d0到dn)到位线访问晶体管220和复位晶体管234把数据写入选择的存储器单元110。复位晶体管234的功能是在读出操作之间把传感节点(xs)拉高并在写入操作期间如图6所述提供写入电势。
本发明并不限于存储器单元阵列。例如，一次写入寄存器可包括一次写入薄膜存储器单元。该一次写入寄存器不具有字线。存储器单元仅通过选择位线来选择。施加于选择的位线的全写入电势引起选择的存储器单元中的介电击穿。
现在参考图8，其表示包括存储器单元312的一次写入寄存器310。存储器单元312包括薄膜元件314、访问晶体管316和写入晶体管318。写入晶体管318的漏极和栅极路径连接在访问晶体管316的漏极和源极路径两端。一次写入寄存器310还包括连接在第一和第二结点(na和nb)之间的差分放大器320。差分放大器320配置来检测参考单元322与薄膜元件314之间的电阻差，同时维持参考单元322和薄膜元件314上的低读出电压。差分放大器320还把写入电压施加于一次写入薄膜元件314。
另外还参考图9。通过第一、第二和第三时钟信号(LV1，LV2，LV3)、均衡信号(EQ)和写入信号(W)控制读出和写入操作。这些信号通过控制信号发生器324产生。
写入数据信号(Din)被提供到晶体管326的栅极，晶体管326的漏极源极路径连接在第一节点(na)和地之间。代表写入数据信号(Din)的回应(compliment)的信号(Dinb)被提供到晶体管328的栅极，晶体管328的漏极源极路径连接在第二节点(nb)和地之间。为可靠写入寄存器310，晶体管326和328根据写入数据信号(Din)的电平被控制来下拉第一或第二节点(na或nb)。
通过接通p沟道晶体管330(用第二时钟信号LV2)来使差分放大器320的内节点为全电平VDD并把写入数据信号(Din)提供给晶体管326的栅极来执行写入操作。如果数据信号(Din)低，那么允许第一节点(na)上的电压浮动并且迫使第二节点(nb)上的电压降低。因此，当推断出写入信号(W)时不把电压施加于一次写入元件314。这样，如果推断出写入信号(W)时一次写入元件314的电阻高，其仍保持很高。
但是，如果数据信号(Din)高，在第二节点(nb)上差分放大器320被驱动到全电压VDD。当写入访问晶体管318被接通并且推断出写入信号w时，迫使第二节点(nb)上的电压升高到全VDD电压，并且把高电压施加于薄膜元件314。高电压引起薄膜元件314中介电击穿。
在读出操作期间，差分放大器320按两个步骤(step)检测薄膜元件314的状态。首先，n沟道晶体管332被接通(通过第一时钟信号LV1)以把第一和第二节点(na和nb)上的电压代入低电压(近似VDD/2)。接着，均衡晶体管334被接通(通过均衡信号EQ)以迫使两个节点为等(低)电压，并且访问晶体管316和336被接通(通过第三控制信号LV3)以把存储器和参考单元312和322连接于差分放大器320的输入。当去除均衡信号EQ时，在第一和第二节点(na和nb)之间产生差分电压。这个差分电压通过薄膜元件314的电阻与参考单元322的电阻进行比较来确定。参考单元322的电阻可具有等于薄膜元件314的额定电阻与在低电阻状态中的电阻的平均值的值。在允许差分电压产生的一个短延迟后，第三控制信号(LV3)断开访问晶体管316和336，以使存储器和参考单元312和322与差分放大器320相隔离。
第二步骤通过接通p沟道晶体管330来执行，以把差分放大器320的节点(na和nb)代入全电压VDD。全电压VDD把寄存器310的状态作为全摆动(swing)逻辑信号传递到连接于寄存器310的数据输出的逻辑电路。寄存器310的数据输出从第一节点(na)获取。
在读出操作期间，通过受第三时钟信号(LV3)和写入信号(W)控制的访问和写入晶体管316和318把薄膜存储器元件314与全电压VDD隔离。访问晶体管316用作电压输出器，其限制电压VR到小于访问晶体管316的体效应阈值电压的栅极电压(VGATE)。访问晶体管316上的栅极电压通过限制第三时钟信号(LV3)到小于全VDD电压的电压(例如VDD/2)而受限。写入信号(W)操作写入晶体管318为通断开关。这样在读出操作期间在第二节点(nb)处的高电压并不被施加于薄膜存储器元件314。
一次写入薄膜存储器并不限制于任何特定应用。其可被用于任何低成本、永久存储应用中。除芯片/制造ID、存取码和错误映射图外，一次写入薄膜存储器的应用包括用于数字相机的一次写入数字膜片、一次写入MP3数字音频存储器、用于口令或保密的一次写入用户ID字段、程序码存储器等。
本发明并不限于上面描述和示出的特定实施例。相反，本发明根据后面的权利要求来构成。

Claims (10)

1.一种数据存储器件(8，210，310)，包括：
一组薄膜存储器单元(12，110，312)；和
用于对至少一些存储器单元(12，110，312)施加写入电势的电路(18到24，218，320)；
存储器单元(12，110，312)具有在施加写入电势时被损坏的薄膜隔离层(36)。
2.根据权利要求1的器件，其中该组是存储器单元(12)的阵列(10，212)。
3.根据权利要求2的器件，其中电路(18到24)在再写入操作期间把第一和第二写入电势加到跨过第一组存储器单元的字和位线(14和16)上，第一和第二写入电势不引起第一组中选择的存储器单元的介电击穿；并且其中电路(18到24)在一次写入操作期间把第三和第四写入电势加到跨过第二组存储器单元的字和位线(14和16)上，第三和第四写入电势引起第二组中选择的存储器单元(12)的介电击穿。
4.根据权利要求3的器件，其中第一组存储器元件(12)可在对应于第一逻辑值的额定电阻与对应于第二逻辑值的第二电阻状态之间切换；其中第二组存储器元件(12)具有对应于第一逻辑值的额定电阻或对应于第二逻辑值的第三电阻，并且其中额定、第二和第三电阻彼此不同。
5.根据权利要求2的器件，还包括多个字线和位线(14和16)，每个存储器单元(12)位于字线(14)和位线(16)的交叉点处，并且其中电路(18到24)包括：
传感放大器(54)；
用于各个字线(14)的第一开关(52)，每个第一开关(52)对于读出和写入操作把选择的字线接地，在读出操作期间把未选择的行接到阵列电压，并且在一次写入操作期间把未选择的行接到半选择写入电压；以及
用于每个位线(16)的第二开关(56)，各个第二开关(56)在读出和写入操作期间把选择的位线连接于传感放大器(54)的输入，在读出操作期间把未选择的位线接到阵列电压，以及在一次写入操作期间把未选择的位线接到半选择电压。
6.根据权利要求5的器件，其中传感放大器(54)在读出操作期间检测选择的存储器单元(12)的电阻状态，并且在再写入操作期间把再写入电势施加于选择的存储器单元，其中在一次写入操作期间，传感放大器(54)施加地电势以把逻辑“0”写入到选择的存储器单元(12)，并且施加两倍半选择电压以把逻辑“1”写入选择的存储器单元(12)。
7.根据权利要求2的器件(210)，其中电路包括传感放大器(218)，包括比例电流反射镜(228)和用于检测选择的存储器单元(110)的电阻状态的缓冲器放大器(224)。
8.根据权利要求1的器件(310)，其中该组包括一次写入存储器单元(312)的寄存器。
9.根据权利要求8的器件，其中电路包括差分放大器(320)和参考元件(322)，差分放大器(320)表示在选择的存储器单元(312)上读出操作期间流过选择的存储器元件(312)和参考元件(322)的传感和参考电流之差，该差表示选择的存储器单元(312)的电阻状态，差分放大器(320)在写入操作期间产生全写入电压，电路还包括用于根据输入线的状态下拉节点的晶体管(326，328)。
10.根据权利要求1的器件，其中每个存储器单元包括存储器元件(112)和用于存储器元件(112)的访问晶体管(114)，其中施加于存储器元件(112)的电压通过控制访问晶体管(114)的栅极电压而被限制。
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