CN1534680A - 磁阻式随机存取内存电路 - Google Patents

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Abstract

一种磁阻式随机存取内存电路，包括下列组件，磁阻式记忆单元，具有固定磁轴层、自由磁轴层，以及设置于固定磁轴层以及自由磁轴层之间的绝缘层；一限流装置，其第一极耦接于自由磁轴层；开关装置耦接于固定磁轴层的一端，并具有一控制闸；第一选取线耦接于限流装置的第二极；第一编程线耦接于固定磁轴层的另一端，用以于执行编程动作时提供编程电流以及于读取动作时提供读取电流；第二编程线耦接于开关装置；第二选取线耦接于控制闸，用以提供致能信号以导通开关装置。

Description

磁阻式随机存取内存电路
技术领域
本发明有关于一种记忆数组，特别是有关于一种磁阻式随机存取内存的记忆数组。
背景技术
磁阻式随机存取内存(Magnetic Random Access Memory，以下简称为MRAM)是一种金属磁性材料，其抗辐射性比半导体材料要高出许多，属于非挥发性内存(Non-volatile Random Access Memory)，当计算机断电、关机的时候，仍然可以保持记忆性。
MRAM是利用磁电阻特性储存记录信息，具有低耗能、非挥发、以及无读写次数限制的特性。其运作的基本原理与在硬盘上存储数据一样，数据以磁性的方向为依据，储存为0或1，所储存的数据具有永久性，直到被外界的磁场影响之后，才会改变这个磁性数据。
图1为传统MRAM数组的架构图。MRAM单元10A及10B的顶部耦接于位线Bn，而其底部耦接于电极12。晶体管14的闸极耦接于字符线(Wm，Wm+1)，源极接地，而其汲极分别耦接于对应的电极12。用以写入数据的数据线(16A、16B)与电极12之间具有一绝缘层13，用以隔离数据线16A、16B与电极12。
图2A及图2B为MRAM单元10的详细结构图。电流可垂直由一自由磁轴层102透过绝缘层(tunnel junction)104流过(或穿过)固定磁轴层106。自由磁轴层102的磁轴方向可受其它磁场的影响而变化，而固定磁轴层106的磁轴方向固定，其磁轴方向分别如图2A及图2B的标号108A及108B所示。当自由磁轴层102与固定磁轴层106的磁轴方向为同一方向时(如图2A所示)，MRAM单元会有低电阻的情况，而当自由磁轴层102与固定磁轴层106为不同方向时，则MRAM单元便会有具有高电阻的特质。参阅图1，自由磁轴层102的磁轴方向由数据线16A、16B所产生的磁场、并结合位线产生的磁场而改变。
各MRAM单元的自旋反转磁场由流经位线Bn与数据线的电流磁场所共同合成的。经由此动作则只有被选择的MRAM单元的磁轴会进行反转，而得以顺利进行记录的动作。至于未被选择的记忆元部分，则只有位线或是数据线的其中之一者会被施加电流磁场，因此无法形成足够的反转磁场，所以无法进行信息写入动作。
上述位线与数据线的电流所产生的磁场，必须经过精确的设计才能够使得MRAM数组正常执行编程动作。参阅图3，图3为位线与数据线所提供的磁场与MRAM切换条件的关系图。横向磁场Ht由位线的电流所提供，而纵向磁场H1由数据线的电流所提供，而在没有横向磁场Ht的情况下，纵向磁场H1为H0时，将导致MRAM单元切换其导通程度。若有横向磁场Ht的存在，此时使MRAM单元切换的临界值将降低，因此，施加较H0小的纵向磁场H1即可使MRAM单元切换其导通状态。
在虚线所形成的区域A中，MRAM单元呈第一导通状态(以高阻抗为例)，而在区域A以外的部分，MRAM单元将受到磁场的影响而切换为另一导通状态(以低阻抗为例)。
在读取MRAM数据时，以MRAM单元10A为例，此时字符线Wm导通晶体管14，而根据MRAM单元10A的导通状态，即可决定位线Bn所提供的电流是否能够经由MRAM单元10A、晶体管14而流至接地点，以读取MRAM单元10A所储存的数据。
在写入步骤中，由于磁场的大小与电流的截面中心距离成反比，在传统MRAM数组的架构下，若数据线16A上具有编程电流，数据线16A所产生的磁场除了可改变MRAM单元10A的导通状态，位于MRAM数组中，与数据线16A平行以及MRAM单元10A所在的整行的MRAM单元，其磁轴方向同样会受到数据线16A所产生的磁场影响，甚至位于另一行的MRAM单元10B同样会受到影响，因此，数据线16A所供应的磁场不可过大。
另外，当数据线16A所供应的磁场过小时，会造成MRAM单元10A的导通状态无法切换。因此，传统MRAM数组的位线与数据线的电流量，必须经过精确的设计才能够使得MRAM数组正常执行编程动作。
亦即，若资料线16A所供应的磁场过大时，此时固然MRAM单元10A可写入数据，然其它MRAM单元也有可能因此被写入数据，造成编程错误(programming disturb)。而当数据线16A所供应的磁场过小时，又无法达到写入数据至特定MRAM单元的效果。
然而，若位线与数据线的电流量必须控制地如此精确，当有外界磁场干扰，或者是外部环境出现变化时(如温度、湿度等)，势必会造成编程错误，显示传统需要精确控制编程电流的MRAM架构具有可靠度不佳的缺点。
因此，台湾集成电路制造公司提出一种磁阻式随机存取内存电路以克服上述缺点。图4为台湾集成电路制造公司所提出的磁阻式随机存取记忆单元(MRAM cell)的架构示意图。
MRAM单元40A及40B的自由磁轴层电性连接于以一既定方向配置的位线Bn，而MRAM单元40A及40B的固定磁轴层分别电性连接于数据线42A及42B。由于自由磁轴层与数据线的距离仅为几个埃(angstrom)(范围约为8-15埃)，因此能够接收到很大的磁场。故，相较于现有技术，仅需少量的编程电流Iw即可改变自由磁轴层102的磁轴方向，因此达到省电的效果。另外，参阅图4，数据线42A与MRAM单元40A的距离甚小于其与MRAM单元40B的距离，因此数据线42A对MRAM单元40A的影响远大于对MRAM单元40B的影响，因此不会改变相邻MRAM单元40B的阻抗而发生编程错误的情形。
图5为图4所述的磁阻式随机存取记忆数组(MRAM)电路的架构图。在图5中，为了简化图标，并未显示数据线，事实上，可将数据线与MRAM单元的固定磁轴层视为一体。
当要于MRAM单元50写入数据时，此时记忆数组的周边电路选取字符线Wm，并浮接位线Bn，且由编程线PL供应编程电流Iw。由于此时字符线Wm是高位准，因此晶体管52A以及52B导通，故编程电流Iw流经MRAM单元50而改变MRAM单元50的导通状态以达到写入数据的目的。
当要读取MRAM单元50所储存的数据时，周边电路选取该MRAM单元50所属的字符线Wm，且编程线PL，PL′接地，此时于位线Bn提供读取电流Ir使其经由MRAM单元50以及导通的晶体管52A、52B而流至接地的编程线PL、PL′，再根据于位线Bn所侦测的电压值而得知MRAM单元50此时所储存的数据。
然而，当于上述电路执行编程动作时，编程电流必须流经晶体管52A以及52B，由于编程电流相当大，因此必须加大晶体管52A以及52B的面积以承受大量的编程电流。但是，如此却会造成整个记忆数组的尺寸变大，使得MRAM记忆数组尺寸的缩小发展遭遇技术瓶颈。
发明内容
有鉴于此，为了解决上述问题，本发明主要目的在于提供一种磁阻式随机存取记忆数组电路，能够有效减小目前MRAM记忆数组的尺寸。
为获致上述的目的，本发明提出一种磁阻式随机存取内存电路，包括下列组件，磁阻式记忆单元，具有固定磁轴层、自由磁轴层，以及设置于固定磁轴层以及自由磁轴层之间的绝缘层；一限流装置，其第一极耦接于自由磁轴层；开关装置耦接于固定磁轴层之一端，并具有一控制闸；第一选取线耦接于限流装置的第二极；第一编程线耦接于固定磁轴层的另一端，用以于执行编程动作时提供编程电流以及于读取动作时提供读取电流；第二编程线耦接于开关装置；第二选取线耦接于控制闸，用以提供致能信号以导通开关装置。
另外，本发明提出一种磁阻式随机存取内存电路，包括下列组件，第一磁阻式记忆单元，具有第一固定磁轴层、第一自由磁轴层，以及设置于第一固定磁轴层以及第一自由磁轴层之间的第一绝缘层；第一限流装置的第一极耦接于第一自由磁轴层；第一编程线耦接于第一固定磁轴层的一端，用以于执行编程动作时提供编程电流以及于读取动作时提供读取电流；第二磁阻式记忆单元，具有第二固定磁轴层、第二自由磁轴层，以及设置于第二固定磁轴层以及第二自由磁轴层之间的第二绝缘层；第二限流装置的第一极耦接于第二自由磁轴层；第二编程线耦接于第二固定磁轴层的一端；第一开关装置耦接于第一固定磁轴层的另一端以及第二固定磁轴层的一端，并具有第一控制闸；第二开关装置耦接于第二固定磁轴层的另一端，并具有第二控制闸；第三编程线耦接于第二开关装置；第一选取线耦接于第一限流装置与第二限流装置的第二极；第二选取线耦接于第一控制闸，用以提供第一致能信号以导通第一开关装置；第三选取线耦接于第二控制闸，用以提供第二致能信号以导通第二开关装置。
另外，本发明提出一种磁阻式随机存取内存电路，包括下列组件，第一磁阻式记忆单元，具有第一固定磁轴层、第一自由磁轴层，以及设置于第一固定磁轴层以及第一自由磁轴层之间的第一绝缘层；第一限流装置的第一极耦接于第一自由磁轴层；第一字符线耦接于第一固定磁轴层的一端，用以于执行编程动作时提供编程电流；第一开关装置耦接于第一固定磁轴层的另一端，并具有第一控制闸；第一位线耦接于第一限流装置的第二极以及第一控制闸，用以提供第一致能信号；第二字符线耦接于第一开关装置；第二磁阻式记忆单元具有第二固定磁轴层、第二自由磁轴层，以及设置于第二固定磁轴层以及第二自由磁轴层之间的第二绝缘层；第二限流装置的第一极耦接于第二自由磁轴层。第三字符线耦接于第二固定磁轴层的一端，用以于执行编程动作时提供编程电流；第二开关装置耦接于第二固定磁轴层的另一端以及第二字符线，并具有第二控制闸；第二位线耦接于第二限流装置的第二极以及第二控制闸，用以提供第二致能信号。
另外，本发明提出一种磁阻式随机存取内存电路，包括下列组件，第一磁阻式记忆单元，具有第一固定磁轴层、第一自由磁轴层，以及设置于第一固定磁轴层以及第一自由磁轴层之间的第一绝缘层；第一限流装置的第一极耦接于第一自由磁轴层；第一字符线耦接于第一固定磁轴层的一端，用以于执行编程动作时提供编程电流；第一开关装置耦接于第一固定磁轴层的另一端，并具有第一控制闸；第二字符线耦接于第一开关装置；第二磁阻式记忆单元，具有第二固定磁轴层、第二自由磁轴层，以及设置于第二固定磁轴层以及第二自由磁轴层之间的第二绝缘层；第二限流装置的第一极耦接于第二自由磁轴层；第三字符线耦接于第二固定磁轴层的一端，用以于执行编程动作时提供编程电流；第二开关装置耦接于第二固定磁轴层的另一端，并具有第二控制闸；第四字符线耦接于第二开关装置；位线耦接于第一限流装置的第二极、第一控制闸、第二限流装置的第二极以及第二控制闸，用以提供致能信号。
附图说明
图1为传统MRAM数组的架构图。
图2A及图2B为MRAM单元10的详细结构图。
图3为位线与数据线所提供的磁场与MRAM切换条件的关系图。
图4为另一传统磁阻式随机存取记忆单元(MRAM cell)的架构示意图。
图5为图4所述的磁阻式随机存取记忆数组(MRAM)电路的架构图。
图6为根据本发明第一实施例与第二实施例所述的磁阻式随机存取记忆(MRAM)单元的结构图。
图7为根据本发明第一实施例所述的磁阻式随机存取记忆数组(MRAM)电路的架构图。
图8为根据本发明第二实施例所述的磁阻式随机存取记忆数组(MRAM)电路的架构图。
图9为根据本发明第三实施例与第四实施例所述的磁阻式随机存取记忆(MRAM)单元的结构图。
图10为根据本发明第三实施例所述的磁阻式随机存取记忆数组(MRAM)电路的架构图。
图11为根据本发明第四实施例所述的磁阻式随机存取记忆数组(MRAM)电路的架构图。
符号说明：
10A、10B、40A、40B、50、60、70A、70B、80A、80B、90、110A、110B、110C、120A、120B～MRAM单元
14、52A、52B、64、74A、74B、84A、84B、94、114A、114B、114C、124A、124B～晶体管
62、72A、72B、82A、82B、92、112A、112B、112C、122A、122B～二极管
Wm、W1～W3、W1′～W3′、W1′-o～W3′-o、W1′-e～W3′-e～字符线、选取线
Bn、B1～B4、B1′～B3′～位线、操作线
12～电极                                13、104～绝缘层
16A、16B、42A、42B～资料线              102、106～电磁层
108A、108B～标号                        A～区域
Ht～横向磁场                           H1、H0～纵向磁场
Iw～编程电流                           Ir～读取电流
PL、PL′、P1～P5～编程线
具体实施方式
参阅图6，图6为根据本发明第一实施例与第二实施例所述的磁阻式随机存取记忆(MRAM)单元的结构图。MRAM单元60包括固定磁轴层106、自由磁轴层102，以及设置于固定磁轴层106以及自由磁轴层102之间的绝缘层(magnetic tunneling junction)104，MRAM单元60的磁阻(magneto-resistance)由固定磁轴层106以及自由磁轴层102的磁轴方向所决定。当自由磁轴层102与固定磁轴层106的磁轴方向为同一方向时，MRAM单元会有低电阻的情况，而当自由磁轴层102与固定磁轴层106为不同方向时，则MRAM单元便会有具有高电阻的特质。
二极管62的正极端耦接于自由磁轴层102。NMOS晶体管64耦接于固定磁轴层106，用以于编程动作时控制由编程线PL所提供的编程电流Iw流经MRAM单元60。在此，由于二极管的体积较晶体管小，再者，编程电流Iw的电流量相当的大，因此相较于传统技术，参阅图4与图5，晶体管52A以及52B皆设置于编程电流Iw的电流路径上，因此传统磁阻式随机存取记忆数组的尺寸较大。故根据本发明实施例所述的MRAM单元，由二极管取代晶体管的设计能够有效减小MRAM数组的尺寸。
以下将介绍根据本发明实施例所述的磁阻式随机存取记忆数组与周边电路的设计。
第一实施例
图7为根据本发明第一实施例所述的磁阻式随机存取记忆数组(MRAM)电路的架构图。其中，W1～W2以及W1′～W2′为选取线，而P1～P2以及P1′～P2′为编程线。
二极管72A与二极管72B的正极端分别耦接于磁阻式记忆单元70A与70B的自由磁轴层102，而负极端分别耦接于选取线W1。NMOS晶体管74A与74B的汲极分别耦接于磁阻式记忆单元70A与70B固定磁轴层106，其闸极皆耦接至选取线W1′，而源极分别耦接至编程线P1′与P2′。编程线P1与P2则分别耦接至磁阻式记忆单元70A与70B的固定磁轴层106。
以存取MRAM单元70A为例，当要于MRAM单元70A写入数据时，此时选取选取线W1′以导通NMOS晶体管74A，并由编程线P1提供编程电流Iw且将编程线P1′接地。另外，记忆数组中其它线也接地。因此编程电流Iw流经MRAM单元70A的固定磁轴层106，并经由NMOS晶体管74A与编程线P1′而流至接地点。在编程电流Iw流经MRAM单元70A之时，其产生的磁场将改变MRAM单元70A的导通状态，达到写入数据的目的。特别注意的是，由于此时编程电流Iw流经MRAM单元至选取线W1时所遇到的阻抗远高于直接经由固定磁轴层106以及NMOS晶体管74A而流入接地点，因此绝大部分的编程电流Iw皆由固定磁轴层106以及NMOS晶体管74A而流入接地点。
当要读取MRAM单元70A所储存的数据时，此时将选取线W1′、W2′与W1接地，并将选取线W2的电压位准拉升至高位准。由于此时NMOS晶体管74A为关闭状态且MRAM单元70A至选取线W1为顺向偏压，因此由编程线P1所提供的读取电流Ir经由MRAM单元70A以及二极管72A而流至接地点，并根据所侦测编程线P1的电压可得知MRAM单元70A目前所储存的数据。
第二实施例
图8为根据本发明第二实施例所述的磁阻式随机存取记忆数组(MRAM)电路的架构图。其中，W1～W3以及W1-o′～W3-o′与W1-e′～W3-e′为选取线，而P1～P4为编程线。
二极管82A与二极管82B的正极端分别耦接于磁阻式记忆单元80A与80B的自由磁轴层102，而负极端分别耦接于选取线W2。NMOS晶体管84A与84B汲极分别耦接于磁阻式记忆单元80A与80B的固定磁轴层106，其闸极分别耦接至选取线W2′-o与W2′-e，而源极分别耦接至编程线P3与P5。编程线P3与P4则分别耦接至磁阻式记忆单元80A与80B的固定磁轴层106。
以存取MRAM单元80A为例，当要于MRAM单元80A写入数据时，此时选取选取线W2′-o以导通NMOS晶体管84A，并由编程线P3提供编程电流Iw且将编程线P4接地。另外，记忆数组中其它线也接地。因此编程电流Iw流经MRAM单元80A的固定磁轴层106，并经由NMOS晶体管84A与编程线P4而流至接地点。在编程电流Iw流经MRAM单元80A之时，其产生的磁场将改变MRAM单元80A的导通状态，达到写入数据的目的。特别注意的是，由于此时编程电流Iw流经MRAM单元至选取线W2时所遇到的阻抗远高于直接经由固定磁轴层106以及NMOS晶体管84A而流入接地点，因此绝大部分的编程电流Iw皆由固定磁轴层106以及NMOS晶体管84A而流入接地点。
当要读取MRAM单元80A所储存的数据时，此时将W1-o′～W3-o′与W1-e′～W3-e′与W2接地，并将选取线W1与W3的电压位准拉升至高位准。由于此时NMOS晶体管84A为关闭状态且MRAM单元80A至选取线W2为顺向偏压，因此由编程线P3所提供的读取电流Ir经由MRAM单元80A以及二极管82A而流至接地点，并根据所侦测编程线P3的电压可得知MRAM单元80A目前所储存的数据。在本实施例中，相邻MRAM单元的晶体管的导通与关闭系受到不同选取线的控制，因此可有效避免干扰电流影响MRAM单元的编程与写入结果。
参阅图9，图9为根据本发明第三实施例与第四实施例所述的磁阻式随机存取记忆(MRAM)单元的结构图。MRAM单元90包括固定磁轴层106、自由磁轴层102，以及设置于固定磁轴层106以及自由磁轴层102之间的绝缘层(magnetic tunneling junction)104，MRAM单元90的磁阻(magneto-resistance)由固定磁轴层106以及自由磁轴层102的磁轴方向所决定。当自由磁轴层102与固定磁轴层106的磁轴方向为同一方向时，MRAM单元会有低电阻的情况，而当自由磁轴层102与固定磁轴层106为不同方向时，则MRAM单元便会有具有高电阻的特质。
二极管92的负极端耦接于自由磁轴层102。NMOS晶体管94耦接于固定磁轴层106，用以于编程动作时控制由编程线PL所提供的编程电流Iw流经MRAM单元60。在此，由于二极管的体积较晶体管小，再者，编程电流Iw的电流量相当的大，因此相较于传统技术，参阅图4与图5，晶体管52A以及52B皆设置于编程电流Iw的电流路径上，因此传统传统磁阻式随机存取记忆数组的尺寸较大。故根据本发明实施例所述的MRAM单元，由二极管取代晶体管的设计能够有效减小MRAM数组的尺寸。
以下将介绍根据本发明实施例所述的磁阻式随机存取记忆数组与周边电路的设计。
第三实施例
图10为根据本发明第三实施例所述的磁阻式随机存取记忆数组(MRAM)电路的架构图。其中，W1～W4为字符线，而B1～B3以及B1′～B3′为位线。
二极管112A与二极管112B的负极端分别耦接于磁阻式记忆单元110A与110B的自由磁轴层102，而正极端分别耦接于位线B2与B2′。NMOS晶体管114A与114B的汲极分别耦接于磁阻式记忆单元110A与110B的固定磁轴层106，其闸极同样分别耦接于位线B2与B2′，而源极共同耦接至字符线W3。字符线W2与W4分别提供磁阻式记忆单元110A与110B编程时所需的编程电流。
以存取MRAM单元110A为例，当要于MRAM单元110A写入数据时，此时选取位线B2以导通NMOS晶体管114A，并由字符线W2提供编程电流Iw且将字符线W3接地。另外，记忆数组中其它线也接地。因此编程电流Iw流经MRAM单元110A的固定磁轴层106，并经由NMOS晶体管114A与字符线W3而流至接地点。在编程电流Iw流经MRAM单元110A之时，其产生的磁场将改变MRAM单元110A的导通状态，达到写入数据的目的。
当要读取MRAM单元110A所储存的数据时，此时除了位线B2以外，其它位线皆接地。另外，字符线W2与W3也接地，而其它字符线的电压位准拉升至高电压位准。由于此时NMOS晶体管114A为导通状态且位线B2至MRAM单元110A为顺向偏压，因此由位线B2所提供的读取电流Ir经由二极管112A以及MRAM单元110A而流至接地点，并根据所侦测位线B2的电压可得知MRAM单元110A目前所储存的数据。特别注意的是，纵使位线B2已导通NMOS晶体管114C，但由于字符线W1为高位准，因此位线B2所提供的读取电流Ir无法经由二极管112C以及MRAM单元110C流至接地点，故不会影响MRAM单元110A的读取结果。
第四实施例
图11为根据本发明第四实施例所述的磁阻式随机存取记忆数组(MRAM)电路的架构图。其中，W1～W2以及W1′～W2′为字符线，而B1～B2为位线。
二极管122A与二极管122B的负极端分别耦接于磁阻式记忆单元120A与120B的自由磁轴层102，而正极端分别耦接于位线B1。NMOS晶体管124A与124B的汲极分别耦接于磁阻式记忆单元120A与120B的固定磁轴层106，其闸极皆耦接至位线B1，而源极则分别耦接至字符线W1与W2。
以存取MRAM单元120A为例，当要于MRAM单元120A写入数据时，此时选取位线B1以导通NMOS晶体管124A，并由字符线W1′提供编程电流Iw且将字符线W1接地。另外，记忆数组中其它线也接地。因此编程电流Iw流经MRAM单元120A的固定磁轴层106，并经由NMOS晶体管124A与字符线W1而流至接地点。在编程电流Iw流经MRAM单元120A之时，其产生的磁场将改变MRAM单元120A的导通状态，达到写入数据的目的。特别注意的是，由于此时MRAM单元至位线B1为逆向偏压，因此编程电流Iw流经不会流至位线B1。
当要读取MRAM单元120A所储存的数据时，此时将其它位线B2以及字符线W1与W1′接地，并将位线W2与W2′的电压位准拉升至高位准。由于此时NMOS晶体管124A为导通状态且由位线B1至MRAM单元120A为顺向偏压，因此由位线B1所提供的读取电流Ir经由二极管122A以及MRAM单元120A而流至接地点，并根据所侦测位线B1的电压可得知MRAM单元120A目前所储存的数据。另外，虽然NMOS晶体管124A同样为导通状态，但因为字符线W2与W2′的电压位准已拉升至高位准，因此读取电流Ir无法经由二极管122B以及MRAM单元120B流至接地点，故不会影响MRAM单元110A的读取结果。
另外，根据本发明第一实施例、第二实施例、第三实施例与第四实施例所述的磁阻式随机存取记忆数组电路，其中所使用的开关并不限定于NMOS晶体管，若改变电路用以导通开关信号的位准，则同样可采用PMOS晶体管做为开关。再者，各实施例中，二极管正负极的方向可根据讯号的位准而调整，且二极管可由双极接面晶体管(bipolar)或场效晶体管FET所构成，不可用以限定本发明的范围。
综上所述，根据本发明所述的磁阻式随机存取记忆数组电路，能够由需要较少面积的二极管以取代需要占用相当大面积的晶体管，有效减小目前MRAM记忆数组的尺寸。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (10)

1.一种磁阻式随机存取内存电路，其特征在于，包括：
一磁阻式记忆单元，具有一固定磁轴层、一自由磁轴层，以及设置于上述固定磁轴层以及自由磁轴层之间的绝缘层；
一限流装置，其第一极耦接于上述自由磁轴层；
一开关装置，耦接于上述固定磁轴层的一端，并具有一控制闸；
一第一选取线，耦接于上述限流装置的第二极；
一第一编程线，耦接于上述固定磁轴层的另一端，用以于执行编程动作时提供编程电流以及于读取动作时提供读取电流；
一第二编程线，耦接于上述开关装置；以及
一第二选取线，耦接于上述控制闸，用以提供一致能信号以导通上述开关装置。
2.如权利要求1所述的磁阻式随机存取内存电路，其特征在于，上述限流装置为二极管。
3.一种磁阻式随机存取内存电路，其特征在于，包括：
一第一磁阻式记忆单元，具有一第一固定磁轴层、一第一自由磁轴层，以及设置于上述第一固定磁轴层以及第一自由磁轴层之间的第一绝缘层；
一第一限流装置，其第一极耦接于上述第一自由磁轴层；
一第一编程线，耦接于上述第一固定磁轴层的一端，用以于执行编程动作时提供编程电流以及于读取动作时提供读取电流；
一第二磁阻式记忆单元，具有一第二固定磁轴层、一第二自由磁轴层，以及设置于上述第二固定磁轴层以及第二自由磁轴层之间的第二绝缘层；
一第二限流装置，其第一极耦接于上述第二自由磁轴层；
一第二编程线，耦接于上述第二固定磁轴层的一端；
一第一开关装置，耦接于上述第一固定磁轴层的另一端以及上述第二固定磁轴层的一端，并具有一第一控制闸；
一第二开关装置，耦接于上述第二固定磁轴层的另一端，并具有一第二控制闸；
一第三编程线，耦接于上述第二开关装置；
一第一选取线，耦接于上述第一限流装置与第二限流装置的第二极；
一第二选取线，耦接于上述第一控制闸，用以提供一第一致能信号以导通上述第一开关装置；以及
一第三选取线，耦接于上述第二控制闸，用以提供一第二致能信号以导通上述第二开关装置。
4.如权利要求3所述的磁阻式随机存取内存电路，其特征在于，上述第一限流装置以及第二限流装置为二极管。
5.一种磁阻式随机存取内存电路，其特征在于，包括：
一第一磁阻式记忆单元，具有一第一固定磁轴层、一第一自由磁轴层，以及设置于上述第一固定磁轴层以及第一自由磁轴层之间的第一绝缘层；
一第一限流装置，其第一极耦接于上述第一自由磁轴层；
一第一字符线，耦接于上述第一固定磁轴层的一端，用以于执行编程动作时提供编程电流；
一第一开关装置，耦接于上述第一固定磁轴层的另一端，并具有一第一控制闸；
一第一位线，耦接于上述第一限流装置的第二极以及上述第一控制闸，用以提供一第一致能信号；
一第二字符线，耦接于上述第一开关装置；
一第二磁阻式记忆单元，具有一第二固定磁轴层、一第二自由磁轴层，以及设置于上述第二固定磁轴层以及第二自由磁轴层之间的第二绝缘层；
一第二限流装置，其第一极耦接于上述第二自由磁轴层；
一第三字符线，耦接于上述第二固定磁轴层的一端，用以于执行编程动作时提供编程电流；
一第二开关装置，耦接于上述第二固定磁轴层的另一端以及上述第二字符线，并具有一第二控制闸；以及
一第二位线，耦接于上述第二限流装置的第二极以及上述第二控制闸，用以提供一第二致能信号。
6.如权利要求5所述的磁阻式随机存取内存电路，其特征在于，上述第一限流装置以及第二限流装置为二极管。
7.一种磁阻式随机存取内存电路，其特征在于，包括：
一第一磁阻式记忆单元，具有一第一固定磁轴层、一第一自由磁轴层，以及设置于上述第一固定磁轴层以及第一自由磁轴层之间的第一绝缘层；
一第一限流装置，其第一极耦接于上述第一自由磁轴层；
一第一字符线，耦接于上述第一固定磁轴层的一端，用以于执行编程动作时提供编程电流；
一第一开关装置，耦接于上述第一固定磁轴层的另一端，并具有一第一控制闸；
一第二字符线，耦接于上述第一开关装置；
一第二磁阻式记忆单元，具有一第二固定磁轴层、一第二自由磁轴层，以及设置于上述第二固定磁轴层以及第二自由磁轴层之间的第二绝缘层；
一第二限流装置，其第一极耦接于上述第二自由磁轴层；
一第三字符线，耦接于上述第二固定磁轴层的一端，用以于执行编程动作时提供编程电流；
一第二开关装置，耦接于上述第二固定磁轴层的另一端，并具有一第二控制闸；
一第四字符线，耦接于上述第二开关装置；以及
一位线，耦接于上述第一限流装置的第二极、上述第一控制闸、上述第二限流装置的第二极以及上述第二控制闸，用以提供一致能信号。
8.如权利要求7所述的磁阻式随机存取内存电路，其特征在于，上述第一限流装置以及第二限流装置为二极管。
9.如权利要求8所述的磁阻式随机存取内存电路，其特征在于，上述第一开关装置以及第二开关装置为晶体管。
10.如权利要求9所述的磁阻式随机存取内存电路，其特征在于，上述开关装置为NMOS晶体管。
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