CN1521761A - 磁阻式随机存取存储器电路 - Google Patents

磁阻式随机存取存储器电路 Download PDF

Info

Publication number
CN1521761A
CN1521761A CNA2004100001960A CN200410000196A CN1521761A CN 1521761 A CN1521761 A CN 1521761A CN A2004100001960 A CNA2004100001960 A CN A2004100001960A CN 200410000196 A CN200410000196 A CN 200410000196A CN 1521761 A CN1521761 A CN 1521761A
Authority
CN
China
Prior art keywords
mentioned
switchgear
magnetic axis
axis layer
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100001960A
Other languages
English (en)
Other versions
CN100378864C (zh
Inventor
林文钦
邓端理
池育德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN1521761A publication Critical patent/CN1521761A/zh
Application granted granted Critical
Publication of CN100378864C publication Critical patent/CN100378864C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种磁阻式随机存取存储器电路，包括下列组件：磁阻式存储单元，具有固定磁轴层、自由磁轴层，以及设置于固定磁轴层以及自由磁轴层之间的绝缘层。第一开关装置是耦接于固定磁轴层的一端，并具有第一控制闸。第二开关装置是耦接于自由磁轴层，并具有第二控制闸。位元线是耦接于第二开关装置，用以于读取动作时提供读取电流。第一编程线是耦接于固定磁轴层的另一端，用以于执行编程动作时提供编程电流。第二编程线是耦接于第一开关装置。字符线是耦接于第一控制闸以及第二控制闸，用以提供致能信号以导通第一开关装置以及第二开关装置。

Description

磁阻式随机存取存储器电路
技术领域
本发明是有关于一种存储数组，特别是有关于一种磁阻式随机存取存储器的存储数组。
背景技术
磁阻式随机存取存储器(Magnetic Random Access Memory，以下简称为MRAM)是一种金属磁性材料，其抗辐射性比半导体材料要高出许多，属于非挥发性存储器(Non-volatile Random Access Memory)，当计算机断电、关机的时候，仍然可以保持存储性。
MRAM是利用磁电阻特性储存记录信息，具有低耗能、非挥发、以及无读写次数限制的特性。其运作的基本原理与在硬盘上存储数据一样，数据以磁性的方向为依据，储存为0或1，所储存的数据具有永久性，直到被外界的磁场影响之后，才会改变这个磁性数据。
图1是显示传统MRAM数组的架构图。MRAM单元10A及10B的顶部是耦接于位元线Bn，而其底部是耦接于电极12。晶体管14的栅极是耦接于字符线(Wm，Wm+1)，源极是接地，而其汲极是分别耦接于对应的电极12。用以写入数据的数据线(16A、16B)与电极12之间具有一绝缘层13，用以隔离数据线16A、16B与电极12。
图2A及图2B是显示MRAM单元10的详细结构图。电流可垂直由一自由磁轴层102透过绝缘层(tunnel junction)104流过(或穿过)固定磁轴层106。自由磁轴层102的磁轴方向可受其它磁场的影响而变化，而固定磁轴层106的磁轴方向固定，其磁轴方向分别如图2A及图2B的标号108A及108B所示。当自由磁轴层102与固定磁轴层106的磁轴方向为同一方向时(如图2A所示)，MRAM单元会有低电阻的情况，而当自由磁轴层102与固定磁轴层106为不同方向时，则MRAM单元便会有具有高电阻的特质。参阅图1，自由磁轴层102的磁轴方向是藉由数据线16A、16B所产生的磁场、并结合位元线产生的磁场而改变。
各MRAM单元的自旋反转磁场是由流经位元线Bn与数据线的电流磁场所共同合成的。经由此动作则只有被选择的MRAM单元的磁轴会进行反转，而得以顺利进行记录的动作。至于未被选择的存储元部分，则只有位元线或是数据线的其中之一者会被施加电流磁场，因此无法形成足够的反转磁场，所以无法进行信息写入动作。
上述位元线与数据线的电流所产生的磁场，必须经过精确的设计才能够使得MRAM数组正常执行编程动作。参阅图3，图3是显示位元线与数据线所提供的磁场与MRAM切换条件的关系图。横向磁场Ht是由位元线的电流所提供，而纵向磁场H1是由数据线的电流所提供，而在没有横向磁场Ht的情况下，纵向磁场H1为H0时，将导致MRAM单元切换其导通程度。若有横向磁场Ht的存在，此时使MRAM单元切换的临界值将降低，因此，施加较H0小的纵向磁场H1即可使MRAM单元切换其导通状态。
在虚线所形成的区域A中，MRAM单元呈第一导通状态(以高阻抗为例)，而在区域A以外的部分，MRAM单元将受到磁场的影响而切换为另一导通状态(以低阻抗为例)。
在读取MRAM数据时，以MRAM单元10A为例，此时字符线Wm导通晶体管14，而根据MRAM单元10A的导通状态，即可决定位元线Bn所提供的电流是否能够经由MRAM单元10A、晶体管14而流至接地点，藉以读取MRAM单元10A所储存的数据。
在写入步骤中，由于磁场的大小与电流的截面中心距离成反比，在传统MRAM数组的架构下，若数据线16A上具有编程电流，数据线16A所产生的磁场除了可改变MRAM单元10A的导通状态，位于MRAM数组中，与数据线16A平行以及MRAM单元10A所在的整行的MRAM单元，其磁轴方向同样会受到数据线16A所产生的磁场影响，甚至位于另一行的MRAM单元10B同样会受到影响，因此，数据线16A所供应的磁场不可过大。
另外，当数据线16A所供应的磁场过小时，会造成MRAM单元10A的导通状态无法切换。因此，传统MRAM数组的位元线与数据线的电流量，必须经过精确的设计才能够使得MRAM数组正常执行编程动作。
亦即，若资料线16A所供应的磁场过大时，此时固然MRAM单元10A可写入数据，然其它MRAM单元也有可能因此被写入数据，造成编程错误(programming disturb)。而当数据线16A所供应的磁场过小时，又无法达到写入数据至特定MRAM单元的效果。
然而，若位元线与数据线的电流量必须控制地如此精确，当有外界磁场干扰，或者是外部环境出现变化时(如温度、湿度等)，势必会造成编程错误，显示传统需要精确控制编程电流的MRAM架构具有可靠度不佳的缺点。
因此，台湾积体电路制造公司提出一种磁阻式随机存取存储器电路以克服上述缺点。图4是显示台湾积体电路制造公司所提出的磁阻式随机存取存储单元(MRAM cell)的架构示意图。
MRAM单元40A及40B的自由磁轴层是电性连接于以一既定方向配置的位元线Bn，而MRAM单元40A及40B的固定磁轴层是分别电性连接于数据线42A及42B。由于自由磁轴层与数据线之距离仅为几个埃(angstrom)(范围约为8-15埃)，因此能够接收到很大的磁场。故，相较于习知技术，仅需少量的编程电流Iw即可改变自由磁轴层102的磁轴方向，因此达到省电的效果。另外，参阅图4，数据线42A与MRAM单元40A的距离甚小于其与MRAM单元40B的距离，因此数据线42A对MRAM单元40A的影响远大于对MRAM单元40B的影响，因此不会改变相邻MRAM单元40B的阻抗而发生编程错误的情形。
图5是显示如图4所述的磁阻式随机存取存储数组(MRAM)电路的架构图。在图5中，为了简化图标，并未显示数据线，事实上，可将数据线与MRAM单元的固定磁轴层视为一体。
当要于MRAM单元50写入数据时，此时存储数组的周边电路选取字符线Wm，并浮接位元线Bn，且由编程线PL供应编程电流Iw。由于此时字符线Wm是高位准，因此晶体管52A以及52B导通，故编程电流Iw流经MRAM单元50而改变MRAM单元50的导通状态以达到写入数据的目的。
当要读取MRAM单元50所储存的数据时，周边电路选取该MRAM单元50所属的字符线Wm，且编程线PL，PL接地，此时于位元线Bn提供读取电流Ir使其经由MRAM单元50以及导通的晶体管52A、52B而流至接地的编程线PL、PL，再根据于位元线Bn所侦测的电压值而得知MRAM单元50此时所储存的数据。
然而，当于上述电路执行编程动作时，编程电流必须流经晶体管52A以及52B，由于编程电流相当大，因此必须加大晶体管52A以及52B的面积以承受大量的编程电流。但是，如此却会造成整个存储数组的尺寸变大，使得MRAM存储数组尺寸的缩小发展遭遇技术瓶颈。
发明内容
有鉴于此，为了解决上述问题，本发明主要目的在于提供一种磁阻式随机存取存储数组电路，能够有效减小目前MRAM存储数组的尺寸。
为获致上述的目的，本发明提出一种磁阻式随机存取存储器电路，包括下列组件。磁阻式存储单元，具有固定磁轴层、自由磁轴层，以及设置于固定磁轴层以及自由磁轴层之间的绝缘层。第一开关装置是耦接于固定磁轴层的一端，并具有第一控制闸。第二开关装置是耦接于自由磁轴层，并具有第二控制闸。位元线是耦接于第二开关装置，用以于读取动作时提供读取电流。第一编程线是耦接于固定磁轴层的另一端，用以于执行编程动作时提供编程电流。第二编程线是耦接于第一开关装置。字符线是耦接于第一控制闸以及第二控制闸，用以提供致能信号以导通第一开关装置以及第二开关装置。
另外，本发明提出一种磁阻式随机存取存储器电路，包括下列组件。磁阻式存储单元，具有固定磁轴层、自由磁轴层，以及设置于固定磁轴层以及自由磁轴层之间的绝缘层。第一操作线是耦接于固定磁轴层的一端，用以于读取动作时提供读取电流以及于编程时提供编程电流。第一开关装置是耦接于自由磁轴层，并具有第一控制闸。第二开关装置是耦接于固定磁轴层的另一端，并具有第二控制闸。第一选取线是耦接于第一控制闸，用以提供第一选取信号。第二选取线是耦接于第二控制闸，用以提供第二选取信号。第二操作线是耦接于第一开关装置以及第二开关装置。
另外，本发明提出一种磁阻式随机存取存储器电路，包括下列组件。复数磁阻式存储单元，具有固定磁轴层、自由磁轴层，以及设置于固定磁轴层以及自由磁轴层之间的绝缘层。第一操作线是耦接于固定磁轴层的一端，用以于读取动作时提供读取电流以及于编程时提供编程电流。复数字符线，耦接于自由磁轴层，用以于读取动作时提供读取电流。复数第一开关装置是耦接于一磁阻式存储单元的固定磁轴层的两端。复数第二开关装置是耦接于另一磁阻式存储单元的固定磁轴层的两端。复数编程线是耦接于第一开关装置与第二开关装置之间。第一字符线是耦接于上述第一开关装置。而第二字符线是耦接于上述第二开关装置。
附图说明
图1是显示传统MRAM数组的架构图。
图2A及图2B是显示MRAM单元10的详细结构图。
图3是显示位元线与数据线所提供的磁场与MRAM切换条件的关系图。
图4是显示另一传统磁阻式随机存取存储单元(MRAM cell)的架构示意图。
图5是显示如图4所述的磁阻式随机存取存储数组(MRAM)电路的架构图。
图6是显示根据本发明实施例所述的磁阻式随机存取存储(MRAM)单元的结构图。
图7是显示根据本发明第一实施例所述的磁阻式随机存取存储数组(MRAM)电路的架构图。
图8是显示根据本发明第二实施例所述的磁阻式随机存取存储数组(MRAM)电路的架构图。
图9是显示根据本发明第三实施例所述的磁阻式随机存取存储数组(MRAM)电路的架构图。
符号说明：
10A、10B、40A、40B、50、60、70A、70B、80A、8 0B、90A、90B：MRAM单元；
12：电极；                      13、104：绝缘层；
14、52A、52B、62、64、72A、72B、74A、74B、82A、82B、84A、84B、92A、92B、94A、94B：晶体管；
16A、16B、42A、42B：资料线；
102、106：电磁层；
108A、108B：标号；
A：区域；
Bn、B1～B4：位元线、操作线；
Ht：横向磁场；
H1、H0：纵向磁场；
Iw：编程电流；                  Ir：读取电流；
PL、PL、P1～P4：编程线；
Wm、W1～W3、W1～W3：字符线、选取线。
具体实施方式
参阅图6，图6是显示根据本发明实施例所述的磁阻式随机存取存储(MRAM)单元的结构图。MRAM单元60包括固定磁轴层106、自由磁轴层102，以及设置于固定磁轴层106以及自由磁轴层102之间的绝缘层(magnetictunneling junction)104，MRAM单元60的磁阻(magneto-resistance)是由固定磁轴层106以及自由磁轴层102的磁轴方向所决定。当自由磁轴层102与固定磁轴层106的磁轴方向为同一方向时，MRAM单元会有低电阻的情况，而当自由磁轴层102与固定磁轴层106为不同方向时，则MRAM单元便会有具有高电阻的特质。
NMOS晶体管62是耦接于自由磁轴层102，用以于读取动作时控制读取电流Ir流经MRAM单元60。NMOS晶体管64是耦接于固定磁轴层106，用以于编程动作时控制由编程线PL所提供的编程电流Iw流经MRAM单元60。在此，由于编程电流Iw的电流量远大于读取电流Ir的电流量，约为两倍至两百倍之间，因此相对于NMOS晶体管64，NMOS晶体管62的尺寸较小。相较于传统技术，参阅图4与图5，晶体管52A以及52B皆设置于编程电流Iw的电流路径上，因此传统技术所需的尺寸较大。故根据本发明实施例所述的MRAM单元设计能够有效减小MRAM数组的尺寸。
以下将介绍根据本发明实施例所述的磁阻式随机存取存储数组与周边电路的设计。
第一实施例
图7是显示根据本发明第一实施例所述的磁阻式随机存取存储数组(MRAM)电路的架构图。其中，W1～W3以及W1～W3为字符线，P1～P4为编程线，而B1～B4为位元线。
NMOS晶体管72A与72B的源极是分别耦接于磁阻式存储单元70A与70B的自由磁轴层102，其栅极分别耦接至字符线W2与W2，而汲极分别耦接至位元线B3与B2。另外，NMOS晶体管74A与74B的汲极是分别耦接于磁阻式存储单元70A与70B的固定磁轴层106，其栅极同样分别耦接至字符线W2与W2，而源极是分别耦接至编程线P3与P4。而编程线P2与P3分别耦接至磁阻式存储单元70A与70B的固定磁轴层106。
当要于MRAM单元70A写入数据时，此时选取字符线W2以导通NMOS晶体管74A，并由编程线P3提供编程电流Iw且将编程线P4接地。因此编程电流Iw流经MRAM单元70A的固定磁轴层106，并经由NMOS晶体管74A与编程线P4而流至接地点。在编程电流Iw流经MRAM单元70A之时，其产生的磁场将改变MRAM单元70A的导通状态，达到写入数据的目的。特别注意的是，由于此时编程电流Iw流经MRAM单元时所遇到的阻抗远高于直接经由固定磁轴层106以及NMOS晶体管74A而流入接地点，因此绝大部分的编程电流Iw皆由固定磁轴层106以及NMOS晶体管74A而流入接地点。
当要读取MRAM单元70A所储存的数据时，此时选取字符线W2以导通NMOS晶体管72A与NMOS晶体管74A，而位元线B3所提供的读取电流Ir经由MRAM单元70A流至接地点，且其它线路皆接地，并根据所侦测位元线B3的电压可得知MRAM单元70A目前所储存的数据。
第二实施例
图8是显示根据本发明第二实施例所述的磁阻式随机存取存储数组(MRAM)电路的架构图。其中，W1～W2以及W1～W2为选取线，而B1～B2以及B1～B2为操作线。
NMOS晶体管82A与82B的汲极是分别耦接于磁阻式存储单元80A与80B的自由磁轴层102，其栅极皆耦接至选取线W2，而源极分别耦接至操作线B2与B1。另外，NMOS晶体管84A与84B的汲极是分别耦接于磁阻式存储单元80A与80B的固定磁轴层106，其栅极皆耦接至选取线W2，而源极同样分别耦接至操作线B2与B1。而操作线B1与B2分别耦接至磁阻式存储单元80A与80B的固定磁轴层106。
当要于MRAM单元80A写入数据时，此时选取选取线W2以导通NMOS晶体管84A，并由操作线B2提供编程电流Iw且将操作线B2接地。因此编程电流Iw流经MRAM单元80A的固定磁轴层106，并经由NMOS晶体管84A与操作线B2而流至接地点。在编程电流Iw流经MRAM单元80A之时，其产生的磁场将改变MRAM单元80A的导通状态，达到写入数据的目的。
当要读取MRAM单元80A所储存的数据时，此时选取选取线W2以导通NMOS晶体管82A，而操作线B2所提供的读取电流Ir经由MRAM单元80A以及NMOS晶体管82A而流至接地点，并根据所侦测操作线B2的电压可得知MRAM单元80A目前所储存的数据。
第三实施例
图9是显示根据本发明第三实施例所述的磁阻式随机存取存储数组(MRAM)电路的架构图。其中，W1～W2以及W1～W2为字符线，P1～P3为编程线，而B1～B2为位元线。
NMOS晶体管92A与94A的源极是分别耦接于磁阻式存储单元90A与90B的固定磁轴层，其栅极分别耦接至字符线W1与W1，而汲极分别耦接至编程线P1与P2。另外，NMOS晶体管92B与94B的汲极是分别耦接于磁阻式存储单元90A与90B的固定磁轴层，其栅极同样分别耦接至字符线W1与W1，而源极是分别耦接至编程线P2与P3。在此，位元线B1与B2是分别耦接至磁阻式存储单元90A与90B的自由磁轴层，而编程线P2是耦接至NMOS晶体管92B与94A的连接点。
字符线W1与W1是分别用以控制NMOS晶体管92A与92B以及NMOS晶体管94A与94B的导通与关闭。相较于如图4所示的传统技术，根据本发明第三实施例所述的磁阻式随机存取存储数组电路使用较少数量的编程线，而增加了字符线。由于各编程线与NMOS晶体管之间需藉由接触窗才得以接触，然而，因为接触窗需要较大的面积，故导致整个存储数组因为大量的接触窗而增加面积。在本实施例中，藉由不同的字符线来控制同一行(列)的存储单元，由于字符线并不需要接触窗的设计，因此相较于编程线对整个存储数组体积的影响较小，故有效减小存储数组的面积。
当要于MRAM单元90B写入数据时，此时存储数组的周边电路选取字符线W1，并浮接位元线B2，且由编程线P2供应编程电流Iw。由于此时字符线W1是高位准，因此晶体管94A以及94B导通，故编程电流Iw流经MRAM单元90B而改变MRAM单元90B的导通状态以达到写入数据的目的。
当要读取MRAM单元90B所储存的数据时，周边电路选取该MRAM单元90B所属的字符线W1，且编程线P1与P3接地，此时于位元线B2提供读取电流Ir使其经由MRAM单元90B以及导通的晶体管94A、94B而流至接地的编程线P2、P3，再根据于位元线B2所侦测的电压值而得知MRAM单元90B此时所储存的数据。
另外，根据本发明第一实施例、第二实施例与第三实施例所述的磁阻式随机存取存储数组电路，其中所使用的开关并不限定于NMOS晶体管，若改变电路用以导通开关信号的位准，则同样可采用PMOS晶体管做为开关，不可用以限定本发明的范围。
综上所述，根据本发明所述的磁阻式随机存取存储数组电路，在第一实施例与第二实施例中，能够根据线路的实际需要而采用较小尺寸的开关组件，而在第三实施例中，藉由增加需要较少面积的字符线以取代需要占用相当大面积的编程线。上述各实施例所揭露的电路皆能有效减小目前MRAM存储数组的尺寸。

Claims (24)

1.一种磁阻式随机存取存储器电路，包括：
一磁阻式存储单元，具有一固定磁轴层、一自由磁轴层，以及设置于上述固定磁轴层以及自由磁轴层之间的绝缘层，上述磁阻式存储单元具有一第一导通状态；
一第一开关装置，耦接于上述固定磁轴层的一端，并具有一第一控制闸；
一第二开关装置，耦接于上述自由磁轴层，并具有一第二控制闸；
一位元线，耦接于上述第二开关装置，用以于读取动作时提供读取电流；
一第一编程线，耦接于上述固定磁轴层的另一端，用以于执行编程动作时提供编程电流；
一第二编程线，耦接于上述第一开关装置；以及
一字符线，耦接于上述第一控制闸以及第二控制闸，用以提供一致能信号以导通上述第一开关装置以及第二开关装置。
2.根据权利要求1所述的磁阻式随机存取存储器电路，其特征是：于执行编程动作时，上述第二编程线是接地，且上述致能信号导通上述第一开关装置以及第二开关装置，使得上述编程电流经由上述固定磁轴层以及第二开关装置而流至上述第二编程线，而上述编程电流流经上述固定磁轴层时所产生的磁场改变上述自由磁轴层的磁轴方向，使得上述磁阻式存储单元的导通状态由上述第一导通状态改变为一第二导通状态。
3.根据权利要求1所述的磁阻式随机存取存储器电路，其特征是：于执行读取动作时，上述第一编程线以及第二编程线是接地，而上述致能信号导通上述第一开关装置以及第二开关装置，使得上述读取电流经由上述第二开关装置、磁阻式存储单元以及第一开关装置而流至上述第一编程线以及第二编程线，并根据上述位元线的电压位准读取储存于上述磁阻式存储单元的数据。
4.根据权利要求1所述的磁阻式随机存取存储器电路，其特征是：上述编程电流是读取电流的两倍至两百倍。
5.根据权利要求1所述的磁阻式随机存取存储器电路，其特征是：上述第一开关装置的尺寸是大于上述第二开关装置的尺寸。
6.根据权利要求1所述的磁阻式随机存取存储器电路，其特征是：上述第一导通状态为高阻抗状态。
7.根据权利要求6所述的磁阻式随机存取存储器电路，其特征是：上述第二导通状态为低阻抗状态。
8.根据权利要求1所述的磁阻式随机存取存储器电路，其特征是：上述第一开关装置及第二开关装置为晶体管。
9.根据权利要求8所述的磁阻式随机存取存储器电路，其特征是：上述第一开关装置及第二开关装置为NMOS晶体管。
10.根据权利要求8所述的磁阻式随机存取存储器电路，其特征是：上述第一开关装置及第二开关装置为PMOS晶体管。
11.一种磁阻式随机存取存储器电路，包括：
一磁阻式存储单元，具有一固定磁轴层、一自由磁轴层，以及设置于上述固定磁轴层以及自由磁轴层之间的绝缘层，上述磁阻式存储单元具有一第一导通状态；
一第一操作线，耦接于上述固定磁轴层的一端，用以于读取动作时提供读取电流以及于编程时提供编程电流；
一第一开关装置，耦接于上述自由磁轴层，并具有一第一控制闸；
一第二开关装置，耦接于上述固定磁轴层的另一端，并具有一第二控制闸；
一第一选取线，耦接于上述第一控制闸，用以提供一第一选取信号；
一第二选取线，耦接于上述第二控制闸，用以提供一第二选取信号；以及
一第二操作线，耦接于上述第一开关装置以及第二开关装置。
12.根据权利要求11所述的磁阻式随机存取存储器电路，其特征是：于执行编程动作时，上述第二操作线是接地，且上述第二选取信号导通上述第二开关装置，使得上述编程电流经由上述固定磁轴层以及第二开关装置而流至上述第二操作线，而上述编程电流流经上述固定磁轴层时所产生的磁场改变上述自由磁轴层的磁轴方向，使得上述磁阻式存储单元的导通状态由上述第一导通状态改变为一第二导通状态。
13.根据权利要求11所述的磁阻式随机存取存储器电路，其特征是：于执行读取动作时，上述第二操作线是接地，且上述第一选取信号导通上述第一开关装置，使得上述读取电流经由上述磁阻式存储单元以及第一开关装置而流至上述第二操作线，并根据上述第一操作线的电压位准读取储存于上述磁阻式存储单元的数据。
14.根据权利要求11所述的磁阻式随机存取存储器电路，其特征是：上述编程电流是读取电流的两倍至两百倍。
15.根据权利要求11所述的磁阻式随机存取存储器电路，其特征是：上述第一开关装置的尺寸是小于上述第二开关装置的尺寸。
16.根据权利要求11所述的磁阻式随机存取存储器电路，其特征是：上述第一导通状态为高阻抗状态。
17.根据权利要求16所述的磁阻式随机存取存储器电路，其特征是：上述第二导通状态为低阻抗状态。
18.根据权利要求11所述的磁阻式随机存取存储器电路，其特征是：上述第一开关装置及第二开关装置为晶体管。
19.根据权利要求18所述的磁阻式随机存取存储器电路，其特征是：上述第一开关装置及第二开关装置为NMOS晶体管。
20.根据权利要求18所述的磁阻式随机存取存储器电路，其特征是：上述第一开关装置及第二开关装置为PMOS晶体管。
21.一种磁阻式随机存取存储器电路，包括：
一第一磁阻式存储单元，具有一第一固定磁轴层、一第一自由磁轴层，以及设置于上述第一固定磁轴层以及第一自由磁轴层之间的第一绝缘层；
一第一位元线，耦接于上述第一自由磁轴层，用以于读取动作时提供读取电流；
一第一开关装置，耦接于上述第一固定磁轴层的一端，并具有一第一控制闸；
一第二开关装置，耦接于上述第一固定磁轴层的另一端，并具有一第二控制闸；
一第一编程线，耦接于上述第一开关装置，用以于执行编程动作时提供编程电流；
一第二磁阻式存储单元，具有一第二固定磁轴层、一第二自由磁轴层，以及设置于上述第二固定磁轴层以及第二自由磁轴层之间的第二绝缘层；
一第二位元线，耦接于上述第二自由磁轴层，用以于读取动作时提供读取电流；
一第三开关装置，耦接于上述第二固定磁轴层的一端，并具有一第三控制闸；
一第四开关装置，耦接于上述第二固定磁轴层的另一端，并具有一第四控制闸；
一第二编程线，耦接于上述第二开关装置以及第三开关装置；
一第三编程线，耦接于上述第四开关装置；
一第一字符线，耦接于上述第一控制闸以及第二控制闸，用以提供一致能信号以导通上述第一开关装置以及第二开关装置；以及
一第二字符线，耦接于上述第三控制闸以及第四控制闸，用以提供上述致能信号以导通上述第三开关装置以及第四开关装置。
22.根据权利要求21所述的磁阻式随机存取存储器电路，其特征是：上述第一开关装置、第二开关装置、第三开关装置以及第四开关装置为晶体管。
23.根据权利要求22所述的磁阻式随机存取存储器电路，其特征是：上述第一开关装置、第二开关装置、第三开关装置以及第四开关装置为NMOS晶体管。
24.根据权利要求22所述的磁阻式随机存取存储器电路，其特征是：上述第一开关装置、第二开关装置、第三开关装置以及第四开关装置为PMOS晶体管。
CNB2004100001960A 2003-02-13 2004-01-06 磁阻式随机存取存储器电路 Expired - Lifetime CN100378864C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/366,499 2003-02-13
US10/366,499 US7173846B2 (en) 2003-02-13 2003-02-13 Magnetic RAM and array architecture using a two transistor, one MTJ cell

Publications (2)

Publication Number Publication Date
CN1521761A true CN1521761A (zh) 2004-08-18
CN100378864C CN100378864C (zh) 2008-04-02

Family

ID=32849763

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100001960A Expired - Lifetime CN100378864C (zh) 2003-02-13 2004-01-06 磁阻式随机存取存储器电路

Country Status (4)

Country Link
US (1) US7173846B2 (zh)
CN (1) CN100378864C (zh)
SG (1) SG135016A1 (zh)
TW (1) TWI225254B (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7154798B2 (en) * 2004-04-27 2006-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM arrays and methods for writing and reading magnetic memory devices
US7339818B2 (en) * 2004-06-04 2008-03-04 Micron Technology, Inc. Spintronic devices with integrated transistors
US7289350B2 (en) * 2005-04-05 2007-10-30 Infineon Technologies Ag Electronic device with a memory cell
US7289356B2 (en) * 2005-06-08 2007-10-30 Grandis, Inc. Fast magnetic memory devices utilizing spin transfer and magnetic elements used therein
TWI449040B (zh) * 2006-10-06 2014-08-11 Crocus Technology Sa 用於提供內容可定址的磁阻式隨機存取記憶體單元之系統及方法
EP2109111B1 (en) * 2008-04-07 2011-12-21 Crocus Technology S.A. System and method for writing data to magnetoresistive random access memory cells
EP2124228B1 (en) * 2008-05-20 2014-03-05 Crocus Technology Magnetic random access memory with an elliptical junction
US8031519B2 (en) * 2008-06-18 2011-10-04 Crocus Technology S.A. Shared line magnetic random access memory cells
EP2221826A1 (en) * 2009-02-19 2010-08-25 Crocus Technology S.A. Active strap magnetic random access memory cells
US8644055B2 (en) 2010-12-09 2014-02-04 Infineon Technologies Ag Nonvolatile memory with enhanced efficiency to address asymetric NVM cells
US20130258750A1 (en) * 2012-03-30 2013-10-03 International Business Machines Corporation Dual-cell mtj structure with individual access and logical combination ability
US9224447B2 (en) * 2013-04-24 2015-12-29 Regents Of The University Of Minnesota General structure for computational random access memory (CRAM)
US9165610B1 (en) * 2014-06-30 2015-10-20 Globalfoundries Singapore Pte. Ltd. Non-volatile memory cell arrays and methods of fabricating semiconductor devices
US9461094B2 (en) 2014-07-17 2016-10-04 Qualcomm Incorporated Switching film structure for magnetic random access memory (MRAM) cell
KR20170066355A (ko) 2014-09-26 2017-06-14 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 비트 셀의 어레이
US9589615B2 (en) 2015-06-25 2017-03-07 Intel Corporation Digitally trimmable integrated resistors including resistive memory elements
CN106558333B (zh) * 2015-09-29 2018-11-09 中国科学院物理研究所 包括环形磁性隧道结的自旋转移力矩磁随机存取存储器
US9734880B1 (en) * 2016-04-01 2017-08-15 Intel Corporation Apparatuses, methods, and systems for stochastic memory circuits using magnetic tunnel junctions
US10224368B2 (en) * 2017-06-30 2019-03-05 Qualcomm Incorporated Voltage-switched magneto-resistive random access memory (MRAM) employing separate read operation circuit paths from a shared spin torque write operation circuit path
KR102506447B1 (ko) * 2018-04-19 2023-03-06 삼성전자주식회사 메모리 셀 어레이를 포함하는 저항성 메모리 장치 및 이를 포함하는 시스템
US10483457B1 (en) * 2018-08-14 2019-11-19 Qualcomm Incorporated Differential spin orbit torque magnetic random access memory (SOT-MRAM) cell structure and array
KR102663649B1 (ko) 2018-09-14 2024-05-08 삼성전자주식회사 쓰기 방향에 따른 비대칭 쓰기 동작을 실행하도록 구성되는 메모리 장치
US10878928B2 (en) * 2018-09-21 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. One-time-programmable (OTP) implementation using magnetic junctions
US11176979B2 (en) 2019-02-28 2021-11-16 Regents Of The University Of Minnesota Computational random access memory (CRAM) based on spin-orbit torque devices
US11145349B1 (en) * 2020-09-28 2021-10-12 Globalfoundries U.S. Inc. Physically unclonable function architecture including memory cells with parallel-connected access transistors and common write wordlines

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034887A (en) * 1998-08-05 2000-03-07 International Business Machines Corporation Non-volatile magnetic memory cell and devices
US6097626A (en) * 1999-07-28 2000-08-01 Hewlett-Packard Company MRAM device using magnetic field bias to suppress inadvertent switching of half-selected memory cells
US6166948A (en) * 1999-09-03 2000-12-26 International Business Machines Corporation Magnetic memory array with magnetic tunnel junction memory cells having flux-closed free layers
DE10032271C2 (de) * 2000-07-03 2002-08-01 Infineon Technologies Ag MRAM-Anordnung
US6538921B2 (en) * 2000-08-17 2003-03-25 Nve Corporation Circuit selection of magnetic memory cells and related cell structures
DE10041378C1 (de) * 2000-08-23 2002-05-16 Infineon Technologies Ag MRAM-Anordnung
US6331943B1 (en) 2000-08-28 2001-12-18 Motorola, Inc. MTJ MRAM series-parallel architecture
JP4149647B2 (ja) * 2000-09-28 2008-09-10 株式会社東芝 半導体記憶装置及びその製造方法
US6335890B1 (en) 2000-11-01 2002-01-01 International Business Machines Corporation Segmented write line architecture for writing magnetic random access memories
US6418046B1 (en) 2001-01-30 2002-07-09 Motorola, Inc. MRAM architecture and system
US6304477B1 (en) 2001-01-31 2001-10-16 Motorola, Inc. Content addressable magnetic random access memory
KR100450794B1 (ko) * 2001-12-13 2004-10-01 삼성전자주식회사 마그네틱 랜덤 엑세스 메모리 및 그 작동 방법
US6791865B2 (en) * 2002-09-03 2004-09-14 Hewlett-Packard Development Company, L.P. Memory device capable of calibration and calibration methods therefor
US6909628B2 (en) * 2003-02-13 2005-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. High density magnetic RAM and array architecture using a one transistor, one diode, and one MTJ cell

Also Published As

Publication number Publication date
US20040160809A1 (en) 2004-08-19
TWI225254B (en) 2004-12-11
US7173846B2 (en) 2007-02-06
SG135016A1 (en) 2007-09-28
CN100378864C (zh) 2008-04-02
TW200415646A (en) 2004-08-16

Similar Documents

Publication Publication Date Title
CN1521761A (zh) 磁阻式随机存取存储器电路
CN2739766Y (zh) 磁阻式随机存取存储器电路
US7668000B2 (en) Method and apparatus providing a cross-point memory array using a variable resistance memory cell and capacitance
US7382664B2 (en) Simultaneous reading from and writing to different memory cells
US20100118579A1 (en) Nand Based Resistive Sense Memory Cell Architecture
CN1345067A (zh) 可容忍短路的电阻交叉点阵列
CN1308959C (zh) 包含偏移导体的磁随机存取存储器件
CN100401423C (zh) 磁阻式随机存取内存电路
JP2005526351A (ja) 読み出し信号が最大で且つ電磁妨害を低減するｍｒａｍセルおよびアレイ構造
KR20050004160A (ko) 매트릭스 및 이의 동작 방법 및 판독 기록 동시 수행ｍｒａｍ 메모리
JP5254424B2 (ja) メモリセルおよび方法
CN111863061A (zh) 磁性随机存储器及其数据读/写操作方法
CN2710107Y (zh) 磁阻式随机存取存储器电路
CN1229807C (zh) 具有短读出时间的存储设备
JP5688081B2 (ja) ブロック消去および一方向書込みを行う抵抗検知素子を有する不揮発性メモリアレイ
CN2710106Y (zh) 磁阻式随机存取内存电路
US6930915B2 (en) Cross-point MRAM array with reduced voltage drop across MTJ's
CN105810234A (zh) 对地址不对称nvm单元具有增强的效率的非易失性存储器
CN2757293Y (zh) 磁阻式存储单元以及磁阻式随机存取存储器电路
CN1485854A (zh) 磁阻式随机存取存储器电路
CN100481251C (zh) 磁阻式存储单元结构及磁阻式随机存取存储器电路
CN114930455B (zh) 磁性随机存储器、数据读写方法及电子设备
CN2699433Y (zh) 磁阻式存储单元结构及磁阻式随机存取存储器电路
CN2687794Y (zh) 磁阻式随机存取存储单元的编程电路
CN1577616A (zh) 磁阻式存储单元以及磁阻式随机存取存储器电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20080402