KR20170066355A - 비트 셀의 어레이 - Google Patents

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브렌트 버차난
레 젱
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휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피
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Abstract

본 발명의 일 측면에 따른 예시적인 디바이스는 어레이로서 연결된 복수의 비트 셀을 포함한다. 비트 셀은 노드에서 연결되는 제 1 스위치 소자, 제 2 스위치 소자 및 메모리 소자를 포함한다. 복수의 비트 셀은 제 2 비트 셀의 노드에 연결되는 제 1 비트 셀의 메모리 소자를 기초로 하여 어레이로서 연결된다.

Description

비트 셀의 어레이{ARRAYS OF BIT-CELLS}
메모리 어레이는 다양한 배열 및/또는 비트 셀의 타입에 기초할 수 있다. 크로스포인트 어레이(crosspoint arrays), 1-트랜지스터 1-멤리스터(1T1R) 비트 셀의 직렬 배열, 병렬 1T1R 비트 셀의 직렬 배열 및 기타 배열은 다양한 문제(선택성 부족, 전력 손실, 적절히 바이패싱되지 않은 선택되지 않은 셀 등)로 어려움을 겪을 수 있다. 다른 디바이스들은 공간에 대한 증가된 요구로 인해 잠재적으로 회로 밀도를 감소시킬 수 있다.
도 1은 일례에 따른 제 1 비트 셀 및 제 2 비트 셀을 포함하는 디바이스의 블록도이다.
도 2는 일례에 따른 비트 셀의 도면이다.
도 3은 일례에 따른 세트 전류 경로 및 리세트 전류 경로를 포함하는 디바이스의 도면이다.
도 4a는 일례에 따른 제 1 타입의 비트 셀의 도면이다.
도 4b는 일례에 따른 제 2 타입의 비트 셀의 도면이다.
도 5는 일례에 따른 제 1 타입의 비트 셀 및 제 2 타입의 비트 셀을 포함하는 디바이스의 도면이다.
도 6은 일례에 따른 제 1 타입의 비트 셀 및 제 2 타입의 비트 셀을 포함하는 디바이스의 도면이다.
도 7은 일례에 따른 제 1 타입의 비트 셀 및 제 2 타입의 비트 셀을 포함하는 디바이스의 도면이다.
도 8은 일례에 따른 세트 및 리세트 전류 경로를 설정하는 것에 기초한 흐름도이다.
본 명세서에 제공되는 예들은 증가된 전력 효율, 속도 및 회로 밀도를 포함하는 다양한 개선점을 이용할 수 있다. 일례에서, 비트 셀 배열은 4-트랜지스터 1-멤리스터(4T1R) 배열에서 이용 가능하지 않은 회로 영역(예를 들어, 증가된 밀도)을 추가로 보호하면서 4-트랜지스터 1-멤리스터(4T1R) 비트 셀에서 이용되는 것과 유사한 효과를 제공할 수 있다. 보다 구체적으로, 4T1R 비트 셀은 4 개의 트랜지스터가 사용되어 가치 있는 실제 영역을 차지함으로 인해 면적에서 불이익이 있다. 그러나, 여기에 설명된 예들은 비트 셀당 4 개의 트랜지스터가 필요하지 않기 때문에 공간의 큰 절약을 가져온다(예를 들어, 2-트랜지스터 1-멤리스터(2T1R) 비트 셀에 기초하여 비트 셀당 2 개의 트랜지스터를 사용함). 또한, 일부 예는 전력 사용을 줄이기 위해 별도의 전원 레일(power rails)을 사용할 수 있고, 별도의 전원 레일을 사용하지 않는 경우 충전 및/또는 방전 전원 레일을 사용할 수 있으며, 일부 예에서는 복수의 별도의 전원 레일을 대체하기 위해 공통 전원 레일을 사용하여 추가 공간 절약을 실현할 수 있다.
(4T1R 어레이의 성능과 같은) 개선된 성능을 얻기 위한 예시적인 비트 셀 및 이들의 대응하는 어레이가 설명되고, 이는 전술한 바와 같은 다른 어레이 아키텍처와 비교하여 상당한 전력을 절약할 수 있다. 일부 비트 셀 및 어레이 아키텍처의 예는 1T1R 어레이에 공통인 소스 팔로어(source-follower) 문제(바이어싱 어려움 및 극성 중 하나에서 큰 전압 강하를 경험함)를 피할 수 있다. 일부 예에서, 스위치 소자들의 기능은 이웃하는 비트 셀 사이에서 공유될 수 있고, 그에 의해 비트 셀 영역당 보다 낮은 스위치 저항이 얻어진다. 몇 가지 예에서, 세트 동작과 리세트 동작 사이에 상호 연결 레일을 스위칭할 필요가 없으며 선택된 비트 셀이 스위치 전압 손실을 적게 받음으로써 상당한 전력 절감이 실현된다.
도 1은 일례에 따라 제 1 비트 셀(110) 및 제 2 비트 셀(120)을 포함하는 디바이스(100)의 블록도이다. 제 1 비트 셀(110)은 노드(118)에서 제 2 스위치 소자(114)에 연결된 제 1 스위치 소자(112)를 포함한다. 메모리 소자(116)는 노드(118)에서 제 1 및 제 2 스위치 소자(112,114)에 연결된다. 제 1 비트 셀의 메모리 소자(116)는 제 2 비트 셀의 노드(128)에 연결되어 어레이를 구성한다.
일례에서, 디바이스(100)는 비트 셀로 이루어진 어레이로서 제공될 수 있으며, 비트 셀은 2T1R 배열을 갖는다. 그러나, 예시된 바와 같이 비트 셀(110, 120 등)을 상호 연결함으로써, 어레이는 전술한 바와 같은 관련 4T1R의 문제없이, 4T1R 비트 셀에서 이용할 수 있는 이점을 제공할 수 있다. 보다 구체적으로, 제 1 비트 셀(110)로부터의 메모리 소자(116)는 제 2 비트 셀(120)로부터의 노드(128)에 연결될 수 있다.
디바이스(100)는 비트 셀(110, 120 등)의 선형 어레이 배열을 포괄적으로 도시한다. 선형 어레이(디바이스(100)와 유사한 어레이)의 복수의 행(row)은 예를 들어, 도 1에 도시된 상부 및 하부 디바이스(100)와 함께 연결될 수 있다. 따라서, 본 명세서에 설명된 예는 선형 어레이로 제한되지는 않지만, 비트 셀(110, 120 등)의 다차원 어레이를 포함할 수 있다. 일례에서, (디바이스(100)의 어레이와 유사한) 제 2 어레이가 수직방향으로 "플립(flipped)"되어 자신의 제 2 스위치 소자(114)가 도시된 바와 같이 아래를 향하는 제 1 어레이(100)의 대응하는 제 2 스위치 소자(114)에 연결되도록 위쪽을 향하게 한다. 따라서, 어레이의 인접한 행은 (인접한 어레이의 스위치 소자(112, 114)의 제 1 및/또는 제 2 커플링 간에 공통 레일을 공유하는) 스위치 소자 사이에 공통 레일을 공유할 수 있다.
제 1 스위치 소자(112) 및 제 2 스위치 소자(114)는 원하는 메모리 소자(116)에 액세스하는데 사용될 수 있다. 따라서, 스위치 소자(112, 114)는 전류 또는 전압과 같은 전기 신호를 선택적으로 통과시킬 수 있는 구성 요소(트랜지스터, 논리 게이트, 전기 회로 구성 요소(다이오드, 커패시터, 릴레이 등의 배열 포함) 등을 포함함)를 포함한다. 스위치 소자(112, 114)는 메모리 소자(116)를 세트 또는 리세트하는 데 사용될 수 있다. 일부 예에서, 스위치는 각각의 메모리 소자(들)(116) 양단의 (예를 들면, 레일 (도 1에 도시되지 않음) 사이의) 전압 차를 제공하여 제 1 및 제 2 스위치 소자(112,114)에 의해 설정된 세트/리세트 패턴에 따라 메모리 소자(들)(116)에 세트/리세트 자극을 제공하도록 (예를 들어, 도시되지 않은 컨트롤러에 의해) 선택적으로 턴 온/오프 될 수 있다.
제 1 및 제 2 스위치 소자(112,114)는 또한 메모리 소자(들)(116)를 판독하는 데 사용될 수 있다. 일부 예에서, 스위치(112,114)는 주어진 비트 셀의 메모리 소자(116)를 그 비트 셀과 연관된 레일에 결합한다(tie). 그 다음, 비트 셀(110) 외부에서, (예를 들어, 도시되지 않은 컨트롤러에 의해) 레일에 감지 신호(가령, 전류)가 인가될 수 있고, 레일 양단의 전압이 감지될 수 있다(이로써, 스위치 소자(112, 114)를 통해 메모리 소자(116)를 통과하는 감지 신호의 전압을 감지하여 메모리 소자(116)의 상태를 식별할 수 있음). 선택적으로, 전압이 레일 양단에 인가될 수 있고, 이러한 레일 양단의 전류가 감지될 수 있어 (인가된 전압을 공급할 수 있게 되는 것에 대응함) 상태를 식별할 수 있다. 따라서, 스위치(112, 114)는 메모리 소자(116)와 관련된 다른 동작(예, 형성(forming) 등)뿐만 아니라 판독 및/또는 기록(예를 들어, 세트/리세트)을 위해 선택된 비트 셀(들)을 레일에 결합하는 데 사용될 수 있다. 일 실시예에서, 스위치 소자(112, 114)는 세트 전류 경로 및 리세트 전류 경로를 인에블시킬 수 있고, 또한 비트 셀(110)을 판독하기 위한 경로 또는 스위치 소자(112, 114)에 의해 설정된 그러한 경로(들)와 연관된 메모리 소자(116)상에서 수행될 다른 동작을 제공하기 위한 경로를 제공할 수 있다 (즉, 경로는 세트 및 리세트 동작에 한정되지 않으며 다양한 다른 동작을 위한 경로를 제공할 수 있음).
또한, 스위치 소자(112, 114)는 디바이스(100)의 어레이에 걸쳐 확장되는 다양한 패턴에 기초하여 스위칭될 수 있다. 예를 들어, 제 1 비트 셀(110)의 제 1 스위치 소자(112)는 제 2 비트 셀(120)의 제 2 스위치 소자와 함께 제 1 비트 셀(110)의 메모리 소자(116)를 선택하도록 활성화될 수 있다. 따라서, 하나의 비트 셀로부터의 스위치는 비트 셀(110, 120)의 어레이 배열에 의해, 그 스위치를 직접적으로 포함하지 않는 다른 비트 셀의 특성(예를 들어, 메모리 상태, 상태 판독)에 영향을 미치도록 활성화될 수 있다. 일부 예에서, 복수의 비트 셀(110, 120) 사이에서 원하는 동작을 실질적으로 동시에 달성하기 위한 배열로, 어레이 내의 스위치의 패턴이 활성화될 수 있다(예를 들면 홀수 번째 제 1 스위치 소자(112) 및 짝수 번째 제 2 스위치 소자(114)를 활성화함).
메모리 소자(116)는 전압 및/또는 전류에 응답하는 다양한 타입의 디바이스를 포함할 수 있다. 예를 들어, 메모리 소자(116)는 충분한 전류를 운반한 후에 그 저항 상태를 변화시키는 저항성 판독-전용 메모리(RRAM) 일 수 있다. 일부 예에서, 충분한 전류가 메모리 소자(116)를 통해 제 1 방향으로 전달될 때 바이폴라 RRAM 셀은 저 저항 상태(LRS)로 설정될 수 있고, 충분한 전류가 반대의 제 2 방향으로 전달될 때 고 저항 상태(HRS)로 리세트될 수 있다. 따라서, 메모리 소자(116)는 세트 및 리세트 전류 방향에 대응하는 극성과 관련된 극성 소자(polar device)일 수 있다. 유니폴라 RRAM 메모리 소자(116)가 사용될 수 있으며, 극성 소자는 세트 및 리세트에 대해 동일한 극성의 전류를 사용하여 상태를 변화시킨다. 판독하는 데 극성(polarity)이 이용될 수 있다. 따라서, 다양한 실시예는 바이폴라 및/또는 유니 폴라 메모리 소자(116)를 포함할 수 있으며, 상 변화 랜덤 액세스 메모리(PCRAM), 자기 저항 랜덤 액세스 메모리(MRAM) 또는 제어 가능한 전압 및/또는 전류로 기록 및 판독이 가능한 다른 저장 셀 등의 다른 타입의 메모리 소자를 포함할 수 있다.
도 2는 일례에 따른 비트 셀(210)을 나타내는 도면이다. 비트 셀은 노드(218)에서 제 2 스위치 소자(214)에 연결된 제 1 스위치 소자(212)를 포함한다. 메모리 소자(216)는 노드(218)에서 제 1 및 제 2 스위치 소자(212, 214)에 연결된다. 제 1 스위치 소자(212)는 제 1 전압 레일 노드(211) 및 제 1 입력(213)을 포함한다. 제 2 스위치 소자(214)는 제 2 전압 레일 노드(215) 및 제 2 입력(217)을 포함한다.
제 1 스위치 소자(212)는 포지티브 채널 전계 효과 트랜지스터(PFET)로 도시되고, 제 2 스위치 소자(214)는 네거티브 채널 전계 효과 트랜지스터(NFET)로 도시되나, (예를 들어, 동일한 극성의 또는 극성이 없는 제 1 및 제 2 스위치 소자(212, 214)의 사용을 포함하여) 다른 타입/극성의 스위치 소자가 사용될 수 있다. 제 1 스위치 소자(212)는 제 1 입력(213)에 기초하여 스위치 온 및 오프될 수 있다. 제 2 스위치 소자(214)는 제 2 입력(217)에 기초하여 스위치 온 및 오프될 수 있다. 또한, 스위치(212, 214) 및 메모리 소자(216)를 통해 다양한 전압 및/또는 전류 신호를 제공할 수 있다.
메모리 소자(216)는 세트/리세트 전류/전압에 대한 서로 다른 방향과 연관되는 소자와 같이 극성화된 소자(polarized element)로서 도시되어 있다. 메모리 소자(216)의 극성(polarity)의 방향은 메모리 소자(216)의 두 말단/단자 중 하나에 인접한 흑색점으로 표시된다. 도시된 바와 같이, 비트 셀(210)은 배열에 기초하고 이로써 극성 표시(polarized indication)가 비트 셀(210)의 노드(218)를 향한다. 따라서, 비트 셀(210)에 대한 극성화된 메모리 소자(216)의 방향은 세트/리세트 동작을 완료하기 위해 전류가 비트 셀(210)을 통해 어느 방향으로 이동할지에 영향을 줄 수 있으며, 연장에 의해 전류가 복수의 비트 셀(210)을 포함하는 어레이/디바이스에서 어떤 방향으로 이동할 수 있는지에 영향을 미친다.
복수의 비트 셀(210)은 하나의 비트 셀(210)의 메모리 소자(216)를 다음 비트 셀(210)의 노드(218)에 연결함으로써 어레이에 배열될 수 있다. 비트 셀(210)은 비트 셀(210)이 서로 나란히 서로 접촉하게 그리고 함께 연결되도록 배치되는 접합부(abutment)를 포함하는 다양한 기술에 따라 서로 연결될 수 있다. 따라서, 메모리 소자 대 노드 연결이 성립될 수 있고, 또한 다른 연결(제 1 및 제 2 전압 레일 노드(211, 215)가 함께 연결되어 어레이의 길이를 따라 제각각 제 1 및 제 2 레일을 형성할 수 있음)이 확립될 수 있다. 어레이의 길이를 따라 공유 레일을 형성하기 위해 함께 들어온 상이한 어레이의 레일 노드(211, 215)와 같이, 서로 다른 비트 셀(210)의 다양한 부분이 서로 접촉할 수 있다.
도 3은 일례에 따라 세트 전류 경로(330) 및 리세트 전류 경로(340)를 포함하는 디바이스(300)의 다이어그램이다. 세트 전류 경로(330)는 제 1 비트 셀(310)의 제 1 스위치(312) 및 메모리 소자(316)와 제 2 비트 셀(320)의 제 2 스위치 소자(324)를 포함한다. 리세트 전류 경로(340)는 제 2 비트 셀(320)의 제 1 스위치 소자(322) 및 제 1 비트 셀(310)의 메모리 소자(316) 및 제 2 스위치 소자(314)를 포함한다. 비트 셀은 마찬가지로 도시된 어레이 배열로 연결된다.
디바이스(300)의 어레이 배열은 비트 셀(310, 320) 사이에 유사하게 배열된 메모리 소자(316)의 극성을 갖는 반복되는 일련의 2T1R 비트 셀을 도시한다. 어레이 형성에 기초하여, 2T1R 비트 셀(310, 320)을 통과함으로써 생기는 효과는 4T1R 비트 셀이었다. 세트 및 리세트 전류 경로(330)는 메모리 소자(316)의 극성의 방향에 관하여 형성될 수 있다. 예를 들어, 세트 전류 경로(330)는 극성 도트를 갖는 메모리 소자(316)의 단자로부터 극성 도트를 갖지 않는 다른 단자로 이동한다. 리세트 전류 경로(340)는 메모리 소자(316)의 극성 도트가 없는 단자로부터 도트를 갖는 다른 단자로 이동한다. 따라서, 세트 전류 경로(330)는 각각의 PFET 및 NFET(제 1 비트 셀(310)의 제 1 스위치 소자(312) 및 제 2 비트 셀(320)의 제 2 스위치 소자(324))를 턴 온함으로써 확립되고, 이에 따라 전류는 도 3에 도시된 바와 같이 좌측에서 우측으로 메모리 소자(316)를 세트하도록 메모리 소자(316)의 극성에 따라 이동한다. 리세트 전류 경로(340)는 각각의 PFET 및 NFET(제 2 비트 셀(320)의 제 1 스위치 소자(322) 및 제 1 비트 셀(310)의 제 2 스위치 소자(314))를 턴 온함으로써 확립되며, 이에 따라 메모리 소자(316)를 도 3에 도시된 바와 같이 오른쪽에서 왼쪽으로 리세트하도록 메모리 소자(316)의 극성에 따라 전류가 이동한다. 비트 셀(310, 320)은 메모리 소자(316)와 관련된 극성을 나타내지만, 도 3의 실시예는 단일 극성 메모리 소자(316)(또는 그 극성에 관한 메모리 소자의 세부 사항에 따라 세트/리세트 전류 경로 방향에 대응하는 변화를 갖는 반대 극성)을 사용하여 구현될 수 있다. 세트 및 리세트 동작을 참조하여 설명되었지만, 판독 등의 메모리 소자(316)에서 수행될 다른 동작에 대해 세트 및 리세트 전류 경로(330, 340)가 확립될 수 있다.
디바이스(300)의 어레이에 결합된 2T1R 비트 셀(310, 320)은, 비트 셀(310, 320)이 4T1R 비트 셀로서 동작하고 있는 것처럼 다양한 동작 및 성능 효과를 누리면서 효율적인 구성 및 공간 사용(예를 들어, 4T1R에 비해 비트 셀 당 트랜지스터의 절반을 제거함으로써)을 가능하게 한다. 감지 시, 독립적으로/단독으로 동작하는 경우, 예시적인 비트 셀(310, 320)은 어레이 배열과 비교하여 덜 유용할 수 있으나, 이로 인해 지정 비트 셀은 그 이웃에게 기능을 제공하고 이웃으로부터 기능을 대여할 수 있어, 개별적인 비트 셀의 합보다 큰 상승효과가 있는(synergistic) 디바이스 레벨(어레이 레벨) 기능 및 성능을 제공한다.
형성, 초기 리세트, 세트, 리세트, 포지티브 판독 및 네거티브 판독을 포함하여 다양한 동작이 비트 셀에 의해 또는 비트 셀상에서 수행될 수 있다. 형성, 세트 및 포지티브 판독 동작들 간에 동일한 제 1 극성이 사용될 수 있다(사용되는 전압은 다를 수 있음). 형성을 위해 (형성을 필요로 하는 메모리 소자(316)의 저항성 램 타입에 기초한 예를 가정하면), 필라멘트가 형성되게 하기 위해서는 메모리 소자(316)를 가로질러 상대적으로 실질적으로 더 높은 전압이 통과될 것이다. 예를 들어, 필라멘트의 길이를 변경하기 위한 세팅에서는, 상대적으로 더 낮은 고전압이 사용될 것이다. 판독을 위해서는 더 낮은 상대 전압이 사용될 수 있다. 이러한 형성, 세트 및 포지티브 판독 동작은 세트 전류 경로(330)에 대해 표시된 것과 동일한 극성(예를 들어, 전류/전압의 방향)을 사용할 수 있다. 리세트 전류 경로(340)와 연관된 반대 극성/방향에 대해, 초기 리세트, 리세트 및 네거티브 극성 판독 동작이 수행될 수 있다(예를 들어, 초기 리세트를 위해 인가되는 비정상적으로 높은 리세트 전압을 사용함). 따라서, 비트 셀에서 수행될 예시적인 6 개의 메모리 소자 동작(예를 들어, 형성, 초기 리세트, 세트, 리세트, 포지티브 판독 또는 네거티브 판독)은 이들 두 개의 다른 극성/전위에 따라 적용될 수 있으며, 대응 동작에 적합한 메모리 소자(316)에 걸친 전위의 크기를 변경함으로써 적용될 수 있다. 대안적인 실시예에서, 지정 메모리 소자(316)의 세부 사항 및 어떤 타입의 동작이 지원되는지에 따라 다른 동작이 수행될 수 있으며, 구체적으로 언급된 6 개의 예시적인 동작에 제한되지 않을 수 있다.
도 4a는 일례에 따른 제 1 타입의 비트 셀(410A)의 다이어그램이다. 제 1 스위치 소자(412)는 노드(418)에서 제 2 스위치 소자(414)에 연결된다. 메모리 소자(416)는 노드(418)를 향하는 극성 마킹(polarity marking)으로 나타낸 바와 같이 제 1 극성이다.
메모리 소자(416)의 극성에 따라, 세트 전류 경로는 메모리 소자(416)의 극성 도트 단자(노드(418)에 의해 공유됨)로부터 다른 메모리 소자 단자를 향하는 방향으로 이동하여 메모리 소자(416)를 저 저항 상태(LRS)로 변환시킨다. 이러한 경로는 예를 들어, 노드(418)에서 (예를 들어, 제 1 스위치 소자(412)를 통해) 단자에 포지티브 전압을 지정하고, 메모리 소자(416)의 다른 단자에서 저 전위(예를 들어, 네거티브) 전압을 지정함으로써 확립될 수 있다. 대조적으로, 리세트 전류 경로는 극성 도트를 갖지 않는 메모리 소자(416)의 단자로부터 메모리 소자(416)를 통과하여 노드(418)와 공유되며 극성 도트를 갖는 단자를 향하는 방향으로 진행하여 메모리 소자(416)를 고 저항 상태(HRS)로 변환시킨다. 이러한 경로는 예를 들어, 노드(418)에서 (예를 들어, 제 2 스위치 소자(414)를 통해) 단자에 네거티브 전압을 지정하고 메모리 소자(416)의 다른 단자에 더 높은 전위(예를 들어, 포지티브) 전압을 지정함으로써 확립될 수 있다.
도 4b는 일례에 따른 제 2 타입의 비트 셀(420B)의 다이어그램이다. 제 1 스위치 소자(422)는 노드(428)에서 제 2 스위치 소자(424)에 연결된다. 메모리 소자(426)는 노드(428)로부터 먼 쪽을 향하는 극성 마킹에 의해 나타낸 바와 같이 제 2 극성이다. 제 2 극성에 기초하여, 제 2 타입의 비트 셀(420B)의 세트/리세트 전류 방향은 전술한 제 1 타입의 비트 셀(410A)과 비교하여 역전된다. 따라서, 메모리 소자(426) 양단의 전류 및/또는 전압이 세트/리세트 동작에 관해서 반대이기 때문에, 두 타입의 비트 셀(410A, 420B)의 사용은 비트 셀이 인접하는지에 관계없이 일괄적으로 동시에 동작될 수 있는 비트 셀의 어레이의 구성을 가능하게 한다.
도 5는 일례에 따라 제 1 타입의 비트 셀(510A) 및 제 2 타입의 비트 셀(520B)을 포함하는 디바이스(500)를 나타내는 다이어그램이다. 세트 전류 경로(530)는 제 1 타입의 비트 셀(510A)의 제 1 스위치(512) 및 메모리 소자(516)와, 제 2 타입의 비트 셀(520B)의 제 2 스위치 소자(524)를 포함한다. 리세트 전류 경로(540)는 제 2 타입의 비트 셀(520B)의 제 1 스위치 소자(522)와, 제 1 타입의 비트 셀(510A)의 제 2 스위치 소자(514) 및 메모리 소자(516)를 포함한다. 홀수 및 짝수 비트 셀은 도시된 어레이 배열에 유사하게 연결된다.
디바이스(500)의 어레이는 교번하는(alternating) 극성의 2T1R 비트 셀(510A, 520B)의 상보적인 배열로 형성된다. 극성은 어레이의 길이를 따라 교대되어 하나 이상의 비트 셀(510A, 520B)의 동작을 동시에 가능하게 한다. 도시된 바와 같이, 네 개의 비트 셀은 교번 극성에 의해 인에이블되면, 동시에 동작되는 것으로 도시된다. 주어진 사용 시나리오가 한 번에 비트 셀(들)의 연속되는 그룹에 한 타입의 동작(세트 또는 리세트)을 수행할지라도, 단일 비트 셀이든 수개의 또는 모든 비트 셀의 조합이든 상관없이, 편이성을 위해 세트 및 리세트 전류 경로 모두가 동시에 표시된다는 점에 주의한다. 또한, 제 1 전압 레일 노드(511) 및 제 2 전압 레일 노드(515)(예를 들어, 전원 레일)는 비트 셀(510A, 520B)의 어레이를 가로질러 연속적으로 연장되는 것으로 도시된다. 따라서, 한 쌍의 전원 레일(511, 515)이 디바이스(500)를 동작시키는 데 사용될 수 있어, 한 쌍 이상의 전원 레일을 사용하는 것과 비교하여 공간을 절약한다.
2 개의 비트 셀(510A, 520B)은 어레이 행을 따라 교번하는 극성을 가지며, 짝수 비트 셀(510A)이 하나의 동작과 연관될 수 있게 하고, 홀수 비트 셀(520B)은 다른 동작과 연관시킨다. 보다 구체적으로, 제 1 타입의 홀수 비트 셀의 PFET(512)는 메모리 소자(516, 526)를 통해 홀수 비트 셀(510A) 내의 그러한 PFET들(512)의 우측 또는 좌측으로 세트 전류 경로(530)를 설정할 때 사용될 수 있다. 유사하게, 제 2 타입의 짝수 비트 셀(520B)의 PFET(522)는 짝수 비트 셀(520B)의 PFET(522)의 오른쪽 또는 왼쪽으로 메모리 소자(526, 516)를 통해 리세트 전류 경로(540)를 설정할 때 사용될 수 있다. 세트 또는 리세트 전압을 수신하는 PFET의 이러한 교번하는 배열은 제 1/홀수 타입의 비트 셀(510A)의 PFET가 제 2/짝수 타입의 비트 셀(520B)의 PFET에 의해 사용되는 Vreset과 독립적인 Vset을 입력받게 한다(NFET에 대해서도 유사함).
따라서, 원하는 세트 및 리세트 동작을 수행하기 위해 충전 및/또는 방전되는 용량성 레일(511, 515)에 기초한 세트 및 리세트 구성에 따라 행 및 열 레일 전압을 충전하는 것이 가능하다. 레일(511, 515)상의 전압 및/또는 전압의 극성을 변화시키는 것은, 합리적 크기의 어레이에서 단지 레일 커패시턴스를 충전/방전하는 것으로도 RRAM 어레이에 대한 전력 사용으로 이어질 수 있으며, 또한 시간이 걸릴 수도 있다. 그러나, 디바이스(500)의 어레이의 배열은 그러한 문제를 방지하거나 또는 최소화하는데 이는 상부 레일(511)이 세트 전압과 리세트 전압 사이에 최소 거리를 이동시키면 되기 때문이다(예를 들어, 세트의 경우 3.5 볼트 정도에서, 리세트의 경우 2.5 볼트 정도에서 1 볼트 이동). 따라서, 예시적인 디바이스(500)는 레일의 값을 Vdd와 Vss 사이에서 완전히 그리고 다시 스위칭시킬 필요가 없다(예를 들어, 5 볼트보다 큰 정도의 변경). 레일의 전압을 변경하는 것은 전력 효율성에 대한 레일의 영향과 연관되는 상대적으로 큰 스위치(예를 들어, 도시되지 않은 레일 트랜지스터, 이는 컨트롤러에 따라 레일을 전원에 선택적으로 연결함)의 작동을 포함할 수 있고, 이에 따라 레일의 수 및/또는 레일 전압 변화를 최소화하는 것은 그러한 레일 스위치와 연관된 잠재적인 전류-저항 손실을 최소화할 수 있다.
전술한 바와 같이, 동일한 동작(세트 또는 리세트)이 어레이의 좌측 또는 우측으로 확장된 임의의 크기의 그룹에서 이웃하는 비트 셀(510A, 520B)상에서 동시에 수행될 수 있다. 연속적인 비트 셀(510A, 520B)의 그룹은 지정 동작을 공유할 수 있다. 대안으로, 동작될 비트 셀 사이에 위치하는 선택되지 않은 비트 셀을 통과하는 원하지 않는 세트/리세트 전류 경로를 생성하는 것을 방지하는 것과 같은 다양한 복잡한 문제가 해결되는 경우, 다양한 비트 셀(가령, 인접하지 않는 비트 셀)상에서 반대 동작이 수행될 수 있다.
일부 예에서, 예를 들어, 디바이스들이 테스트를 위해 스위칭되는 디바이스 특성화 절차의 일부로서(가령, 지정 디바이스(500)의 수명 및 다른 파라미터들을 결정하기 위해 비트 셀을 마모시키려고 시도함으로써), 가능한 많은 비트 셀들(510A, 520B)을 활성화하는 것이 바람직할 수 있다. 본 명세서에 설명된 배열은 구조적 풋프린트를 최소화하고 효율성을 극대화하는 동시에 이러한 목표를 달성할 수 있다.
도 6은 일례에 따라 제 1 타입의 비트 셀(610A) 및 제 2 타입의 비트 셀(620B)을 포함하는 디바이스(600)의 다이어그램이다. 세트 전류 경로(630)는 제 1 타입의 비트 셀(610A)의 제 1 전압 레일 노드(611) 및 메모리 소자(616)를 포함하고, 제 2 타입의 비트 셀(620B)의 제 4 전압 레일 노드(660)를 포함한다. 리세트 전류 경로(640)는 제 2 타입의 비트 셀(620B)의 제 3 전압 레일 노드(650) 및 제 1 타입의 비트 셀(610A)의 메모리 소자(616) 및 제 2 전압 레일 노드(615)를 포함한다. 홀수 및 짝수 비트 셀(610A, 620B)은 도시된 어레이 배열에 유사하게 연결된다.
극성이 반대인 두 타입의 비트 셀(610A, 620B)이 어레이 행을 통해 교번된다. 비트 셀 (610A) 타입의 PFET는 메모리 소자(626, 616)를 자신의 좌측 또는 우측으로 세팅할 때 사용될 수 있다. 유사하게, 비트 셀 타입(620B)의 PFET는 메모리 소자(616, 626)를 자신의 좌측 또는 우측으로 리세팅할 때 사용될 수 있다. 이는 타입 610A 비트 셀의 PFET가 타입 620B 비트 셀의 PFET들에 의해 사용되는 Vreset 레일(650)과 독립적인 Vset 레일(611)에 결합시킬 수 있게 한다(NFET 및 레일(615,660)에 대해서도 마찬가지임).
따라서, 도 6에 도시된 예에서, 2 개의 개별 레일(611, 650)이 비트 셀(610A, 620B)의 2 개의 상이한 극성에 대해 제공된다. 세트 전류 경로(630)를 설정하는 것은 한 세트의 레일(제 1 및 제 4 레일(611, 660))에 기초할 수 있다. 리세트 전류 경로(640)(메모리 소자(616, 626)를 통과하는 다른 방향)를 설정하는 것은 별도의 레일 세트(제 3 및 제 2 레일(650, 615))에 기초할 수 있다. 따라서, 레일은 2 개의 상이한 타입의 전압(세트 대 리세트) 사이에서 지정 레일을 변경할 필요 없이, 서로 독립적으로 바람직한 제 각각의 세트/리세트 전압으로 세팅될 수 있다. 지정 비트 셀은 지정 레일의 전압/전하를 반드시 충전하거나 변경할 필요 없이 대응하는 스위칭 소자를 단지 턴 온/오프하는 것만으로 동작될 수 있다. 따라서, 디바이스(600)는 레일(및 연관된 레일 스위치/회로)을 스위칭할 필요가 없으므로 전원을 절약할 수 있고, 레일 극성을 변경하고 레일을 충전하기 위한 시점까지 기다릴 필요가 없으므로 연관된 시간을 절약할 수 있다. 몇몇 실시예에서, 개별 레일 전압은 하나의 레일에서 다른 레일로 전압을 스위칭할 필요 없이 적절하게 대응하는 레일(611, 615, 650, 660)에 연결될 수 있기 때문에 디바이스(600)에 레일 스위치가 필요하지 않다.
도 7은 일례에 따라 제 1 타입의 비트 셀(710A) 및 제 2 타입의 비트 셀(720B)을 포함하는 디바이스(700)의 다이어그램이다. 세트 전류 경로(730)는 제 1 타입의 비트 셀(710A)의 제 1 전압 레일 노드(711) 및 메모리 소자(716)를 포함하고, 제 2 타입의 비트 셀(720B)의 제 2 전압 레일 노드(715)를 포함한다. 리세트 전류 경로(740)는 제 2 타입의 비트 셀(720B)의 제 3 전압 레일 노드(750) 및, 제 1 타입의 비트 셀(710A)의 메모리 소자(716) 및 제 2 전압 레일 노드(715)를 포함한다. 홀수 및 짝수 비트 셀이 도시된 어레이 배열에 유사하게 연결된다.
디바이스(700)는 2 개의 상이한 세트/리세트 전압 레일(711, 750)에 번갈아 연결되고 아래의 공통 접지 레일(715)에 결합되는 비트 셀(710A, 720B)을 나타낸다. 도 6의 디바이스(600)에 도시된 2 개의 별개의 (예를 들어, 로우/네거티브 전위의) 하부 레일(615, 660)과 달리, 2T1R 비트 셀(710A, 720B)의 어레이를 형성하기 위한 그러한 기능이 디바이스(700)의 단일 레일(715)에 포함되었다. 따라서, 메모리 소자(716, 726)는 단지 3 개의 레일(711, 750, 715)을 사용하면서 2T1R 배열의 컴팩트한 레이아웃을 즐기면서 4T1R 비트 셀의 일부인 것처럼 동작될 수 있다. 어레이를 따라 메모리 소자 극성을 교번시킴으로써, 디바이스(700)는 전술한 다른 효과(가령, 하나 이상의 인접한 비트 셀의 동시 동작, 세트 및 리세트 동작 사이에서 레일 전압이 변경될 필요가 없는 개별 레일(711, 750)에 대한 액세스 등)를 누릴 수 있다.
보다 구체적으로, 레일(715)은 하나의 공통 Vss 레일로서 기능할 수 있고, 레일(715)에서 비교적 큰 레일 스위치(이는 레일(715)이 하나의 공통 Vss 레일로서 기능하지 않으면 상호 연결 레일 각각을 Vset, Vreset 또는 Vread에 결합하는 데 필요함)가 필요하지 않게 된다. 또한, 예를 들어 단일 극성 타입의 판독만 사용되는 경우 레일 스위치는 Vset 또는 Vreset 레일(711, 750) 중 하나로부터 제거될 수 있다(즉, 판독이 리세트와 동일한 극성을 갖는 경우, Vreset 레일은 레일 스위치를 사용하여 레일을 Vreset 또는 Vread에 연결하고, Vset 레일은 Vset에 연결된 채 유지될 수 있음).
일반적으로, 비트 셀은 세트 및 리세트와 같은 다른 동작과 비교하여 판독을 위해 사용되는 비교적 낮은 전압과 연관될 수 있다. 예를 들어, 도 7의 포지티브 레일(711, 750) 상의 전압이 어느 타입의 비트 셀(710A, 720B)이 판독될지에 따라 낮아질 수 있다. 포지티브 및 네거티브 극성 읽기를 지원하기 위해 레일의 극성이 변경될 수 있다. 예를 들어, 리세트 레일(레일(750) 등)은 포지티브 극성 판독 전압을 수행하도록 낮아질 수 있고, 세트 레일(레일(711))은 네거티브 극성 판독 전압으로 낮아질 수 있다. 그러나, 지정된 예시적인 디바이스에서 포지티브 극성 판독이 사용되지 않는 다른 예에서, Vset 전압으로부터 멀어지게 Vset 레일을 변경할 필요가 없도록 할 수 있다. 따라서 네거티브 극성 판독이 사용될 수 있고, 이 경우 Vreset 레일은 판독 시간이 되면 전압을 변화시키는 레일이 될 수 있다.
도 8을 참조하면, 본 발명의 다양한 실시예에 따른 흐름도가 도시된다. 흐름도는 이전의 도면을 참조하여 논의된 바와 같이 다양한 시스템 및 디바이스와 함께 이용될 수 있는 프로세스를 나타낸다. 특정 순서로 도시되어 있지만, 본 발명은 그러한 순서로 제한되지 않는다. 오히려, 다양한 프로세스가 상이한 순서로 및/또는 도시된 것 이외의 다른 프로세스와 동시에 이루어질 수 있다는 점을 특히 고려해야 한다.
도 8은 일례에 따라 세트 및 리세트 전류 경로를 설정하는 것에 기초한 흐름도이다. 블록(810)에서, 제 1 비트 셀의 제 1 스위치 소자가 스위칭되고, 제 1 비트 셀의 제 1 스위치 소자는 제 1 비트 셀의 노드에서 제 1 비트 셀의 메모리 소자에 연결된다. 예를 들어, 홀수 비트 셀의 PFET 스위치 소자는 홀수 비트 셀의 세트 동작과 일치하는 스위치 소자의 제 1 입력에 의해 작동될 수 있다. 블록(820)에서, 제 2 비트 셀의 제 2 스위치 소자가 스위칭되어, 제 1 비트 셀의 제 1 스위치 소자 및 제 2 비트 셀의 제 2 스위치 소자를 통해 제 1 비트 셀의 메모리 소자를 따르는 세트 전류 경로를 확립한다. 예를 들어, 짝수 비트 셀의 NFET 스위치 소자는 스위치 소자의 제 2 입력에 의해 작동되어 인접한 비트 셀의 상부 및 하부 스위치 소자 사이의 세트 전류 경로를 완성할 수 있다. 제 2 비트 셀의 제 2 스위치 소자는 제 2 비트 셀의 노드에서 제 1 비트 셀의 메모리 소자에 연결된다. 예를 들어, 홀수 비트 셀들의 메모리 소자는 짝수 비트 셀들의 노드에 연결되고, 반대의 경우도 가능하다.
블록(830)에서, 제 2 비트 셀의 제 1 스위치 소자가 스위칭된다. 예를 들어, 짝수 비트 셀의 PFET 스위치 소자는 짝수 비트 셀의 리세트 동작과 일치하는 스위치 소자의 제 1 입력에 의해 작동될 수 있다. 제 2 비트 셀의 제 1 스위치 소자는 제 2 비트 셀의 노드에서, 제 1 비트 셀의 메모리 소자 및 제 2 비트 셀의 제 2 스위치 소자에 연결된다. 예를 들어, 짝수 비트 셀의 메모리 소자는 홀수 비트 셀의 노드에 결합된다. 블록(840)에서, 제 1 비트 셀의 제 2 스위치 소자가 스위칭되어, 제 2 비트 셀의 제 1 스위치 소자 및 제 1 비트 셀의 제 2 스위치 소자를 통한 리세트 전류 경로를 설정한다. 예를 들어, 홀수 비트 셀의 NFET 스위치 소자는 스위치 소자의 제 2 입력에 의해 동작되어 인접한 비트 셀의 상부 및 하부 스위치 소자 사이의 리세트 전류 경로를 완성할 수 있다. 제 1 비트 셀의 제 2 스위치 소자는 제 1 비트 셀의 노드에서 제 1 비트 셀의 제 1 스위치 소자 및 메모리 소자에 연결된다.
따라서, 본 명세서에 설명된 예시적인 디바이스들은 비교적 적은 스위치 소자를 사용하여 면적, 바이어싱 및 스위칭/시간을 보다 적게 필요로 하면서 4T1R 비트 셀의 성능을 얻도록 2T1R 비트 셀 배열의 이용하는 이점이 있다. 세트 및 리세트 동작 사이에 인터커넥트 레일을 스위칭할 필요가 없으므로 전력 효율이 개선되고, 이는 적어도 선택된 비트 셀과 직렬로 연결되는 레일 스위치(및 이들 각각의 전류 저항 드롭)가 상대적으로 적게 사용되게 할 수 있다.

Claims (15)

  1. 디바이스로서,
    어레이로서 연결된 복수의 비트 셀
    을 포함하되,
    상기 비트 셀은,
    제 1 스위치 소자와,
    노드에서 상기 제 1 스위치 소자에 연결되는 제 2 스위치 소자와,
    상기 노드에서 상기 제 1 스위치 소자 및 상기 제 2 스위치 소자에 연결되는 메모리 소자
    를 포함하고,
    상기 복수의 비트 셀은 제 2 비트 셀의 노드에 연결되어 있는 제 1 비트 셀의 메모리 소자를 기초로 하여(based on) 상기 어레이로서 연결되는
    디바이스.
  2. 제 1 항에 있어서,
    상기 메모리 소자는 극성화되고(polarized), 상기 어레이는 비트 셀 사이에서 극성이 교번하는 복수의 메모리 소자를 포함하는
    디바이스.
  3. 제 1 항에 있어서,
    상기 비트 셀은 상기 제 1 스위치 소자에 연결된 제 1 전압 레일 노드 및 상기 제 2 스위치 소자에 연결된 제 2 전압 레일 노드를 더 포함하고, 상기 비트 셀의 세트 전류 경로 및 리세트 전류 경로는 상이한 비트 셀의 제 1 및 제 2 전압 레일 노드를 포함하는
    디바이스.
  4. 제 1 항에 있어서,
    상기 복수의 비트 셀은 제 1 극성의 메모리 소자를 포함하는 제 1 타입의 비트 셀 및 제 2 극성의 메모리 소자를 포함하는 제 2 타입의 비트 셀을 포함하고,
    상기 제 1 타입의 비트 셀은 상기 제 1 타입의 비트 셀의 제 1 스위치 소자에 연결된 제 1 전압 레일 노드 및 상기 제 1 타입의 비트 셀의 제 2 스위치 소자에 연결된 제 2 전압 레일 노드를 포함하며,
    상기 제 2 타입의 비트 셀은 상기 제 2 타입의 비트 셀의 제 1 스위치 소자에 연결된 제 3 전압 레일 노드 및 상기 제 2 타입의 비트 셀의 제 2 스위치 소자에 연결된 제 4 전압 레일 노드를 포함하고,
    세트 전류 경로는 상이한 비트 셀의 상기 제 1 전압 레일 노드 및 상기 제 4 전압 레일 노드를 포함하고, 리세트 전류 경로는 상이한 비트 셀의 상기 제 2 전압 레일 노드 및 상기 제 3 전압 레일 노드를 포함하는
    디바이스.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 4 전압 레일 노드는, 세트 전압과 리세트 전압 사이의 지정 전압 레일 노드를 변경할 필요 없이, 상기 리세트 전류 경로에 대응하는 상기 리세트 전압 차를 수신할 상기 제 2 레일 노드 및 상기 제 3 전압 레일 노드와 독립적으로 상기 세트 전류 경로에 대응하는 세트 전압 차를 수신하는
    디바이스.
  6. 제 1 항에 있어서,
    상기 복수의 비트 셀은 제 1 극성의 메모리 소자를 포함하는 제 1 타입의 비트 셀 및 제 2 극성의 메모리 소자를 포함하는 제 2 타입의 비트 셀을 포함하고,
    상기 제 1 타입의 비트 셀은 상기 제 1 타입의 비트 셀의 제 1 스위치 소자에 연결된 제 1 전압 레일 노드 및 상기 제 1 타입의 비트 셀의 제 2 스위치 소자에 연결된 제 2 전압 레일 노드를 포함하며,
    상기 제 2 타입의 비트 셀은 상기 제 2 타입의 비트 셀의 제 1 스위치 소자에 연결된 제 3 전압 레일 노드를 포함하고, 상기 제 2 타입의 비트 셀의 제 2 스위치 소자는 상기 제 2 전압 레일 노드에 연결되며,
    세트 전류 경로는 상이한 비트 셀의 상기 제 1 전압 레일 노드 및 상기 제 2 전압 레일 노드를 포함하고, 리세트 전류 경로는 상이한 비트 셀의 상기 제 3 전압 레일 노드 및 상기 제 2 전압 레일 노드를 포함하는
    디바이스.
  7. 제 6 항에 있어서,
    상기 제 1 전압 레일 노드 및 상기 제 2 전압 레일 노드는, 세트 전압과 리세트 전압 사이에서 지정 전압 레일 노드를 변경할 필요 없이, 상기 리세트 전류 경로에 대응하는 리세트 전압 차를 수신하는 상기 제 3 전압 레일 노드 및 상기 제 2 전압 레일 노드와 독립적으로, 상기 세트 전류 경로에 대응하는 세트 전압 차를 수신하는
    디바이스.
  8. 제 1 항에 있어서,
    상기 제 1 스위치 소자는 포지티브 채널 전계 효과 트랜지스터(PFET)이고, 상기 제 2 스위치 소자는 네거티브 채널 전계 효과 트랜지스터(NFET)인
    디바이스.
  9. 제 1 항에 있어서,
    상기 메모리 소자는 i) 멤리스터, ii) 저항성 랜덤 액세스 메모리(RRAM) 소자, 및 iii) 상 변화 랜덤 액세스 메모리(PCRAM) 소자 중 적어도 하나이고, 상기 메모리 소자는 세트 전류에 따라 저 저항 상태(LRS)로 세팅 가능하고, 리세트 전류에 따라 고 저항 상태(HRS)로 리세팅 가능한
    디바이스.
  10. 디바이스로서,
    어레이로서 연결된 복수의 비트 셀
    을 포함하되,
    상기 비트 셀은,
    메모리 소자 - 상기 메모리 소자는 극성화됨 -와,
    노드에서 상기 메모리 소자에 연결되는 제 1 스위치 소자와,
    상기 노드에서 상기 제 1 스위치 소자 및 상기 메모리 소자에 연결되는 제 2 스위치 소자
    를 포함하고,
    상기 복수의 비트 셀은 제 2 비트 셀의 노드에 연결되는 제 1 비트 셀의 메모리 소자를 기초로 하여 상기 어레이로서 연결되며,
    상기 어레이는 비트 셀들 사이에서 교번하는 극성을 나타내는 복수의 메모리 소자를 포함하는
    디바이스.
  11. 제 10 항에 있어서,
    상기 제 1 비트 셀의 제 1 스위치 소자는 상기 제 2 비트 셀의 제 2 스위치 소자를 포함하는 상기 제 1 비트 셀의 세트 전류 경로를 선택적으로 설정하는 것과 관련되고,
    상기 제 1 비트 셀의 제 2 스위치 소자는 상기 제 2 비트 셀의 제 1 스위치 소자를 포함하는 상기 제 1 비트 셀의 리세트 전류 경로를 선택적으로 설정하는 것과 관련되는
    디바이스.
  12. 제 10 항에 있어서,
    상기 제 2 비트 셀의 제 1 스위치 소자는 상기 제 1 비트 셀의 제 2 스위치 소자를 포함하는 상기 제 1 비트 셀의 리세트 전류 경로를 선택적으로 설정하는 것과 관련되고, 제 3 비트 셀의 제 2 스위치 소자를 포함하는 상기 제 2 비트 셀의 리세트 전류 경로를 선택적으로 설정하는 것과 관련되며,
    상기 제 2 비트 셀의 제 2 스위치 소자는 상기 제 1 비트 셀의 제 1 스위치 소자를 포함하는 상기 제 1 비트 셀의 세트 전류 경로를 선택적으로 설정하는 것과 관련되고, 제 3 비트 셀의 제 1 스위치 소자를 포함하는 상기 제 2 비트 셀의 세트 전류 경로를 선택적으로 설정하는 것과 관련되는
    디바이스.
  13. 어레이로서 연결된 복수의 비트 셀, 메모리 소자를 연결하기 위한 노드를 포함하는 비트 셀, 제 1 스위치 소자 및 제 2 스위치 소자를 동작시키는 방법으로서,
    제 1 비트 셀의 제 1 스위치 소자를 스위칭하는 단계 - 상기 제 1 비트 셀의 제 1 스위치 소자는 상기 제 1 비트 셀의 노드에서 상기 제 1 비트 셀의 메모리 소자에 연결됨 - 와,
    제 2 비트 셀의 제 2 스위치 소자를 스위칭하여, 상기 제 1 비트 셀의 제 1 스위치 소자 및 상기 제 2 비트 셀의 제 2 스위치 소자를 통과하여 상기 제 1 비트 셀의 메모리 소자를 따라 세트 전류 경로를 설정하는 단계 - 상기 제 2 비트 셀의 제 2 스위치 소자는 상기 제 2 비트 셀의 노드에서 상기 제 1 비트 셀의 메모리 소자에 연결됨 - 와,
    상기 제 2 비트 셀의 제 1 스위치 소자를 스위칭하는 단계 - 상기 제 2 비트 셀의 제 1 스위치 소자는 상기 제 2 비트 셀의 노드에서 상기 제 1 비트 셀의 메모리 소자 및 상기 제 2 비트 셀의 제 2 스위치 소자에 연결됨 - 와,
    상기 제 1 비트 셀의 제 2 스위치 소자를 스위칭하여 상기 제 2 비트 셀의 제 1 스위치 소자 및 상기 제 1 비트 셀의 제 2 스위치 소자를 통과하여 상기 제 1 비트 셀의 메모리 소자를 따라 리세트 전류 경로를 형성하는 단계 - 상기 제 1 비트 셀의 제 2 스위치 소자는 상기 제 1 비트 셀의 노드에서 상기 제 1 비트 셀의 제 1 스위치 소자 및 메모리 소자에 연결됨 -
    를 포함하는 방법.
  14. 제 13 항에 있어서,
    선택된 홀수 비트 셀의 상기 제 1 스위치 소자 및 선택된 짝수 비트 셀의 상기 제 2 스위치 소자를 스위칭하는 것에 기초하여, 상기 어레이의 복수의 비트 셀에 대응하는 복수의 선택된 메모리 소자를 세팅하는 단계를 더 포함하는
    방법.
  15. 제 13 항에 있어서,
    상기 선택된 짝수 비트 셀의 상기 제 1 스위치 소자 및 상기 선택된 홀수 비트 셀의 상기 제 2 스위치 소자를 스위칭하는 것에 기초하여, 상기 어레이의 복수의 비트 셀에 대응하는 복수의 선택된 메모리 소자를 리세팅하는 단계를 더 포함하는
    방법.
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