JP5415547B2 - メモリ機能付きパストランジスタ回路およびこのパストランジスタ回路を有するスイッチングボックス回路 - Google Patents
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Description
率、電圧間の比率、時間の間隔などは現実のものとは異なる。また、図面の相互間においても、同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。
ENABLE2信号がHレベルに達したときにトランジスタ10a1とスピンMOSFET10Bに直列に電流が流れる。トランジスタ10a1とスピンMOSFET10Bとの間のノードの電圧Vmidは、トランジスタ10a1とスピンMOSFET10Bの抵抗値により決まる。また、スピンMOSFET10Bの抵抗状態により、電圧Vmidが異なる。トランジスタ10d1のゲート電圧をVgateとする。
ENABLE1信号がLレベルなので、トランジスタ10c1は非導通状態となっている。トランジスタ10d1のゲートに十分な正電荷が充電されていれば、第1入出力端子24と第2入出力端子26は導通状態となり、第1入出力端子24と第2入出力端子26が結線された状態となる。これに対して、トランジスタ10d1のゲートに十分な正電荷が充電されていなければ、第1入出力端子24と第2入出力端子26は非導通状態となり、第1入出力端子24と第2入出力端子26が断線の状態となる。このように論理動作の直前に充電期間の動作を行う。トランジスタ10d1のゲートは、トランジスタ10c1のリーク電流により長い時間が経つと充電される。リーク電流により充電される前に、充電期間の動作を行う。
本発明の第1実施形態によるメモリ機能付きパストランジスタ回路を図5に示す。この実施形態のパストランジスタ回路1は、図1に示すパストランジスタ回路1において、トランジスタ10aをp型MOSFET10a1(以下、トランジスタ10a1ともいう)に置き換え、トランジスタ10bをn型スピンMOSFET10B(以下、トランジスタ10Bともいう)に置き換え、トランジスタ10cをn型MOSFET10c1(以下、トランジスタ10c1ともいう)に置き換え、トランジスタ10dをn型MOSFET10d1(以下、トランジスタ10d1ともいう)に置き換えた構成となっている。トランジスタ10a1のゲートには基準電圧GNDが印加され、トランジスタ10Bのゲートには制御信号ENABLE2が入力し、トランジスタ10c1のゲートには制御信号ENABLE1が入力する。
図6Aの電圧Vmidの波形および電圧Vgateの波形において、スピンMOSFET10Bが高抵抗状態の場合を実線で示し、低抵抗状態の場合を破線で示す。時刻t1において、ENABLE2信号をLレベルからHレベルにする。すると、電圧VmidはHレベルから、スピンMOSFET10Bの抵抗状態に応じたレベルとなる。スピンMOSFET10Bが高抵抗状態のときはVddとGNDとの間のレベルとなり、スピンMOSFET10Bが低抵抗状態のときはLレベルになる。
次に、本発明の第2実施形態によるパストランジスタ回路を図7に示す。この実施形態のパストランジスタ回路は、図5に示す第1実施形態において、トランジスタ10a1のゲートに制御信号ENABLE2の反転制御信号ENABLE2−INVを入力し、スピンMOSFET10Bのゲートに電源電圧Vddを印加した構成となっている。
次に、本発明の第3実施形態によるパストランジスタ回路を図8に示す。この実施形態のパストランジスタ回路は、図5に示す第1実施形態において、トランジスタ10a1をp型スピンMOSFET10Aに置き換え、スピンMOSFET10Bをn型MOSFET10b1(以下、トランジスタ10b1ともいう)に置き換えた構成となっている。そして、スピンMOSFET10Aのゲートに基準電圧GNDが印加され、トランジスタ10b1のゲートに制御信号ENABLE2が入力される。
次に、本発明の第4実施形態によるパストランジスタ回路を図10に示す。この実施形態のパストランジスタ回路は、図5に示す第1実施形態において、n型MOSFET10c1、10d1をp型MOSFET10c2、10d2にそれぞれ置き換え、p型MOSFET10c2のゲートに制御信号ENABLE1の反転信号ENABLE1−INVを入力した構成となっている。
次に、本発明の第5実施形態によるパストランジスタ回路を図11に示す。この実施形態のパストランジスタ回路は、図5に示す第1実施形態において、スピンMOSFET10BをMTJ(強磁性トンネル接合)素子10B1に置き換え、トランジスタ10a1のゲートに制御信号ENABLE2−INVを入力した構成となっている。MTJ素子10B1はトランジスタ10a1と直列に接続される。MTJ素子10B1は高抵抗状態および低抵抗状態を持ち、抵抗状態は不揮発性である。
また、第1乃至第4実施形態およびそれらの変形例において、スピンMOSFETを、MTJ素子に置き換えてもよい。
次に、本発明の第6実施形態によるパストランジスタ回路を図13に示す。この実施形態のパストランジスタ回路は、図5に示す第1実施形態において、p型MOSFET10a1をp型のスピンMOSFET10Aに置き換えた構成となっている。すなわち、直列に2個のスピンMOSFET10A、10Bが接続された構成となっている。
10a1 p型MOSFET
10A p型スピンMOSFET
10A1 MTJ素子
10b トランジスタ
10b1 n型MOSFET
10B n型スピンMOSFET
10B1 MTJ素子
10c トランジスタ
10c1 n型MOSFET
10c2 p型MOSFET
10d トランジスタ(パストランジスタ)
10d1 n型MOSFET
10d2 p型MOSFET
20 第1電源
22 第2電源
24 第1入出力端子
26 第2入出力端子
Claims (10)
- 第1の信号線に接続される第1の入出力端子と、
第2の信号線に接続される第2の入出力端子と、
一端が第1の電源に接続される第1の素子と、
前記第1の素子の他端に一端が接続され、他端が第2の電源に接続される第2の素子と、
前記第1の素子の他端にソースおよびドレインの一方が接続され、ゲートに第1の制御信号を受け、前記第1制御信号に依存して導通状態および非導通状態の一方の状態になる第1のトランジスタと、
前記第1のトランジスタの前記ソースおよびドレインの他方にゲートが接続され、前記第1の入出力端子にソースおよびドレインの一方が接続され、前記第2の入出力端子に前記ソースおよびドレインの他方が接続された第2のトランジスタと、
を備え、
前記第1および第2の素子のうちの少なくとも一方が不揮発性メモリ素子であり、他方がMOSFETであり、
前記第1のトランジスタが非導通状態であるときの前記第2のトランジスタの前記ゲートにおける電荷量は前記不揮発性メモリ素子の抵抗状態に依存するパストランジスタ回路。 - 第1の信号線に接続される第1の入出力端子と、
第2の信号線に接続される第2の入出力端子と、
一端が第1の電源に接続される第1の素子と、
前記第1の素子の他端に一端が接続され、他端が第2の電源に接続される第2の素子と、
前記第1の素子の他端にソースおよびドレインの一方が接続され、ゲートに第1の制御信号を受け、前記第1制御信号に依存して導通状態および非導通状態の一方の状態になる第1のトランジスタと、
前記第1のトランジスタの前記ソースおよびドレインの他方にゲートが接続され、前記第1の入出力端子にソースおよびドレインの一方が接続され、前記第2の入出力端子に前記ソースおよびドレインの他方が接続された第2のトランジスタと、
を備え、
前記第1および第2の素子のうちの少なくとも一方が不揮発性メモリ素子であり、他方がMOSFETであり、
前記第1および第2の素子のうちのMOSFETである素子を導通状態にした後に前記第1のトランジスタを導通状態にして前記第2のトランジスタのゲートに電荷を蓄積させ、その後前記第1のトランジスタを非導通状態にするとともに前記第1および第2の素子のうちのMOSFETである素子を非導通状態にして前記第2のトランジスタの前記ゲートに蓄積された電荷量に応じた論理動作を行うパストランジスタ回路。 - 前記不揮発性メモリ素子は、スピンMOSFETである請求項1または2記載のパストランジスタ回路。
- 前記第1の素子はp型MOSFETであり、前記第2の素子はn型スピンMOSFETである請求項3記載のパストランジスタ回路。
- 前記第1の素子はp型スピンMOSFETであり、前記第2の素子はn型MOSFETである請求項3記載のパストランジスタ回路。
- 前記第1の素子はp型スピンMOSFETであり、前記第2の素子はn型スピンMOSFETである請求項3記載のパストランジスタ回路。
- 前記第1および第2のトランジスタは、n型MOSFETである請求項4乃至6のいずれかに記載のパストランジスタ回路。
- 前記第1および第2のトランジスタは、p型MOSFETである請求項4乃至6のいずれかに記載のパストランジスタ回路。
- 前記第1の素子はMTJ素子であり、前記第2の素子はMOSFETである請求項1または2記載のパストランジスタ回路。
- 請求項1乃至9のいずれかに記載のパストランジスタ回路と、前記第1および第2の信号線と、を備えているスイッチングボックス回路。
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