CN115688673A - 用值对配置位进行配置的系统和方法 - Google Patents

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Abstract

本公开涉及用值对配置位进行配置的系统和方法。尤其涉及一种配置位，所述配置位包括至少四个电阻元件和电压放大器。至少两个第一电阻元件可以经由第一电极串联地电连接并且至少两个第二电阻元件可以经由第二电极串联地电连接。所述至少两个第一电阻元件可以经由第三电极和第四电极与所述至少两个第二电阻元件并联地电连接。所述第一电极和所述第二电极可以电连接到电压源。所述第三电极和所述第四电极可以电连接到所述电压放大器的输入端。

Description

用值对配置位进行配置的系统和方法
相关申请的交叉引用
本申请要求在2022年2月28日提交的美国非临时专利申请17/652,905号的权益，所述美国非临时专利申请要求在2021年7月22日提交的美国临时专利申请63/224,637号的权益，其全部内容通过引用方式并入本文中。
技术领域
本公开的实施方案尤其涉及配置位。更具体地，本公开的某些实施方案涉及用值对配置位进行配置。
引言
在现场可编程门阵列(FPGA)中，配置位可能分散在整个装置中，并且由这些位提供的信息可以控制FPGA的功能。然而，配置位的常规实现可能存在性能、安全性和/或缩放问题。举例来说，静态随机存取存储器(SRAM)(易失性存储器)可以用于在从外部非易失性存储器启动时将配置位加载到FPGA中。然而，这会引起安全问题，因为所有配置位的信息都可能集中存储在非易失性存储器中。另外，将外部存储器用于非易失性存储可能会使配置位的信息受到外部辐射的破坏，与FPGA中的非易失性存储相比，可能会导致FPGA的引导时间变慢，和/或可能需要大量的外围模拟电路用于读取或写入。
配置位存储的一些常规实现可以使用FPGA中的非易失性存储(例如，可以将闪存而不是SRAM用于配置位)。然而，FPGA中的非易失性存储器的常规实现可能涉及FPGA中的大量附加电路，这可能会阻止这些常规实现与更小规模技术一起使用。举例来说，闪存可能无法扩展到28纳米(nm)以下的节点。因此，在FPGA(或类似的集成电路)中可能需要可扩展到小规模技术的非易失性存储器。
本公开涉及小规模集成电路(例如，小规模FPGA)中的配置位(例如，存储器装置，例如磁阻式随机存取存储器(MRAM)或电阻式随机存取存储器(ReRAM))和方法用于用值对配置位进行配置的方法。然而，当前公开的范围由所附权利要求限定，而不是由所得装置或方法的任何特性限定。
附图简述
在下面的详细描述过程中，将参考附图。附图示出本公开的不同方面，并且在适当的情况下，说明不同附图中的类似结构、部件、材料和/或元件的参考数字被类似地标记。应当理解，结构、部件和/或元件的各种组合是预期的并且在本公开的范围内，具体示出的那些除外。
此外，本文中描述并且说明了本公开的许多实施方案。本公开既不限于任何单个方面或其实施方案，也不限于这些方面和/或实施方案的任何组合和/或排列。此外，本公开的每个方面和/或其实施方案可以单独地使用或与本公开的其它方面和/或其实施方案中的一个或多个组合地使用。为简洁起见，某些排列和组合在此不单独地讨论和/或说明；然而，所有排列和组合都被认为落入本发明的范围内。
图1A根据本公开的一方面描绘示例性FPGA架构。
图1B根据本公开的一方面描绘图1A的FPGA架构的示例性可配置逻辑块。
图2A根据公开的一示例性实施方案描绘被配置用于读出第一值的多次可编程配置位的示例性电路。
图2B根据公开的一示例性实施方案描绘被配置用于读出第二值的多次可编程配置位的示例性电路。
图3A根据公开的一示例性实施方案描绘被配置用于写入第一值的多次可编程配置位的示例性电路。
图3B根据公开的一示例性实施方案描绘被配置用于写入第二值的多次可编程配置位的示例性电路。
图4A根据公开的一示例性实施方案描绘被配置用于读出第一值的一次性可编程配置位的示例性电路。
图4B根据公开的一示例性实施方案描绘被配置用于读出第二值的一次性可编程配置位的示例性电路。
图5根据公开的一示例性实施方案描绘被配置用于写入第二值的多次可编程配置位的示例性电路。
图6根据公开的一示例性实施方案描绘被配置用于读出值的可编程配置位的示例性电路。
图7A根据公开的一示例性实施方案描绘利用第一值对配置位的电路的示例性一次性编程。
图7B根据公开的一示例性实施方案描绘利用第二值对配置位的电路的示例性一次性编程。
图8根据本公开的一方面描绘用于用值对配置位进行多次编程的示例性方法的流程图。
图9根据本公开的一方面描绘用于用值对配置位进行一次性编程的示例性方法的流程图。
再次，本文中描述并且说明了许多实施方案。本公开既不限于任何单个方面或其实施方案，也不限于这些方面和/或实施方案的任何组合和/或排列。本公开的每个方面和/或其实施方案可以单独地使用或与本公开的其它方面和/或其实施方案中的一个或多个组合地使用。为简洁起见，许多这些组合和排列在本文中没有单独讨论。
如本文所使用，术语“包括(comprises)”、“包括(comprising)”或其任何其它变体意图涵盖非排它性的包括，这样使得包括一系列要素的过程、方法、物品或设备不仅包括那些要素，而且可以包括没有明确列出或这种过程、方法、物品或设备所固有的其它要素。术语“示例性”是在“示例”意义而不是“理想”意义上使用。
具体实施方式
在本文中公开详细的说明性方面。然而，在本文中公开的具体结构细节和功能细节仅是为了描述本公开的示例实施方案的目的而具有代表性。本发明可用许多不同形式来体现且不应该被理解为限于本文中所阐述的实施方案。此外，本文中所用的术语仅用于描述特定的实施方案的目的，而并不意图限制本文中所描述的示例性实施方案。
当本说明书提及“一个实施方案”或“一实施方案”时，其意图意味着结合正在讨论的实施方案所描述的特定特征、结构或特性包括在本公开的至少一个预期实施方案中。因此，在说明书中的不同位置出现的短语“在一个实施方案中”或“在一实施方案中”并不构成对本公开的单个实施方案的多个引用。
如本文中所使用，单数形式“一”和“所述”意图也包括复数形式，除非上下文明确另外指示。还应注意到，在一些替代的实现方式中，所描述的特征和/或步骤可能不按图中所描绘或本文中所讨论的顺序发生。举例来说，连续示出的两个步骤或图可以大体上同时执行，或者有时可以按相反的顺序执行，这取决于所涉及的功能性/动作。在一些方面，一个或多个所描述的特征或步骤可以完全省略，或者可以在不脱离本文中所描述的实施方案的范围的情况下用其间的中间步骤执行，这取决于所涉及的功能/动作。
此外，本文中的术语“第一”、“第二”等并不表示任何顺序、数量或重要性，而是用于将一个要素与另一个要素区分开来。类似地，例如“顶部”、“底部”等的相对取向术语是参考所描述的图中所示的结构的取向来使用。还应注意，本文中公开的所有数值可能与所公开的数值有±10％的变化(除非规定了不同的变化)。此外，例如“约”、“基本上”、“大约”等的所有相关术语都用于指示±10％的可能变化(除非另有说明或指定了另外的变化)。
一方面，本公开涉及对存储装置进行编程的技术和实现方式，所述存储装置包括例如在供电停止时能够保持数据的非易失性或“永久”存储器(例如，闪存、MRAM或ReRAM)。尽管以下描述参考MRAM或ReRAM存储器装置单元，但本发明可以在其它存储器装置中实现，包括但不限于电擦除可编程只读存储器(EEPROM)和/或铁电随机存取存储器(FRAM)。
现在参考图1A，根据本公开的一方面描绘一示例性FPGA架构100。如所图示，FPGA架构100可包括一个或多个输入/输出(I/O)部件102，所述I/O部件可以将FPGA架构100与在FPGA架构100外的外围电路和/或部件电连接。另外，FPGA架构100可包括一个或多个可配置逻辑块(CLB)104。CLB 104可包括被配置为执行FPGA架构100的各种逻辑操作，例如逻辑功能、存储功能和/或类似功能，的电路。FPGA架构100还可包括一个或多个多路选择器106。多路选择器106可包括被配置为在多个输入信号(模拟或数字信号)之间进行选择并且输出所选择的输入信号的电路。此外，FPGA架构100可包括一个或多个加法器108。加法器108可包括被配置为接收多个信号并且将所述多个信号相加在一起并且输出相加后的信号的电路。另外或替代地，FPGA架构100可包括一个或多个减法部件以从另一个信号减去一个信号。FPGA架构100可包括一个或多个未在图1A中图示或关于所述图未描述的其它部件。
现在参考图1B，根据本公开的一方面描绘图1A的FPGA架构100的示例性CLB 104。CLB 104可包括一个或多个逻辑瓦片(logic tile)110。逻辑瓦片110可包括可编程电路以执行FPGA架构100的一个或多个逻辑操作。逻辑瓦片110还可包括类似于多路选择器106的多路选择器112。然而，多路选择器112可被配置用于逻辑瓦片110的特定操作。另外，逻辑瓦片110可包括一个或多个开关盒118。开关盒118可包括被配置为将逻辑瓦片110的各种部件彼此电连接的电路。此外，逻辑瓦片110可包括一个或多个查找表120，所述查找表可包括存储并且输出用于输入信号的一个或多个组合的预定义信号的电路。
逻辑瓦片110可另外包括一个或多个配置位122。总之，逻辑瓦片110的配置位122可以控制逻辑瓦片110和/或FPGA架构100的操作。CLB 104可包括一个或多个未在图1B中图示或描述的其它部件。
图2A根据公开的一示例性实施方案描绘被配置用于读出第一值的多次可编程配置位122的示例性电路200。举例来说，配置位122可以是MRAM(例如，切换MRAM或自旋转移力矩(STT)MRAM)或可以被重新编程多次以表示不同值的ReRAM。图2A中图示的配置位122的电路可读出第一值(例如，二进制0和1系统的0值)。
如所图示，配置位122可包括磁隧道结(MTJ)桥202、电压放大器204和反相器206。MTJ桥202可包括一个或多个电阻元件208(例如，电阻元件208a、208b、208c和208d)。尽管图2A将MTJ桥202图示为包括四个电阻元件208，但某些实施方案可包括大于四个的任意数量的多个电阻元件208(例如，5个、6个、7个、8个等电阻元件)。电阻元件208可包括MTJ或另一类型的能够对电流的流动提供阻力的电气部件。举例来说，电阻元件208可以具有多种阻态(例如，低阻态(平行)Rp和高阻态(反平行)Rap)。
MTJ桥202还可包括一个或多个电极212(例如，电极212a、212b、212c和212d)以将不同的电阻元件208串联地或并联地电连接。举例来说，电阻元件208a、208b(形成第一组电阻元件208)可以经由电极212a串联地电连接，电阻元件208c、208d(形成第二组电阻元件208)可以经由电极212b串联地电连接，第一组电阻元件和第二组电阻元件可以经由电极212c、212d并联地电连接。
如图2A中进一步所图示，配置位122可包括一个或多个电气连接件210(例如，电气连接件210a、210b、210c、210d和210e)。电气连接件210a可以将电极212a电连接到电压源(图2A中未图示)并且电气连接件210b可以将电极212b电连接到电压源。电气连接件210c可以将电极212c电连接到电压放大器204的输入端并且电气连接件210d可以将电极212d电连接到电压放大器204的输入端。电气连接件210e可以将电压放大器的输出端电连接到反相器206。
取决于反相器206的栅极是打开还是关闭，反相器206可以处于不同的状态下。基于施加到MTJ桥202的电压，反相器206可以处于指示第一值(例如，1值)的第一状态(例如，1状态)。在这个实例中，反相器206被图示为串联连接的n型金属氧化物半导体(NMOS)晶体管和p型金属氧化物半导体(PMOS)晶体管。举例来说，图2A说明正读取电压(Vr)可以从电压源输入到电极212a、212b并且负电压(Vout)可以从电极212c、212d输出到电压放大器204。来自MTJ桥202的电压输出(Vout)可以由电压放大器204放大。举例来说，在图2A中，来自MTJ桥202的Vout可以将电压放大器的输出驱动到0V。电压放大器204可以处于锁存阶段(latchstage)以在读取完成后感测和保持已编程状态，并且为此可能不需要感测偏压。
如上所述，电阻元件208可以具有两种阻态(例如，高阻态Rap和低阻态Rp)。对于反相器206的第一状态，电阻元件208a、208d可以处于高阻态并且电阻元件208b、208c可以处于低阻态。
参考图2B，根据公开的一示例性实施方案描绘被配置用于读出第二值的多次可编程配置位122的示例性电路200。在图2B中，反相器206可以基于施加到MTJ桥202的电压而处于指示第二值(例如，0值)的第二状态(例如，0状态)。在这个实例中，反相器206被图示为串联连接的NMOS晶体管和PMOS晶体管。举例来说，图2B说明正Vr可以从电压源输入到电极212a、212b并且正电压(Vout)可以从电极212c、212d输出到电压放大器204。来自MTJ桥202的Vout可以由电压放大器204放大。举例来说，在图2B的实例中，来自MTJ桥202的Vout可以将电压放大器的输出驱动到正漏极电压(Vdd)。对于反相器206的第二状态，电阻元件208b、208c可以处于本文中其它地方所描述的高阻态并且电阻元件208a、208d可以处于本文中其它地方所描述的低阻态。
图3A根据公开的一示例性实施方案描绘被配置用于写入第一值的多次可编程配置位122的示例性电路300。电路300可包括MTJ桥202、电压放大器204、反相器206、电阻元件208、电气连接件210和电极212(出于解释性目的，其中的一些在图3A中未图示)，它们以与图2A中图示的电路200类似的方式配置。
反相器206(图3A中未图示)可以基于施加到电极212c(例如，第一底部电极)的正Vdd和施加到电极212d(例如，第二底部电极)的接地电压(GND)而处于指示第一值(例如，0值)的第一状态(例如，0状态)下。在这种状态下，基于施加Vdd和GND，电流可以从电极212c向上流过电阻元件208a并且向下流过电阻元件208c，流过电极212a、212b(例如，顶部电极)，再向下流过电阻元件208b并且向上流过电阻元件208d，到达电极212d。施加到电极212c的正Vdd可以高于电阻元件的开关电压，并且低于电阻元件的击穿电压。
转到图3B，根据公开的一示例性实施方案描绘被配置用于写入第二值的多次可编程配置位122的示例性电路300。电路300可包括MTJ桥202、电压放大器204、反相器206、电阻元件208、电气连接件210和电极212(出于解释性目的，其中的一些在图3B中未图示)，它们以与图2B中图示的电路200类似的方式配置。
反相器206(图3B中未图示)可以基于施加到电极212d(例如，第二底部电极)的正Vdd和施加到电极212c(例如，第一底部电极)的GND电压而处于指示第二值(例如，1值)的第二状态(例如，1状态)下。在这种状态下，基于施加Vdd和GND，电流可以从电极212d向上流过电阻元件208b并且向下流过电阻元件208d，流过电极212a、212b(例如，顶部电极)，再向下流过电阻元件208a并且向上流过电阻元件208c，到达电极212c。
图4A根据公开的一示例性实施方案描绘被配置用于读出第一值的一次性可编程配置位122的示例性电路400。举例来说，配置位122不能重新编程为另一个值。电路400可包括MTJ桥202、电压放大器204、反相器206、电阻元件208、电气连接件210和电极212，它们以与图2A中图示的电路200类似的方式配置。然而，电阻元件208b、208c可以短路(在图4A中由“短路”标识)，而不是使电阻元件208b、208c处于低或高阻态。这些电阻元件的短路可以导致反相器206永久地处于指示第一值(例如，1值)的第一状态(例如，1状态)下。
转到图4B，根据公开的一示例性实施方案描绘被配置用于读出第二值的一次性可编程配置位122的示例性电路400。举例来说，配置位122不能重新编程为另一个值。电路400可包括MTJ桥202、电压放大器204、反相器206、电阻元件208、电气连接件210和电极212，它们以与图2B中图示的电路200类似的方式配置。然而，电阻元件208a和208d可以短路，而不是使电阻元件208a和208d处于低或高阻态。这些电阻元件208的短路可以导致反相器206永久地处于指示第二值(例如，0值)的第二状态(例如，0状态)下。
图5根据公开的一示例性实施方案描绘本文中描述的被配置用于写入第二值的多次可编程配置位122的示例性电路500。电路500可包括MTJ桥202、电压放大器204、反相器206、电阻元件208、电气连接件210和电极212，它们类似于本文中在别处描述的元件。电路500还可包括到GND电路502(包括晶体管，例如NMOS)的连接件和到Vdd供电电路504(包括晶体管，例如PMOS)的连接件。利用电路500，写入本文中描述的第二值(例如，1值)可以通过将电极212c、212d分别连接到GND电路502和Vdd供电电路504来执行。在这种配置中，可能不需要写入偏压调节。虽然在图5中未示出，但是到GND电路502的连接件和到Vdd电路504的连接件可以具有多个晶体管和反相器以提供对写入电压的时序控制。
图6根据公开的一示例性实施方案描绘被配置用于读出值的可编程配置位122的示例性电路600。电路600可包括MTJ桥202、电压放大器204、反相器206、电阻元件208、电气连接件210和电极212(出于解释性目的，其中一些在图6中示图出)，它们类似于本文中在别处描述的元件。电路600还可包括栅极电压(“Vgate”)电路602，其包括二极管连接的晶体管压降以从Vgate降压。Vgate可以是读取所需的任何生成电压，或者Vgate可以是供电电压，例如Vdd。另外，电路600可包括GND电路604，所述GND电路包括晶体管，例如NMOS。电路604可包括具有读取使能(read_en)的时序控制电路，其可用于节省静态电流消耗。当读取被启用时，MTJ桥202可以具有静态电流并且可用于使用电压放大器204进行读取。在这种配置中，可能不需要读取偏压电路。虽然在图6中未示出，但其它晶体管和反相器可用于Vdd供电电路602和GND电路604中以精确地控制读取操作的时序。
图7A根据公开的一示例性实施方案描绘利用第一值对配置位122的电路的示例性一次性编程700。所述电路可包括MTJ桥202、电压放大器204、反相器206、电阻元件208、电气连接件210和电极212(出于解释性目的，其中一些在图7A中未图示)，它们类似于本文中在别处描述的元件。电阻元件208a、208b可以形成第一组电阻元件208并且电阻元件208c、208d可以形成第二组电阻元件208。
所述编程可包括两个步骤702、704，以用与以上结合图4的电路400描述的方式类似的方式对电路进行配置。第一步骤702可包括对电阻元件208施加各种电压(例如，同时地或在不同时间)。举例来说，可以对电阻元件208b(第一组电阻元件208中的一个)施加相对高的(与Vdd相比)编程电压(Vprog)706以使电阻元件208b短路。这样，可以从电极212d到电极212a对电阻元件208b施加正电压，以用第一值对配置位122进行编程。
第二步骤704可包括对电阻元件208施加各种电压(例如，同时地或在不同时间)。举例来说，可以对电阻元件208c(第二组电阻元件208中的一个)施加相对高的(与Vdd相比)编程电压(Vprog)714以使电阻元件208c短路。这样，可以从电极212b到电极212c对电阻元件208c施加正电压，以用第一值对配置位122进行编程。
转到图7B，根据公开的一示例性实施方案描绘利用第二值对配置位122的电路的示例性一次性编程700。所述电路可包括MTJ桥202、电压放大器204、反相器206、电阻元件208、电气连接件210和电极212(出于解释性目的，其中一些在图7B中未图示)，它们类似于本文中在别处描述的元件。电阻元件208a、208b可以形成第一组电阻元件208并且电阻元件208c、208d可以形成第二组电阻元件208。
所述编程可包括两个步骤716、718，以用与以上结合图4B的电路400描述的方式类似的方式对电路进行配置。第一步骤716可包括对电阻元件208施加各种电压(例如，同时地或在不同时间)。举例来说，可以对电阻元件208a(第一组电阻元件208中的一个)施加相对高的Vprog 720，以使电阻元件208a短路。这样，可以从电极212c到电极212a对电阻元件208a施加正电压，以用第二值对配置位122进行编程。
第二步骤718可包括对电阻元件208施加各种电压(例如，同时地或在不同时间)。举例来说，可以对电阻元件208d(第二组电阻元件208中的一个)施加相对高的Vprog 726，以使电阻元件208d短路。这样，可以从电极212b到电极212d对电阻元件208d施加正电压，以用第二值对配置位122进行编程。
图8根据本公开的一方面描绘用于用值对配置位122进行多次编程的示例性方法800的流程图。举例来说，方法800可以用在图3A和/或图3B中图示并且结合所述图描述的方式对配置位122进行编程。
在步骤802中，方法800可包括对配置位(例如，配置位122)的第一底部电极施加正电压。举例来说，为了用第一状态的第一值(例如，0状态的0值)对配置位122进行编程，方式类似于图3A中图示的方式，步骤802可包括对电阻元件208a、208c之间的电极212c施加正电压。替代地，为了用第二状态的第二值(例如，1状态的1值)对配置位122进行编程，方式类似于图3B中图示的方式，步骤802可包括对电阻元件208b、208d之间的电极212d施加正电压。
在步骤804中，方法800可包括对配置位(例如，配置位122)的第二底部电极施加接地(GND)电压。举例来说，为了用第一状态的第一值对配置位122进行编程，方式类似于图3A中图示的方式，步骤804可包括对电阻元件208b、208d之间的电极212d施加GND电压。替代地，为了用第二状态的第二值对配置位122进行编程，方式类似于图3B中图示的方式，步骤804可包括对电阻元件208a、208c之间的电极212c施加GND电压。
图9根据本公开的一方面描绘用于用值对配置位122进行一次性编程的示例性方法900的流程图。举例来说，方法900可以用在图7A和/或图7B中图示并且结合所述图描述的方式对配置位122进行编程。
在步骤902中，方法900可包括对第一组电阻元件(例如，第一组电阻元件208)中的一个电阻元件施加正电压，以使所述第一组电阻元件中的所述一个电阻元件短路。举例来说，第一组电阻元件208可包括电阻元件208a、208b，并且步骤902可包括从电极212d到电极212a对电阻元件208b施加正电压，以用第一值(例如，0值)对配置位122进行编程。在这个实例中，电阻元件208b可以处于低阻态并且电阻元件208a可以处于高阻态。替代地，步骤902可包括从电极212c到电极212a对电阻元件208a施加正电压，以用第二值(例如，1值)对配置位122进行编程。在这个实例中，电阻元件208a可以处于低阻态并且电阻元件208b可以处于高阻态。
步骤904可包括对第二组电阻元件(例如，第二组电阻元件208)中的一个电阻元件施加正电压，以使所述第二组电阻元件中的所述一个电阻元件短路。举例来说，第二组电阻元件208可包括电阻元件208c、208d，并且步骤902可包括从电极212b到电极212c对电阻元件208c施加正电压，以用第一值对配置位122进行编程。在这个实例中，电阻元件208c可以处于低阻态并且电阻元件208d可以处于高阻态。替代地，步骤904可包括从电极212b到电极212d对电阻元件208d施加正电压，以用第二值对配置位122进行编程。在这个实例中，电阻元件208d可以处于低阻态并且电阻元件208c可以处于高阻态。
本文中描述的某些实施方案可包括附加或替代的方面。作为一个示例方面，将值写入到配置位122可包括使用写入验证技术。作为另一个示例方面，电阻元件208可包括高电阻区域MTJ，以便将Vdd用于写入。
作为另一个示例方面，可以通过每个控制信号的直接路由或通过使用扫描链寄存器来提供用于读取和写入操作的数字控制输入。扫描链寄存器中的位可以在这方面提供不同的控制信号。
这样，本文中描述的某些实施方案可提供用值对配置位122进行多次编程或一次性编程。这种编程可以在不与在FPGA架构100外的存储装置通信的情况下执行。相对于常规技术，这样可以提高安全性和/或减少实现配置位122所需的电路的量。举例来说，某些实施方案可以通过消除对读出放大器或写入驱动器的需要来简化外围电路。另外，通过使用MTJ桥202，某些实施方案可以为非易失性存储器提供紧凑的电路，相对于在FPGA架构100中实现非易失性存储器(例如，基于闪存的存储器)的常规技术，这样可以节省芯片空间。这样可以允许片上非易失性存储器的可扩展到比常规技术更小的制造规模。
在一个实施方案中，一种配置位可包括：至少四个电阻元件，其中至少两个第一电阻元件经由第一电极串联地电连接并且至少两个第二电阻元件经由第二电极串联地电连接，其中所述至少两个第一电阻元件经由第三电极和第四电极与所述至少两个第二电阻元件并联地电连接；以及电压放大器，其中所述第一电极和所述第二电极电连接到电压源，并且其中所述第三电极和所述第四电极电连接到所述电压放大器的输入端。
所述配置位的各种实施方案可包括：所述配置位还包括电连接到所述电压放大器的输出端的反相器，其中所述反相器基于以下各项而处于指示值的状态：从所述电压源输入到所述第一电极和所述第二电极的正电压；从所述第三电极和所述第四电极输出到所述电压放大器的负电压；从所述电压放大器输出的等于零电压的电压；以及在所述第一电极与所述第三电极之间和在所述第二电极与所述第四电极之间比在所述第一电极与所述第四电极之间和在所述第二电极与所述第三电极之间电阻高的电阻元件；所述配置位还包括电连接到所述电压放大器的输出端的反相器，其中所述反相器基于以下各项而处于指示值的状态：从所述电压源输入到所述第一电极和所述第二电极的正电压，其中所述正电压低于用于读取操作的电阻元件的开关电压；从所述第三电极和所述第四电极输出到所述电压放大器的正电压；从所述电压放大器输出的等于正漏极电压的电压；以及在所述第一电极与所述第三电极之间和在所述第二电极与所述第四电极之间比在所述第一电极与所述第四电极之间和在所述第二电极与所述第三电极之间电阻低的电阻元件；所述配置位还包括电连接到所述电压放大器的输出端的反相器，其中所述反相器基于以下各项而处于指示值的状态：从所述电压源输入到所述第一电极和所述第二电极的正电压；从所述第三电极和所述第四电极输出到所述电压放大器的负电压；从所述电压放大器输出的等于零电压的电压；以及在所述第一电极与所述第四电极之间和在所述第二电极与所述第三电极之间的短路的电阻元件；所述配置位还包括电连接到所述电压放大器的输出端的反相器，其中所述反相器基于以下各项而处于指示值的状态：从所述电压源输入到所述第一电极和所述第二电极的正电压；从所述第三电极和所述第四电极输出到所述电压放大器的正电压；从所述电压放大器输出的等于正漏极电压的电压；以及在所述第一电极与所述第三电极之间和在所述第二电极与所述第四电极之间的短路的电阻元件；其中所述四个电阻元件中的每一个包括磁隧道结(MTJ)；其中所述配置位包括磁阻式随机存取存储器(MRAM)或电阻式随机存取存储器(ReRAM)；其中所述配置位包括在现场可编程门阵列(FPGA)中；并且其中所述第一电极经由二极管电连接到所述电压源并且所述第二电极电连接到接地电压。
在另一个实施方案中，一种用于对配置位进行编程的方法可包括：对所述配置位的第一底部电极施加正电压，其中所述正电压高于电阻元件的开关电压并且低于所述电阻元件的击穿电压；以及对所述配置位的第二底部电极施加接地电压，其中所述配置位包括在第一电阻元件与第二电阻元件之间的第一顶部电极和在第三电阻元件与第四电阻元件之间的第二顶部电极，并且其中所述第一电阻元件和所述第二电阻元件中的一个具有比所述第一电阻元件和所述第二电阻元件中的另一个高的电阻率，并且其中所述第三电阻元件和所述第四电阻元件中的一个具有比所述第三电阻元件和所述第四电阻元件中的另一个高的电阻率。
用于对所述配置位进行编程的所述方法的各种实施方案可包括：其中所述第一电阻元件具有比所述第二电阻元件高的电阻率并且所述第四电阻元件具有比所述第三电阻元件高的电阻率，以用值对所述配置位进行编程，其中所述正电压的所述施加进一步包括施加正电压到在所述第一电阻元件与所述第三电阻元件之间的所述第一底部电极，并且其中所述接地电压的所述施加进一步包括对在所述第二电阻元件与所述第四电阻元件之间的所述第二底部电极施加所述接地电压；其中，基于所述正电压和所述接地电压的所述施加，电流从所述第一底部电极向上流过所述第一电阻元件并且向下流过所述第三电阻元件，流过所述第一顶部电极和所述第二顶部电极，再向下流过所述第二电阻元件并且向上流过所述第四电阻元件，到达所述第二底部电极；其中所述第二电阻元件具有比所述第一电阻元件高的电阻率并且所述第三电阻元件具有比所述第四电阻元件高的电阻率，以用值对所述配置位进行编程，其中所述正电压的所述施加进一步包括对在所述第二电阻元件与所述第四电阻元件之间的所述第二底部电极施加正电压，并且其中所述接地电压的所述施加进一步包括对在所述第一电阻元件与所述第三电阻元件之间的所述第一底部电极施加所述接地电压；并且其中，基于所述正电压和所述接地电压的所述施加，电流从所述第二底部电极向上流过所述第二电阻元件并且向下流过所述第四电阻元件，流过所述第一顶部电极和所述第二顶部电极，再向下流过所述第一电阻元件并且向上流过所述第三电阻元件，到达所述第一底部电极。
在另一个实施方案中，一种用于对配置位进行编程的方法，所述配置位包括包括第一电阻元件和第二电阻元件的第一组电阻元件并且包括包括第三电阻元件和第四电阻元件的第二组电阻元件，所述方法包括：对所述第一组电阻元件中的一个电阻元件施加正电压，以使所述第一组电阻元件中的所述一个电阻元件短路，其中所述第一组电阻元件经由第一电极串联地电连接；以及对所述第二组电阻元件中的一个电阻元件施加所述正电压，以使所述第二组电阻元件中的所述一个电阻元件短路，其中所述第二组电阻元件经由第二电极串联地电连接，其中所述第一组电阻元件和所述第二组电阻元件经由第三电极和第四电极并联地电连接。
用于对所述配置位(所述配置位包括包括第一电阻元件和第二电阻元件的第一组电阻元件并且包括包括第三电阻元件和第四电阻元件的第二组电阻元件)进行编程的所述方法的各种实施方案可包括：其中所述对所述第一组电阻元件中的所述一个电阻元件施加所述正电压还包括从所述第四电极到所述第一电极对所述第二电阻元件施加所述正电压，以用值对所述配置位进行编程；其中所述对所述第二组电阻元件中的所述一个电阻元件施加所述正电压还包括从所述第二电极到所述第三电极对所述第三电阻元件施加所述正电压，以用该值对该配置位进行编程；其中所述对所述第一组电阻元件中的所述一个电阻元件施加所述正电压还包括从所述第三电极到所述第一电极对所述第一电阻元件施加所述正电压，以用值对所述配置位进行编程；其中所述对所述第二组电阻元件中的所述一个电阻元件施加所述正电压还包括从所述第二电极到所述第四电极对所述第四电阻元件施加所述正电压，以用该值对该配置位进行编程；并且其中所述配置位包括在现场可编程门阵列(FPGA)中。
出于清楚和理解的目的，已经对本发明的前述描述进行描述。并非旨在将本发明限制为所公开的精确形式。在本申请的范围和等效范围内可以进行各种修改。

Claims (20)

1.一种配置位，所述配置位包括：
至少四个电阻元件，
其中至少两个第一电阻元件经由第一电极串联地电连接并且至少两个第二电阻元件经由第二电极串联地电连接，
其中所述至少两个第一电阻元件经由第三电极和第四电极与所述至少两个第二电阻元件并联地电连接；以及
电压放大器，
其中所述第一电极和所述第二电极电连接到电压源，并且
其中所述第三电极和所述第四电极电连接到所述电压放大器的输入端。
2.如权利要求1所述的配置位，所述配置位还包括电连接到所述电压放大器的输出端的反相器，其中所述反相器基于以下各项而处于指示值的状态：
从所述电压源输入到所述第一电极和所述第二电极的正电压，
从所述第三电极和所述第四电极输出到所述电压放大器的负电压，
从所述电压放大器输出的等于零电压的电压，以及
在所述第一电极与所述第三电极之间和在所述第二电极与所述第四电极之间比在所述第一电极与所述第四电极之间和在所述第二电极与所述第三电极之间电阻高的电阻元件。
3.如权利要求1所述的配置位，所述配置位还包括电连接到所述电压放大器的输出端的反相器，其中所述反相器基于以下各项而处于指示值的状态：
从所述电压源输入到所述第一电极和所述第二电极的正电压，其中所述正电压低于用于读取操作的电阻元件的开关电压，
从所述第三电极和所述第四电极输出到所述电压放大器的正电压，
从所述电压放大器输出的等于正漏极电压的电压，以及
在所述第一电极与所述第三电极之间和在所述第二电极与所述第四电极之间比在所述第一电极与所述第四电极之间和在所述第二电极与所述第三电极之间电阻低的电阻元件。
4.如权利要求1所述的配置位，所述配置位还包括电连接到所述电压放大器的输出端的反相器，其中所述反相器基于以下各项而处于指示值的状态：
从所述电压源输入到所述第一电极和所述第二电极的正电压，
从所述第三电极和所述第四电极输出到所述电压放大器的负电压，
从所述电压放大器输出的等于零电压的电压，以及
在所述第一电极与所述第四电极之间和在所述第二电极与所述第三电极之间的短路的电阻元件。
5.如权利要求1所述的配置位，所述配置位还包括电连接到所述电压放大器的输出端的反相器，其中所述反相器基于以下各项而处于指示值的状态：
从所述电压源输入到所述第一电极和所述第二电极的正电压，
从所述第三电极和所述第四电极输出到所述电压放大器的正电压，
从所述电压放大器输出的等于正漏极电压的电压，以及
在所述第一电极与所述第三电极之间和在所述第二电极与所述第四电极之间的短路的电阻元件。
6.如权利要求1所述的配置位，其中所述四个电阻元件中的每一个包括磁隧道结(MTJ)。
7.如权利要求1所述的配置位，其中所述配置位包括磁阻式随机存取存储器(MRAM)或电阻式随机存取存储器(ReRAM)。
8.如权利要求1所述的配置位，其中所述配置位包括在现场可编程门阵列(FPGA)中。
9.如权利要求1所述的配置位，其中所述第一电极经由二极管电连接到所述电压源并且所述第二电极电连接到接地电压。
10.一种用于对配置位编程的方法，所述方法包括：
对所述配置位的第一底部电极施加正电压，其中所述正电压高于电阻元件的开关电压且低于所述电阻元件的击穿电压；以及
对所述配置位的第二底部电极施加接地电压，
其中所述配置位包括在第一电阻元件与第二电阻元件之间的第一顶部电极和在第三电阻元件与第四电阻元件之间的第二顶部电极，并且
其中所述第一电阻元件和所述第二电阻元件中的一个具有比所述第一电阻元件和所述第二电阻元件中的另一个高的电阻率，并且其中所述第三电阻元件和所述第四电阻元件中的一个具有比所述第三电阻元件和所述第四电阻元件中的另一个高的电阻率。
11.如权利要求10所述的方法，其中所述第一电阻元件具有比所述第二电阻元件高的电阻率并且所述第四电阻元件具有比所述第三电阻元件高的电阻率，以用值对所述配置位进行编程，
其中所述正电压的所述施加还包括：
对在所述第一电阻元件与所述第三电阻元件之间的所述第一底部电极施加所述正电压；并且
其中所述接地电压的所述施加还包括：
对在所述第二电阻元件与所述第四电阻元件之间的所述第二底部电极施加所述接地电压。
12.如权利要求11所述的方法，其中，基于所述正电压和所述接地电压的所述施加，电流从所述第一底部电极向上流过所述第一电阻元件并且向下流过所述第三电阻元件，流过所述第一顶部电极和所述第二顶部电极，再向下流过所述第二电阻元件并且向上流过所述第四电阻元件，到达所述第二底部电极。
13.如权利要求10所述的方法，其中所述第二电阻元件具有比所述第一电阻元件高的电阻率并且所述第三电阻元件具有比所述第四电阻元件高的电阻率，以用值对所述配置位进行编程，
其中所述正电压的所述施加还包括：
对在所述第二电阻元件与所述第四电阻元件之间的所述第二底部电极施加所述正电压；并且
其中所述接地电压的所述施加还包括：
对在所述第一电阻元件与所述第三电阻元件之间的所述第一底部电极施加所述接地电压。
14.如权利要求13所述的方法，其中，基于所述正电压和所述接地电压的所述施加，电流从所述第二底部电极向上流过所述第二电阻元件并且向下流过所述第四电阻元件，流过所述第一顶部电极和所述第二顶部电极，再向下流过所述第一电阻元件并且向上流过所述第三电阻元件，到达所述第一底部电极。
15.一种用于对配置位进行编程的方法，所述配置位包括包括第一电阻元件和第二电阻元件的第一组电阻元件并且包括包括第三电阻元件和第四电阻元件的第二组电阻元件，所述方法包括：
对所述第一组电阻元件中的一个电阻元件施加正电压以使所述第一组电阻元件中的所述一个电阻元件短路，
其中所述第一组电阻元件经由第一电极串联地电连接；以及
对所述第二组电阻元件中的一个电阻元件施加所述正电压以使所述第二组电阻元件中的所述一个电阻元件短路，
其中所述第二组电阻元件经由第二电极串联地电连接，
其中所述第一组电阻元件和所述第二组电阻元件经由第三电极和第四电极并联地电连接。
16.如权利要求15所述的方法，其中所述对所述第一组电阻元件中的所述一个电阻元件施加所述正电压还包括：
从所述第四电极到所述第一电极对所述第二电阻元件加所述正电压，以用值对所述配置位进行编程。
17.如权利要求16所述的方法，其中所述对所述第二组电阻元件中的所述一个电阻元件施加所述正电压还包括：
从所述第二电极到所述第三电极对所述第三电阻元件施加所述正电压，以用所述值对所述配置位进行编程。
18.如权利要求15所述的方法，其中所述对所述第一组电阻元件中的所述一个电阻元件施加所述正电压还包括：
从所述第三电极到所述第一电极对所述第一电阻元件施加所述正电压，以用值对所述配置位进行编程。
19.如权利要求18所述的方法，其中所述对所述第二组电阻元件中的所述一个电阻元件施加所述正电压还包括：
从所述第二电极到所述第四电极对所述第四电阻元件施加所述正电压，以用所述值对所述配置位进行编程。
20.如权利要求15所述的方法，其中所述配置位包括在现场可编程门阵列(FPGA)中。
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