TW202329633A - 用值對組態位元进行組態之系統及方法 - Google Patents

用值對組態位元进行組態之系統及方法 Download PDF

Info

Publication number
TW202329633A
TW202329633A TW111112557A TW111112557A TW202329633A TW 202329633 A TW202329633 A TW 202329633A TW 111112557 A TW111112557 A TW 111112557A TW 111112557 A TW111112557 A TW 111112557A TW 202329633 A TW202329633 A TW 202329633A
Authority
TW
Taiwan
Prior art keywords
electrode
resistive element
voltage
resistive
configuration bit
Prior art date
Application number
TW111112557A
Other languages
English (en)
Inventor
迪米特爾 荷沙米迪尼
席德 Ｍ 艾朗姆
桑吉 艾嘉沃
Original Assignee
美商艾爾斯賓科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商艾爾斯賓科技公司 filed Critical 美商艾爾斯賓科技公司
Publication of TW202329633A publication Critical patent/TW202329633A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/1778—Structural details for adapting physical parameters
    • H03K19/17784—Structural details for adapting physical parameters for supply voltage
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data

Abstract

本揭示內容尤其係關於一種組態位元，該組態位元包含至少四個電阻元件及一電壓放大器。至少兩個第一電阻元件可經由一第一電極串聯地電連接且至少兩個第二電阻元件可經由一第二電極串聯地電連接。該至少兩個第一電阻元件可經由一第三電極及一第四電極與該至少兩個第二電阻元件並聯地電連接。該第一電極及該第二電極可電連接至一電壓源。該第三電極及該第四電極可電連接至該電壓放大器之一輸入端。

Description

用值對組態位元进行組態之系統及方法
本揭示內容之實施例尤其係關於一種組態位元。更確切地，本揭示內容之某些实施方案係關於用一值對一組態位元进行組態。
在現場可程式閘陣列(FPGA)中，組態位元可分散在整個装置中，且由此等位元提供之資訊可控制FPGA之功能。然而，組態位元之習知实現可能存在效能、安全性及/或缩放问题。举例来说，静態随机存取記憶體(SRAM) (揮發性記憶體)可用於在自外部非揮發性記憶體启动时将組態位元載入至FPGA中。然而，此会引起安全问题，因为所有組態位元之資訊可能集中儲存於非揮發性記憶體中。另外，将外部記憶體用於非揮發性储存可使組態位元之資訊受到外部辐射的破坏，與FPGA中之非揮發性储存相比，可导致FPGA之啟動時間变慢，及/或可能需要大量的周邊類比電路用於读取或寫入。
組態位元儲存之一些習知實現可使用FPGA中之非揮發性儲存(例如，可將快閃記憶體而非SRAM用於組態位元)。然而，FPGA中之非揮發性記憶體之習知實現可能涉及FPGA中之大量附加電路，此可阻止此等習知實現與更小規模技術一起使用。舉例而言，快閃記憶體可能無法擴展至28奈米(nm)以下的節點。因此，在FPGA (或類似積體電路)中可能需要可擴展至小規模技術之非揮發性記憶體。
本揭示內容係關於小規模積體電路(例如，小規模FPGA)中之組態位元(例如，記憶體裝置，例如磁阻式隨機存取記憶體(MRAM)或電阻式隨機存取記憶體(ReRAM))及用於用值對組態位元進行組態之方法。然而，當前揭示內容之範疇由所附申請專利範圍界定，而非由所得裝置或方法之任何特性界定。
相關申請案之交互參考
本申請案主張在2022年2月28日申請之美國非臨時專利申請案17/652,905號之權益，該美國非臨時專利申請案主張在2021年7月22日申請之美國臨時專利申請案63/224,637號之權益，其全部內容係以引用方式併入本文中。
在本文中揭示詳細的說明性態樣。然而，在本文中揭示的特定結構細節及功能細節僅為了描述本揭示內容之實例實施例之目的而具有代表性。本揭示內容可用許多不同形式來體現且不應被理解為僅限於本文中所闡述之實施例。此外，本文中所用的術語僅用於描述特定實施例之目的，且不欲限制本文中所描述之例示性實施例。
當本說明書提及「一個實施例」或「一實施例」時，其意欲意味著結合正在論述之實施例所描述的特定特徵、結構或特性包括在本揭示內容之至少一個預期實施例中。因此，在說明書中之不同位置出現的片語「在一個實施例中」或「在一實施例中」並不構成對本揭示內容之單一實施例的多個引用。
如本文中所使用，單數形式「一」及「該」意欲亦包括複數形式，除非上下文明確另外指示。亦應注意到，在一些替代實施中，所描述的特徵及/或步驟可不按圖中所描繪或本文中所論述之次序發生。舉例而言，連續展示之兩個步驟或圖可實質上同時執行，或有時可按相反次序執行，此取決於所涉及之功能性/動作。在一些態樣中，一或多個所描述的特徵或步驟可完全省略，或可在不脫離本文中所描述之實施例之範疇的情況下用其間的中間步驟執行，此取決於所涉及之功能性/動作。
此外，本文中之術語「第一」、「第二」等並不表示任何次序、數量或重要性，而用於將一個要素與另一個要素區分開來。類似地，諸如「頂部」、「底部」等之相對定向術語係參考所描述之圖中所示的結構之定向來使用。亦應注意，本文中揭示的所有數值可能與所揭示的數值有±10%之變化(除非規定了不同的變化)。此外，諸如「約」、「實質上」、「大約」等之所有相關術語用於指示±10%之可能變化(除非另有說明或指定了另外的變化)。
在一個態樣中，本揭示內容係關於對儲存裝置進行程式化之技術及實施，儲存裝置包括例如在供電停止時能夠保持資料之非揮發性或「永久」記憶體(例如，快閃記憶體、MRAM或ReRAM)。儘管以下描述參考MRAM或ReRAM記憶體裝置單元，但本發明可在其他記憶體裝置中實施，包括但不限於電抹除可程式化唯讀記憶體(EEPROM)及/或鐵電隨機存取記憶體(FRAM)。
現在參考圖1A，根據本揭示內容之一態樣描繪一例示性FPGA架構100。如所圖示，FPGA架構100可包括一或多個輸入/輸出(I/O)組件102，I/O組件可將FPGA架構100與在FPGA架構100外之周邊電路及/或組件電連接。另外，FPGA架構100可包括一或多個可組態邏輯塊(CLB) 104。CLB 104可包括經組態以執行FPGA架構100之各種邏輯操作(諸如邏輯功能、儲存功能及/或類似功能)的電路。FPGA架構100可進一步包括一或多個多工器106。多工器106可包括經組態以在多個輸入信號(類比或數位信號)之間進行選擇且輸出所選之輸入信號的電路。此外，FPGA架構100可包括一或多個加法器108。加法器108可包括經組態以接收多個信號且將該多個信號相加在一起且輸出相加後之信號的電路。另外或替代地，FPGA架構100可包括一或多個減法組件以自另一個信號減去一個信號。FPGA架構100可包括未在圖1A中圖示或關於該圖未描述之一或多個其他組件。
現在參考圖1B，根據本揭示內容之一態樣描繪圖1A之FPGA架構100之例示性CLB 104。CLB 104可包括一或多個邏輯瓦片(logic tile) 110。邏輯瓦片110可包括可程式化電路以執行FPGA架構100之一或多個邏輯操作。邏輯瓦片110可進一步包括類似於多工器106之多工器112。然而，多工器112可經組態用於邏輯瓦片110之特定操作。另外，邏輯瓦片110可包括一或多個開關盒118。開關盒118可包括經組態以將邏輯瓦片110之各種組件彼此電連接的電路。此外，邏輯瓦片110可包括一個或多個查找表120，該等查找表可包括儲存且輸出用於輸入信號之一或多個組合之預定義信號的電路。
邏輯瓦片110可另外包括一或多個組態位元122。總之，邏輯瓦片110之組態位元122可控制邏輯瓦片110及/或FPGA架構100之操作。CLB 104可包括未在圖1B中圖示或描述之一或多個其他組件。
圖2A根據揭示內容之一例示性實施例描繪經組態用於讀出第一值之多次可程式化組態位元122的例示性電路200。舉例而言，組態位元122可為MRAM (例如，雙態觸發MRAM或自旋轉移力矩(STT) MRAM)或可重新程式化多次以表示不同值的ReRAM。圖2A中圖示的組態位元122之電路可讀出第一值(例如，二進位0及1系統之0值)。
如所圖示，組態位元122可包括磁穿隧接面(MTJ)橋202、電壓放大器204及反相器206。MTJ橋202可包括一或多個電阻元件208 (例如，電阻元件208a、208b、208c及208d)。儘管圖2A將MTJ橋202圖示為包括四個電阻元件208，但某些實施例可包括大於四個的任意數目之多個電阻元件208 (例如，5個、6個、7個、8個等電阻元件)。電阻元件208可包括MTJ或能夠對電流的流動提供阻力的另一類型之電氣組件。舉例而言，電阻元件208可具有多種阻態(例如，低阻態(平行) Rp及高阻態(反平行) Rap)。
MTJ橋202可進一步包括一或多個電極212 (例如，電極212a、212b、212c及212d)以將不同的電阻元件208串聯地或並聯地電連接。舉例而言，電阻元件208a、208b (形成第一組電阻元件208)可經由電極212a串聯地電連接，電阻元件208c、208d (形成第二組電阻元件208)可經由電極212b串聯地電連接，第一組電阻元件及第二組電阻元件可經由電極212c、212d並聯地電連接。
如圖2A中進一步所圖示，組態位元122可包括一個或多個電氣連接件210 (例如，電氣連接件210a、210b、210c、210d及210e)。電氣連接件210a可將電極212a電連接至電壓源(圖2A中未圖示)且電氣連接件210b可將電極212b電連接至電壓源。電氣連接件210c可將電極212c電連接至電壓放大器204之輸入端且電氣連接件210d可將電極212d電連接至電壓放大器204之輸入端。電氣連接件210e可將電壓放大器之輸出端電連接至反相器206。
取決於反相器206之閘極係打開或關閉，反相器206可處於不同的狀態。基於施加至MTJ橋202之電壓，反相器206可處於指示第一值(例如，1值)之第一狀態(例如，1狀態)。在此實例中，反相器206係圖示為串聯連接的n型金屬氧化物半導體(NMOS)電晶體及p型金屬氧化物半導體(PMOS)電晶體。舉例而言，圖2A說明正讀取電壓(Vr)可自電壓源輸入至電極212a、212b且負電壓( Vout)可自電極212c、212d輸出至電壓放大器204。來自MTJ橋202之電壓輸出(V out)可由電壓放大器204放大。舉例而言，在圖2A中，來自MTJ橋202之V out可將電壓放大器之輸出驅動至0V。電壓放大器204可處於鎖存階段(latch stage)以在讀取完成後感測且保持已程式化的狀態，且為此可能不需要感測偏壓。
如上所述，電阻元件208可具有兩種阻態(例如，高阻態Rap及低阻態Rp)。對於反相器206之第一狀態，電阻元件208a、208d可處於高阻態且電阻元件208b、208c可處於低阻態。
參考圖2B，根據揭示內容之一例示性實施例描繪經組態用於讀出第二值之多次可程式化組態位元122的例示性電路200。在圖2B中，反相器206可基於施加至MTJ橋202之電壓而處於指示第二值(例如，0值)之第二狀態(例如，0狀態)。在此實例中，反相器206經圖示為串聯連接的NMOS電晶體及PMOS電晶體。舉例而言，圖2B說明正Vr可自電壓源輸入至電極212a、212b且正電壓(V out)可自電極212c、212d輸出至電壓放大器204。來自MTJ橋202之V out可由電壓放大器204放大。舉例而言，在圖2B之實例中，來自MTJ橋202之V out可將電壓放大器之輸出驅動至正汲極電壓(Vdd)。對於反相器206之第二狀態，電阻元件208b、208c可處於本文中其他地方所描述之高阻態且電阻元件208a、208d可處於本文中其他地方所描述之低阻態。
圖3A根據揭示內容之一例示性實施例描繪經組態用於寫入第一值之多次可程式化組態位元122的例示性電路300。電路300可包括MTJ橋202、電壓放大器204、反相器206、電阻元件208、電氣連接件210及電極212 (出於解釋性目的，其中之一些在圖3A中未圖示)，它們以與圖2A中圖示之電路200類似的方式組態。
反相器206 (圖3A中未圖示)可基於施加至電極212c (例如，第一底部電極)之正Vdd及施加至電極212d (例如，第二底部電極)之接地電壓(GND)而處於指示第一值(例如，0值)之第一狀態(例如，0狀態)。在此狀態下，基於施加Vdd及GND，電流可自電極212c向上流過電阻元件208a且向下流過電阻元件208c，流過電極212a、212b (例如，頂部電極)，再向下流過電阻元件208b且向上流過電阻元件208d，到達電極212d。施加至電極212c之正Vdd可高於一電阻元件之開關電壓，且低於該電阻元件之擊穿電壓。
轉至圖3B，根據揭示內容之一例示性實施例描繪經組態用於寫入第二值之多次可程式化組態位元122的例示性電路300。電路300可包括MTJ橋202、電壓放大器204、反相器206、電阻元件208、電氣連接件210及電極212 (出於解釋性目的，其中之一些在圖3B中未圖示)，它們以與圖2B中圖示之電路200類似的方式組態。
反相器206 (圖3B中未圖示)可基於施加至電極212d (例如，第二底部電極)之正Vdd及施加至電極212c (例如，第一底部電極)之GND電壓而處於指示第二值(例如，1值)之第二狀態(例如，1狀態)。在此狀態下，基於施加Vdd及GND，電流可自電極212d向上流過電阻元件208b且向下流過電阻元件208d，流過電極212a、212b (例如，頂部電極)，再向下流過電阻元件208a且向上流過電阻元件208c，到達電極212c。
圖4A根據揭示內容之一例示性實施例描繪經組態用於讀出第一值之一次性可程式化組態位元122的例示性電路400。舉例而言，組態位元122不能重新程式化至另一個值。電路400可包括MTJ橋202、電壓放大器204、反相器206、電阻元件208、電氣連接件210及電極212，它們以與圖2A中圖示之電路200類似的方式組態。然而，電阻元件208b、208c可短路(在圖4A中由「短路」標識)，而非使電阻元件208b、208c處於低或高阻態。此等電阻元件之短路可導致反相器206永久地處於指示第一值(例如，1值)之第一狀態(例如，1狀態)。
轉至圖4B，根據揭示內容之一例示性實施例描繪經組態用於讀出第二值之一次性可程式化組態位元122的例示性電路400。舉例而言，組態位元122不能重新程式化至另一個值。電路400可包括MTJ橋202、電壓放大器204、反相器206、電阻元件208、電氣連接件210及電極212，它們以與圖2B中圖示之電路200類似的方式組態。然而，電阻元件208a及208d可短路，而非使電阻元件208a及208d處於低或高阻態。此等電阻元件208之短路可導致反相器206永久地處於指示第二值(例如，0值) 之第二狀態(例如，0狀態)。
圖5根據揭示內容之一例示性實施例描繪本文中描述的經組態用於寫入第二值之多次可程式化組態位元122的例示性電路500。電路500可包括MTJ橋202、電壓放大器204、反相器206、電阻元件208、電氣連接件210及電極212，它們類似於本文中在別處描述之元件。電路500可進一步包括至GND電路502 (包括電晶體，例如NMOS) 之連接件及至Vdd供電電路504 (包括電晶體，例如PMOS) 之連接件。利用電路500，寫入本文中描述之第二值(例如，1值)可藉由將電極212c、212d分別連接至GND電路502及Vdd供電電路504來執行。在此組態中，可能不需要寫入偏壓調節。雖然在圖5中未示出，但至GND電路502之連接件及至Vdd電路504之連接件可具有多個電晶體及反相器以提供對寫入電壓之時序控制。
圖6根據揭示內容之一例示性實施例描繪經組態用於讀出值之可程式化組態位元122的例示性電路600。電路600可包括MTJ橋202、電壓放大器204、反相器206、電阻元件208、電氣連接件210及電極212 (出於解釋性目的，其中一些在圖6中示圖出)，它們類似於本文中在別處描述之元件。電路600可進一步包括閘極電壓(「Vgate」)電路602，其包括二極體連接之電晶體壓降以自Vgate降壓。Vgate可為讀取所需之任何生成電壓，或Vgate可為供電電壓，諸如Vdd。另外，電路600可包括GND電路604，該GND電路包括電晶體，諸如NMOS。電路604可包括具有讀取使能(read_en)之時序控制電路，其可用於節省靜態電流消耗。當讀取被啟用時，MTJ橋202可具有靜態電流且可用於使用電壓放大器204進行讀取。在此組態中，可能不需要讀取偏壓電路。雖然在圖6中未示出，但其他電晶體及反相器可用於Vdd供電電路602及GND電路604中以精確地控制讀取操作之時序。
圖7A根據揭示內容之一例示性實施例描繪利用第一值對組態位元122之電路的例示性一次性程式化700。該電路可包括MTJ橋202、電壓放大器204、反相器206、電阻元件208、電氣連接件210及電極212 (出於解釋性目的，其中一些在圖7A中未圖示)，它們類似於本文中在別處描述之元件。電阻元件208a、208b可形成第一組電阻元件208且電阻元件208c、208d可形成第二組電阻元件208。
該程式化可包括兩個步驟702、704，以用與以上結合圖4A之電路400描述的方式類似的方式對電路進行組態。第一步驟702可包括對電阻元件208施加各種電壓(例如，同時地或在不同時間)。舉例而言，可對電阻元件208b (第一組電阻元件208中的一個)施加相對高的(與Vdd相比)程式化電壓(Vprog) 706以使電阻元件208b短路。以此方式，可自電極212d至電極212a對電阻元件208b施加正電壓，以用第一值來程式化組態位元122。
第二步驟704可包括對電阻元件208施加各種電壓(例如，同時地或在不同時間)。舉例而言，可對電阻元件208c (第二組電阻元件208中的一個)施加相對高的(與Vdd相比)程式化電壓(Vprog) 714以使電阻元件208c短路。以此方式，可自電極212b至電極212c對電阻元件208c施加正電壓，以用第一值來程式化組態位元122。
轉至圖7B，根據揭示內容之一例示性實施例描繪利用第二值對組態位元122之電路的例示性一次性程式化700。該電路可包括MTJ橋202、電壓放大器204、反相器206、電阻元件208、電氣連接件210及電極212 (出於解釋性目的，其中一些在圖7B中未圖示)，它們類似於本文中在別處描述之元件。電阻元件208a、208b可形成第一組電阻元件208且電阻元件208c、208d可形成第二組電阻元件208。
該程式化可包括兩個步驟716、718，以用與以上結合圖4B的電路400描述的方式類似的方式對電路進行組態。第一步驟716可包括對電阻元件208施加各種電壓(例如，同時地或在不同時間)。舉例而言，可以對電阻元件208a (第一組電阻元件208中之一個)施加相對高的Vprog 720，以使電阻元件208a短路。以此方式，可自電極212c至電極212a對電阻元件208a施加正電壓，以用第二值來程式化組態位元122。
第二步驟718可包括對電阻元件208施加各種電壓(例如，同時地或在不同時間)。舉例而言，可以對電阻元件208d (第二組電阻元件208中的一個)施加相對高的Vprog 726，以使電阻元件208d短路。以此方式，可自電極212b至電極212d對電阻元件208d施加正電壓，以用第二值來程式化組態位元122。
圖8根據本揭示內容之一態樣描繪用於用值對組態位元122進行多次程式化之例示性方法800的流程圖。舉例而言，方法800可用在圖3A及/或圖3B中圖示且結合該等圖描述之方式來程式化組態位元122。
在步驟802中，方法800可包括對組態位元(例如，組態位元122)之第一底部電極施加正電壓。舉例而言，為了用第一狀態之第一值(例如，0狀態之0值)來程式化組態位元122，方式類似於圖3A中圖示的方式，步驟802可包括對電阻元件208a、208c之間的電極212c施加正電壓。替代地，為了用第二狀態之第二值(例如，1狀態之1值)來程式化組態位元122，方式類似於圖3B中圖示的方式，步驟802可包括對電阻元件208b、208d之間的電極212d施加正電壓。
在步驟804中，方法800可包括對組態位元(例如，組態位元122) 之第二底部電極施加接地(GND)電壓。舉例而言，為了用第一狀態之第一值來程式化組態位元122，方式類似於圖3A中圖示的方式，步驟804可包括對電阻元件208b、208d之間的電極212d施加GND電壓。替代地，為了用第二狀態之第二值來程式化組態位元122，方式類似於圖3B中圖示的方式，步驟804可包括對電阻元件208a、208c之間的電極212c施加GND電壓。
圖9根據本揭示內容之一態樣描繪用於用值對組態位元122進行一次性程式化之例示性方法900的流程圖。舉例而言，方法900可用在圖7A及/或圖7B中圖示且結合該等圖描述之方式來程式化組態位元122。
在步驟902中，方法900可包括對第一組電阻元件(例如，第一組電阻元件208)中的一個電阻元件施加正電壓，以使該第一組電阻元件中的該一個電阻元件短路。舉例而言，第一組電阻元件208可包括電阻元件208a、208b，且步驟902可包括自電極212d至電極212a對電阻元件208b施加正電壓，以用第一值(例如，0值)來程式化組態位元122。在此實例中，電阻元件208b可處於低阻態且電阻元件208a可處於高阻態。替代地，步驟902可包括自電極212c至電極212a對電阻元件208a施加正電壓，以用第二值(例如，1值)來程式化組態位元122。在此實例中，電阻元件208a可處於低阻態且電阻元件208b可處於高阻態。
步驟904可包括對第二組電阻元件(例如，第二組電阻元件208)中的一個電阻元件施加正電壓，以使該第二組電阻元件中的該一個電阻元件短路。舉例而言，第二組電阻元件208可包括電阻元件208c、208d，且步驟902可包括自電極212b至電極212c對電阻元件208c施加正電壓，以用第一值來程式化組態位元122。在此實例中，電阻元件208c可處於低阻態且電阻元件208d可處於高阻態。替代地，步驟904可包括自電極212b至電極212d對電阻元件208d施加正電壓，以用第二值來程式化組態位元122。在此實例中，電阻元件208d可處於低阻態且電阻元件208c可處於高阻態。
本文中描述之某些實施例可包括附加或替代的態樣。作為一個實例態樣，將值寫入到組態位元122可包括使用寫入驗證技術。作為另一個實例態樣，電阻元件208可包括高電阻區域MTJ，以便將Vdd用於寫入。
作為另一個實例態樣，可藉由每一控制信號之直接路由或藉由使用掃描鏈暫存區來提供用於讀取及寫入操作的數位控制輸入。掃描鏈暫存區中之位元可以在這態樣提供不同的控制信號。
以此方式，本文中描述之某些實施例可提供用值對組態位元122進行多次程式化或一次性程式化。此程式化可在不與在FPGA架構100外之儲存裝置通信的情況下執行。相對於習知技術，此可提高安全性及/或減少實現組態位元122所需的電路之量。舉例而言，某些實施例可藉由消除對讀出放大器或寫入驅動器之需要來簡化周邊電路。另外，藉由使用MTJ橋202，某些實施例可為非揮發性記憶體提供緊湊的電路，相對於在FPGA架構100中實現非揮發性記憶體(例如，基於快閃記憶體之記憶體)的習知技術，此可節省晶片空間。此可以允許片上非揮發性記憶體可擴展至比習知技術更小的製造規模。
在一個實施例中，一種組態位元可包含：至少四個電阻元件，其中至少兩個第一電阻元件經由一第一電極串聯地電連接且至少兩個第二電阻元件經由一第二電極串聯地電連接，其中該至少兩個第一電阻元件經由一第三電極及一第四電極與該至少兩個第二電阻元件並聯地電連接；及一電壓放大器，其中該第一電極及該第二電極電連接至一電壓源，且其中該第三電極及該第四電極電連接至該電壓放大器之一輸入端。
該組態位元之各種實施例可包括：該組態位元進一步包含電連接至該電壓放大器之一輸出端之一反相器，其中該反相器基於以下各項而處於指示一值之一狀態：自該電壓源輸入至該第一電極及該第二電極之一正電壓；自該第三電極及該第四電極輸出至該電壓放大器之一負電壓；自該電壓放大器輸出的等於零電壓之一電壓；及在該第一電極與該第三電極之間及在該第二電極與該第四電極之間比在該第一電極與該第四電極之間及在該第二電極與該第三電極之間電阻高的電阻元件；該組態位元進一步包含電連接至該電壓放大器之一輸出端之一反相器，其中該反相器基於以下各項而處於指示一值之一狀態：自該電壓源輸入至該第一電極及該第二電極之一正電壓，其中該正電壓低於用於讀取操作的一電阻元件之一開關電壓；自該第三電極及該第四電極輸出至該電壓放大器之一正電壓；自該電壓放大器輸出的等於一正汲極電壓之一電壓；及在該第一電極與該第三電極之間及在該第二電極與該第四電極之間比在該第一電極與該第四電極之間及在該第二電極與該第三電極之間電阻低的電阻元件；該組態位元進一步包含電連接至該電壓放大器之一輸出端之一反相器，其中該反相器基於以下各項而處於指示一值之一狀態：自該電壓源輸入至該第一電極及該第二電極之一正電壓；自該第三電極及該第四電極輸出至該電壓放大器之一負電壓；自該電壓放大器輸出的等於零電壓之一電壓；及在該第一電極與該第四電極之間及在該第二電極與該第三電極之間的短路之電阻元件；該組態位元進一步包含電連接至該電壓放大器之一輸出端之一反相器，其中該反相器基於以下各項而處於指示一值之一狀態：自該電壓源輸入至該第一電極及該第二電極之一正電壓；自該第三電極及該第四電極輸出至該電壓放大器之一正電壓；自該電壓放大器輸出的等於一正汲極電壓之一電壓；及在該第一電極與該第三電極之間及在該第二電極與該第四電極之間的短路之電阻元件；其中該四個電阻元件中之每一者包含一磁穿隧接面(MTJ)；其中該組態位元包含一磁阻式隨機存取記憶體(MRAM)或一電阻式隨機存取記憶體(ReRAM)；其中該組態位元包括在一現場可程式閘陣列(FPGA)中；且其中該第一電極經由一二極體電連接至該電壓源且該第二電極電連接至一接地電壓。
在另一個實施例中，一種用於程式化一組態位元之方法可包括：對該組態位元之一第一底部電極施加一正電壓，其中該正電壓高於一電阻元件之一開關電壓且低於該電阻元件之一擊穿電壓；及對該組態位元之一第二底部電極施加一接地電壓，其中該組態位元包含在一第一電阻元件與一第二電阻元件之間的一第一頂部電極及在一第三電阻元件與一第四電阻元件之間的一第二頂部電極，且其中該第一電阻元件及該第二電阻元件中的一個具有比該第一電阻元件及該第二電阻元件中的另一個高的電阻率，且其中該第三電阻元件及該第四電阻元件中的一個具有比該第三電阻元件及該第四電阻元件中的另一個高的電阻率。
用於程式化該組態位元的該方法之各種實施例可包括：其中該第一電阻元件具有比該第二電阻元件高的電阻率且該第四電阻元件具有比該第三電阻元件高的電阻率，以用一值來程式化該組態位元，其中該正電壓之該施加進一步包括對在該第一電阻元件與該第三電阻元件之間的該第一底部電極施加一正電壓，且其中該接地電壓之該施加進一步包括對在該第二電阻元件與該第四電阻元件之間的該第二底部電極施加該接地電壓；其中，基於該正電壓及該接地電壓之該施加，電流自該第一底部電極向上流過該第一電阻元件且向下流過該第三電阻元件，流過該第一頂部電極及該第二頂部電極，再向下流過該第二電阻元件且向上流過該第四電阻元件，到達該第二底部電極；其中該第二電阻元件具有比該第一電阻元件高的電阻率且該第三電阻元件具有比該第四電阻元件高的電阻率，以用一值來程式化該組態位元，其中該正電壓之該施加進一步包括對在該第二電阻元件與該第四電阻元件之間的該第二底部電極施加正電壓，且其中該接地電壓之該施加進一步包括對在該第一電阻元件與該第三電阻元件之間的該第一底部電極施加該接地電壓；且其中，基於該正電壓及該接地電壓之該施加，電流自該第二底部電極向上流過該第二電阻元件且向下流過該第四電阻元件，流過該第一頂部電極及該第二頂部電極，再向下流過該第一電阻元件且向上流過該第三電阻元件，到達該第一底部電極。
在另一個實施例中，一種用於程式化一組態位元之方法，該組態位元包含包括一第一電阻元件及一第二電阻元件之一第一組電阻元件且包含包括一第三電阻元件及一第四電阻元件之一第二組電阻元件，該方法包含：對該第一組電阻元件中的一個電阻元件施加正電壓，以使該第一組電阻元件中的該一個電阻元件短路，其中該第一組電阻元件經由一第一電極串聯地電連接；以及對該第二組電阻元件中的一個電阻元件施加該正電壓，以使該第二組電阻元件中的該一個電阻元件短路，其中該第二組電阻元件經由一第二電極串聯地電連接，其中該第一組電阻元件及該第二組電阻元件經由一第三電極及一第四電極並聯地電連接。
用於程式化該組態位元(該組態位元包含包括一第一電阻元件及一第二電阻元件之一第一組電阻元件且包含包括一第三電阻元件及一第四電阻元件之一第二組電阻元件)的該方法之各種實施例可包括：其中該對該第一組電阻元件中的該一個電阻元件施加該正電壓進一步包含自該第四電極至該第一電極對該第二電阻元件施加該正電壓，以用一值來程式化該組態位元；其中該對該第二組電阻元件中的該一個電阻元件施加該正電壓進一步包含自該第二電極至該第三電極對該第三電阻元件施加該正電壓，以用該值來程式化該組態位元；其中該對該第一組電阻元件中的該一個電阻元件施加該正電壓進一步包含自該第三電極至該第一電極對該第一電阻元件施加該正電壓，以用一值來程式化該組態位元；其中該對該第二組電阻元件中的該一個電阻元件施加該正電壓進一步包含自該第二電極至該第四電極對該第四電阻元件施加該正電壓，以用該值來程式化該組態位元；且其中該組態位元包括在一現場可程式閘陣列(FPGA)中。
出於清楚及理解之目的，已經對本發明的前述描述進行描述。不欲將本發明限於所揭示之精確形式。在本申請案之範疇及等效範疇內可進行各種修改。
100:示例性FPGA架構 102:輸入/輸出(I/O)組件 104:可組態邏輯塊(CLB) 106:多工器 108:加法器 110:邏輯瓦片 112:多工器 118:開關盒 120:查找表 122:組態位元 200:經組態用於讀出第一值之多次可程式化組態位元122的例示性電路 202:MTJ橋 204:電壓放大器 206:反相器 208a,208b,208c,208d:電阻元件 210a,210b,210c,210d,210e: 電氣連接件 212a,212b,212c,212d:電極 300:經組態用於寫入第一值之多次可程式化組態位元122的例示性電路 400:經組態用於讀出第一值之一次性可程式化組態位元122的例示性電路 500:經組態用於寫入第二值之多次可程式化組態位元122的例示性電路 502:GND電路 504:Vdd供應電路 600:經組態用於讀出值之可程式化組態位元122的例示性電路 602: 閘極電壓(「Vgate」)電路/Vdd供應電路 604:GND電路 700:例示性一次性程式化 702:步驟 704:步驟 706:程式化電壓(Vprog) 714:程式化電壓(Vprog) 716:步驟 718:步驟 720:Vprog 726:Vprog 800: 用於用值對組態位元122進行多次程式化之例示性方法 802:步驟 804:步驟 900:用於用值對組態位元122進行一次性程式化之例示性方法 902:步驟 904:步驟 GND:接地電壓 Rap:高阻態 Rp:低阻態 Vdd:正汲極電壓 Vr:正讀取電壓 V out:電壓輸出
在下面的詳細描述過程中，將參考附圖。附圖展示本揭示內容之不同態樣，且在適當的情況下，說明不同附圖中之類似結構、組件、材料及/或元件之參考數字被類似地標記。應當理解，結構、組件及/或元件之各種組合係預期的且在本揭示內容之範疇內，具體展示之彼等組合除外。
此外，在本文中描述且說明本揭示內容之許多實施例。本揭示內容既不限於任何單一態樣或其實施例，亦不限於此等態樣及/或實施例之任何組合及/或排列。此外，本揭示內容之態樣及/或其實施例中之每一者可單獨地使用或與本揭示內容之其他態樣及/或其實施例中之一或多者組合地使用。為簡潔起見，某些排列及組合在此不單獨地論述及/或說明；然而，所有排列及組合被認為落入本發明之範疇內。
圖1A根據本揭示內容之一態樣描繪例示性FPGA架構。 圖1B根據本揭示內容之一態樣描繪圖1A之FPGA架構之例示性可組態邏輯塊。 圖2A根據揭示內容之一例示性實施例描繪經組態用於讀出第一值之多次可程式化組態位元的例示性電路。 圖2B根據揭示內容之一例示性實施例描繪經組態用於讀出第二值之多次可程式化組態位元的例示性電路。 圖3A根據揭示內容之一例示性實施例描繪經組態用於寫入第一值之多次可程式化組態位元的例示性電路。 圖3B根據揭示內容之一例示性實施例描繪經組態用於寫入第二值之多次可程式化組態位元的例示性電路。 圖4A根據揭示內容之一例示性實施例描繪經組態用於讀出第一值之一次性可程式化組態位元的例示性電路。 圖4B根據揭示內容之一例示性實施例描繪經組態用於讀出第二值之一次性可程式化組態位元的例示性電路。 圖5根據揭示內容之一例示性實施例描繪經組態用於寫入第二值之多次可程式化組態位元的例示性電路。 圖6根據揭示內容之一例示性實施例描繪經組態用於讀出一值之可程式化組態位元的例示性電路。 圖7A根據揭示內容之一例示性實施例描繪利用第一值對組態位元之電路的例示性一次性程式化。 圖7B根據揭示內容之一例示性實施例描繪利用第二值對組態位元之電路的例示性一次性程式化。 圖8根據本揭示內容之一態樣描繪用於用值對組態位元進行多次程式化之例示性方法的流程圖。 圖9根據本揭示內容之一態樣描繪用於用值對組態位元進行一次性程式化之例示性方法的流程圖。
再次，在本文中描述且說明許多實施例。本揭示內容既不限於任何單一態樣或其實施例，亦不限於此等態樣及/或實施例之任何組合及/或排列。本揭示內容之態樣及/或其實施例中之每一者可單獨地使用或與本揭示內容之其他態樣及/或其實施例中之一或多者組合地使用。為簡潔起見，許多此等組合及排列在本文中沒有單獨論述。
如本文所使用，術語「包含(comprises)」、「包含(comprising)」或其任何其他變體意圖涵蓋非排它性的包括，使得包含一系列要素之程序、方法、物件或設備不僅包括彼等要素，而且可包括未明確列出或此類程序、方法、物件或設備所固有之其他要素。術語「例示性」係在「實例」意義而非「理想」意義上使用。
122:組態位元
200:經組態用於讀出第一值之多次可程式化組態位元122的例示性電路
202:MTJ橋
204:電壓放大器
206:反相器
210a,210b,210c,210d,210e:電氣連接件
212a,212b,212c,212d:電極
208a,208b,208c,208d:電阻元件
Rap:高阻態
Rp:低阻態
Vout:電壓輸出
Vdd:正汲極電壓

Claims (20)

  1. 一種組態位元，該組態位元包含： 至少四個電阻元件， 其中至少兩個第一電阻元件經由一第一電極串聯地電連接且至少兩個第二電阻元件經由一第二電極串聯地電連接， 其中該至少兩個第一電阻元件經由一第三電極及一第四電極與該至少兩個第二電阻元件並聯地電連接；及 一電壓放大器， 其中該第一電極及該第二電極電連接至一電壓源，且 其中該第三電極及該第四電極電連接至該電壓放大器之一輸入端。
  2. 如請求項1之組態位元，該組態位元進一步包含電連接至該電壓放大器之一輸出端之一反相器，其中該反相器基於以下各项而处於指示一值之一狀態： 自該電壓源輸入至該第一電極及該第二電極之一正電壓， 自該第三電極及該第四電極輸出至該電壓放大器之一负電壓， 自該電壓放大器輸出的等於零電壓之一電壓，及 在該第一電極與該第三電極之間及在該第二電極與該第四電極之間比在該第一電極與該第四電極之間及在該第二電極與該第三電極之間電阻高的電阻元件。
  3. 如請求項1之組態位元，該組態位元進一步包含電連接至該電壓放大器之一輸出端之一反相器，其中該反相器基於以下各项而处於指示一值之一狀態： 自該電壓源輸入至該第一電極及該第二電極之一正電壓，其中該正電壓低於用於读取操作的一電阻元件之一开关電壓， 自該第三電極及該第四電極輸出至該電壓放大器之一正電壓， 自該電壓放大器輸出的等於一正汲极電壓之一電壓，及 在該第一電極與該第三電極之間及在該第二電極與該第四電極之間比在該第一電極與該第四電極之間及在該第二電極與該第三電極之間電阻低的電阻元件。
  4. 如請求項1之組態位元，該組態位元進一步包含電連接至該電壓放大器之一輸出端之一反相器，其中該反相器基於以下各项而处於指示一值之一狀態： 自該電壓源輸入至該第一電極及該第二電極之一正電壓， 自該第三電極及該第四電極輸出至該電壓放大器之一负電壓， 自該電壓放大器輸出的等於零電壓之一電壓，及 在該第一電極與該第四電極之間及在該第二電極與該第三電極之間的短路之電阻元件。
  5. 如請求項1之組態位元，該組態位元進一步包含電連接至該電壓放大器之一輸出端之一反相器，其中該反相器基於以下各项而处於指示一值之一狀態： 自該電壓源輸入至該第一電極及該第二電極之一正電壓， 自該第三電極及該第四電極輸出至該電壓放大器之一正電壓， 自該電壓放大器輸出的等於一正汲极電壓之一電壓，及 在該第一電極與該第三電極之間及在該第二電極與該第四電極之間的短路之電阻元件。
  6. 如請求項1之組態位元，其中該四個電阻元件中之每一者包含一磁穿隧接面(MTJ)。
  7. 如請求項1之組態位元，其中該組態位元包含一磁阻式随机存取記憶體(MRAM)或一電阻式随机存取記憶體(ReRAM)。
  8. 如請求項1之組態位元，其中該組態位元包括在一現場可程式閘陣列(FPGA)中。
  9. 如請求項1之組態位元，其中該第一電極經由一二極體電連接至該電壓源且該第二電極電連接至一接地電壓。
  10. 一種用於程式化一組態位元之方法，該方法包含： 對該組態位元之一第一底部電極施加一正電壓，其中該正電壓高於一電阻元件之一开关電壓且低於該電阻元件之一擊穿電壓；及 對該組態位元之一第二底部電極施加一接地電壓， 其中該組態位元包含在一第一電阻元件與一第二電阻元件之間的一第一頂部電極及在一第三電阻元件與一第四電阻元件之間的一第二頂部電極，且 其中該第一電阻元件及該第二電阻元件中的一個具有比該第一電阻元件及該第二電阻元件中的另一個高的電阻率，且其中該第三電阻元件及該第四電阻元件中的一個具有比該第三電阻元件及該第四電阻元件中的另一個高的電阻率。
  11. 如請求項10之方法，其中該第一電阻元件具有比該第二電阻元件高的電阻率且該第四電阻元件具有比該第三電阻元件高的電阻率，以用一值來程式化該組態位元， 其中該正電壓之該施加進一步包含： 對在該第一電阻元件與該第三電阻元件之間的該第一底部電極施加該正電壓；且 其中該接地電壓之該施加進一步包含： 對在該第二電阻元件與該第四電阻元件之間的該第二底部電極施加該接地電壓。
  12. 如請求項11之方法，其中，基於該正電壓及該接地電壓之該施加，電流自該第一底部電極向上流过該第一電阻元件且向下流过該第三電阻元件，流过該第一頂部電極及該第二頂部電極，再向下流过該第二電阻元件且向上流过該第四電阻元件，到达該第二底部電極。
  13. 如請求項10之方法，其中該第二電阻元件具有比該第一電阻元件高的電阻率且該第三電阻元件具有比該第四電阻元件高的電阻率，以用一值來程式化該組態位元， 其中該正電壓之該施加進一步包含： 對在該第二電阻元件與該第四電阻元件之間的該第二底部電極施加該正電壓；且 其中該接地電壓之該施加進一步包含： 對在該第一電阻元件與該第三電阻元件之間的該第一底部電極施加該接地電壓。
  14. 如請求項13之方法，其中，基於該正電壓及該接地電壓之該施加，電流自該第二底部電極向上流过該第二電阻元件且向下流过該第四電阻元件，流过該第一頂部電極及該第二頂部電極，再向下流过該第一電阻元件且向上流过該第三電阻元件，到达該第一底部電極。
  15. 一種用於程式化一組態位元之方法，該組態位元包含包括一第一電阻元件及一第二電阻元件之一第一组電阻元件且包含包括一第三電阻元件及一第四電阻元件之一第二组電阻元件，該方法包含： 對該第一組電阻元件中的一個電阻元件施加正電壓以使該第一組電阻元件中的該一個電阻元件短路， 其中該第一組電阻元件經由一第一電極串聯地電連接；及 對該第二组電阻元件中的一個電阻元件施加該正電壓以使該第二组電阻元件中的該一個電阻元件短路， 其中該第二组電阻元件經由一第二電極串聯地電連接， 其中該第一組電阻元件及該第二组電阻元件經由一第三電極及一第四電極並聯地電連接。
  16. 如請求項15之方法，其中該對該第一組電阻元件中的該一個電阻元件施加該正電壓進一步包含： 自該第四電極至該第一電極對該第二電阻元件施加該正電壓，以用一值來程式化該組態位元。
  17. 如請求項16之方法，其中該對該第二组電阻元件中的該一個電阻元件施加該正電壓進一步包含： 自該第二電極至該第三電極對該第三電阻元件施加該正電壓，以用該值來程式化該組態位元。
  18. 如請求項15之方法，其中該對該第一組電阻元件中的該一個電阻元件施加該正電壓進一步包含： 自該第三電極至該第一電極對該第一電阻元件施加該正電壓，以用一值來程式化該組態位元。
  19. 如請求項18之方法，其中該對該第二组電阻元件中的該一個電阻元件施加該正電壓進一步包含： 自該第二電極至該第四電極對該第四電阻元件施加該正電壓，以用該值來程式化該組態位元。
  20. 如請求項15之方法，其中該組態位元包括在一現場可程式閘陣列(FPGA)中。
TW111112557A 2021-07-22 2022-03-31 用值對組態位元进行組態之系統及方法 TW202329633A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163224637P 2021-07-22 2021-07-22
US63/224,637 2021-07-22
US17/652,905 2022-02-28
US17/652,905 US11757451B2 (en) 2021-07-22 2022-02-28 Systems and methods for configuration of a configuration bit with a value

Publications (1)

Publication Number Publication Date
TW202329633A true TW202329633A (zh) 2023-07-16

Family

ID=81326273

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111112557A TW202329633A (zh) 2021-07-22 2022-03-31 用值對組態位元进行組態之系統及方法

Country Status (4)

Country Link
US (2) US11757451B2 (zh)
EP (1) EP4123908A3 (zh)
CN (1) CN115688673A (zh)
TW (1) TW202329633A (zh)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7084691B2 (en) 2004-07-21 2006-08-01 Sharp Laboratories Of America, Inc. Mono-polarity switchable PCMO resistor trimmer
US9754997B2 (en) * 2012-12-20 2017-09-05 Mark B. Johnson Magnetic tunnel junction based reconfigurable processing system and components
US9336872B2 (en) 2014-03-11 2016-05-10 Everspin Technologies, Inc. Nonvolatile logic and security circuits
US9336849B2 (en) 2014-10-01 2016-05-10 Everspin Technologies, Inc. Memory device with shared read/write circuitry
JP2016194964A (ja) * 2015-04-01 2016-11-17 株式会社ＢｌｕｅＳｐｉｎ 磁気メモリ及びその動作方法
WO2017040049A1 (en) 2015-09-01 2017-03-09 Flex Logix Technologies, Inc. Block memory layout and architecture for programmable logic ic, and method of operating same
CN106059567A (zh) 2016-05-27 2016-10-26 中电海康集团有限公司 一种基于stt‑mram的现场可编程门阵列
EP3631987A4 (en) 2017-05-26 2021-01-27 Flex Logix Technologies, Inc. FPGA HAVING A VIRTUAL NETWORK OF LOGIC PAVERS, AND ITS CONFIGURATION AND OPERATION PROCESS
CN110532222B (zh) 2019-08-30 2023-03-31 中国电子科技集团公司第五十八研究所 一种基于stt-mram的fpga开关单元

Also Published As

Publication number Publication date
US11757451B2 (en) 2023-09-12
CN115688673A (zh) 2023-02-03
US20230378958A1 (en) 2023-11-23
EP4123908A3 (en) 2023-02-08
EP4123908A2 (en) 2023-01-25
US20230026294A1 (en) 2023-01-26

Similar Documents

Publication Publication Date Title
EP2469713B1 (en) Software programmable logic using spin transfer torque magnetoresistive devices
US6324093B1 (en) Write-once thin-film memory
JP5588823B2 (ja) Ｃｍｏｓプロセスに相変化メモリを組み入れた不揮発性ｓｒａｍセル
US7710813B1 (en) Electronic fuse array
US11651820B2 (en) Fast read speed memory device
US20100039136A1 (en) Gate Level Reconfigurable Magnetic Logic
US9543957B2 (en) Reconfigurable logic circuit device
US20190180173A1 (en) Method and apparatus for using reference resistor in one-time programmable memory of an artificial intelligence integrated circuit
US7184297B2 (en) Semiconductor memory device
US7436694B2 (en) Nonvolatile memory cell
Suzuki et al. Area-efficient LUT circuit design based on asymmetry of MTJ's current switching for a nonvolatile FPGA
KR20200050368A (ko) 자기 터널 접합(mtj) 메모리용 판독 회로
Bruchon et al. New nonvolatile FPGA concept using magnetic tunneling junction
KR101723723B1 (ko) 비휘발성 메모리 디바이스
TW202329633A (zh) 用值對組態位元进行組態之系統及方法
JP5415547B2 (ja) メモリ機能付きパストランジスタ回路およびこのパストランジスタ回路を有するスイッチングボックス回路
Bruchon et al. Magnetic remanent memory structures for dynamically reconfigurable FPGA
KR102453509B1 (ko) 메모리 판독 회로 및 방법
US10998906B1 (en) Logic device using spin torque
JP2009059884A (ja) 電子回路
US20230377666A1 (en) Mim efuse memory devices and fabrication method thereof
Jenifer et al. Resistive Switching Memories for Logic Circuits Using PCSA