KR102453509B1 - 메모리 판독 회로 및 방법 - Google Patents

Abstract

회로는 일회성 프로그램 가능(one-time programmable; OTP) 셀, 비휘발성 메모리(non-volatile memory; NVM) 셀, 그리고 OTP 셀, NVM 셀, 및 증폭기의 제1 입력 단자에 결합된 비트 라인을 포함한다. 증폭기는 비트 라인 상의 신호에 기초하여 출력 전압을 생성하도록 구성되고, ADC는 출력 전압에 기초하여 디지털 출력 신호를 생성하도록 구성되고, 비교기는, ADC의 출력 포트에 결합된 제1 입력 포트를 포함하며, 제2 입력 포트에서 수신된 디지털 출력 신호와 문턱 레벨의 비교에 응답하여 데이터 비트를 출력하도록 구성된다.

Description

메모리 판독 회로 및 방법{MEMORY READOUT CIRCUIT AND METHOD}

우선권 주장

이 출원은 2020년 3월 31일에 출원된 미국 특허 가출원 제63/002,550호의 우선권을 주장하고, 그 내용은 그 전체적으로 참조로 본 개시에 편입된다.

일부 응용에서 집적 회로(integrated circuit; IC)는, IC가 전원이 꺼져도 데이터가 손실되지 않는 비휘발성 메모리(non-volatile memory; NVM)에 데이터를 저장하는 메모리 회로를 포함한다. NVM 셀의 유형은 자기 랜덤 액세스 메모리(magnetic random-access memory; MRAM) 셀 - 여기서 자기 터널 접합(magnetic tunnel junction; MTJ)은 저장된 논리 상태를 나타내는 높은 저항 상태와 낮은 저항 상태로 프로그램될 수 있음 -, 높은 저항 상태와 낮은 저항 상태로 프로그램 가능한 저항성 랜덤 액세스 메모리(resistive random-access memory; ReRAM) 셀, 및 안티-퓨즈 비트(anti-fuse bits)와 같은 일회성 프로그램 가능(one-time-programmable; OTP) 셀을 포함하고, OTP 셀에서는 프로그램 동작에서 저항을 줄이기 위해 하나 이상의 유전체 물질(산화물 등)을 영구적으로 변경(예를 들어, 파괴(break down))하기 위해 유전체 층에 걸쳐 전기장이 인가된다. 종종 NVM 셀에 저장된 논리 상태를 결정하기 위해 NVM 셀의 경로 저항에 기초한 값을 갖는 신호가 생성된다.

본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 메모리 회로의 개략도이다.
도 2는 일부 실시예에 따른 OTP 셀의 개략도이다.
도 3은 일부 실시예에 따른 NVM 셀의 개략도이다.
도 4는 일부 실시예에 따른 구성 가능한 전류원의 개략도이다.
도 5는 일부 실시예에 따른 구성 가능한 전압원의 개략도이다.
도 6은 일부 실시예에 따른 구성 가능한 증폭기의 개략도이다.
도 7은 일부 실시예에 따라 메모리 회로에서 판독 동작을 수행하는 방법의 흐름도이다.
도 8은 일부 실시예에 따른 메모리 회로 동작 파라미터의 표현이다.
도 9는, 일부 실시예에 따른 메모리 회로를 구성하는 방법의 흐름도이다.

하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간단하게 하기 위해, 컴포넌트, 값, 동작, 물질, 배열 등의 특정한 예시가 하기에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 다른 컴포넌트, 값, 동작, 물질, 배열 등이 고려된다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.

또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.

다양한 실시예에서, 메모리 회로는 OTP 셀 및 NVM 셀 모두에 결합된 비트 라인을 포함한다. OTP 셀에 대한 판독 동작은 비트 라인에 전류 신호를 생성하고, NVM 셀에 대한 판독 동작은 비트 라인에 전압 신호를 생성하며, 증폭기는 이들 두 비트 라인 신호 유형 중 어느 하나에 기초해 출력 전압을 생성하도록 구성 가능하다. 출력 전압을 기반으로 아날로그-디지털 변환기(non-volatile memory; ADC)는 저장된 문턱 레벨과 비교되는 디지털 출력 신호를 생성하며, 그 결과는 OTP 셀과 NVM 셀 중 선택된 하나의 논리 상태를 나타내는 데이터 비트로서 출력된다. OTP 셀 및 NVM 셀의 뱅크(banks)가 개별 감지 회로를 포함하는 접근 방식과 비교하여, 메모리 판독 회로는 공간 요건을 줄이고 판독 기능의 통합을 증가시킬 수 있다.

일부 실시예에서, 메모리 회로는 OTP 셀 및 NVM 셀 유형 각각에 대한 적어도 하나의 문턱 레벨을 결정하고 이를 저장하는 데 사용된다. 미리 결정된 문턱 레벨이 사용되는 접근 방식과 비교할 때, 메모리 회로는 이에 따라 온도, 시간 및 제조 프로세스 공차의 함수로서 변할 수 있는 측정된 메모리 셀 파라미터를 기반으로 문턱 레벨을 설정하여 정확도와 수율을 향상시킨다.

도 1은 일부 실시예에 따른 메모리 회로(100)의 개략도이다. 일부 실시예에서 메모리 판독 회로(100)라고도 하는 메모리 회로(100)는, OTP 섹션(110), NVM 섹션(120), 구성 가능 전류원(130), 구성 가능 전압원(140), 구성 가능 증폭기(150), 아날로그-디지털 변환기(analog-to-digital converter; ADC)(160), 제어 회로(170) 및 디지털 비교기(180)를 포함하는 IC이다.

OTP 섹션(110), NVM 섹션(120), 구성 가능 전류원(130) 및 구성 가능 증폭기(150) 각각은 일부 실시예에서 공유 비트 라인(shared bit line; SBL)이라고도 지칭되는 비트 라인 SBL에 결합된다. NVM 섹션(120), 구성 가능 전압원(140) 및 구성 가능 증폭기(150) 각각은 일부 실시예에서 공유 소스 라인(shared source line; SSL)이라고도하는 소스 라인 SSL에 결합된다. 구성 가능한 증폭기(150)는 신호 라인 VSH와 VSL을 통해 ADC(160)에 결합되고, ADC(160)의 출력 포트(라벨링되지 않음)는 제어 회로(170)의 입력 포트(라벨링되지 않음)와, 디지털 출력 버스 BDAUT를 통해 디지털 비교기(180)의 입력 포트(라벨링되지 않음)에 결합되고, OTP 섹션(110)의 출력 포트(라벨링되지 않음)는 디지털 문턱값 버스 BTHLD를 통해 디지털 비교기(180)의 입력 포트에 결합되며, 디지털 비교기(180)는 출력 단자 BT에 결합된다. OTP 섹션(110), NVM 섹션(120), 구성 가능 전류원(130), 구성 가능 전압원(140), 구성 가능 증폭기(150) 및 ADC(160) 각각은 제어 신호 버스 BCTRL를 통해 제어 회로(170)에 결합된다.

2개 이상의 회로 디바이스는, 예를 들어, 하나 이상의 추가 회로 디바이스, 예를 들어, 하나 이상의 스위칭 디바이스 또는 논리 또는 전송 게이트를 포함하는 직접 전기 접속 또는 전도성 경로에 기초하여 결합되는 것으로 간주되며, 이에 의해, 예를 들어, 트랜지스터 또는 다른 스위칭 디바이스에 의해 저항성(resistive) 또는 개방성(open)으로 제어될 수 있다.

OTP 섹션(110)은 IC, 예를 들어, 선택 회로(114)를 통해 비트 라인 SBL에 결합되도록 구성된 복수의 OTP 셀(112)을 포함하는 전자 또는 전기 기계 회로이다. 각 OTP 셀(112)은 제1 저항 레벨을 갖도록 구성되고 제1 저항 레벨과는 상이한, 즉, 더 크거나 더 작은 제2 저항 레벨을 갖도록 영구적으로 변경될 수 있는 하나 이상의 요소를 포함하는 IC이다. 이에 따라 제1 및 제2 저항 레벨은 대응하는 제1 및 제2 논리 상태를 나타낼 수 있다. 일부 실시예에서, 하나 이상의 OTP 셀(112)은 안티-퓨즈 비트를 포함하고, 여기서 하나 이상의 유전체 층은 인가된 전기장에 의해 영구적으로 변경(예를 들어, 파괴(broken down))되도록 구성되어, 하나 이상의 유전체 층의 제1 저항 레벨이 제2 저항 레벨을 얻기 위해 상당히 감소된다. 일부 실시예에서, 하나 이상의 OTP 셀(112)은 도 2와 관련하여 아래에서 논의되는 OTP 셀(200)이다..

일부 실시예에서, OTP 섹션(110)은 하나 이상의 뱅크 또는 어레이로서 배열된 OTP 셀(112)을 포함한다. 일부 실시예에서, OTP 섹션(110)은 1 킬로비트(kb) 내지 128 kb 범위의 다수의 OTP 셀(112)을 포함한다. 일부 실시예에서, OTP 섹션(110)은 16 kb 내지 64 kb 범위의 다수의 OTP 셀(112)을 포함한다..

선택 회로, 예컨대, 선택 회로(114)는, 하나 이상의 제어 신호, 예를 들어, 제어 신호 버스 BCTRL에서 수신된 하나 이상의 제어 신호 CTRL에 응답해서, 제1 전 도성 경로, 예컨대 비트 라인 SBL을 복수의 추가 전도성 경로들, 예컨대, OTP 셀(112)을 선택 회로(114)에 결합하도록 구성된 로컬 비트 라인들(라벨링되지 않음) 중 선택된 하나에 전기적으로 접속하도록 구성된 하나 이상의 스위칭 디바이스들을 포함하는 IC이다. 일부 실시예에서, 선택 회로, 예를 들어, 선택 회로(114)는 하나 이상의 멀티플렉서(MUX) 디바이스를 포함한다.

스위칭 디바이스는 하나 이상의 제어 신호, 예를 들어, 하나 이상의 제어 신호 CTRL에 응답하는 하나 이상의 전도성 경로를 제공함으로써 하나 이상의 단자 쌍을 선택적으로 결합하도록 구성된 IC이다. 다양한 실시예에서, 스위칭 디바이스는 금속 산화물 반도체(metal-oxide-semiconductor; MOS) 또는 다른 유형의 트랜지스터, 전송 게이트 또는 다른 적절한 IC 디바이스를 포함한다.

주어진 OTP 셀(112)은 신호 WLP 및 WLR을 수신하고, 신호 WLR(예를 들어, 하이 또는 로우 논리 레벨)에 응답하여, 대응하는 하나 이상의 영구적으로 변경 가능한 요소의 제1 단자를 예를 들어, 스위칭 디바이스(도시되지 않음)를 통해 로컬 비트 라인에 전기적으로 접속하도록 구성된다. 주어진 OTP 셀(112)은 또한 소정 전압 레벨의 신호 WLP를 대응하는 하나 이상의 영구적으로 변경 가능한 요소의 제2 단자에 인가하도록 구성된다.

주어진 OTP 셀 상의 판독 및 기록 동작에서, 제1 단자는 신호 WLR 및 제어 신호에 응답하여 로컬 비트 라인 및 선택 회로(114)를 통해 비트 라인 SBL에 접속되고, 따라서 제2 단자가 신호 WLP의 전압 레벨을 수신하는 동안 비트 라인 SBL의 전압 레벨과 동일한 기준 전압 레벨, 예를 들어, 접지(ground)를 갖는다. 기록 동작에서, 신호 WLP는 하나 이상의 영구적으로 변경 가능한 요소를 영구적으로 변경하도록 구성된 기준 전압 레벨과 관련된 제1 전압 레벨을 갖는다. 판독 동작에서, 신호 WLP는 전류 IRO가 비트 라인 SBL로 흐르도록 구성된 기준 전압 레벨에 상대적인 제2 전압 레벨을 갖는다. 전류 IRO는 제2 및 기준 전압 레벨 그리고 대응하는 하나 이상의 영구적으로 변경 가능한 요소의 제1 또는 제2 저항 레벨에 기초한 전류 레벨을 가지며, 이에 따라 전류 IRO의 현재 레벨은 주어진 OTP 셀(112)의 논리 상태를 나타낸다..

복수의 OTP 셀(112)에 걸쳐, 제1 및 제2 저항 레벨은 프로세스 제어, 변경 또는 파괴 위치, 온도, 마모 메커니즘 등 중 하나 이상과 관련된 물리적 특성의 변화에 따라 변한다.

일부 실시예에서, 예를 들어, OTP 셀(112)이 안티-퓨즈 비트를 포함하는 OTP 셀(200)인 경우, 전류 IRO는 제1 저항 레벨에 대응하는 제1 전류 레벨 및 상당히 감소된 제2 저항 레벨에 대응하는 제2 전류 레벨을 가지며, 따라서 제2 전류 레벨은 제1 전류 레벨보다 상당히 크다.

일부 실시예에서, OTP 섹션(110)은 선택 회로(114)를 포함하지 않거나, 선택 회로(114)는 비트 라인 SBL을 OTP 셀(112)의 서브세트에 전기적으로 접속하도록 구성되고, OTP 셀(112)의 전부 또는 일부는 비트 라인 SBL에 전기적으로 직접 접속되며, 신호 WLR에만 응답해서 개별적으로 선택가능하다.

NVM 섹션(120)은 선택 회로(124A)를 통해 비트 라인 SBL에 그리고 선택 회로(124B)를 통해 소스 라인 SSL에 결합되도록 구성된 복수의 NVM 셀(122)을 포함하는 IC이다. 각각의 NVM 셀(122)은 파워 업 또는 파워 다운 상태와 독립적으로 유지되는 제1 및 제2 저항 레벨 각각에 프로그램 가능하도록 구성된 하나 이상의 요소를 포함하는 IC이며, 따라서 NVM 셀(122)은 비휘발성 및 재구성 가능하다고 간주된다. 이에 따라 제1 및 제2 저항 레벨은 대응하는 제1 및 제2 프로그램 가능 논리 상태를 나타낼 수 있다. 다양한 실시예들에서, 하나 이상의 NVM 셀(122)은 ReRAM 셀, 전도성-브리징 RAM(conductive-bridging RAM; CBRAM) 셀, 상변화 메모리(phase-change memory; PCM) 셀, 또는 MTJ를 포함하는 MRAM 셀을 포함하고, 이에 따라 저장된 논리 상태를 나타내는 제1 및 제2 저항 레벨들에 프로그램 가능하다. 일부 실시예에서, 하나 이상의 NVM 셀(122)은 도 3와 관련하여 아래에서 논의되는 NVM 셀(300)이다..

일부 실시예에서, NVM 섹션(120)은 하나 이상의 뱅크 또는 어레이로서 배열된 NVM 셀(122)을 포함한다. 일부 실시예에서, NVM 섹션(120)은 128 kb 내지 64 메가비트(Mb) 범위의 다수의 NVM 셀(122)을 포함한다. 일부 실시예에서, NVM 섹션(120)은 1 Mb 내지 16 Mb 범위의 다수의 NVM 셀(122)을 포함한다..

선택 회로(124A)는 NVM 셀(122)의 서브세트에 대응하는 비트 라인 SBL과 로컬 비트 라인(라벨링되지 않음) 사이에 결합되고, 선택 회로(124B)는 NVM 셀(122)의 서브세트에 대응하는 소스 라인 SSL과 로컬 소스 라인(라벨링되지 않음) 사이에 결합된다. 선택 회로(124A 및 124B)는 하나 이상의 제어 신호, 예를 들어, 제어 신호 버스 BCTRL 상에서 수신된 하나 이상의 제어 신호 CTRL에 응답하여 주어진 NVM 셀(122)을 비트 라인 SBL 및 소스 라인 SSL 각각에 동시에 결합하도록 구성된다. 다양한 실시예에서, 선택 회로(124A 및 124B)는 별개의 선택 회로 또는 동일한 선택 회로이다. 일부 실시예에서, 선택 회로(124A 또는 124B) 중 하나 또는 둘 모두는 하나 이상의 MUX 디바이스를 포함한다.

주어진 NVM 셀(122)은 신호 WL을 수신하고, 예를 들어, 제1 스위칭 디바이스(도시되지 않음)를 통해 신호 WL에 응답하여, 대응하는 하나 이상의 프로그램 가능하게 변경 가능한 요소의 제1 단자를 로컬 비트 라인에 접속된 비트 라인 단자 또는 로컬 소스 라인에 접속된 소스 라인 단자 중 하나에 전기적으로 접속하도록 구성된다. 다양한 실시예에서, 주어진 NVM 셀(122)은 대응하는 하나 이상의 프로그램 가능하게 변경 가능한 요소들의 제2 단자를 비트 라인 단자 또는 소스 라인 단자 중 다른 하나에 직접 접속하거나, 예를 들어, 제2 스위칭 디바이스(도시되지 않음)를 통해 신호 WL에 응답하여 비트 라인 단자 또는 소스 라인 단자 중 다른 하나에 제2 단자를 전기적으로 접속하도록 구성된다.

주어진 NVM 셀(122)에 대한 판독 및 기록 동작에서, 신호 WL 및 하나 이상의 제어 신호에 응답하여, 비트 라인 단자는 선택 회로(124A)를 통해 비트 라인 SBL에 접속되고, 소스 라인 단자는 선택 회로(124B)를 통해 소스 라인 SSL에 접속되어, 비트 라인 SBL과 소스 라인 SSL 사이에 하나 이상의 프로그램 가능하게 변경 가능한 요소를 포함하는 전류 경로가 수립된다. 구성 가능한 전류원(130) 및 구성 가능한 전압원(140)은 아래에서 더 논의되는 바와 같이, 전류 IRN이 전류 경로를 통해 흐르도록 제어되어, 비트 라인 SBL의 전압 VSIG1과 소스 라인 SSL의 전압 VSIG2 사이에 전압 차이를 생성한다.

제1 기록 동작에서, 전류 IRN은 주어진 NVM 셀(122)을 제1 물리적 상태에 대응하는 높은 저항 레벨 또는 제2 물리적 상태에 대응하는 낮은 저항 레벨 중 하나로 프로그램하도록 구성된 제1 크기 및 제1 극성(polarity)을 갖는다. 제2 기록 동작에서, 전류 IRN은 주어진 NVM 셀(122)을 제1 물리적 상태에 대응하는 높은 저항 레벨 또는 제2 물리적 상태에 대응하는 낮은 저항 레벨 중 다른 것으로 프로그램하도록 구성된 제2 크기 및 제2 극성을 갖는다. 다양한 실시예에서, 제1 크기는 제2 크기와 같거나, 크거나, 작으며, 제1 극성은 제2 극성과 동일하거나 반대이다..

판독 동작에서, 전류 IRN은 하나 이상의 프로그램 가능하게 변경 가능한 요소의 저항에 대응하는 전압 차이 레벨을 갖는 비트 라인 SBL 상의 전압 VSIG1 및 소스 라인 SSL 상의 전압 VSIG2를 생성하도록 구성된 제3 크기 및 제3 극성을 가지며, 이에 따라, 전압 VSIG1 및 VSIG2 사이의 전압 차이 레벨은 주어진 NVM 셀(121)의 논리 상태를 나타낸다.

복수의 NVM 셀(122)에 걸쳐, 제1 및 제2 저항 레벨은 프로세스 제어, 변경 위치, 온도, 마모 메커니즘 등 중 하나 이상과 관련된 물리적 특성의 변화에 따라 변한다.

일부 실시예에서, NVM 섹션(120)은 선택 회로(124A)를 포함하지 않거나, 선택 회로(124A)는 비트 라인 SBL을 NVM 셀(122)의 서브세트에 전기적으로 접속하도록 구성되고, NVM 셀(122)의 전부 또는 일부는 비트 라인 SBL에 전기적으로 직접 접속되며, 신호 WL에만 응답해서 개별적으로 선택 가능하다. 일부 실시예에서, NVM 세그먼트(120)는 선택 회로(124B)를 포함하지 않거나, 선택 회로(124B)는 비트 라인 SBL을 NVM 셀(122)의 서브세트에 전기적으로 접속하도록 구성되고, NVM 셀(122)의 전부 또는 일부는 소스 라인 SBL에 전기적으로 직접 접속되며, 신호 WL에만 응답해서 개별적으로 선택가능하다.

구성 가능한 전류원(130)은, 하나 이상의 제어 신호, 예를 들어, 제어 신호 버스 BCTRL 상에서 수신된 하나 이상의 제어 신호 CTRL에 응답하여, 제1 크기 및 제1 극성을 갖는 제1 전류 레벨, 제2 크기 및 제2 극성을 갖는 제2 전류 레벨, 또는 제3 크기 및 제3 극성을 갖는 제3 전류 레벨 중 하나 이상을 갖는, 비트 라인 SBL 상의 전류 IRN을 제공하도록 구성된 IC이다.

일부 실시예에서, 구성 가능한 전류원(130)은 하나 이상의 제어 신호에 응답하도록 구성된 복수의 스위칭 디바이스(도 1에 도시되지 않음) 및 복수의 개별 전류원(도 1에 도시되지 않음)을 포함하여, 동작시에 구성 가능한 전류원(130)은 제1 전류 레벨 내지 제3 전류 레벨 중 하나 이상을 갖는 전류 IRN을 제공할 수 있다. 일부 실시예에서, 구성 가능 전류원(130)은 각각의 제1 내지 제3 전류 레벨로서 전류 레벨 IW0, IW1 및 IR을 갖는 전류 IRN을 제공하도록 구성된, 도 4와 관련하여 아래에서 논의된, 구성 가능 전류원(400)이다..

구성 가능한 전압원(140)은 하나 이상의 제어 신호, 예를 들어, 제어 신호 버스 BCTRL에서 수신된 하나 이상의 제어 신호 CTRL에 응답하여 소스 라인 SSL 상의 전압 레벨 VDD 및 VSS 각각을 제공하도록 구성된 IC이다. 전압 레벨 VDD는 전원 전압 레벨, 예를 들어, 메모리 회로(100)의 전원 전압 레벨이고, 전압 레벨 VSS는 기준 전압 레벨, 예를 들어, 메모리 회로(100)의 기준 또는 접지 전압 레벨이다. 다양한 실시예에서, 구성 가능한 전압원(140)은 전압 레벨 VDD 및/또는 VSS 대신에 또는 이에 추가하여 소스 라인 SSL상에서 하나 이상의 전압 레벨을 제공하도록 구성된다.

일부 실시예에서, 구성 가능 전압원(140)은 전압 레벨 VDD 및 VSS를 전달하도록 구성된 전압 노드(도 1에 도시되지 않음), 및 하나 이상의 제어 신호에 응답하도록 구성된 하나 이상의 스위칭 디바이스(도 1에 도시되지 않음)를 포함하여, 동작시, 구성 가능한 전압원(140)은 전압 레벨 VDD 및 VSS를 제공할 수 있다. 일부 실시예에서, 구성 가능 전압원(140)은 도 5와 관련하여 아래에서 논의되는 구성 가능 전압원(500)이다.

메모리 회로(100)는 동작시 구성 가능한 전류원(130)이 소스 라인 SSL 상에서 전압 레벨 VDD 및 VSS를 제공하는 구성 가능한 전압원(140)과 협력하여 그리고 선택된 NVM 셀(122)을 비트 라인 SBL 및 소스 라인 SSL에 결합하는 선택 회로(124A 및 124B)와 협력하여, 제1 내지 제3 전류 레벨 중 하나 이상을 갖는, 비트 라인 SBL 상의 전류 IRN을 제공하도록, 하나 이상의 제어 신호, 예를 들어, 제어 신호 CTRL을 생성하도록 구성된다. 이에 따라, 메모리 회로(100)는 선택된 NVM 셀(122)을 통해 흐르고 제1 내지 제3 전류 레벨 중 임의의 하나를 갖는 전류 IRN에 응답하여 비트 라인 SBL 상의 전압 VSIG1 및 소스 라인 SSL 상의 전압 VSIG2를 생성하도록 구성된다. 일부 실시예에서, 메모리 회로(100)는, 그렇지 않으면, 예를 들어, 선택된 NVM 셀(122)을 통해 흐르고 제1 내지 제3 전류 레벨들 중 어느 하나를 갖는 전류 IRN에 응답하여 비트 라인 SBL 상의 전압 VSIG1 및 소스 라인 SSL 상의 전압 VSIG2를 생성하기 위해 구성 가능한 전압원(140)과 결합된 구성 가능한 전류원(130)을 포함함으로써 그리고 구성된다.

일부 실시예에서, 예를 들어, NVM 셀(122)이 도 3과 관련하여 아래에서 논의되는 NVM 셀(300)인 실시예에서, 구성 가능 전류원(130)은 도 4와 관련하여 아래에서 논의되는 구성 가능 전류원(400)이고, 구성 가능 전압원(140)은 도 5와 관련하여 아래에서 논의되는 구성 가능 전압원(500)이고, 이에 따라, 메모리 회로(100)는, 전압 VSS를 제공하는 구성 가능한 전압원과 동시에 전류 레벨 IWO를 갖는 전류 IRN을 생성하도록 구성되고, 전류 IRN은 전압 VDD를 제공하는 구성 가능한 전압원과 동시에 전류 레벨 IW1을 가지며, 전류 IRN은 전압 VSS를 제공하는 구성 가능한 전압원과 동시에 전류 레벨 IR을 갖는다. 이러한 실시예에서, 주어진 NVM 셀(122)에 대한 판독 동작에서, 메모리 회로(100)는 도 1에 표시된 전류 IRN의 양의 극성으로 배향된 전류 레벨 IR을 갖는 전류 IRN에 기초하여 비트 라인 SBL 상의 전압 VSIG1 및 소스 라인 SSL상의 전압 VSIG2를 생성한다.

구성 가능한 증폭기(150)는 하나 이상의 제어 신호, 예를 들면, 제어 신호 버스 BCTRL 상에서 수신된 하나 이상의 제어 신호 CTRL에 응답하여, 제1 동작 모드 또는 제2 동작 모드에서 각각의 신호 라인 VSH 및 VSL에 전압 VSIGH 및 VSIGL을 생성하도록 구성된 IC이다. 제1 모드에서, 구성 가능 증폭기(150)는 비트 라인(SBL) 상에서 수신된 전류 IRO의 현재 레벨을 나타내는 전압 레벨을 갖는 전압 VSIGH 및 VSIGL을 생성하도록 구성된다. 제2 모드에서, 구성 가능 증폭기(150)는 비트 라인 SBL에서 수신된 전압 VSIG1의 전압 레벨과 소스 라인 SSL에서 수신된 전압 VSIG2 사이의 차이를 나타내는 전압 레벨을 갖는 전압 VSIGH 및 VSIGL을 생성하도록 구성된다.

일부 실시예에서, 신호 라인 VSL은 기준 노드이거나, 그렇지 않으면, 기준 전압, 예를 들어, 접지를 전달하도록 구성되고, 구성 가능한 증폭기(150)는 제1 모드에서 전류 IRO의 전류 레벨 또는 제2 모드에서 전압 VSIG1과 VSIG2의 전압 레벨들 사이의 차이만을 나타내는 전압 VSIGH를 생성하도록 구성된다.

일부 실시예에서, 구성 가능 증폭기(150)는 제1 모드에서 적분기로 동작하고 제2 모드에서 증폭기로 동작하도록 구성된 연산 증폭기(operational amplifier; op-amp)를 포함한다. 일부 실시예에서, 구성 가능 증폭기(150)는 도 6과 관련하여 아래에서 논의되는 구성 가능 증폭기(600)이다.

메모리 회로(100)는 하나 이상의 제어 신호, 예를 들어, 제어 신호 CTRL을 생성하도록 구성되어, 구성 가능한 증폭기(150)는 비트 라인 SBL 상의 전류 IRO를 제공하는 OTP 섹션(110)과 동시에 제1 모드에서 동작하고, 전류 레벨 IR을 갖는 전류 IRN을 제공하는 구성 가능한 전류원(130) 및 구성 가능한 전압원(140)과 동시에 제2 모드에서 동작하여, 이에 따라 NVM 섹션(120)은 비트 라인 SBL 상의 전압 VSIG1 및 소스 라인 SSL 상의 전압 VSIG2를 제공한다.

구성 가능한 증폭기(150)의 제1 동작 모드 동안, 메모리 회로(100)는 하나 이상의 제어 신호, 예를 들어, 제어 신호 CTRL을 생성하여, OTP 셀들 중 주어진 셀(112)이 신호 WLR에 응답하여 선택되고, 예를 들어, 선택 회로(114)를 통해 비트 라인 SBL에 결합된다. 메모리 회로(100)는, 비트 라인 SBL에서 구성 가능 증폭기(150)에 의해 수신된 전류 IRO가 선택된 OTP 셀(112)의 저항 레벨에 기초하도록, 선택된 OTP 셀(112)에 제2 전압 레벨을 갖는 신호 WLP를 제공하도록 위에서 논의된 바와 같이 구성되고, 구성 가능 증폭기(150)는 선택된 OTP 셀(112)에 대한 판독 동작의 일부로서 선택된 OTP 셀(112)의 저항 레벨을 나타내는 전압 레벨 차이를 갖는 전압 VSIGH 및 VSIGL을 생성한다.

신호 WLP의 제2 전압 레벨에 응답하여, OTP 섹션(110)에서 복수의 OTP 셀(112)의 제1 및 제2 저항 레벨의 값의 범위에 기초하여 전류 레벨의 범위를 갖는 전류 IRO가 생성되고, 구성 가능한 증폭기(150)는 제1 동작 모드에서 대응하는 제1 전압 레벨 차이 범위를 갖는 전압 VSIGH 및 VSIGL을 생성한다.

구성 가능한 증폭기(150)의 제2 동작 모드 동안, 메모리 회로(100)는 하나 이상의 제어 신호, 예를 들어, 제어 신호 CTRL을 생성하여, NVM 셀들(122) 중 주어진 셀(122)이 신호 WL에 응답하여 선택되고, 예를 들어, 선택 회로(124A)를 통해 비트 라인 SBL에 그리고 예를 들어, 선택 회로(124B)를 통해 소스 라인(SSL)에 결합된다. 메모리 회로(100)는, 비트 라인 SBL에서 구성 가능 증폭기(150)에 의해 수신된 전압 VSIG1 및 VSIG2가 각각 선택된 NVM 셀(122)의 저항 레벨에 기초하도록, 선택된 NVM 셀(112)에 전류 레벨 IR을 갖는 전류 IRN을 제공하도록 위에서 논의된 바와 같이 구성되고, 구성 가능 증폭기(150)는 선택된 NVM 셀(112)에 대한 판독 동작의 일부로서 선택된 NVM 셀(122)의 저항 레벨을 나타내는 전압 레벨 차이를 갖는 전압 VSIGH 및 VSIGL을 생성한다.

전류 IRN의 전류 레벨 IR에 응답하여, NVM 섹션(120)에서 복수의 NVM 셀(122)의 제1 및 제2 저항 레벨의 값의 범위에 기초하여 차이 레벨의 범위를 갖는 전압 VSIG1 및 VSIG2가 생성되고, 구성 가능한 증폭기(150)는 제2 동작 모드에서 대응하는 제2 전압 레벨 차이 범위를 갖는 전압 VSIGH 및 VSIGL을 생성한다.

전압 VSIGH와 VSIGL 사이의 전압 레벨 차이의 제1 범위 및 제2 범위는 따라서 전압 레벨 차이의 전체 범위에 대응한다. 다양한 실시예에서, 전체 범위는 제1 범위 또는 제2 범위 중 하나의 범위에 대응하고, 제1 범위 또는 제2 범위 중 다른 범위와 동일하거나, 별개이거나, 중첩되거나, 이 다른 범위의 서브세트이다.

ADC(160)는, 각각의 신호 라인 VSH 및 VSL 상에서 전압 VSIGH 및 VSIGL을 수신하고, 하나 이상의 제어 신호, 예를 들어, 제어 신호 버스 BCTRL 상에서 수신된 하나 이상의 제어 신호 CTRL에 응답하여 디지털 출력 버스 BDOUT 상에서 다중-비트 디지털 출력 신호 DOUT를 생성하도록 구성된 IC이다. ADC(160)는 미리 결정된 샘플링 주기에 기초하여 수신된 전압 VSIGH 및 VSIGL을 디지털화함으로써 전압 VSIGH 및 VSIGL 간의 전압 레벨 차이를 나타내는 논리 값을 갖는 디지털 출력 신호 DOUT의 다중 비트를 생성하도록 구성된다.

디지털 출력 신호 DOUT는 전압 VSIGH와 VSIGL 사이의 전압 레벨 차이의 전체 범위에 대응하는 값의 범위를 가져서, 디지털 출력 신호 DOUT의 해상도 또는 최하위 비트(least-significant-bit; lsb) 크기가 전압 레벨 차이의 전체 범위 및 디지털 출력 신호 DOUT의 비트 수에 기초한다. 주어진 전압 레벨 차이의 전체 범위에 대해 비트 수가 증가하면 lsb 크기가 감소한다. 비트 수가 증가하면 회로 복잡성, 면적, 또는 디지털화 시간 중 하나 이상이 증가하여 해상도에 대한 절충이 존재한다.

다양한 실시예에서, ADC(160)는 고정 또는 가변 비트 수를 갖는 디지털 출력 신호 DOUT를 생성하도록 구성된다. 일부 실시예에서, ADC(160)는 하나 이상의 제어 신호, 예를 들어, 제어 신호 버스 BCTRL 상에서 수신된 하나 이상의 제어 신호 CTRL에 응답하는 비트 수를 갖는 디지털 출력 신호 DOUT를 생성하도록 구성된다.

일부 실시예에서, ADC(160)는 4 내지 16 범위의 비트 수를 갖는 디지털 출력 신호 DOUT를 생성하도록 구성된다. 일부 실시예에서, ADC(160)는 8 내지 12 범위의 비트 수를 갖는 디지털 출력 신호 DOUT를 생성하도록 구성된다. 일부 실시예에서, ADC(160)는 10과 동일한 비트 수를 갖는 디지털 출력 신호 DOUT를 생성하도록 구성된다.

다양한 실시예에서, ADC(160)는 고정 또는 가변 샘플링 주기 및/또는 고정 또는 가변 샘플링 주파수에 기초하여 디지털 출력 신호 DOUT를 생성하도록 구성된다. 다양한 실시예에서, ADC(160)는 하나 이상의 제어 신호, 예를 들어, 제어 신호 버스 BCTRL 상에서 수신된 하나 이상의 제어 신호 CTRL에 응답하는 샘플링 주기 및/또는 샘플링 주파수에 기초하여 디지털 출력 신호 DOUT를 생성하도록 구성된다.

제어 회로(170)는 디지털 출력 신호 DOUT를 수신하고 제어 신호 버스 BCTRL 상에서 하나 이상의 제어 신호 CTRL을 생성 및 출력하도록 구성된 IC이다. 다양한 실시예에서, 제어 회로(170)는 하나 이상의 프로세서, 하나 이상의 논리 회로, 하나 이상의 메모리 회로 등 중의 하나 또는 그 조합을 포함한다.

다양한 실시예에서, 제어 회로(170)는 메모리 회로(100)의 단독 제어 회로로서 또는 복수의 제어 회로들 중 하나로서 구성되며, 이에 의해, 메모리 회로(100)는 상기와 같이 논의된 그리고 아래에서 더 논의된 바와 같이, OTP 섹션(110), NVM 섹션(120), 구성 가능 전류원(130), 구성 가능 전압원(140), 구성 가능 증폭기(150) 또는 ADC(160) 중 하나 이상을 제어하도록 구성되는 하나 이상의 제어 신호 CTRL을 출력하도록 구성된다.

일부 실시예에서, 제어 회로(170)는 인터페이스(미도시)를 포함하고 이에 의해 메모리 회로(100) 외부의 하나 이상의 회로(미도시)와 통신하도록 구성된다. 일부 실시예에서, 제어 회로(170)는 이에 의해 하나 이상의 명령어 및/또는 하나 이상의 데이터 세트, 예를 들어, OTP 섹션(110) 또는 NVM 섹션(120) 중 하나 또는 둘 모두에 데이터를 저장하는 것을 포함하는 하나 이상의 동작을 수행하기 위해 메모리 회로에 의해 사용 가능한 정보를 수신하도록 구성된다.

일부 실시예에서, 제어 회로(170)는 메모리 회로(100)로 하여금 OTP 섹션(110)의 OTP 셀(112)의 일부 또는 전부에 대해 복수의 기록 및 판독 동작을 실행하게 하고, 결과적인 복수의 디지털 출력 신호 DOUT 값에 기초하여, OTP 셀(112)의 제1 및 제2 저항 레벨을 구별하기 위해 사용 가능한 디지털 문턱값 THLD1을 결정하도록 구성된다. 일부 실시예에서, 제어 회로(170)는 메모리 회로(100)가 NVM 섹션(120)의 NVM 셀(122)의 일부 또는 전부에 대해 복수의 기록 및 판독 동작을 실행하게 하고, 결과적인 복수의 디지털 출력 신호 DOUT 값에 기초하여, NVM 셀(122)의 제1 및 제2 저항 레벨을 구별하기 위해 사용 가능한 디지털 문턱값 THLD2를 결정한다. 다양한 실시예에서, 제어 회로(170)는 이에 따라 도 9와 관련하여 아래에서 더 논의되는 바와 같이 디지털 문턱값 THLD1 또는 THLD2 중 하나 또는 둘 모두를 결정하고 그리고/또는 이를 저장하도록 구성된다.

도 1에 도시된 실시예에서, 제어 회로(170)는 OTP 섹션(110)에 디지털 문턱값 THLD1 및 THLD2를 저장하도록 구성된다. 다양한 실시예에서, 제어 회로(170)는 NVM 섹션(120) 및/또는 OTP 섹션(110) 또는 NVM 섹션(120) 이외의 하나 이상의 저장 디바이스(도시되지 않음)에 디지털 문턱값 THLD1 또는 THLD2 중 하나 또는 둘 다를 저장하도록 구성된다. 일부 실시예에서, 제어 회로(170)는 메모리 회로(100) 외부의 회로로부터 디지털 문턱값 THLD1 또는 THLD2 중 하나 또는 둘 다를 수신하는 것에 응답하여 디지털 문턱값 THLD1 또는 THLD2 중 하나 또는 둘 다를 저장하도록 구성된다.

다양한 실시예에서, 제어 회로(170)는 디지털 출력 신호 DOUT의 비트 수와 동일하거나 상이한 수의 비트를 갖는 디지털 문턱값 THLD1 및 THLD2를 저장하도록 구성된다.

디지털 비교기(180)는 디지털 출력 버스 BDOUT에서 디지털 출력 신호 DOUT와 디지털 문턱값 버스 BTHLD에서 디지털 문턱값 THLD1 또는 THLD2 중 하나를 수신하고, 디지털 출력 신호 DOUT를 디지털 문턱값 THLD1 또는 THLD2 중 하나와 비교하는 것에 기초해 출력 단자 BT에서 출력 비트 BR을 생성하도록 구성된 IC이다. 다양한 실시예에서, 디지털 비교기(180)는 비교 결과를 나타내는 출력 비트 BR을 생성하도록 구성된 하나 이상의 유형의 논리 회로의 조합을 포함한다.

도 1에 도시된 실시예에서, 메모리 회로(100)는 디지털 출력 버스 BDOUT와 분리된 디지털 문턱값 버스 BTHLD를 포함한다. 일부 실시예에서, 디지털 문턱값 버스 BTHLD 및 디지털 출력 버스 BDOUT는 동일한 디지털 버스이다.

이에 의해, 디지털 비교기(180)는, 디지털 출력 신호 DOUT가 수신된 디지털 문턱값 THLD1 또는 THLD2에 대응하는 전압 레벨 차이보다 큰 전압 VSIGH 및 VSIGL 사이의 전압 레벨 차이에 대응하는 경우, 하이 또는 로우 논리 값 중 하나를 갖는 출력 비트 BR을 생성하고, 디지털 출력 신호 DOUT가 수신된 디지털 문턱값 THLD1 또는 THLD2에 대응하는 전압 레벨 차이보다 작은 전압 레벨 차이에 대응할 때, 하이 또는 로우 논리 값의 다른 하나를 갖는 그리고 다양한 실시예에서, 디지털 출력 신호 DOUT가 수신된 디지털 문턱값 THLD1 또는 THLD2와 동일할 때 하이 또는 로우 논리 값 중 하나를 갖는 출력 비트 BR을 생성하도록 구성된다.

이에 의해, 제어 회로(170)를 포함하는 메모리 회로(100)는, 선택된 OTP 셀(112)의 저항 레벨을 나타내는 전류 레벨을 갖는 전류 IRO를 생성하고, 제1 동작 모드에서 구성 가능 증폭기(150)를 사용하여 전류 레벨에 기초한 전압 레벨 차이를 갖는 전압 VSIGH 및 VSIGL을 생성하고, ADC(160)를 사용하여 전압 레벨 차이에 기초해 디지털 출력 신호 DOUT을 생성하며, 디지털 비교기(180)를 사용하여 디지털 출력 신호 DOUT와 디지털 문턱값 THLD1의 비교 결과에 기초하여 논리 값을 갖는 출력 비트 BR을 생성함으로써, 선택된 OTP 셀(112)에 대한 판독 동작을 수행하도록 위에서 논의된 바와 같이 구성된다. 디지털 문턱값 THLD1은 선택된 OTP 셀(112)의 제1 저항 레벨과 제2 저항 레벨을 구별하는 데 사용할 수 있기 때문에, 출력 비트 BR은 판독 동작에서 선택된 OTP 셀(112)의 프로그램된 논리 상태를 나타내는 논리 값을 갖는다.

이에 의해, 제어 회로(170)를 포함하는 메모리 회로(100)는, 선택된 NVM 셀(122)의 저항 레벨을 나타내는 제1 전압 레벨 차이를 갖는 전압 VSIG1 및 VSIG2를 생성하고, 제2 동작 모드에서 구성 가능 증폭기(150)를 사용하여 제1 전압 레벨 차이에 기초한 제2 전압 레벨 차이를 갖는 전압 VSIGH 및 VSIGL을 생성하고, ADC(160)를 사용하여 제2 전압 레벨 차이에 기초해 디지털 출력 신호 DOUT을 생성하며, 디지털 비교기(180)를 사용하여 디지털 출력 신호 DOUT과 디지털 문턱값 THLD2의 비교 결과에 기초하여 논리 값을 갖는 출력 비트 BR을 생성함으로써, 선택된 NVM 셀(122)에 대한 판독 동작을 수행하도록 위에서 논의된 바와 같이 구성된다. 디지털 문턱값 THLD2은 선택된 NVM 셀(122)의 제1 저항 레벨과 제2 저항 레벨을 구별하는 데 사용할 수 있기 때문에, 출력 비트 BR은 판독 동작에서 선택된 NVM 셀(122)의 프로그램된 논리 상태를 나타내는 논리 값을 갖는다.

이에 따라 메모리 회로(100)는 OTP 섹션(110)의 각 OTP 셀(112) 및 NVM 섹션(120)의 각 NVM 셀(122)의 프로그램된 논리 상태를 나타내는 논리 상태를 갖는 출력 단자 BT 상에 출력 비트 BR을 생성하도록 구성된다. OTP 및 NVM 셀의 뱅크가 개별 감지 회로를 포함하는 접근 방식과 비교할 때, 메모리 회로(100)는 공간 요건을 줄이고, 판독 기능의 통합(consolidation)을 증가시키고, 측정된 메모리 셀 파라미터에 기초하여 문턱 레벨을 결정하고 저장함으로써 정확도를 개선할 수 있다.

도 2는 일부 실시예에 따른 OTP 셀(200)의 개략도이다. OTP 셀(200)은 도 1과 관련하여 위에서 논의된 OTP 셀(112) 중 하나 이상으로서 사용 가능하다.

OTP 셀(200)은 안티-퓨즈 구조물(200S) 및 트랜지스터(200T)를 포함한다. 안티-퓨즈 구조물(200S)의 소스/드레인(S/D) 단자(라벨링되지 않음)는 트랜지스터(200T)의 제1 S/D 단자와 공유되고, 트랜지스터(200T)의 제2 S/D 단자는 로컬 비트 라인(200BL)에 결합된다. 안티-퓨즈 구조물(200S)의 게이트는 신호 WLP를 수신하도록 구성되고 트랜지스터(200T)의 게이트는 신호 WLR을 수신하도록 구성된다.

도 2에 도시된 실시예에서, 안티-퓨즈 구조물(200S) 및 트랜지스터(200T) 각각은 n형 트랜지스터이다. 다양한 실시예에서, 안티-퓨즈 구조물(200S) 또는 트랜지스터(200T) 중 하나 또는 둘 모두는 p형 트랜지스터이다.

안티-퓨즈 구조물(200S)의 게이트와 트랜지스터(200T)와 공유되는 S/D 단자 사이의 경로는 저항(200R)으로 표시된다. OTP 셀(200)이 구성되는 제조 기술에 기초하여, 저항(200R)은 OTP 셀(112) 및 도 1과 관련하여 위에서 논의된 바와 같이 제1 저항 레벨을 갖는다.

프로그램 및 판독 동작에서, 신호 WLR은 논리 값, 예를 들어, 하이 논리 값을 갖는 트랜지스터(200T)의 게이트에 인가되며, 기준 전압 레벨, 예를 들어, 접지를 갖도록 구성된, 안티-퓨즈 구조물(200S)이 로컬 비트 라인(200BL)에 선택적으로 결합되도록 구성된다.

프로그램 동작에서, 신호 WLP는 게이트와 S/D 단자 사이의 하나 이상의 산화물 층을 영구적으로 변경 또는 파괴하도록 구성된 로컬 비트 라인(200BL) 상의 기준 전압 레벨에 대해 전압 레벨을 갖는 안티-퓨즈 구조물(200S)의 게이트에 인가되어, 저항(200R)이 제1 저항 레벨보다 작은 제2 저항 레벨로 감소하게 한다.

판독 동작에서, 메모리 회로(100) 및 도 1에 대해 위에서 논의된 바와 같이, 전류 IRO가 로컬 비트 라인(200BL)을 통해 비트 라인 SBL로 흐르도록 구성된, 로컬 비트 라인(200BL) 상의 기준 전압 레벨에 대한 전압 레벨을 갖는 안티-퓨즈 구조물(200S)의 게이트에 신호 WLP가 인가된다.

이에 따라, 메모리 회로, 예를 들면, OTP 셀(200)을 포함하는 메모리 회로(100)가 신호 WLP 및 저항(200R)의 레벨에 기초하여 전류 레벨을 갖는 전류 IRO를 생성하도록 구성되고, 이에 의해 메모리 회로(100)에 대해 위에서 논의된 이점을 실현할 수 있다.

도 3은 일부 실시예에 따른 NVM 셀(300)의 개략도이다. NVM 셀(300)은 도 1과 관련하여 위에서 논의된 하나 이상의 NVM 셀(122)로서 사용 가능하고 일부 실시예에서 MRAM 셀(300)로도 지칭된다.

NVM 셀(300)은 MTJ 구조물(300S) 및 트랜지스터(300T)를 포함한다. MTJ 구조물(300S)은 로컬 비트 라인(300BL)에 결합된 제1 단자와 트랜지스터(300T)의 제1 S/D 단자에 결합된 제2 단자를 포함하고, 트랜지스터(300T)는 로컬 소스 라인(200SL)에 결합된 제2 S/D 단자를 포함한다. 트랜지스터(300T)의 게이트는 신호 WL을 수신하도록 구성된다.

도 3에 도시된 실시예에서, 트랜지스터(300T)는 MTJ 구조물(300S)과 로컬 소스 라인(300SL) 사이에 결합된 n형 트랜지스터이다. 다양한 실시예에서, 트랜지스터(300T)는 p형 트랜지스터이고 그리고/또는 MTJ 구조물(300S)과 로컬 비트 라인(300BL) 사이에 결합된다.

자성층(300M1 및 300M2)은 MTJ 구조물(300S)의 두 단자 사이에 위치되고 절연 층(300I)에 의해 분리된다. 자성층(300M2)은 고정된 자성 배향을 갖고, 자성층(300M1)은 자성층(300M2)과 정렬되거나 그 반대가 되도록 구성 가능한 자성 배향을 갖는다. 절연 층(300I)은, MTJ(200S)의 저항(200R)이 정렬된 배향을 갖는 자성층(300M1 및 300M2)에 대응하는 제1 저항 레벨 및 반대 방향을 갖는 자성층(300M1 및 300M2)에 대응하는 제2 저항 레벨을 갖도록 터널링 전류를 전도하도록 구성되며, 제2 저항 레벨은 제1 저항 레벨보다 크다.

제1 프로그램 동작에서, 메모리 회로(100) 및 도 1에 대해 위에서 논의된 바와 같이, 전류 레벨 IW0을 갖는 전류 IRN이 NVM 셀(300)에 인가되고, 이에 따라 자성층(300M1)의 자성 배향이 자성층(300M2)의 자성 배향과 정렬되도록 충분히 큰 양의 극성 및 크기를 가지므로, NVM 셀(300)이 저항(300R)의 제1 저항 레벨에 대응하는 제1 논리 상태로 프로그램된다.

제2 프로그램 동작에서, 전류 레벨 IW1을 갖는 전류 IRN이 NVM 셀(300)에 인가되고, 이에 따라 자성층(300M1)의 자성 배향이 자성층(300M2)의 자성 배향과 반대가 되도록 충분히 큰 음의 극성 및 크기를 가지므로, NVM 셀(300)이 저항(300R)의 제2 저항 레벨에 대응하는 제2 논리 상태로 프로그램된다.

판독 동작에서, 전류 레벨 IR을 갖는 전류 IRN은 NVM 셀 300에 인가됨으로써, 자성층(300M1)의 배향을 변경하는 것을 방지하기에 충분히 작은 그리고 예를 들면, 메모리 회로(100) 및 도 1에 대하여 위에서 논의된 구성 가능한 증폭기(150)에 의해 수신된, 증폭기에 의해 검출될 수 있는 전압 VSIG1 및 VSIG2 사이의 차이를 생성하기에 충분히 큰 크기를 갖는다. 다양한 실시예에서, 전류 레벨 IR을 갖는 전류 IRN은 판독 동작에서 양 또는 음의 극성을 갖는다.

이에 따라, 메모리 회로, 예를 들면, NVM 셀(300)을 포함하는 메모리 회로(100)가 전류 IRN 및 저항(300R)의 레벨에 기초하여 전압 차이 레벨을 갖는 전압 VSIG1 및 VSIG2를 생성하도록 구성되고, 이에 의해 메모리 회로(100)에 대해 위에서 논의된 이점을 실현할 수 있다.

도 4는 일부 실시예에 따른 구성 가능한 전류원(400)의 개략도이다. 구성 가능한 전류원(400)은 도 1과 관련하여 위에서 논의된 구성 가능한 전류원(130)으로서 사용 가능하다.

구성 가능한 전류원(400)은 전원 노드 VDDN, 전원 기준 노드 VSSN, 전류원 I1 및 I2, 및 스위칭 디바이스 S1 및 S2를 포함한다. 전류원 I1 및 스위칭 디바이스 S1은 전원 노드 VDDN과 비트 라인 SBL 사이에 직렬로 결합되며, 메모리 회로(100) 및 도 1과 관련하여 위에서 논의되었다. 전류원 I2 및 스위칭 디바이스 S2는 전원 기준 노드 VSSN과 비트 라인 SBL 사이에 직렬로 결합된다.

전원 노드 VDDN은 전원 전압 VDD를 전달하도록 구성된 하나 이상의 전도성 경로이고, 전원 기준 노드 VSSN은 전원 기준 전압 VSS(예를 들어, 접지 전압 레벨을 갖는 접지)를 전달하도록 구성된 하나 이상의 전도성 경로이다.

전류원(I1)은 하나 이상의 제어 신호, 예를 들어, 메모리 회로(100) 및 도 1에 대해 위에서 논의된 하나 이상의 제어 신호 CTRL에 응답하여 전류 레벨 IW0 또는 전류 레벨 IR을 갖는 전류를 제공하도록 구성된 IC이며, 전류원(I2)은 메모리 회로(100) 및 도 1에 대해 각각 위에서 논의된 전류 레벨 IR을 갖는 전류를 제공하도록 구성된 IC이다.

스위칭 디바이스 S1 및 S2는 하나 이상의 제어 신호(도시되지 않음), 예를 들어, 메모리 회로(100) 및 도 1에 대해 위에서 논의된 하나 이상의 제어 신호 CTRL을 수신하고, 하나 이상의 제어 신호에 응답하여 상보적 배열로 개폐하도록 구성된다.

도 4에 도시된 실시예에서, 구성 가능한 전류원(400)은 양의 극성을 갖는 전류 레벨 IW0, 양의 극성을 갖는 전류 레벨 IR, 또는 음의 극성을 갖는 전류 레벨 IW1 중 어느 하나를 갖는 비트 라인 SBL에 전류 IRN을 제공하도록 구성된다. 다양한 실시예에서, 구성 가능한 전류원(400)은, 그렇지 않은 경우, 예를 들어, 논의된 바와 같이 비트 라인 SBL에 전류 IRN을 제공하기 위해 전류 레벨 IW0 또는 IR 중 하나를 제공하도록 구성된 스위칭 디바이스(도시되지 않음) 및 추가 전류원을 포함함으로써 구성된다.

이에 의해, 구성 가능한 전류원(400)은 메모리 회로, 예를 들어, 구성 가능한 전류원(400)을 포함하는 메모리 회로(100)가 도 1 및 3에 대해 위에서 논의된 바와 같이 전압 VSIG1 및 VSIG2 전압을 생성할 수 있는 전류 IRN을 제공하도록 구성되고, 이에 의해 메모리 회로(100)에 대해 위에서 논의된 이점을 실현할 수 있다.

도 5는 일부 실시예에 따른 구성 가능한 전압원(500)의 개략도이다. 구성 가능한 전압원(500)은 도 1과 관련하여 위에서 논의된 구성 가능한 전압원(140)으로서 사용 가능하다.

구성 가능한 전압원(500)은 전원 노드 VDDN 및 전원 기준 노드 VSSN(각각 도 4와 관련하여 위에서 논의됨), 및 스위칭 디바이스 S3 및 S4를 포함한다. 스위칭 디바이스(S3)는 메모리 회로(100) 및 도 1과 관련하여 위에서 논의된 전원 노드 VDDN과 소스 라인 SSL 사이에 결합되고, 스위칭 디바이스 S4는 전원 기준 노드 VSSN과 소스 라인 SSL 사이에 결합된다.

스위칭 디바이스(S3 및 S4)는 하나 이상의 제어 신호(도시되지 않음), 예를 들어, 메모리 회로(100) 및 도 1에 대해 위에서 논의된 하나 이상의 제어 신호 CTRL을 수신하고, 하나 이상의 제어 신호에 응답하여 상보적 배열로 개폐하도록 구성된다.

도 5에 도시된 실시예에서, 따라서 구성 가능 전압원(500)은 소스 라인 상에 전원 전압 VDD 또는 전원 기준 전압 VSS 중 하나를 제공하도록 구성된다. 다양한 실시예에서, 구성 가능한 전압원(500)은 그렇지 않으면 전원 전압 VDD, 전원 기준 전압 VSS, 또는 소스 라인 SSL 상의 전원 전압 VDD 또는 전원 기준 전압 VSS 이외의 하나 이상의 전압(도시되지 않음) 중 하나를 제공하도록 구성된다.

구성 가능한 전압원(500)은, 메모리 회로, 예를 들어, 구성 가능한 전압원(500) 싱크들 및 소스들을 포함하는 메모리 회로(100)가, 도 1 및 3에 대해 위에서 논의된 바와 같이 전압 VSIG1 및 VSIG2를 생성할 수 있는 전류 IRN을 제공하도록 구성되고, 이에 따라 메모리 회로(100)에 대해 위에서 논의된 이점을 실현할 수 있다.

도 6은 일부 실시예에 따른 구성 가능 증폭기(600)의 개략도이다. 구성 가능 증폭기(600)는 도 1과 관련하여 위에서 논의된 구성 가능 증폭기(150)로서 사용 가능하다.

구성 가능한 증폭기(600)는 op-amp A1, 스위칭 디바이스 S5-S8 및 용량성 디바이스 C1-C4를 포함한다. Op-amp A1은 스위칭 디바이스 S5 및 S7 및 용량성 디바이스 C1 및 C2 각각의 제1 단자에 결합되는 반전 입력 단자와, 스위칭 디바이스 S7의 제2 단자 및 스위칭 디바이스 S9 및 용량성 디바이스 C3 및 C4 각각의 제1 단자에 결합되는 비반전 입력 단자를 포함한다.

스위칭 디바이스 S5 및 용량성 디바이스 C2 각각의 제2 단자 및 스위칭 디바이스 S6의 제1 단자는 비트 라인 SBL에 결합되고, 스위칭 디바이스 S6 및 용량성 디바이스 C3 각각의 제2 단자는 소스 라인 SSL에 결합되며, 스위칭 디바이스 S9의 제2 단자는 전압 노드 VCMIN에 결합된다.

op-amp A1의 출력 단자 O1은 용량성 디바이스 C1의 제2 단자, 스위칭 디바이스 S8의 제1 단자, 및 신호 라인 VSH에 결합되고, op-amp A1의 출력 단자 O2는 스위칭 디바이스 S8 및 용량성 디바이스 C4의 제2 단자, 및 신호 라인 VSL에 결합된다.

도 6에 도시된 실시예에서, 구성 가능 증폭기(600)는 차동 입력 단자 및 출력 단자 O1 및 O2를 포함하는 완전 차동 op-amp로서 구성된 op-amp A1을 포함한다. 일부 실시예에서, 구성 가능 증폭기(600)는 신호 라인 VSL 대신에 도 3 및 4와 관련하여 위에서 논의된 전원 전압 기준 노드 VSSN을 포함하고, op-amp A1은 신호 라인 VSH에 결합된 단일 출력 단자로서 출력 단자 O1을 포함한다.

용량성 디바이스, 예를 들어, 용량성 디바이스들 C1-C4 중의 하나는 커패시터, 금속-산화물-반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET) 또는 두 단자 사이에 결합된 유사한 IC 디바이스이고, 이에 따라, 두 단자가 일부 실시예들에서 용량성으로 결합되는 것으로 간주되도록 동작 중인 교류(AC) 신호들에 대한 저저항 경로를 제공하도록 구성된다. 다양한 실시예에서, 용량성 디바이스는 두 단자 사이에 고정 또는 가변 정전용량 레벨을 제공하도록 구성된다.

도 6에 도시된 실시예에서, 용량성 디바이스 C1은 가변 정전용량 레벨을 통해 op-amp A1의 반전 입력 단자를 op-amp A1의 제1 출력 단자에 용량성으로 결합하도록 구성되고, 용량성 디바이스 C2는 op-amp A1의 반전 입력 단자를 고정된 정전용량 레벨을 통해 비트 라인 SBL에 용량성으로 결합하도록 구성되고, 용량성 디바이스 C3은 op-amp A1의 비반전 입력 단자를 고정된 정전용량 레벨을 통해 소스 라인 SSL에 용량성으로 결합하도록 구성되며, 용량성 디바이스 C4는 가변 정전용량 레벨을 통해 op-amp A1의 비 반전 입력 단자를 op-amp A1의 제2 출력 단자에 용량성으로 결합하도록 구성된다.

각각의 스위칭 디바이스 S5-S9는 하나 이상의 제어 신호(도시되지 않음), 예를 들어, 메모리 회로(100) 및 도 1에 대해 위에서 논의된 하나 이상의 제어 신호 CTRL을 수신하고, 하나 이상의 제어 신호에 응답해서 대응하는 제1 단자를 대응하는 제2 단자에 선택적으로 결합하도록 구성된다. 스위칭 디바이스 S6-S9는 하나 이상의 제어 신호에 응답하여 서로 동시에 개폐하도록 구성된다.

이에 따라 구성 가능한 증폭기(600)는, 스위칭 디바이스 S5가 폐쇄될 때 적분기로서 제1 동작 모드에서 동작하고, 스위칭 디바이스 S5가 개방될 때 증폭기로서 제2 동작 모드에서 동작할 수 있도록 구성된다. 제1 및 제2 동작 모드 각각에서 판독 동작 동안, 구성 가능 증폭기(600)는 아래에서 더 논의되는 바와 같이, 스위칭 디바이스 S6-S9가 폐쇄된 초기 상태로부터 스위칭 디바이스 S6-S9가 개방된 측정 상태로 전이하도록 구성된다.

제1 동작 모드에서, 스위칭 디바이스 S5가 폐쇄되면 op-amp A1의 반전 입력 단자가 비트 라인 SBL에 직접 결합된다. 일부 실시예에서, 판독 동작의 초기 상태 동안, 스위칭 디바이스 S9가 폐쇄되면 op-amp A1의 비반전 입력 단자가 전압 VCMI(가상 접지 VCMI라고도 함)를 전달하도록 구성된 전압 노드 VCMIN에 직접 결합된다. 전압 노드 VCMIN 상의 전압 VCMI는 op-amp A1의 공통 모드 동작에 적합하고 도 1 및 2와 관련하여 위에서 논의된 전압 WLP의 제2 전압 레벨의 기준 레벨로서 기준 전압 레벨을 제공하도록 구성 가능하다.

제1 동작 모드에서 판독 동작의 초기 상태 동안, 스위칭 디바이스 S5-S7 및 S9가 폐쇄되면 비트 라인 SBL, 소스 라인 SSL 및 op-amp A1의 반전 입력 단자 각각이 전압 VCMI를 갖게 된다. 스위칭 디바이스 S8이 폐쇄되면 출력 단자 O1 및 O2를 함께 결합하여 전압 VSIGH 및 VSIGL 간의 초기 전압 차이가 0이 되게 한다.

측정 상태로의 전이 동안, 스위칭 디바이스 S6이 개방되면 소스 라인 SLL로부터 비트 라인 SBL을 분리하고, 스위칭 디바이스 S7이 개방되면 op-amp A1의 반전 단자 및 비반전 입력 단자를 서로 분리하고, 스위칭 디바이스 S8이 개방되면 출력 단자 O1 및 O2를 서로 분리하며, 스위칭 디바이스 S9가 개방되면 전압 노드 VCMIN로부터 op-amp A1의 비반전 입력 단자를 분리한다. 폐쇄된 스위칭 디바이스 S5에 기초하여, 전류 IRO는 비트 라인 SBL 상의 전압 VSIG1과 op-amp A1의 반전 입력 단자가 전압 VCMI의 레벨로부터 멀어지게(move away) 하는 한편, op-amp A1의 비반전 입력 단자는 용량성 디바이스 C4를 통해 출력 단자 O2에 용량성으로 결합됨으로써, op-amp A1이 적분기로서 구성된다.

제1 동작 모드에서 판독 동작의 측정 상태 동안 전압 VSIG1이 전압 VCMI에서 멀어지는 속도(rate)는 전류 IRO의 전류 레벨과 용량성 디바이스 C1 및 C4의 정전용량 레벨의 함수이다. 전류 IRO의 예상되는 전류 레벨 범위 및 목표 통합 시간을 기반으로, 용량성 디바이스 C1 및 C4의 정전용량 레벨은, op-amp A1이 신호 라인 VSL에서 생성된 VSIGL 전압에 대한 목표 전압 레벨 범위를 갖는, 신호 라인 VSH에서 전압 VSIGH를 생성하게 하도록 구성된다. 일부 실시예에서, 목표 전압 레벨 범위는 ADC, 예를 들어, 메모리 회로(100) 및 도 1에 대해 위에서 논의된 ADC(160)의 입력 전압 범위와 일치(match)하도록 구성된다.

이에 의해 구성 가능한 증폭기(600)는 전류 IRO의 전류 레벨을 나타내고 이에 의해 OTP 셀, 예를 들면, 제1 동작 모드에서의 판독 동작에서 메모리 회로(100) 및 도 1에 대하여 상기 논의된 OTP 셀(112)의 저항 레벨을 나타내는, 전압 차이 레벨을 갖는 전압 VSIGH 및 VSIGL을 생성하도록 구성된다.

제2 동작 모드에서, 스위칭 디바이스 S5가 개방되면 op-amp A1의 반전 입력 단자가 스위칭 디바이스 S5를 통해 비트 라인 SBL로부터 분리되고 용량성 디바이스 C2를 통해 비트 라인 SBL에 용량성으로 결합된다. 스위칭 디바이스 S9가 개방되면 op-amp A1의 비반전 입력 단자가 스위칭 디바이스 S9를 통해 전압 노드 VCMIN으로부터 분리되고 용량성 디바이스 C3을 통해 소스 라인 SBL에 용량성으로 결합된다.

제2 동작 모드에서 판독 동작의 초기 상태 동안, 스위칭 디바이스 S6이 폐쇄되면 비트 라인 SBL과 소스 라인 SSL이 서로 동일한 전압 VSIG1과 VSIG2를 갖게 하고, 스위칭 디바이스 S7 및 S9가 폐쇄되면, op-amp A1의 반전 및 비반전 입력 단자가 전압 VCMI와 동일한 초기 전압을 갖게 하고, 0과 동일한 차이를 갖게 하며, 스위칭 디바이스 S8이 폐쇄되면 출력 단자 O1과 O2를 함께 결합하여 전압 VSIGH와 VSIGL 사이의 초기 전압 차이가 0이 되게 한다. 일부 실시예에서, 제2 동작 모드에서의 판독 동작 동안, 소스 라인 SSL은 기준 전압 레벨, 예를 들어, 구성 가능한 전압원(500) 및 도 5에 대해 위에서 논의된 전원 전압 기준 VSS를 수신하도록 구성되어, op-amp A1의 반전 입력 단자의 전압 VSIG1 및 op-amp A1의 비 반전 입력 단자의 전압 VSIG2 각각이 기준 전압 레벨을 갖는다.

측정 상태로의 전이 동안, 스위칭 디바이스 S6이 개방되면 소스 라인 SLL로부터 비트 라인 SBL을 분리하고, 스위칭 디바이스 S7 및 S9가 개방되면 서로로부터 그리고 전압 노드 VCMIN으로부터 op-amp A1의 반전 입력 단자 및 비반전 입력 단자를 분리하며, 스위칭 디바이스 S8이 개방되면 출력 단자 O1 및 O2를 서로 분리한다. 스위칭 디바이스 S5 및 S9가 개방된 것에 기초하여, 비트 라인 SBL은 용량성 디바이스 C2를 통해 op-amp A1의 반전 입력 단자에 용량성으로 결합되고, op-amp A1의 반전 입력 단자는 용량성 디바이스 C1을 통해 출력 단자 O1에 용량성으로 결합되고, 소스 라인 SLL은 용량성 디바이스 C3을 통해 op-amp A1의 비반전 입력 단자에 용량성으로 결합되며, op-amp A1의 비반전 입력 단자는 용량성 디바이스 C4를 통해 출력 단자 O2에 용량성으로 결합되어, op-amp A1이 증폭기로서 구성된다.

제2 동작 모드에서 판독 동작의 측정 상태 동안, 전압 VSIG1 및 VSIG2의 전압 레벨 차이로 인해 op-amp A1이 용량성 디바이스 C1-C4의 정전용량 레벨에 기초해 전압 VSIGH 및 VSIGL을 생성한다. 전압 VSIG1 및 VSIG2의 예상 전압 레벨 범위에 기초해, 용량성 디바이스 C1-C4의 정전용량 레벨은 op-amp A1이 신호 라인 VSL에서 생성된 전압 VSIGL에 상대적인 목표 전압 레벨 범위를 갖는, 신호 라인 VSH 상의 전압 VSIGH를 생성하도록 구성된다. 일부 실시예에서, 목표 전압 레벨 범위는 ADC, 예를 들어, 메모리 회로(100) 및 도 1에 대해 위에서 논의된 ADC(160)의 입력 전압 범위와 일치하도록 구성된다.

이에 의해 구성 가능한 증폭기(600)는 전압 VSIG1 및 VSIG2의 전압 차이 레벨을 나타내고 이에 의해 제2 동작 모드에서의 판독 동작에서 NVM 셀, 예를 들어, 메모리 회로(100) 및 도 1에 대해 위에서 논의된 NVM 셀(122)의 저항 레벨을 나타내는 전압 차이 레벨을 갖는 전압 VSIGH 및 VSIGL을 생성하도록 구성된다.

구성 가능한 증폭기(600)는, 메모리 회로, 예를 들어, 구성 가능 증폭기(600)를 포함하는 메모리 회로(100)가 도 1에 대하여 위에서 논의된 바와 같이 전류 IRO의 전류 레벨 및 전압 VSGI1 및 VSIG1의 전압 레벨을 나타내는 전압 VSIGH 및 VSIGL을 생성하고, 이에 의해 메모리 회로(100)에 대하여 위에서 논의된 이점을 실현할 수 있도록 구성된다.

도 7은 일부 실시예에 따라 메모리 회로에서 판독 동작을 수행하는 방법(700)의 흐름도이다. 방법(700)은 메모리 회로, 예를 들어, 도 1과 관련하여 위에서 논의된 메모리 회로(100)와 함께 사용 가능하다.

방법(700)의 동작이 도 7에 도시된 순서는 단지 설명을 위한 것이며; 방법(700)의 동작은 도 7에 도시된 것과는 다른 시퀀스로 실행될 수 있다. 일부 실시예에서, 도 7에 도시된 동작에 추가적인 동작은 도 7에 도시된 동작 이전, 사이, 동안, 및/또는 이후에 수행된다. 일부 실시예에서, 방법(700)의 동작은 메모리 회로를 구성하는 방법, 예를 들어, 도 9와 관련하여 위에서 논의된 방법(900)의 동작의 서브세트이다.

동작(710)에서, 메모리 회로의 비트 라인에 결합된 OTP 셀 또는 비트 라인에 결합된 NVM 셀 중 하나가 선택된다. OTP 셀을 선택하는 것은 복수의 OTP 셀 중 하나의 OTP 셀을 선택하는 것을 포함하고, NVM 셀을 선택하는 것은 복수의 NVM 셀 중 하나의 NVM 셀을 선택하는 것을 포함한다. 일부 실시예에서, OTP 셀을 선택하는 것은 비트 라인 SBL에 결합된 OTP 셀(112) 중 하나를 선택하는 것을 포함하고, NVM 셀을 선택하는 것은 비트 라인 SBL에 결합된 NVM 셀(122) 중 하나를 선택하는 것을 포함하며, 각각은 메모리 회로(100) 및 도 1과 관련하여 위에서 논의되었다.

일부 실시예에서, OTP 셀을 선택하는 것은 선택된 OTP 셀에서 하나 이상의 제어 신호를 수신하는 것과 하나 이상의 제어 신호에 응답하여 스위칭 디바이스를 폐쇄함으로써 OTP 셀을 로컬 비트 라인에 결합하는 것을 포함한다. 일부 실시예에서, 하나 이상의 제어 신호를 수신하는 것은 도 1 및 2와 관련하여 위에서 논의된 수신 신호 WLR을 포함한다.

일부 실시예에서, 비트 라인에 결합된 OTP 셀을 선택하는 것은 하나 이상의 선택 회로, 예를 들어, 메모리 회로(100) 및 도 1에 대해 위에서 논의된 선택 회로(114)를 사용하여 선택된 OTP 셀을 비트 라인에 결합하는 것을 포함한다.

NVM 셀을 선택하는 것은 소스 라인에 결합된 NVM 셀을 선택하는 것을 포함한다. 일부 실시예에서, OTP 셀을 선택하는 것은 선택된 NVM 셀에서 하나 이상의 제어 신호를 수신하는 것과, 하나 이상의 제어 신호에 응답하여 하나 이상의 스위칭 디바이스를 폐쇄함으로써 NVM 셀을 로컬 비트 라인 또는 로컬 소스 라인 중 하나 또는 둘 모두에 결합하는 것을 포함한다. 일부 실시예에서, NVM 셀을 선택하는 것은 메모리 회로(100) 및 도 1과 관련하여 위에서 논의된 소스 라인 SSL에 결합된 NVM 셀(122) 중 하나를 선택하는 것을 포함한다. 일부 실시예에서, 하나 이상의 제어 신호를 수신하는 것은 도 1 및 3과 관련하여 위에서 논의된 신호 WL을 수신하는 것을 포함한다.

일부 실시예에서, 비트 라인에 결합된 NVM 셀을 선택하는 것은, 하나 이상의 선택 회로, 예를 들어, 선택 회로(124A)를 사용하여 선택된 NVM 셀을 비트 라인에 결합하는 것과, 소스 라인에 결합된 NVM 셀을 선택하는 것은 메모리 회로(100) 및 도 1에 대해 각각 위에서 논의된 하나 이상의 선택 회로, 예를 들어, 선택 회로(124B)를 사용하여 선택된 NVM 셀을 소스 라인에 결합하는 것을 포함한다.

일부 실시예에서, OTP 셀 또는 NVM 셀 중 하나를 선택하는 것은 제어 회로를 사용하여 하나 이상의 제어 신호를 생성하는 것, 예를 들어, 제어 회로(170)를 사용하여 메모리 회로(100 및 도 1과 관련하여 위에서 논의된 하나 이상의 제어 신호 CTRL을 생성하는 것을 포함한다.

동작(720)에서, 선택된 메모리 셀의 논리 상태에 기초하여 비트 라인 상의 신호에 응답하여 아날로그 신호를 생성하기 위해 증폭기가 사용된다. 신호에 응답하는 것은 선택된 메모리 셀의 논리 상태에 기초하여 비트 라인에 신호를 생성하는 것을 포함한다.

일부 실시예에서, 선택된 셀은 OTP 셀이고 비트 라인 상에서 신호를 생성하는 것은 OTP 셀로부터 게이트 전류를 수신하는 것을 포함하고, 게이트 전류는 OTP 셀의 논리 상태를 표시한다. 게이트 전류를 수신하는 것은 게이트 전류를 생성하기 위해 OTP 셀에 전압을 인가하는 것을 포함한다. 일부 실시예들에서, 선택된 셀은 OTP 셀(112)이고, 게이트 전류를 수신하는 것은 메모리 회로(100) 및 도 1에 대해 위에서 논의된 바와 같이 비트 라인 SBL 상에서 전류 IRO를 생성하기 위해 신호 WLP를 OTP 셀(112)에 인가하는 것을 포함한다.

일부 실시예에서, 선택된 셀은 NVM 셀이고 비트 라인 상에서 신호를 생성하는 것은 NVM 셀로부터 전압 차이를 수신하는 것을 포함하고, 전압 차이는 비트 라인 전압 및 소스 라인 전압을 포함하고 NVM 셀의 논리 상태를 표시한다. 전압 차이를 수신하는 것은 전압 차이를 생성하기 위해 NVM 셀에 전류를 인가하는 것을 포함한다. 일부 실시예에서, 선택된 셀은 NVM 셀(122)이고, 전압 차이를 수신하는 것은 NVM 셀(122)에 전류 IRN을 인가하여, 메모리 회로(100) 및 도 1에 대해 위에서 논의된 바와 같이 비트 라인 SBL 상의 전압 VSIG1과 소스 라인 SSL 상의 전압 VSIG2 사이의 전압 차이를 생성하는 것을 포함한다.

아날로그 신호를 생성하기 위해 증폭기를 사용하는 것은 OTP 셀을 선택하는 것에 대응하는 제1 동작 모드에서 동작하거나 NVM 셀을 선택하는 것에 대응하는 제2 동작 모드에서 동작하도록 증폭기를 구성하는 것을 포함한다.

일부 실시예에서, 선택된 셀은 OTP 셀이고 증폭기가 제1 동작 모드에서 동작하도록 구성하는 것은 증폭기가 통합 모드에서 동작하도록 구성하는 것을 포함한다. 일부 실시예에서, 통합 모드에서 동작하도록 증폭기를 구성하는 것은 도 1 및 6과 관련하여 위에서 논의된 바와 같이 제1 동작 모드에서 동작하도록 구성 가능한 증폭기(150)를 구성하는 것을 포함한다.

일부 실시예에서, 통합 모드에서 동작하도록 증폭기를 구성하는 것은 증폭기의 입력 단자에 가상 접지 전압을 제공하는 것을 포함한다. 일부 실시예에서, 증폭기의 입력 단자에서 가상 접지 전압을 제공하는 것은 구성 가능 증폭기(600) 및 도 6에 대해 위에서 논의된 바와 같이 op-amp A1의 비반전 입력 단자에서 전압 VCMI를 제공하는 것을 포함한다.

일부 실시예에서, 선택된 셀은 NVM 셀이고 증폭기가 제2 동작 모드에서 동작하도록 구성하는 것은 증폭기가 증폭 모드에서 동작하도록 구성하는 것을 포함한다. 일부 실시예에서, 증폭 모드에서 동작하도록 증폭기를 구성하는 것은 도 1 및 6과 관련하여 위에서 논의된 바와 같이 제2 동작 모드에서 동작하도록 구성 가능한 증폭기(150)를 구성하는 것을 포함한다.

아날로그 신호를 생성하는 것은 비트 라인 상의 신호의 크기를 나타내는 크기를 갖는 아날로그 신호를 생성하는 것을 포함한다. 일부 실시예에서, 선택된 셀은 OTP 셀이고 아날로그 신호를 생성하는 것은, 게이트 전류, 예를 들면, 메모리 회로(100) 및 도 1에 대해 위에서 논의된 전류 IRO의 전류 레벨을 나타내는 크기를 갖는 아날로그 신호를 비트 라인 상에 생성하는 것을 포함한다. 일부 실시예에서, 선택된 셀은 NVM 셀이고, 아날로그 신호를 생성하는 것은 전압 레벨 차이, 예를 들어, 메모리 회로(100) 및 도 1과 관련하여 위에서 논의된 전압 VSIG1 및 VSIG2 사이의 전압 차이를 나타내는 크기를 갖는 아날로그 신호를 생성하는 것을 포함한다.

아날로그 신호를 생성하는 것은 하나 이상의 신호 라인에서 아날로그 신호를 출력하는 것을 포함한다. 다양한 실시예에서, 아날로그 신호를 출력하는 것은 한 쌍의 신호 라인에서 차동 신호를 출력하거나 개별 신호 라인에서 개별 신호를 출력하는 것을 포함한다. 일부 실시예에서, 아날로그 신호를 출력하는 것은 도 1 및 6과 관련하여 위에서 논의된 바와 같이 신호 라인 VSH 상의 전압 VSIGH 및 신호 라인 VSL 상의 전압 VSIGL을 출력하는 것을 포함한다.

동작(730)에서, ADC는 아날로그 신호에 기초해 디지털 출력 신호를 생성하는데 사용된다. 아날로그 신호에 기초하여 디지털 출력 신호를 생성하는 것은 하나 이상의 신호 라인에서 아날로그 신호를 수신하고 아날로그 신호의 크기를 나타내는 디지털 출력 신호를 생성하는 것을 포함한다.

디지털 출력 신호를 생성하는 것은 미리 결정된 수의 비트를 갖는 디지털 출력 신호를 생성하는 것을 포함한다. 다양한 실시예에서, 디지털 출력 신호를 생성하는 것은 고정된 수의 비트를 갖는 디지털 출력 신호를 생성하거나 가변적인 수의 비트 중 선택된 것을 갖는 디지털 출력 신호를 생성하는 것을 포함한다.

일부 실시예에서, 디지털 출력 신호를 생성하는 것은 디지털 버스에서 디지털 출력 신호를 생성하는 것을 포함한다. 일부 실시예에서, 디지털 출력 신호를 생성하는 것은 메모리 회로(100) 및 도 1에 대해 전술한 바와 같이 디지털 출력 신호 버스 BDOUT 상에서 디지털 출력 신호 DOUT를 생성하는 것을 포함한다.

일부 실시예에서, 디지털 출력 신호를 생성하는 것은 하나 이상의 제어 신호, 예를 들어, 도 1과 관련하여 위에서 논의된 하나 이상의 제어 신호 CTRL을 수신하고, 하나 이상의 제어 신호에 응답하여 아날로그 신호에 대한 디지털화 동작을 수행하는 것을 포함한다.

일부 실시예에서, 디지털 출력 신호를 생성하는 것은 하나 이상의 디지털 문턱 레벨을 결정하는 것의 일부로서 제어 회로에서 디지털 출력 신호를 수신하는 것을 포함한다. 다양한 실시예에서, 하나 이상의 디지털 문턱 레벨을 결정하는 것은 제1 논리 상태로 프로그램된 복수의 OTP 셀들, 제2 논리 상태로 프로그램된 복수의 OTP 셀들, 제1 논리 상태로 프로그램된 복수의 NVM 셀들, 또는 제2 논리 상태로 프로그램된 복수의 NVM 셀들에서 하나 이상의 복수의 판독 동작들을 수행하는 것에 응답하여 제어 회로에서 디지털 출력 신호들을 수신하는 것을 포함한다.

일부 실시예에서, 하나 이상의 디지털 문턱 레벨을 결정하는 것은 제어 회로를 사용하여 하나 이상의 디지털 문턱 레벨을 저장 디바이스, 예를 들어, 메모리 회로(100 및 도 1과 관련하여 위에서 논의된 OTP 섹션(110) 또는 NVM 섹션(120)에 저장하는 것을 포함한다.

동작(740)에서, 일부 실시예에서, 디지털 출력 신호는 디지털 문턱 레벨과 비교된다. 디지털 출력 신호를 디지털 문턱 레벨과 비교하는 것은 디지털 비교기에서 디지털 출력 신호 및 디지털 문턱 레벨을 수신하고 디지털 비교기를 사용하여 비교를 수행하는 것을 포함한다. 일부 실시예에서, 디지털 비교기에서 디지털 출력 신호 및 디지털 문턱 레벨을 수신하고 디지털 비교기를 사용하여 비교를 수행하는 것은 메모리 회로(100) 및 도 1에 대해 위에서 논의된 바와 같이 디지털 비교기(180)를 사용하는 것을 포함한다.

디지털 출력 신호 및 디지털 문턱 레벨을 디지털 비교기에서 수신하는 것은, 디지털 버스, 예를 들어, 도 1에 대해 위에서 논의된 디지털 출력 신호 버스 BDAUT에서 디지털 출력 신호를 수신하는 것, 및 디지털 신호 버스, 예를 들어, 도 1에 대해 위에서 논의된 디지털 문턱값 버스 BTHLD에서 디지털 문턱 레벨을 수신하는 것을 포함한다.

일부 실시예에서, 디지털 출력 신호를 디지털 문턱 레벨과 비교하는 것은, 선택된 셀이 OTP 셀 또는 NVM 셀인 것에 기초하여 복수의 디지털 문턱 레벨로부터 디지털 문턱 레벨을 선택하는 것을 포함한다. 일부 실시예들에서, 복수의 디지털 문턱 레벨들로부터 디지털 문턱 레벨을 선택하는 것은, 선택된 셀이 OTP 셀(112) 일 때 디지털 문턱값 THLD1을 선택하고, 선택된 셀이 메모리 회로(100) 및 도 1에 대해 위에서 논의된 바와 같이 NVM 셀(122) 일 때 디지털 문턱값 THLD2를 선택하는 것을 포함한다.

일부 실시예들에서, 복수의 디지털 문턱 레벨들로부터 디지털 문턱 레벨을 선택하는 것은, 메모리 회로의 동작 시나리오, 예를 들어, 선택된 셀의 동작 온도 또는 위치에 기초하여 디지털 문턱값을 선택하는 것을 포함한다.

일부 실시예에서, 디지털 비교기에서 디지털 문턱 레벨을 수신하는 것은, 제어 회로에서 제1 디지털 문턱 레벨을 수신하는 것, 예를 들어, 메모리 회로의 동작 온도에 기초하여 제1 디지털 문턱 레벨을 수정하여 제2 디지털 문턱 레벨을 생성하는 것, 및 제2 디지털 문턱 레벨을 디지털 비교기에 출력하는 것을 포함한다.

다양한 실시예에서, 디지털 출력 신호를 디지털 문턱 레벨과 비교하는 것은 동일하거나 상이한 비트 수를 갖는 디지털 출력 신호와 디지털 문턱 레벨을 비교하는 것을 포함한다. 다양한 실시예에서, 디지털 출력 신호를 디지털 문턱 레벨과 비교하는 것은 디지털 출력 신호 또는 디지털 문턱 레벨 중 하나 또는 둘 모두의 총 비트 수의 전체 또는 서브세트를 비교하는 것을 포함한다.

동작(750)에서, 일부 실시예에서, 데이터 비트는, 디지털 출력 신호를 문턱 레벨과 비교한 결과를 나타내는 출력이다. 데이터 비트를 출력하는 것은 데이터 비트를 생성하기 위해 디지털 비교기를 사용하는 것을 포함한다. 일부 실시예에서, 디지털 비교기를 사용하는 것은 메모리 회로(100) 및 도 1에 대해 위에서 논의된 바와 같이 출력 단자 BT에 출력 비트 BR을 생성하기 위해 디지털 비교기(180)를 사용하는 것을 포함한다.

일부 실시예에서, 데이터 비트를 출력하는 것은 직렬로 수행되는 복수의 판독 동작에 대응하는 복수의 데이터 비트를 출력하는 것의 일부이다.

방법(700)의 동작들 중 일부 또는 전부를 실행함으로써, OTP 셀이 비트 라인 상에 전류 신호를 생성하거나 NVM 셀이 비트 라인 상에 전압 신호를 생성하고, 증폭기가 비트 라인 신호 타입에 기초하여 아날로그 전압을 생성하고, ADC가 선택된 OTP 셀 또는 NVM 셀의 논리 상태를 나타내는 디지털 출력 신호를 생성함으로써, 메모리 회로(100)에 대하여 상기 논의된 이점을 얻는 판독 동작이 수행된다.

도 8은 일부 실시예에 따른 메모리 회로 동작 파라미터의 표현이다. 도 8은 저항 값을 나타내는 x축, 저항 값에 대응하는 저항 레벨을 갖는 메모리 셀의 상대 주파수를 나타내는 y축, 및 저항 분포 D1 및 D2를 포함한다.

각각의 저항 분포 D1 및 D2는 도 1 내지 7과 관련하여 위에서 논의된 제1 및 제2 메모리 셀 저항 레벨을 나타내는 비교적 큰 주파수의 2개의 그룹을 포함한다. 문턱 레벨 T1은 저항 분포 D1의 두 그룹 사이의 저항 값을 나타내고, 문턱 레벨 T2는 저항 분포 D2의 두 그룹 사이의 저항 값을 나타낸다.

일부 실시예에서, 저항 분포 D1은 복수의 OTP 셀들, 예를 들어, 도 1에 대해 위에서 논의된 OTP 셀들(112) 또는 복수의 NVM 셀들, 예를 들어, 도 1에 대해 위에서 논의된 NVM 셀들(122) 중 하나에 대응하고, 저항 분포 D2는 복수의 OTP 셀들 또는 복수의 NVM 셀들 중 다른 하나에 대응한다. 일부 실시예에서, 문턱 레벨 T1은 디지털 문턱 레벨 THLD1 또는 THLD2 중 하나에 대응하고, 문턱 레벨 T2는 디지털 문턱 레벨 THLD1 또는 THLD2 중 다른 하나에 대응하며, 각각은 도 1과 관련하여 위에서 논의되었다.

다양한 실시예에서, 저항 분포 D1 및 D2는 메모리 회로의 별도의 동작 시나리오 하에서, 예를 들어, 상이한 동작 온도, 셀 위치, 또는 주어진 사용 기간 또는 레벨에 걸쳐 복수의 OTP 셀 또는 복수의 NVM 셀 중 단일한 셀에 대응한다. 이러한 실시예에서, 문턱 레벨 T1 및 T2는 방법(700) 및 도 7과 관련하여 위에서 논의된 바와 같이 동작 시나리오에 기초하여 문턱 레벨을 선택하고, 방법(900) 및 도 9에 대해 아래에서 논의된 바와 같이 동작 시나리오에 기초하여 문턱 레벨을 결정하는 것에 대응하는 동작 파라미터의 시프트(shifts)를 나타낸다.

도 9는, 일부 실시예에 따른 메모리 회로를 구성하는 방법(900)의 흐름도이다. 방법(900)은 메모리 회로, 예를 들어, 도 1과 관련하여 위에서 논의된 메모리 회로(100)와 함께 사용 가능하다. 방법(900)의 동작의 일부 또는 전부는 제어기, 예를 들어, 도 1과 관련하여 위에서 논의된 메모리 회로(100)의 제어 회로(170)와 같은 제어 회로 및/또는 메모리 회로 외부의 제어기에 의해 수행된다. 일부 실시예에서, 방법(900)의 하나 이상의 동작은 메모리 회로의 사용자에 의해, 예를 들어, 제어 회로 인터페이스를 통해 수행된다.

방법(900)의 동작이 도 9에 도시된 순서는 단지 설명을 위한 것이며; 방법(900)의 동작은 도 9에 도시된 것과 다른 시퀀스로 실행될 수 있다. 일부 실시예에서, 도 9에 도시된 것들에 더하여 동작은 도 9에 도시된 동작 이전, 사이, 동안, 및/또는 이후에 수행된다. 일부 실시예에서, 방법(900)의 동작은 메모리 회로를 동작시키는 방법의 동작의 서브세트이다.

동작(910)에서, 메모리 회로의 복수의 NVM 셀의 저항 분포가 획득된다. 저항 분포를 획득하는 것은 복수의 NVM 셀에 대해 복수의 판독 동작을 수행하여 대응하는 복수의 저항 값을 획득하는 것을 포함한다. 일부 실시예에서, 복수의 NVM 셀의 저항 분포를 획득하는 것은 메모리 회로(100) 및 도 1에 대해 위에서 논의된 NVM 셀(122)의 저항 분포를 획득하는 것을 포함한다.

복수의 NVM 셀의 저항 분포를 획득하는 것은, 제1 저항 레벨에 대응하는 제1 논리 상태로 프로그램된 복수의 NVM 셀을 사용해 제1 복수의 판독 동작을 수행하는 것과 제2 저항 레벨에 대응하는 제2 논리 상태로 프로그램된 복수의 NVM 셀을 사용해 제2 복수의 판독 동작을 수행하는 것을 포함한다.

일부 실시예에서, 복수의 NVM 셀의 저항 분포를 획득하는 것은 복수의 NVM 셀에 대해 하나 이상의 기록 동작을 수행하여 복수의 NVM 셀의 각 NVM 셀을 제1 또는 제2 논리 상태 중 하나 또는 둘 모두로 프로그램하는 것을 포함한다.

다양한 실시예에서, 복수의 NVM 셀의 저항 분포를 획득하는 것은, 복수의 NVM 셀이 메모리 회로의 NVM 셀의 전체 또는 서브세트인 것을 포함한다.

일부 실시예에서, 복수의 NVM 셀의 저항 분포를 얻는 것은, 제1 동작 시나리오, 예컨대, 제1 동작 온도, 셀 위치, 시간, 또는 사용 레벨 하에서 제1 복수의 판독 동작을 수행하는 것, 및 하나 이상의 추가 동작 시나리오, 예컨대, 하나 이상의 추가 동작 온도, 셀 위치, 시간, 또는 사용 레벨 하에서 하나 이상의 추가적인 복수의 판독 동작을 수행하는 것을 포함한다.

일부 실시예에서, 복수의 NVM 셀의 저항 분포를 얻는 것은 도 8과 관련하여 위에서 논의된 저항 분포 D1 또는 D2 중 하나 또는 둘 다를 획득하는 것을 포함한다.

다양한 실시예에서, 복수의 NVM 셀의 저항 분포를 획득하는 것은 메모리 회로의 제어 회로, 예를 들어, 도 1과 관련하여 위에서 논의된 제어 회로(170), 메모리 회로 외부의 회로, 또는 제어 회로 및 외부 회로의 조합을 사용하는 것을 포함한다.

동작(920)에서, 저항 분포에 기초하여 제1 디지털 문턱 레벨이 정의된다. 제1 디지털 문턱 레벨을 정의하는 것은, 복수의 NVM 셀의 저항 분포의 복수의 저항값이 제1 저항 레벨 및 제1 논리 상태에 대응하는 제1 그룹 및 제2 저항 레벨 및 제2 논리 상태에 대응하는 제2 그룹으로 분할되도록, 제1 디지털 문턱 레벨에 대응하는 저항값을 정의하는 것을 포함한다. 일부 실시예에서, 제1 디지털 문턱 레벨을 정의하는 것은 메모리 회로(100) 및 도 1과 관련하여 위에서 논의된 디지털 문턱 레벨 THLD2을 정의하는 것을 포함한다.

일부 실시예에서, 제1 그룹은 제2 그룹과 중첩하고, 저항 분포를 제1 및 제2 그룹으로 분리할 수 있는 저항 값을 정의하는 것은 저항 분포로부터 복수의 NVM 셀 중 하나 이상의 NVM 셀의 측정값을 제거함으로써 중첩 그룹을 분리하는 것을 포함한다. 일부 실시예에서, 제1 디지털 문턱 레벨을 정의하는 것은 저항 분포로부터 제거된 측정값을 갖는 하나 이상의 NVM 셀이 메모리 회로 상의 판독 및 기록 동작 동안 비활성화되도록 하는 것을 포함한다.

일부 실시예에서, 제1 디지털 문턱 레벨을 정의하는 것은 제1 동작 시나리오 하에서 제1 디지털 문턱 레벨을 정의하는 것과 하나 이상의 추가 동작 시나리오 하에서 하나 이상의 추가 디지털 문턱 레벨을 정의하는 것을 포함한다.

일부 실시예에서, 제1 디지털 문턱 레벨을 정의하는 것은 도 8과 관련하여 위에서 논의된 문턱 레벨 T1 또는 T2 중 하나 또는 둘 모두를 정의하는 것을 포함한다.

다양한 실시예에서, 제1 디지털 문턱 레벨을 정의하는 것은 메모리 회로의 제어 회로, 예를 들어, 도 1과 관련하여 위에서 논의된 제어 회로(170), 메모리 회로의 외부 회로, 또는 제어 회로와 외부 회로의 조합을 사용하는 것을 포함한다.

일부 실시예에서, 제1 디지털 문턱 레벨을 정의하는 것은 예를 들어, 제어 회로 인터페이스를 통해 메모리 회로 사용자로부터 제1 디지털 문턱 레벨을 수신하는 것을 포함한다.

단계(930)에서, 메모리 회로의 복수의 OTP 셀의 누설 분포가 획득된다. 누설 분포를 획득하는 것은 복수의 OTP 셀에 대해 복수의 판독 동작을 수행하여 대응하는 복수의 누설 값을 획득하는 것을 포함한다. 일부 실시예에서, 복수의 OTP 셀의 누설 분포를 획득하는 것은 메모리 회로(100) 및 도 1에 대해 위에서 논의된 OTP 셀(112)의 누설 분포를 획득하는 것을 포함한다.

복수의 OTP 셀의 누설 분포를 획득하는 것은, 제1 누설 레벨에 대응하는 초기 논리 상태를 갖는 복수의 OTP 셀을 사용해 제1 복수의 판독 동작을 수행하는 것과, 제2 누설 레벨에 대응하는 영구적으로 변경된 제2 논리 상태로 프로그램된 복수의 OTP 셀을 사용해 제2 복수의 판독 동작을 수행하는 것을 포함한다.

복수의 OTP 셀의 누설 분포를 획득하는 것은 복수의 OTP 셀이 메모리 회로의 OTP 셀의 제1 서브세트인 것을 포함하고, 제2 복수의 판독 동작을 수행하는 것은 OTP 셀의 서브세트에 대해 제2 복수의 판독 동작을 수행하는 것을 포함한다. 다양한 실시예에서, 복수의 OTP 셀에 대해 제1 복수의 판독 동작을 수행하는 것은, OTP 셀의 제1 서브세트, 메모리 회로의 OTP 셀의 전체, 또는 메모리 회로의 OTP 셀의 제2 서브세트에 대해 제1 복수의 판독 동작을 수행하는 것을 포함한다.

일부 실시예들에서, 복수의 OTP 셀들의 누설 분포를 획득하는 것은 복수의 OTP 셀들에 대해 기록 동작을 수행하는 것을 포함하고, 이에 의해 복수의 OTP 셀들의 각각의 OTP 셀을 제2 논리 상태로 프로그램하는 것을 포함한다.

일부 실시예에서, 복수의 OTP 셀의 누설 분포를 획득하는 것은 동작(910)에서 복수의 NVM 셀의 저항 분포를 측정하는 것과 관련하여 위에서 논의된 것과 유사한 추가 동작을 수행하는 것을 포함하고, 따라서 추가 세부 사항은 반복되지 않는다.

동작(940)에서, 누설 분포에 기초하여 제2 디지털 문턱 레벨이 정의된다. 일부 실시예에서, 제2 디지털 문턱 레벨을 정의하는 것은 메모리 회로(100) 및 도 1과 관련하여 위에서 논의된 디지털 문턱 레벨 THLD1을 정의하는 것을 포함한다.

제2 디지털 문턱값을 정의하는 것은 동작(920)과 관련하여 위에서 논의된 제1 디지털 문턱 레벨을 정의하는 방식과 유사한 방식으로 수행되고, 따라서 추가 설명은 반복되지 않는다.

동작(950)에서, 제1 및 제2 디지털 문턱 레벨은 저장 디바이스에 저장된다. 다양한 실시예에서, 제1 및 제2 디지털 문턱 레벨을 저장하는 것은 메모리 회로의 OTP 셀, 메모리 회로의 NVM 셀, 또는 OTP 셀 및 NVM 셀과 분리된 저장 디바이스에 제1 및 제2 디지털 문턱 레벨을 저장하는 것 중 하나 이상을 포함한다. 일부 실시예에서, 제1 및 제2 디지털 문턱 레벨을 저장하는 것은 도 1과 관련하여 위에서 논의된 메모리 회로(100)의 OTP 셀(112) 또는 NVM 셀(122) 중 하나 또는 둘 모두에 제1 및 제2 디지털 문턱 레벨을 저장하는 것을 포함한다.

일부 실시예에서, 누설 분포를 획득하기 위해 사용된 메모리 회로의 복수의 OTP 셀은 제1 복수의 OTP 셀이고, 제1 및 제2 문턱 레벨을 저장 디바이스에 저장하는 것은 제1 및 제2 문턱 레벨을 제2 복수의 OTP 셀에 저장하는 것을 포함한다.

일부 실시예에서, 제1 및 제2 디지털 문턱 레벨을 저장하는 것은 제1 동작 시나리오에 대응하는 제1 및 제2 디지털 문턱 레벨을 저장하는 것과 하나 이상의 추가 동작 시나리오에 대응하는 하나 이상의 추가 디지털 문턱 레벨을 저장하는 것을 포함한다. 일부 실시예에서, 제1 및 제2 디지털 문턱 레벨을 저장하는 것은 메모리 회로의 OTP 셀에 제1 및 제2 디지털 문턱 레벨을 저장하는 것을 포함하고, 하나 이상의 추가 디지털 문턱 레벨을 저장하는 것은 하나 이상의 추가 디지털 문턱 레벨을 메모리 회로의 NVM 셀에 저장하는 것을 포함한다.

일부 실시예에서, 제1 및 제2 디지털 문턱 레벨을 저장하는 것은 메모리 회로 또는 메모리 회로를 포함하는 시스템이 구성되는 제조 동작의 일부이며, 예를 들어, OTP 및/또는 NVM 셀의 수가 결정된다. 일부 실시예에서, 제1 및 제2 디지털 문턱 레벨을 저장하는 것은, 메모리 회로의 OTP 셀들에 제조 정보, 예를 들면, 일련 번호, 회로 구성 또는 트리밍 데이터(trimming data) 등과 같은 식별자 외에, 제1 및 제2 디지털 문턱 레벨들을 저장하는 것을 포함한다.

일부 실시예에서, 제1 및 제2 디지털 문턱 레벨을 저장하는 것은 메모리 회로 또는 메모리 회로를 포함하는 시스템에 대한 업데이트 동작, 예를 들어, 캘리브레이션 동작(calibration operation)을 수행하는 것의 일부이다.

동작(960)에서, 일부 실시예에서, 제1 및 제2 디지털 문턱 레벨이 메모리 회로 상의 판독 동작에서 적용된다. 일부 실시예에서, 판독 동작에서 제1 및 제2 디지털 문턱 레벨을 적용하는 것은 도 7과 관련하여 위에서 논의된 방법(700)의 일부 또는 전부를 수행하는 것을 포함한다.

방법(900)의 동작의 일부 또는 전부를 실행함으로써, 메모리 회로는 디지털 출력 신호가 선택된 OTP 셀 또는 NVM 셀의 논리 상태를 나타내는 판독 동작을 수행할 수 있도록 구성되어, 메모리 회로(100)에 대해 위에서 논의된 이점을 획득한다. 또한, 방법(900)의 동작의 일부 또는 전부를 실행함으로써, 메모리 회로는 OTP 및 NVM 셀 유형 각각에 대한 적어도 하나의 문턱 레벨을 결정하고 이를 저장하는 데 사용된다. 따라서, 미리 결정된 문턱 레벨이 사용되는 접근 방식과 비교할 때, 메모리 회로는 온도, 시간 및 제조 프로세스 공차의 함수로서 변하는 측정된 메모리 셀 파라미터에 기초해 문턱 레벨을 설정하여 정확도와 수율을 향상시킨다.

일부 실시예에서, 회로는, OTP 셀; NVM 셀; OTP 셀 및 NVM 셀에 결합된 비트 라인; 비트 라인에 결합된 제1 입력 단자를 포함하고 비트 라인 상의 신호에 기초하여 출력 전압을 생성하도록 구성된 증폭기; 출력 전압에 기초하여 디지털 출력 신호를 생성하도록 구성된 ADC; 및 ADC의 출력 포트에 결합된 제1 입력 포트를 포함하는 비교기를 포함하고, 비교기는, 제2 입력 포트에서 수신된 디지털 출력 신호와 문턱 레벨의 비교에 응답하여 데이터 비트를 출력하도록 구성된다. 일부 실시예에서, 증폭기의 제1 입력 단자는 용량성 디바이스와 병렬로 스위칭 디바이스를 통해 비트 라인에 결합된다. 일부 실시예에서, 증폭기는 스위칭 디바이스를 통해 가상 접지 전압원에 결합된 제2 입력 단자를 포함한다. 일부 실시예에서, 증폭기의 제2 입력 단자는 용량성 디바이스를 통해 소스 라인에 추가로 결합되고, 소스 라인은 NVM 셀에 결합된다. 일부 실시예에서, 회로는 문턱 레벨을 저장하도록 구성된 저장 디바이스를 포함한다. 일부 실시예에서, 회로는 문턱 레벨을 생성하고 이를 저장 디바이스에 저장하도록 구성된 제어 회로를 포함한다. 일부 실시예에서, 저장 디바이스는 복수의 OTP 셀을 포함하고, OTP 셀은 복수의 OTP 셀 중 하나의 OTP 셀이다. 일부 실시예에서, NVM 셀은 MTJ를 포함한다.

일부 실시예에서, 메모리 회로에서 판독 동작을 수행하는 방법은, 비트 라인에 결합된 OTP 셀 또는 비트 라인에 결합된 NVM 셀 중 하나를 선택하는 단계; 선택된 OTP 셀 또는 NVM 셀의 논리 상태에 기초하여 비트 라인 상의 신호에 응답하여 아날로그 신호를 생성하기 위해 증폭기를 사용하는 단계; 및 아날로그 신호에 기초해 디지털 출력 신호를 생성하기 위해 ADC를 사용하는 단계를 포함한다. 일부 실시예에서, OTP 셀 또는 NVM 셀 중 하나를 선택하는 단계는 OTP 셀을 선택하는 단계를 포함하고, 비트 라인 상의 신호에 응답하여 아날로그 신호를 생성하기 위해 증폭기를 사용하는 단계는, OTP 셀로부터 게이트 전류를 수신하는 단계 및 통합 모드에서 동작하도록 증폭기를 구성하는 단계를 포함한다. 일부 실시예에서, 통합 모드에서 동작하도록 증폭기를 구성하는 단계는 증폭기의 입력 단자에 가상 접지 전압을 제공하는 단계를 포함한다. 일부 실시예에서, OTP 셀 또는 NVM 셀 중 하나를 선택하는 단계는 NVM 셀을 선택하는 단계를 포함하고, 비트 라인 상의 신호에 응답하여 아날로그 신호를 생성하기 위해 증폭기를 사용하는 단계는, NVM 셀로부터 전압 차이를 수신하는 단계 및 통합 모드에서 동작하도록 증폭기를 구성하는 단계를 포함한다. 일부 실시예에서, 방법은 디지털 출력 신호를 디지털 문턱 레벨과 비교하는 단계와 디지털 출력 신호를 디지털 문턱 레벨과 비교한 결과를 나타내는 데이터 비트를 출력하는 단계를 포함한다. 일부 실시예에서, 디지털 출력 신호를 디지털 문턱 레벨과 비교하는 단계는, OTP 셀 또는 NVM 셀 중 하나를 선택하는 것에 기초하여 복수의 디지털 문턱 레벨로부터 디지털 문턱 레벨을 선택하는 단계를 포함한다.

일부 실시예에서, 메모리 회로를 구성하는 방법은, 메모리 회로의 복수의 MTJ 메모리 셀의 저항 분포를 획득하는 단계; 저항 분포에 기초하여 제1 디지털 문턱 레벨을 정의하는 단계; 메모리 회로의 복수의 OTP 셀의 누설 분포를 획득하는 단계; 누설 분포에 기초하여 제2 디지털 문턱 레벨을 정의하는 단계, 및 제1 디지털 문턱 레벨 및 제2 디지털 문턱 레벨을 저장 디바이스에 저장하는 단계를 포함한다. 일부 실시예에서, 저항 분포를 획득하는 단계는, 복수의 MTJ 메모리 셀 중 각각의 MTJ 메모리 셀의 제1 프로그램된 상태에 기초하여 제1 저항 분포를 획득하는 단계, 및 복수의 MTJ 메모리 셀 중 각 MTJ 메모리 셀의 제2 프로그램된 상태에 기초하여 제2 저항 분포를 얻는 단계를 포함한다. 일부 실시예에서, 누설 분포를 획득하는 단계는, 복수의 OTP 메모리 셀 중 각각의 OTP 메모리 셀의 프로그램되지 않은 상태에 기초하여 제1 누설 분포를 획득하는 단계, 및 복수의 OTP 메모리 셀의 서브세트의 프로그램된 상태에 기초하여 제2 저항 분포를 얻는 단계를 포함한다. 일부 실시예에서, 메모리 회로의 복수의 OTP 셀은 제1 복수의 OTP 셀이고, 제1 디지털 문턱 레벨 및 제2 디지털 문턱 레벨을 저장 디바이스에 저장하는 단계는 제1 디지털 문턱 레벨 및 제2 디지털 문턱 레벨을 제2 복수의 OTP 셀에 저장하는 단계를 포함한다. 일부 실시예에서, 복수의 MTJ 메모리 셀의 저항 분포를 획득하는 단계와 복수의 OTP 셀의 누설 분포를 획득하는 단계 각각은 `제1 동작 시나리오 하에서 수행되고, 방법은, 제2 동작 시나리오 하에서 복수의 MTJ 메모리 셀의 또 다른 저항 분포를 획득하는 단계; 또 다른 저항 분포에 기초하여 제3 디지털 문턱 레벨을 정의하는 단계; 제2 동작 시나리오 하에서 복수의 OTP 셀의 또 다른 누설 분포를 획득하는 단계; 또 다른 누설 분포에 기초하여 제4 디지털 문턱 레벨을 정의하는 단계; 및 제3 디지털 문턱 레벨 및 제4 디지털 문턱 레벨을 저장 디바이스에 저장하는 단계를 포함한다. 일부 실시예에서, 제1 동작 시나리오는 제1 온도를 포함하고, 제2 동작 시나리오는 제1 온도와는 상이한 제2 온도를 포함한다.

전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

<부 기>

1. 회로에 있어서,

일회성 프로그램 가능(one-time programmable; OTP) 셀;

비휘발성 메모리(non-volatile memory; NVM) 셀;

상기 OTP 셀 및 상기 NVM 셀에 결합된(coupled) 비트 라인;

상기 비트 라인에 결합된 제1 입력 단자를 포함하고 상기 비트 라인 상의 신호에 기초하여 출력 전압을 생성하도록 구성된 증폭기;

상기 출력 전압에 기초하여 디지털 출력 신호를 생성하도록 구성된 아날로그-디지털 변환기(analog-to-digital converter; ADC); 및

상기 ADC의 출력 포트에 결합된 제1 입력 포트를 포함하는 비교기

를 포함하고,

상기 비교기는, 제2 입력 포트에서 수신된 상기 디지털 출력 신호와 문턱 레벨의 비교에 응답하여 데이터 비트를 출력하도록 구성되는 것인, 회로.

2. 제1항에 있어서,

상기 증폭기의 상기 제1 입력 단자는 용량성 디바이스와 병렬로 스위칭 디바이스를 통해 상기 비트 라인에 결합되는 것인, 회로.

3. 제1항에 있어서,

상기 증폭기는 스위칭 디바이스를 통해 가상 접지 전압원에 결합된 제2 입력 단자를 포함하는 것인, 회로.

4. 제3항에 있어서,

상기 증폭기의 제2 입력 단자는 또한, 용량성 디바이스를 통해 소스 라인에 결합되고,

상기 소스 라인은 상기 NVM 셀에 결합되는 것인, 회로.

5. 제1항에 있어서,

상기 문턱 레벨을 저장하도록 구성된 저장 디바이스를 더 포함하는, 회로.

6. 제5항에 있어서,

상기 문턱 레벨을 생성하고 이를 상기 저장 디바이스에 저장하도록 구성된 제어 회로를 더 포함하는, 회로.

7. 제5항에 있어서,

상기 저장 디바이스는 복수의 OTP 셀을 포함하고,

상기 OTP 셀은 상기 복수의 OTP 셀 중 하나의 OTP 셀인 것인, 회로..

8. 제1항에 있어서,

상기 NVM 셀은 자기 터널 접합(magnetic tunnel junction; MTJ)을 포함하는 것인, 회로.

9. 메모리 회로에서 판독 동작을 수행하는 방법에 있어서,

비트 라인에 결합된 일회성 프로그램 가능(one-time programmable; OTP) 셀 또는 상기 비트 라인에 결합된 비휘발성 메모리(non-volatile memory; NVM) 셀 중 하나를 선택하는 단계;

상기 선택된 OTP 셀 또는 NVM 셀의 논리 상태에 기초하여 상기 비트 라인 상의 신호에 응답하여 아날로그 신호를 생성하기 위해 증폭기를 사용하는 단계; 및

상기 아날로그 신호에 기초해 디지털 출력 신호를 생성하기 위해 아날로그-디지털 변환기(analog-to-digital-converter; ADC)를 사용하는 단계

를 포함하는, 메모리 회로에서 판독 동작을 수행하는 방법.

10. 제9항에 있어서,

상기 OTP 셀 또는 상기 NVM 셀 중 하나를 선택하는 단계는 OTP 셀을 선택하는 단계를 포함하고,

상기 비트 라인 상의 신호에 응답하여 아날로그 신호를 생성하기 위해 증폭기를 사용하는 단계는,

상기 OTP 셀로부터 게이트 전류를 수신하는 단계; 및

통합 모드에서 동작하도록 상기 증폭기를 구성하는 단계

를 포함하는 것인, 메모리 회로에서 판독 동작을 수행하는 방법.

11. 제10항에 있어서,

상기 통합 모드에서 동작하도록 상기 증폭기를 구성하는 단계는 상기 증폭기의 입력 단자에 가상 접지 전압을 제공하는 단계를 포함하는 것인, 메모리 회로에서 판독 동작을 수행하는 방법.

12. 제9항에 있어서,

상기 OTP 셀 또는 상기 NVM 셀 중 하나를 선택하는 단계는 NVM 셀을 선택하는 단계를 포함하고,

상기 비트 라인 상의 신호에 응답하여 아날로그 신호를 생성하기 위해 증폭기를 사용하는 단계는,

상기 NVM 셀로부터 전압 차이를 수신하는 단계; 및

통합 모드에서 동작하도록 상기 증폭기를 구성하는 단계

를 포함하는 것인, 메모리 회로에서 판독 동작을 수행하는 방법.

13. 제9항에 있어서,

상기 디지털 출력 신호를 디지털 문턱 레벨과 비교하는 단계; 및

상기 디지털 출력 신호를 상기 디지털 문턱 레벨과 비교한 결과를 나타내는 데이터 비트를 출력하는 단계

를 더 포함하는, 메모리 회로에서 판독 동작을 수행하는 방법.

14. 제13항에 있어서,

상기 디지털 출력 신호를 상기 디지털 문턱 레벨과 비교하는 단계는, 상기 OTP 셀 또는 상기 NVM 셀 중 하나를 선택하는 단계에 기초하여 복수의 디지털 문턱 레벨로부터 상기 디지털 문턱 레벨을 선택하는 단계를 포함하는 것인, 메모리 회로에서 판독 동작을 수행하는 방법.

15. 메모리 회로를 구성하는 방법에 있어서,

상기 메모리 회로의 복수의 자기 터널 접합(magnetic tunnel junction; MTJ) 메모리 셀의 저항 분포(resistance distribution)를 획득하는 단계;

상기 저항 분포에 기초하여 제1 디지털 문턱 레벨을 정의하는(defining) 단계;

상기 메모리 회로의 복수의 일회성 프로그램 가능(one-time programmable; OTP) 셀의 누설 분포(leakage distribution)를 획득하는 단계;

상기 누설 분포에 기초하여 제2 디지털 문턱 레벨을 정의하는 단계; 및

상기 제1 디지털 문턱 레벨 및 상기 제2 디지털 문턱 레벨을 저장 디바이스에 저장하는 단계

를 포함하는, 메모리 회로를 구성하는 방법.

16. 제15항에 있어서, 상기 저항 분포를 획득하는 단계는,

상기 복수의 MTJ 메모리 셀 중 각각의 MTJ 메모리 셀의 제1 프로그램된 상태에 기초하여 제1 저항 분포를 획득하는 단계; 및

상기 복수의 MTJ 메모리 셀 중 각 MTJ 메모리 셀의 제2 프로그램된 상태에 기초하여 제2 저항 분포를 획득하는 단계

를 포함하는 것인, 메모리 회로를 구성하는 방법.

17. 제15항에 있어서, 상기 누설 분포를 획득하는 단계는,

상기 복수의 OTP 셀 중 각각의 OTP 메모리 셀의 프로그램되지 않은 상태에 기초하여 제1 누설 분포를 획득하는 단계; 및

상기 복수의 OTP 셀의 서브세트(subset)의 프로그램된 상태에 기초하여 제2 저항 분포를 획득하는 단계

를 포함하는 것인, 메모리 회로를 구성하는 방법.

18. 제15항에 있어서,

상기 메모리 회로의 상기 복수의 OTP 셀은 제1 복수의 OTP 셀이고,

상기 제1 디지털 문턱 레벨 및 상기 제2 디지털 문턱 레벨을 저장 디바이스에 저장하는 단계는, 상기 제1 디지털 문턱 레벨 및 상기 제1 디지털 문턱 레벨을 제2 복수의 OTP 셀에 저장하는 단계를 포함하는 것인, 메모리 회로를 구성하는 방법.

19. 제15항에 있어서,

상기 복수의 MTJ 메모리 셀의 저항 분포를 획득하는 단계와 상기 복수의 OTP 셀의 누설 분포를 획득하는 단계 각각은 제1 동작 시나리오 하에서 수행되고,

상기 방법은,

제2 동작 시나리오 하에서 상기 복수의 MTJ 메모리 셀의 또 다른 저항 분포를 획득하는 단계;

상기 또 다른 저항 분포에 기초하여 제3 디지털 문턱 레벨을 정의하는 단계;

상기 제2 동작 시나리오 하에서 상기 복수의 OTP 셀의 또 다른 누설 분포를 획득하는 단계;

상기 또 다른 누설 분포에 기초하여 제4 디지털 문턱 레벨을 정의하는 단계; 및

상기 제3 디지털 문턱 레벨 및 상기 제4 디지털 문턱 레벨을 상기 저장 디바이스에 저장하는 단계

를 더 포함하는 것인, 메모리 회로를 구성하는 방법.

20. 제19항에 있어서,

상기 제1 동작 시나리오는 제1 온도를 포함하고, 상기 제2 동작 시나리오는 상기 제1 온도와는 상이한 제2 온도를 포함하는 것인, 메모리 회로를 구성하는 방법.

Claims (10)

1. 회로에 있어서,
   일회성 프로그램 가능(one-time programmable; OTP) 셀;
   비휘발성 메모리(non-volatile memory; NVM) 셀;
   상기 OTP 셀 및 상기 NVM 셀에 결합된(coupled) 비트 라인;
   상기 비트 라인에 결합된 제1 입력 단자를 포함하고 상기 비트 라인 상의 신호에 기초하여 출력 전압을 생성하도록 구성된 증폭기;
   상기 출력 전압에 기초하여 디지털 출력 신호를 생성하도록 구성된 아날로그-디지털 변환기(analog-to-digital converter; ADC); 및
   상기 ADC의 출력 포트에 결합된 제1 입력 포트를 포함하는 비교기
   를 포함하고,
   상기 비교기는, 상기 디지털 출력 신호와 제2 입력 포트에서 수신된 문턱 레벨의 비교에 응답하여 데이터 비트를 출력하도록 구성되는 것인, 회로.
2. 제1항에 있어서,
   상기 증폭기의 상기 제1 입력 단자는 용량성 디바이스와 병렬로 스위칭 디바이스를 통해 상기 비트 라인에 결합되는 것인, 회로.
3. 제1항에 있어서,
   상기 증폭기는 스위칭 디바이스를 통해 가상 접지 전압원에 결합된 제2 입력 단자를 포함하는 것인, 회로.
4. 제3항에 있어서,
   상기 증폭기의 제2 입력 단자는 또한, 용량성 디바이스를 통해 소스 라인에 결합되고,
   상기 소스 라인은 상기 NVM 셀에 결합되는 것인, 회로.
5. 제1항에 있어서,
   상기 문턱 레벨을 저장하도록 구성된 저장 디바이스를 더 포함하는, 회로.
6. 제5항에 있어서,
   상기 문턱 레벨을 생성하고 이를 상기 저장 디바이스에 저장하도록 구성된 제어 회로를 더 포함하는, 회로.
7. 제5항에 있어서,
   상기 저장 디바이스는 복수의 OTP 셀을 포함하고,
   상기 OTP 셀은 상기 복수의 OTP 셀 중 하나의 OTP 셀인 것인, 회로..
8. 제1항에 있어서,
   상기 NVM 셀은 자기 터널 접합(magnetic tunnel junction; MTJ)을 포함하는 것인, 회로.
9. 메모리 회로에서 판독 동작을 수행하는 방법에 있어서,
   비트 라인에 결합된 일회성 프로그램 가능(one-time programmable; OTP) 셀 또는 상기 비트 라인에 결합된 비휘발성 메모리(non-volatile memory; NVM) 셀 중 하나를 선택하는 단계;
   상기 선택된 OTP 셀 또는 NVM 셀의 논리 상태에 기초하여 상기 비트 라인 상의 신호에 응답하여 아날로그 신호를 생성하기 위해 증폭기를 사용하는 단계; 및
   상기 아날로그 신호에 기초해 디지털 출력 신호를 생성하기 위해 아날로그-디지털 변환기(analog-to-digital-converter; ADC)를 사용하는 단계
   를 포함하는, 메모리 회로에서 판독 동작을 수행하는 방법.
10. 메모리 회로를 구성하는 방법에 있어서,
    상기 메모리 회로의 복수의 자기 터널 접합(magnetic tunnel junction; MTJ) 메모리 셀의 저항 분포(resistance distribution)를 획득하는 단계;
    상기 저항 분포에 기초하여 제1 디지털 문턱 레벨을 정의하는(defining) 단계;
    상기 메모리 회로의 복수의 일회성 프로그램 가능(one-time programmable; OTP) 셀의 누설 분포(leakage distribution)를 획득하는 단계;
    상기 누설 분포에 기초하여 제2 디지털 문턱 레벨을 정의하는 단계; 및
    상기 제1 디지털 문턱 레벨 및 상기 제2 디지털 문턱 레벨을 저장 디바이스에 저장하는 단계
    를 포함하는, 메모리 회로를 구성하는 방법.

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