JP2006339235A

JP2006339235A - 半導体装置

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Publication number: JP2006339235A
Application number: JP2005159178A
Authority: JP
Inventors: Masaaki Iijima; 正章飯島; Masahiro Numa; 昌宏沼; Shigeto Maekawa; 繁登前川; Akira Tada; 章多田
Original assignee: Renesas Technology Corp; Kobe University NUC
Current assignee: Renesas Technology Corp; Kobe University NUC
Priority date: 2005-05-31
Filing date: 2005-05-31
Publication date: 2006-12-14
Anticipated expiration: 2025-05-31
Also published as: JP4869631B2

Abstract

【課題】高速かつ低消費電力動作が可能なブートストラップ回路を有する半導体装置を得る。
【解決手段】ＮＭＯＳ構成のパストランジスタＱ１のゲート電極（フローティングゲート電極）とボディ領域とを電気的に接続し、パストランジスタＱ１のゲート電極にＮＭＯＳ構成の分離トランジスタＱ２のドレインを接続する。分離トランジスタＱ２はゲート電極に電源Ｖddが付与される。上記したパストランジスタＱ１及び分離トランジスタＱ２はＳＯＩ基板上に他の素子と素子分離して形成される。
【選択図】図１

Description

この発明は、半導体デバイスを用いた論理回路やメモリ回路において、回路動作の高速化、低消費電力化を図った半導体装置に関する。

従来のブートストラップ型パストランジスタ回路は、通常のＭＯＳＦＥＴ（パストランジスタ）のゲート電極に通常のＭＯＳＦＥＴの分離トランジスタの一方電極が接続され、分離トランジスタの他方電極に付与される制御信号を分離トランジスタを介してパストランジスタのゲート電極に付与する回路構成を呈している。したがって、パストランジスタのゲート電極はフローティングゲート（ＦＧ）となる。このようなブートストラップ型パストランジスタは、例えば、非特許文献１に開示されている。

このブートストラップ型パストランジスタ回路の特徴は次のとおりである。パストランジスタのソース、ドレイン、ゲート電位は当初グランド電位（接地レベル）にある。分離トランジスタのゲートは電源電圧に設定する。まず、分離トランジスタのソース電位を“Ｈ”レベルに立ち上げる。この時、パストランジスタフローティングゲートの電位（ＦＧ電位）は容量結合による電荷再分配により中間レベルまで上昇する。

次に、“Ｈ”レベルの入力信号がパストランジスタのソースに加わると、パストランジスタのＦＧ電位がさらに上昇し、“Ｈ”レベルを超える電位に到達する。これにより、パストランジスタに電流が流れ、ソースからドレインに“Ｈ”レベルが伝播する。

通常のトランジスタ１個のみで構成されるパストランジスタでは、ゲート電位が“Ｈ”レベルに到達するのみであるので、ドレイン電位は、“Ｈ”レベルから、パストランジスタの閾値電圧Vth分低い電圧までしか上昇しない（Vth落ち現象）。したがって、ブートストラップ回路は、単純なパストランジスタ回路を多段回路には用いることができないなどの問題点を回避し、Vth落ち現象なくドレイン電圧を“Ｈ”レベルまで到達させることができる。

K. Fujii, T. Douseki, "A Sub-1V Bootstrap Pass-Transistor Logic," IEICE Trans. Electron., vol. E86-C, no. 4, pp.604-611, Apr. 2003.

しかし、この従来のブートストラップ回路でも、電源電圧が0.5V程度の低電圧では、トランジスタのオン動作電流が大きく低下し回路動作が遅くなるためさらなる工夫が必要であった。すなわち、トランジスタのゲート・ソース間電圧が０．５Ｖ程度になると、閾値電圧Vth（例えば０．２Ｖ）との差（ゲートオーバードライブ電圧（Ｖdd−Ｖth））が従来の１Ｖ程度から０．３Ｖとなり、大きく低下するため、オン電流が数分の１以下に低下し、負荷容量の充放電時間が長くなり、回路動作が遅くなるという問題点があった。

この発明は上記問題点を解決するためになされたもので、高速かつ低消費電力動作が可能なブートストラップ回路を有する半導体装置を得ることを目的とする。

この発明に係る請求項１記載の半導体装置は、半導体基板、埋込み絶縁膜及びＳＯＩ層からなるＳＯＩ基板に形成される半導体装置であって、一方電極、他方電極、及び絶縁構造の制御電極を有する第１の導電型の第１のＭＩＳトランジスタと、一方電極、他方電極、及び絶縁構造の制御電極を有する第１の導電型の第２のＭＩＳトランジスタとを備え、前記第２のＭＩＳトランジスタの他方電極が前記第１のＭＩＳトランジスタの制御電極に接続され、前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、それぞれ前記ＳＯＩ層内に他の素子と絶縁分離された第２の導電型のボディ領域を有し、前記第１のＭＩＳトランジスタは、制御電極とボディ領域とが電気的に接続される。

この発明に係る請求項１０記載の半導体装置は、第１〜第Ｎ（Ｎ≧１）の一方ビット入力と第１〜第Ｎの他方ビット入力との論理積、反転値の論理積、及び排他的論理和によって得られる、第１〜第Ｎの桁上げ生成信号、第１〜第Ｎの桁上げ消失信号及び第１〜第Ｎの桁上げ伝搬信号を用いて、前記第１〜第Ｎの一方ビット入力と第１〜第Ｎの他方ビット入力との加算結果である第１〜第（Ｎ＋１）の桁上げ信号を得る加算機能を有する半導体装置であって、第１〜第（Ｎ＋１）の桁上げ信号が得られる第１〜第（Ｎ＋１）の桁上げ信号端と、前記第１〜第Ｎの桁上げ伝搬信号を受ける第１〜第Ｎの桁上げ伝搬信号端と、前記第１〜第Ｎの桁上げ生成信号の制御下で、第２〜第（Ｎ＋１）の桁上げ信号端に桁上げ生成を指示する信号を伝達する第１〜第Ｎの桁上げ生成信号伝達手段と、第１〜第Ｎの桁上げ消失信号の制御下で、前記第２〜第（Ｎ＋１）の桁上げ信号端に桁上げ消失を指示する信号を伝達する第１〜第Ｎの桁上げ消失信号伝達手段と、第１〜第Ｎの半導体装置部分とを備え、前記第１〜第Ｎの半導体装置部分は、それぞれ、一方電極、他方電極及び絶縁構造の制御電極を有する第１のＭＩＳトランジスタと、一方電極、他方電極及び絶縁構造の制御電極を有し、他方電極が前記第１のＭＩＳトランジスタの制御電極に接続される第２のＭＩＳトランジスタとを備え、第ｉ（ｉ＝１〜Ｎのいずれか）の半導体装置部分において、前記第１のＭＩＳトランジスタの一方電極が第ｉの桁上げ信号端に接続され、他方電極が第（ｉ＋１）の桁上げ信号端に接続され、前記第２のＭＩＳトランジスタの一方電極が第ｉの桁上げ伝搬信号端に接続される。

この発明における請求項１記載の半導体装置の第１のＭＩＳトランジスタは、制御電極とボディ領域とが電気的に接続されており、第１のＭＩＳトランジスタの制御電極と一方電極との間に生じる容量成分として、ボディ領域と一方電極領域との間のＰＮ接合容量が加算される分大きくなるため、一方電極，制御電極間の容量結合により、一方電極の電位変動に伴う制御電極の電位変動を大きくすることができる。その結果、第１のＭＩＳトランジスタの制御電極とボディ領域との電気的接続がない構造に比べ、第１のＭＩＳトランジスタの信号伝搬能力を高める効果を奏する。

請求項１０記載の半導体装置は、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタからなる第１〜第Ｎの半導体装置部分の第１のＭＩＳトランジスタを介して、第１〜第（Ｎ＋１）の桁上げ信号を伝搬させているため、単に第１のＭＩＳトランジスタのみを介し伝搬させる場合に比べて、高速な信号伝搬処理を行うことができる。

＜実施の形態１〜実施の形態３＞
（実施の形態１の回路構成）
図１はこの発明の実施の形態１であるアクティブボディバイアス制御（ＡＢＣ）型ブートストラップ回路（ＡＢＣブートストラップ回路）の構成を示す回路図である。同図に示すように、ＮＭＯＳ構成のパストランジスタＱ１のゲート電極（フローティングゲート電極）とボディ領域（電極）とを電気的に接続している。このパストランジスタＱ１のソース電極がソース端子Ｓ１（一方信号端）、ドレイン電極がドレイン端子Ｄ１（他方信号端）として機能する（一方信号端及び他方信号端に接続されることを含む）ことにより、パストランジスタＱ１を介してソース端子Ｓ１，ドレイン端子Ｄ１間に信号を伝搬させる。

そして、パストランジスタＱ１のフローティングゲートにＮＭＯＳ構成の分離トランジスタＱ２のドレインを接続する。分離トランジスタＱ２のソース電極はソース端子Ｓ２（制御信号端）として機能し（制御信号端に接続されることを含む）、ソース端子Ｓ２より制御信号を受け、ゲート電極に電源Ｖddが付与される。

このように、実施の形態１のＡＢＣブートストラップ回路は、ＮＭＯＳ構成のパストランジスタＱ１においてゲート電極とボディ領域を接続した点を特徴とする。

また、ＡＢＣブートストラップ回路を構成するパストランジスタＱ１及び分離トランジスタＱ２はそれぞれＳＯＩ基板上に他の素子と素子分離して形成される。すなわち、パストランジスタＱ１及び分離トランジスタＱ２を含む、ＳＯＩ基板上に形成され各素子は他の素子と絶縁分離されるため、ボディ領域がトランジスタごとに切り離されており、個々のトランジスタにおいてゲート電極とボディ領域とを電気的に接続しても、隣接形成される他のトランジスタのゲート電極と短絡することはない。なぜなら、ＳＯＩ基板上に形成されるトランジスタでは、トランジスタ毎に薄膜Ｓｉ層（ＳＯＩ層）を絶縁分離できるためボディ領域をトランジスタごとに分離できるからである。

（実施の形態２の回路構成）
図２はこの発明の実施の形態２であるＡＢＣブートストラップ回路の構成を示す回路図である。同図に示すように、実施の形態１の分離トランジスタＱ２（図１参照）に置き換えて、ＮＭＯＳ構成の分離トランジスタＱ３を設けたことを特徴としている。

分離トランジスタＱ３のソース電極はソース端子Ｓ３（制御信号端）として機能するとともに、ボディ領域と電気的に接続され、ゲート電極に電源Ｖddが付与され、ドレイン電極がパストランジスタＱ１のゲート電極に接続される。なお、他の構成は図１で示した実施の形態１と同様である。

実施の形態２のＡＢＣブートストラップ回路では、ソース端子Ｓ３に“Ｈ”（レベルの）信号が入力された時にボディ領域の電位（ボディ電位）も同時に“Ｈ”へ変化し始め、分離トランジスタＱ３の閾値電圧Vthが実施の形態１の分離トランジスタＱ２の閾値電圧Vthよりも低下するため、実施の形態１に比べてより高速動作や低電圧動作を可能する効果を奏する。

（実施の形態３の回路構成）
図３はこの発明の実施の形態３であるＡＢＣブートストラップ回路の構成を示す回路図である。同図に示すように、実施の形態１の分離トランジスタＱ２（図１参照）に置き換えて、ＮＭＯＳ構成の分離トランジスタＱ４を設けたことを特徴としている。

分離トランジスタＱ４のソース電極はソース端子Ｓ４（制御信号端）として機能し、ゲート電極とボディ領域とが電気的に接続されるとともに、ゲート電極に電源Ｖddが付与され、ドレイン電極がパストランジスタＱ１のゲート電極に接続される。なお、他の構成は図１で示した実施の形態１と同様である。

実施の形態３のＡＢＣブートストラップ回路では、分離トランジスタＱ４のゲート電極には電源電圧（Ｖdd）の“Ｈ”レベルがあらかじめ付与されているため、ゲート電極に電気的に接続されるボディ領域も“Ｈ”レベルになっている。そのため、分離トランジスタＱ４の閾値電圧Vthがさらに低下し、ソース端子Ｓ１に“Ｈ”レベルが付与する前の段階で、パストランジスタＱ１のフローティングゲート（ＦＧ）電位が、実施の形態１，実施の形態２以上に“Ｈ”レベルにより近づくことが可能となる。

（ボディ電位固定構造）
実施の形態１〜実施の形態３のパストランジスタＱ１、実施の形態２の分離トランジスタＱ３及び実施の形態３の分離トランジスタＱ４はボディ電位が外部より設定可能なボディ電位固定構造を必要とする。

これらのパストランジスタＱ１、分離トランジスタＱ３，Ｑ４はＳＯＩ基板上に形成することにより、他の素子（トランジスタ）と絶縁分離した状態でのボディ電位固定が可能である。以下、その具体例を説明する。

図４はＴ型ゲートによるボディ電位固定構造を示す平面図、図５は図４のＣ−Ｃ断面図である。これらの図に示すように、ボディ固定構造トランジスタＱＢ１はシリコン基板１、埋込絶縁膜２及びＳＯＩ層３からなるＳＯＩ基板上に形成される。ＳＯＩ層３にはＳＯＩ層３の表面から埋込絶縁膜２にかけて貫通して完全分離膜４ａが形成され、完全分離膜４ａが周囲に形成されることによって、隣接形成される他の素子（トランジスタ）と絶縁分離されたＳＯＩ層３内に、ボディ固定構造トランジスタＱＢ１を形成することができる。

ＳＯＩ層３内に、Ｐ^-ボディ領域５及びボディコンタクト領域６が互いに隣接して形成され、ドレイン領域９，ソース領域１０間のＰ^-ボディ領域５（チャネル領域）上にゲート絶縁膜（説明の都合上、図示せず）を介してＴ型ゲート電極７Ａが形成され、Ｔ型ゲート電極７Ａの横棒部（「−」）はＰ^-ボディ領域５及びボディコンタクト領域６間の境界領域上に形成される。

このような構造のボディ固定構造トランジスタＱＢ１におけるボディコンタクト領域６は、例えばアルミ配線等の外部配線を介することによりＴ型ゲート電極７Ａあるいはソース領域１０との電気的接続を図ることができる。

図６は部分トレンチ分離によるボディ電位固定構造を示す平面図、図７は図６のＤ−Ｄ断面図である。これらの図に示すように、ボディ固定構造トランジスタＱＢ２は、ボディ固定構造トランジスタＱＢ１と同様、完全分離膜４ａにより周囲に形成される他の素子と絶縁分離されるＳＯＩ層３内に形成される。

ＳＯＩ層３内に、Ｐ^-ボディ領域５とボディコンタクト領域６とが部分分離膜４ｂを挟んで形成され、部分分離膜４ｂは下層部にＰ^-ボディ領域５の一部（５ａ）が形成されているため、部分分離膜４ｂ下のＰ^-ボディ領域５の一部５ａによって、Ｐ^-ボディ領域５とボディコンタクト領域６とが電気的に接続される。

そして、ドレイン領域９，ソース領域１０間のＰ^-ボディ領域５（チャネル領域）上にゲート絶縁膜（説明の都合上、図示せず）を介してゲート電極７Ｂが形成される。

このような構造のボディ固定構造トランジスタＱＢ２におけるボディコンタクト領域６は、例えばアルミ配線等の外部配線を介することによりゲート電極７Ｂあるいはソース領域１０との電気的接続を図ることができる。

（直接ボディコンタクト（ＢＣ）構造）
図４〜図７で示したボディ固定構造トランジスタＱＢ（ＱＢ１，ＱＢ２）は、外部配線よりボディコンタクト領域６とゲート電極７（７Ａ，７Ｂ）との電気的接続を図っているが、直接ＢＣ構造による接続も考えられる。

図８は直接ＢＣ構造例を示す斜視図である。図８では部分トレンチ分離構造における直接ＢＣ構造を示している。同図に示すように、ボディコンタクト領域６上に直接ボディコンタクト２０を立設させるとともに、ゲート電極７Ｂをゲート幅方向に延長して形成し、ゲート電極７Ｂと直接ボディコンタクト２０とを直接接続することにより、ゲート電極７Ｂとボディコンタクト領域６との電気的に接続を図っている。

（パストランジスタ及び分離トランジスタの構造）
（実施の形態３の構造）
図９は実施の形態３のパストランジスタ及び分離トランジスタのレイアウト構成を示す平面図であり、図１０は図９のＡ−Ａ断面図である。なお、図９及び図１０では実施の形態３におけるパストランジスタＱ１及び分離トランジスタＱ４を示しており、パストランジスタＱ１及び分離トランジスタＱ４は共に部分トレンチ構造によるボディ電位固定構造を採用している。

これらの図に示すように、パストランジスタＱ１は、完全分離膜４ａにより周囲に形成される他の素子（分離トランジスタＱ４含む）と絶縁分離されたＳＯＩ層３内に形成される。

ＳＯＩ層３内に、Ｐ^-ボディ領域５とボディコンタクト領域６とが部分分離膜４ｂを挟んで形成され部分分離膜４ｂ下のＰ^-ボディ領域５の一部５ａによって、Ｐ^-ボディ領域５とボディコンタクト領域６とが電気的に接続される。

そして、ドレイン領域９，ソース領域１０間のＰ^-ボディ領域５（チャネル領域）上にゲート絶縁膜８を介してゲート電極７が形成される。さらに、ゲート電極７とボディコンタクト領域６とは、コンタクト２１、アルミ配線３１及びコンタクト２２を介して電気的に接続される。

一方、分離トランジスタＱ４は、ＳＯＩ層３内に、Ｐ^-ボディ領域１３とボディコンタクト領域１６とが部分分離膜４ｂ（図１０で図示せず）を挟んで形成され部分分離膜４ｂ下のＰ^-ボディ領域１３の一部によって、Ｐ^-ボディ領域１３とボディコンタクト領域１６とが電気的に接続される。

そして、ドレイン領域１１，ソース領域１２間のＰ^-ボディ領域１３（チャネル領域）上にゲート絶縁膜１５を介してゲート電極１４が形成される。さらに、ゲート電極１４とボディコンタクト領域１６とは、コンタクト２５、アルミ配線３３及びコンタクト２６を介して電気的に接続される。

さらに、パストランジスタＱ１のゲート電極７と、分離トランジスタＱ４のドレイン領域１１とが、コンタクト２３、アルミ配線３２及びコンタクト２４を介して電気的に接続されることにより、図３で示した実施の形態３のＡＢＣブートストラップ回路が構成される。

（実施の形態２の構造）
図１１は実施の形態２の分離トランジスタのレイアウト構成を示す平面図であり、図１２は図１１のＢ−Ｂ断面図である。なお、図１１及び図１２では実施の形態２における分離トランジスタＱ３を示しており、パストランジスタＱ１及び分離トランジスタＱ３は共に部分トレンチ構造によるボディ電位固定構造を採用している。

分離トランジスタＱ３は、分離トランジスタＱ４と同様に構成されるが、図１２に示すように、ソース領域１２に近い領域にボディコンタクト領域１７が形成され、ボディ領域１３とボディコンタクト領域１７とが部分分離膜４ｂを挟んで形成され部分分離膜４ｂ下のＰ^-ボディ領域１３の一部１３ａによって、Ｐ^-ボディ領域１３とボディコンタクト領域１６とが電気的に接続される。

そして、分離トランジスタＱ３のソース領域１２とボディコンタクト領域１７とがコンタクト２７、アルミ配線３４及びコンタクト２８を介して電気的に接続される。他の構成は図９及び図１０で示した実施の形態３の構造と同様である。

（実施の形態１の構造）
基本的に、図９及び図１０で示した実施の形態３の構造と同様である。ただし、分離トランジスタＱ２は、分離トランジスタＱ４のように、ボディコンタクト領域１６とゲート電極１４との電気的に接続は不要なため、分離トランジスタＱ２においてはボディ電位固定構造を採用する必要はない。

（実施の形態１〜実施の形態３の効果）
図１３は実施の形態１〜実施の形態３のＡＢＣブートストラップ回路におけるパストランジスタのＦＧ（フローティングゲート）電位を示すグラフである。なお、図１３において、ＦＧ１〜ＦＧ３は実施の形態１〜実施の形態３のパストランジスタＱ１のＦＧ電位を示し、ＦＧ１０は従来のブートストラップ回路のＦＧ電位を示している。

図１４は従来のブートストラップ回路の構成を示す回路図である。同図に示すように、パストランジスタＱ７のソース電極及びドレイン電極はソース端子Ｓ７及びドレイン端子Ｄ７として機能しており、フローティングゲートに分離トランジスタＱ８のドレイン電極が接続される。分離トランジスタＱ８のソース電極はソース端子Ｓ８として機能し、ゲート電極に電源Ｖddが付与される。このパストランジスタＱ７のＦＧ電位がＦＧ７となる。

図１５は従来のブートストラップ回路のパストランジスタＱ７に付随する容量を模式的に示した回路図である。同図に示すように、従来のパストランジスタＱ７ではＦＧ，ソース電極間にゲート・ソース間容量Ｃ_GSが形成される。

図１６は実施の形態１のＡＢＣブートストラップ回路のパストランジスタＱ１に付随する容量を模式的に示した回路図である。同図に示すように、パストランジスタＱ１には従来のパストランジスタＱ７と同様、ゲート・ソース間容量Ｃ_GSが形成されるのに加え、ボディ領域とＦＧとが電気的に接続されることにより、ボディ領域とソース領域との間のＰＮ接合によるボディ・ソース間容量Ｃ_SBが加わる。

図１３に戻って、ＶＳ１はパストランジスタＱ１（Ｑ７）のソース端子Ｓ１（Ｓ７）に付与するソース電圧、ＶＳ２は分離トランジスタＱ２（Ｑ３，Ｑ４，Ｑ８）のソース端子Ｓ２（Ｓ３，Ｓ４，Ｓ８）に付与するソース電圧を意味する。

図１３に示すように、ＦＧ電位ＦＧ１〜ＦＧ３，ＦＧ７はそれぞれソース電圧ＶＳ２，ソース電圧ＶＳ１に追従して上昇するが、ＦＧ電位ＦＧ１〜ＦＧ３は、従来のＦＧ電位ＦＧ７よりも高い電位まで上昇する。

なぜなら、前述したように、実施の形態１〜実施の形態３のパストランジスタＱ１のフローティングゲート（ＦＧ）とボディ領域とが電気的に接続されているため、パストランジスタＱ１のＦＧとソース電極との結合容量は、ゲート・ソース間容量Ｃ_GSとボディ・ソース間容量Ｃ_SBとなり、ゲート・ソース間容量Ｃ_GSのみのパストランジスタＱ７に比べ容量成分が大きくなり、ソース電圧ＶＳ１の変動がパストランジスタのＦＧに伝わりやすくなるからである。

その結果、実施の形態１〜実施の形態３のＡＢＣブートストラップ回路は、それぞれのＦＧ電位ＦＧ１〜ＦＧ３の従来レベルを超える上昇により、パストランジスタＱ１のオン電流は、従来の電流よりも大きくなり低い電源電圧においても、高速動作が可能となるという効果を奏する。

なお、ＦＧ電位ＦＧ２がＦＧ電位ＦＧ１を上回るのは、実施の形態２の分離トランジスタＱ３はソース端子Ｓ３とボディ領域とが電気的に接続されているため、分離トランジスタＱ３のドレインにハイ電圧Ｖｈが入力した場合に閾値電圧Vthが低下し（その電圧を閾値電圧Vth2とする）、ＦＧ電位ＦＧ２の上昇が実施の形態１の（Vh-Vth）から(Vh-Vth2)とハイ電圧Ｖｈにより近いレベルまで高くなり、パストランジスタＱ１の信号伝搬能力が促進されることに起因する。

また、ＦＧ電位ＦＧ３がＦＧ電位ＦＧ２を上回るのは、分離トランジスタＱ４のゲート電極とボディ領域とが接続されており、ゲート電極にハイ電圧Ｖｈがあらかじめ印加されているため、ボディ電位が（分離トランジスタＱ４に付随する）ＲＣ遅延を生じさせることなく、“Ｈ”レベルとなっている分、分離トランジスタＱ４の閾値電圧Vthがより低下することに起因する。

＜実施の形態４＞
図１７はこの発明の実施の形態４である半導体装置としてのマンチェスタ加算器（半導体集積回路）の構成を示す回路図である。実施の形態４はマンチェスタ加算器のパストランジスタとして、実施の形態２のＡＢＣブートストラップ回路６１〜６４を用いている。

実施の形態１〜実施の形態３のＡＢＣブートストラップ回路はパストランジスタＱ１のゲート信号がソース信号よりも先に到達する場合に高速化効果を発揮することから，マンチェスタ型加算器へ適用が効果的である。マンチェスタ型加算器とは，高速桁上げ伝搬を目的とした加算器で，各ビットｉの入力ａ_i，ｂ_iから，桁上げ生成信号ｇ_i，桁上げ消失信号ｋ_i，桁上げ伝搬信号ｐ_iiを，式(1)〜式(3)にように求められ、ビットｉからの桁上げ信号ｃ_i+1は，以下の式(4)で表される。

図１７に示すように、ＡＢＣブートストラップ回路６１はパストランジスタＱ１１及び分離トランジスタＱ３１により構成され、ＡＢＣブートストラップ回路６２はパストランジスタＱ１２及び分離トランジスタＱ３２より構成され、ＡＢＣブートストラップ回路６３はパストランジスタＱ１３及び分離トランジスタＱ３３より構成され、ＡＢＣブートストラップ回路６４はパストランジスタＱ１４及び分離トランジスタＱ３４より構成され、パストランジスタＱ１１〜Ｑ１４、分離トランジスタＱ３１〜Ｑ３４の構成及び接続関係は、図２で示した実施の形態２のＡＢＣブートストラップ回路におけるパストランジスタＱ１、分離トランジスタＱ３と同様である。

通常のマンチェスタ型加算器では，ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを抱き合わせとしたトランスファ・ゲートによりキャリ信号（桁上げ信号）を伝搬する構成であるが，実施の形態４で用いるＡＢＣブートストラップ回路６１〜６４は，図１７で示すようにＮＭＯＳトランジスタのみで信号を伝搬し，桁上げ伝搬信号ｐ_iを用いてパストランジスタＱ１１〜Ｑ１４のボディ領域を制御する。

以下、図１７を参照して、具体的回路構成を説明する。ＡＢＣブートストラップ回路６１〜６４において、分離トランジスタＱ３１〜Ｑ３４のソース電極はそれぞれ桁上げ伝搬信号端として機能し、桁上げ伝搬信号ｐ₀〜ｐ₃を受ける。

桁上げ信号ｃ₀を受けるバッファＧ１１の出力部であるノードＮ０は桁上げ信号ｃ₀用の桁上げ信号端となる。

ＡＢＣブートストラップ回路６１のパストランジスタＱ１１のソース電極はノードＮ０に接続され、ドレイン電極が桁上げ信号ｃ₁用の桁上げ信号端であるノードＮ１に接続される。このノードＮ１が桁上げ信号ｃ₁用の桁上げ信号端となる。

ノードＮ１と電源Ｖddとの間にＰＭＯＳトランジスタＱ５１が介挿され、ＰＭＯＳトランジスタＱ５１のゲートには反転桁上げ生成信号バーｇ₀が付与される。ノードＮ１と接地レベルとの間にはＮＭＯＳトランジスタＱ５５が介挿され、ＮＭＯＳトランジスタＱ５５のゲートには桁上げ消失信号ｋ₀が付与される。また、ノードＮ１より桁上げ信号ｃ₁が得られる。

ＡＢＣブートストラップ回路６２のパストランジスタＱ１２のソース電極はノードＮ１に接続され、ドレイン電極がノードＮ２に接続される。このノードＮ２が桁上げ信号ｃ₂用の桁上げ信号端となる。

ノードＮ２と電源Ｖddとの間にＰＭＯＳトランジスタＱ５２が介挿され、ＰＭＯＳトランジスタＱ５２のゲートには反転桁上げ生成信号バーｇ₁が付与される。ノードＮ２と接地レベルとの間にはＮＭＯＳトランジスタＱ５６が介挿され、ＮＭＯＳトランジスタＱ５６のゲートには桁上げ消失信号ｋ₁が付与される。

ＡＢＣブートストラップ回路６３のパストランジスタＱ１３のソース電極はノードＮ２に接続され、ドレイン電極がノードＮ３に接続される。このノードＮ３が桁上げ信号ｃ₂用の桁上げ信号端となる。

ノードＮ３と電源Ｖddとの間にＰＭＯＳトランジスタＱ５３が介挿され、ＰＭＯＳトランジスタＱ５３のゲートには反転桁上げ生成信号バーｇ₂が付与される。ノードＮ３と接地レベルとの間にはＮＭＯＳトランジスタＱ５７が介挿され、ＮＭＯＳトランジスタＱ５７のゲートには桁上げ消失信号ｋ₂が付与される。

ＡＢＣブートストラップ回路６４のパストランジスタＱ１４のソース電極はノードＮ３に接続され、ドレインがノードＮ４に接続される。このノードＮ４が桁上げ信号ｃ₂用の桁上げ信号端となる。

ノードＮ４と電源Ｖddとの間にＰＭＯＳトランジスタＱ５４が介挿され、ＰＭＯＳトランジスタＱ５４のゲート電極には反転桁上げ生成信号バーｇ₃が付与される。ノードＮ４と接地レベルとの間にはＮＭＯＳトランジスタＱ５８が介挿され、ＮＭＯＳトランジスタＱ５８のゲート電極には桁上げ消失信号ｋ₃が付与される。また、ノードＮ４より得られる桁上げ信号ｃ₄がバッファＧ１２を介して出力される。

上述したＰＭＯＳトランジスタＱ５１〜Ｑ５４は、ゲート電極に受ける反転桁上げ生成信号バーｇ₀〜ｇ₃の制御下で、桁上げ生成を指示する“Ｈ”レベルの信号をノードＮ１〜Ｎ４に伝達する桁上げ生成信号伝達手段として機能し、ＮＭＯＳトランジスタＱ５５〜Ｑ５８は、ゲート電極に受ける桁上げ消失信号ｋ₀〜ｋ₃の制御下で、桁上げ消失を指示する“Ｌ”レベルの信号をノードＮ１〜Ｎ４に伝達する桁上げ消失信号伝達手段として機能する。

図１８は従来のマンチェスタ加算器を示す回路図である。以下、図１８を参照して、具体的回路構成を説明する。バッファＧ１１は桁上げ信号ｃ₀を受け、出力（ノードＮ０）がＰＭＯＳトランジスタＱ６１及びＮＭＯＳトランジスタＱ７１の一方電極に接続され、ＰＭＯＳトランジスタＱ６１及びＮＭＯＳトランジスタＱ７１の他方電極がノードＮ１に接続される。また、ＰＭＯＳトランジスタＱ６１のゲートには反転桁上げ伝搬信号バーｐ₀が付与され、ＮＭＯＳトランジスタＱ７１のゲート電極には桁上げ伝搬信号ｐ₀が付与される。

ノードＮ１がＰＭＯＳトランジスタＱ６２及びＮＭＯＳトランジスタＱ７２の一方電極に接続され、ＰＭＯＳトランジスタＱ６２及びＮＭＯＳトランジスタＱ７２の他方電極がノードＮ２に接続される。また、ＰＭＯＳトランジスタＱ６２のゲートには反転桁上げ伝搬信号バーｐ₁が付与され、ＮＭＯＳトランジスタＱ７２のゲート電極には桁上げ伝搬信号ｐ₁が付与される。

ノードＮ２がＰＭＯＳトランジスタＱ６３及びＮＭＯＳトランジスタＱ７３の一方電極に接続され、ＰＭＯＳトランジスタＱ６３及びＮＭＯＳトランジスタＱ７３の他方電極がノードＮ３に接続される。また、ＰＭＯＳトランジスタＱ６３のゲートには反転桁上げ伝搬信号バーｐ₂が付与され、ＮＭＯＳトランジスタＱ７３のゲート電極には桁上げ伝搬信号ｐ₂が付与される。

ノードＮ３がＰＭＯＳトランジスタＱ６４及びＮＭＯＳトランジスタＱ７４の一方電極に入力され、ＰＭＯＳトランジスタＱ６４及びＮＭＯＳトランジスタＱ７４の他方電極がノードＮ４に接続される。また、ＰＭＯＳトランジスタＱ６４のゲートには反転桁上げ伝搬信号バーｐ₃が付与され、ＮＭＯＳトランジスタＱ７４のゲート電極には桁上げ伝搬信号ｐ₃が付与される。

このようにＰＭＯＳトランジスタＱ６ｊ（ｊ＝１〜４のいずれか）とＮＭＯＳトランジスタＱ７ｊとにより構成されるＣＭＯＳトランスファゲートを用いて、桁上げ信号ｃ₀〜ｇ₄を伝搬させたのが従来のマンチェスタ加算器である。なお、他の構成は、図１７で示した実施の形態４のマンチェスタ加算器と同様であるため、説明を省略する。

実施の形態４のマンチェスタ加算器は従来のマンチェスタ加算器に比べ、ＣＭＯＳトランスファゲート（Ｑ６１〜Ｑ６４，Ｑ７１〜Ｑ７４）の代わりにＡＢＣブートストラップ回路６１〜６４を用いることにより、トランスファゲートのＰＭＯＳトランジスタＱ６１〜６４を削除することができる。これに伴い、ＰＭＯＳトランジスタＱ６１〜Ｑ６４の制御信号を生成していた、反転桁上げ伝搬信号バーｐ_i用ＸＮＯＲゲートが不要となるため，ＣＭＯＳトランスファゲートを用いた従来のマンチェスタ（型）加算器よりもトランジスタ数を削減できる点においても、ＡＢＣブートストラップ回路６１〜６４を適用する利点がある。

なお、ＡＢＣブートストラップ回路６１〜６４として従来の一般的なブートストラップ回路を用いて実現した場合においても、ＣＭＯＳトランスファゲートを用いた従来のマンチェスタ加算器に比べ、上述したトランジスタ数の削減できる点、ブートストラップ回路のパストランジスタを介して桁上げ信号ｃ₀〜ｇ₃を伝搬させることによる信号伝搬能力が優れる点において効果を有する。

（実施の形態４の効果）
実施の形態４のマンチェスタ加算器の評価を行うために，0.18 μｍのＳＯＩプロセスにおいて，電源電圧を0.5 Vとし，BSIM3（カリフォルニア大学バークレー校によるシミュレーションバージョン３）にもとづくＳＯＩ用トランジスタ・モデルを用いてHSPICEにより回路シミュレーションを行った。

ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタそれぞれの閾値電圧は，Vth-n = 0.24 V, Vth-p = -0.34 Vとしている。ここで，閾値電圧Vthとは，ドレイン電圧VdsがVds = 1.8 Vの時，ドレイン電流IdsがIds = 1 μＡ/μｍを満たすゲート電圧Vgsで定義しており，HSPICEシミュレーションにより算出した。

一方は図１７に示す実施の形態４と等価な構成の４ビットのマンチェスタ型加算器を設計し，他方は実施の形態４のＡＢＣブートストラップ回路６１〜６４として一般的なブートストラップ回路を用いた場合を比較用マンチェスタ加算器として設計し、それぞれのマンチェスタ加算器を評価した。提案手法の適用に関しては，回路のセル・レイアウトを作成し，配線抵抗および容量を抽出している。パス・トランジスタのチャネル幅はＷｎ = 2.0 μｍ，ブートストラップの分離トランジスタのチャネル幅はＷn = 0.5 μｍとした。そして、遅延時間，動作時電力，スタンバイ電力を評価項目とする。遅延時間の評価に関しては，各入力端子の前段および，各出力端子の後段にバッファを接続した状態で，入力電圧が（Ｖdd/2）を通過してから出力電圧が（Ｖdd/2）を通過するまでを遅延時間とした。

表１に４ビットのマンチェスタ型加算器の遅延時間，消費電力，リーク電流に関する評価結果を示す。遅延時間は，最下位ビットへの桁上げ信号から最上位ビットまでの桁上げ信号に要する時間で，動作時電力はランダムな100パターンの入力信号を与えたときに100 ns間で消費される電力を表し，スタンバイ電力は入力信号を与えて5 ms後（動作が確実に終了している時間の経過後）の100ns間に消費される電力としている。

表１に示すように、実施の形態２のＡＢＣブートストラップ回路の適用により，実施の形態４のマンチェスタ加算器は、比較用のマンチェスタ加算器に比べ、遅延時間は89 ％も短縮された。評価対象のマンチェスタ型加算器では，パストランジスタを直列に４段接続しているため，従来のブートストラップの構造では，それぞれのドレイン電極に付加する容量により出力電位の立ち上がりに要する遷移時間が長くなる。遷移時間の長いドレイン信号が次段のパス・トランジスタのソース電極へ入力されると，次段パストランジスタのゲート信号の上昇に遅れが生じる。これが原因で比較用のマンチェスタ加算器は高速に桁上げ信号が伝搬しない。

一方，実施の形態２のＡＢＣブートストラップ回路では，パストランジスタにおけるボディ領域へ電源Ｖdd以上のフォワード・バイアス印加によるVth削減効果，ボディ・ソース間容量Ｃ_SByのカップリングによるパス・トランジスタのゲート電位を上昇させる効果（この効果は実施の形態１〜実施の形態３で共通）を有しているため、その結果、実施の形態４のマンチェスタ加算器の遅延時間の短縮に大きく貢献していることが示された。

消費電力については，パストランジスタのドレイン信号を入力するゲート電極で消費される貫通電流によって消費される電力の削減効果により，ＡＢＣブートストラップ回路が低消費電力に有効であることを示している。なお、表１上は消費電力に大きな差はないが、これは遅延時間が大幅に短縮しているためであり、遅延時間の短縮量を減少させた場合（例えば、遅延時間を比較用のマンチェスタ加算器と同様にした場合）、消費電力を大幅に削減できることになる。

図１９及び図２０は、実施の形態４のマンチェスタ加算器の効果説明用のグラフである。図１９は１段目のパストランジスタ（図１７のパストランジスタＱ１１に相当、但し、比較用マンチェスタ加算器の場合は従来のブートストラップ回路のパストランジスタに相当）のフローティングゲート電圧（ＦＧ１１，ＦＧ２１）およびドレイン電圧（Ｃ１１，Ｃ２１）を比較している。

図１９に示すように、ＦＧ電位ＦＧ１１及びＦＧ電位ＦＧ２１は共に電源電圧Ｖdd（500mA）以上まで上昇しているが，ＦＧ電位ＦＧ１１はボディ・ソース間容量Ｃ_SBのカップリング効果によって、上昇率が高い。これに伴い，桁上げ信号ｃ₁であるドレイン電圧Ｃ１１の立ち上がりは高速となり，またＶdd付近まで上昇している。

図２０は４段目のパストランジスタ（図１７のパストランジスタＱ１４に相当、但し、比較用マンチェスタ加算器の場合は従来のブートストラップ回路のパストランジスタに相当）のＦＧ電位（ＦＧ１４，ＦＧ２４）およびドレイン電圧（Ｃ１４，Ｃ２４）を比較している。

図２０に示すように、４段目のパス・トランジスタに注目すると，従来型ブートストラップにおけるＦＧ電位ＦＧ２４の上昇が遅れ，電源電位Ｖddにすら到達していない。これは，パストランジスタの段数が深くなるにつれて駆動力が弱まるためである。しかし，本実施の形態のＡＢＣブートストラップ回路では動的ボディ制御により駆動力が増加し，４段目のゲート電位ＦＧ１４も電源電位Ｖdd以上まで上昇している。これにより，桁上げ信号ｃ₄であるドレイン信号Ｃ１４の上昇も立ち上がりは速く，Ｖdd付近まで上昇している。

このように、実施の形態４のマンチェスタ加算器は、比較用マンチェスタ加算器に比べ、動作速度及び消費電力において大幅な向上が図れていることがわかる。

（レイアウト構成）
図２１は図１７で示した実施の形態４のマンチェスタ加算器のレイアウト構成の一部の概略を示す説明図である。図２１では図１７の分離トランジスタＱ３１、パストランジスタＱ１１、ＰＭＯＳトランジスタＱ５１、及びＰＭＯＳトランジスタＱ６１のレイアウト構成を示している。ただし、分離トランジスタＱ３１として、図１７の回路と異なり、実施の形態１の分離トランジスタＱ２（ボディ固定無し）を用いた例が示されている。

同図に示すように、分離トランジスタＱ３１はソース・ドレイン領域４１及びゲート電極５１により構成され、ソース・ドレイン領域４１のソース領域はアルミ配線３５とコンタクト２９によって電気的に接続され、アルミ配線３５に桁上げ伝搬信号ｐ₀（図示せず）が付与される。

パストランジスタＱ１１はソース・ドレイン領域４２、ゲート電極５２及びボディコンタクト領域４８により構成され、ゲート電極５２はコンタクト３０、アルミ配線３７及びコンタクト２９を介してボディコンタクト領域４８と電気的に接続される。また、分離トランジスタＱ３１のソース・ドレイン領域４１のドレイン領域はコンタクト２９、アルミ配線３６、コンタクト２９、アルミ配線３７及びコンタクト３０を介して、パストランジスタＱ１１のゲート電極５２と電気的に接続される。

また、パストランジスタＱ１１のソース・ドレイン領域４２のソース領域は複数のコンタクト２９を介してアルミ配線３９に電気的に接続され、アルミ配線３９にバッファＧ１１の出力（図示せず）が付与される。

また、ソース・ドレイン領域４３及びゲート電極５３によってＮＭＯＳトランジスタＱ５５が構成され、ソース・ドレイン領域４３のドレイン領域は、パストランジスタＱ１１のソース・ドレイン領域４２におけるドレイン領域と共有することにより互いに電気的に接続関係を有する。また、ソース・ドレイン領域４３のソース領域はコンタクト２９を介してアルミ配線４０に電気的に接続される。アルミ配線４０は接地レベル（図示せず）に設定される。

さらに、ゲート電極５４及びソース・ドレイン領域４４によってＰＭＯＳトランジスタＱ５１が構成される。ＰＭＯＳトランジスタＱ５１のソース・ドレイン領域４４のドレイン領域はコンタクト２９を介してアルミ配線４５に電気的に接続される。

一方、パストランジスタＱ１１のソース・ドレイン領域４２のドレイン領域及びＮＭＯＳトランジスタＱ５５のドレイン領域は共にコンタクト２９を介してアルミ配線４５に電気的に接続される。したがって、アルミ配線４５は、パストランジスタＱ１１のドレイン、ＮＭＯＳトランジスタＱ５５のドレイン及び分離トランジスタＱ３２のドレインと電気的に接続されるノードＮ１として機能する。

また、ＰＭＯＳトランジスタＱ５１のソース領域はコンタクト２９を介してアルミ配線４７に電気的に接続され、分離トランジスタＱ３１のゲート電極５１はコンタクト３０介してアルミ配線４６に電気的に接続され、アルミ配線４６及びアルミ配線４７がコンタクト３０により電気的に接続され、これらアルミ配線４６，４７に電源Ｖdd（図示せず）が共通に付与される。

なお、実施の形態４では、ＡＢＣブートストラップ回路６１〜６４として、実施の形態２のＡＢＣブートストラップ回路を示したが、その代わりに、実施の形態１あるいは実施の形態３のＡＢＣブートストラップ回路を用いることも考えられる。実施の形態１のＡＢＣブートストラップ回路を用いる場合、分離トランジスタのボディ配線の面積を削減できる点において有効である。

＜実施の形態５＞
図２２はこの発明の実施の形態５である半導体装置としてのＸＯＲ回路（半導体集積回路）の構成を示す回路図である。同図に示すように、電源Ｖdd，ノードＮ５間にＰＭＯＳトランジスタＱ６１，Ｑ６２が直列に接続され、ＰＭＯＳトランジスタＱ６１及びＱ６２（第２の論理値決定部）のゲート電極（第１及び第２信号入力端として機能）には入力信号Ａ及びＢが付与される。そして、共通信号端であるノードＮ５に、実施の形態２によるＡＢＣブートストラップ回路６５及び６６（第１の論理値決定部）が接続される。

ＡＢＣブートストラップ回路６５はＮＭＯＳ構成の分離トランジスタＱ３５及びパストランジスタＱ１５により構成され、パストランジスタＱ１５のソース電極（第２信号入力端として機能）に入力信号Ｂが付与され、パストランジスタＱ１５のドレイン電極がノードＮ５に接続され、分離トランジスタＱ３５のソース電極（第１信号入力端として機能）に入力信号Ａが付与され、ゲートに電源Ｖddが接続され、ドレインがパストランジスタＱ１５のゲートに接続される。

ＡＢＣブートストラップ回路６６はＮＭＯＳ構成の分離トランジスタＱ３６及びパストランジスタＱ１６により構成され、パストランジスタＱ１６のソース電極（第１信号入力端として機能）に入力信号Ａが付与され、パストランジスタＱ１６のドレイン電極がノードＮ５に接続され、分離トランジスタＱ３６のソース電極（第２信号入力端として機能）に入力信号Ｂが付与され、ゲートに電源Ｖddが接続され、ドレイン電極がパストランジスタＱ１６のゲートに接続される。

そして、ノードＮ５を入力部としたインバータＧ１３（出力部）の出力が出力信号Ｙとなり、出力信号Ｙが入力信号Ａと入力信号Ｂとの排他的論理和（ＸＯＲ）となる。

図２３は実施の形態５との比較用のブートストラップ回路を用いた一般的なＸＯＲ回路の構成を示す回路図である。一般的なＸＯＲ回路は、ＡＢＣブートストラップ回路６５及び６６として従来構成のブートストラップ回路７１及び７２を用いている。他の点は実施の形態５のＸＯＲ回路と同様である。

一般的なＸＯＲ回路では、図２３に示すように、並列トランジスタ側の２つの従来のパストランジスタＱ６６及びＱ６８のゲートに従来分離トランジスタＱ６５及びＱ６７が接続されたブートストラップ回路７１及び７２が構成される。

上述した構成の実施の形態５のＸＯＲ回路及び一般的なＸＯＲ回路それぞれにおいて、入力信号Ａ及び入力信号Ｂが入力されると、一般的なＸＯＲ回路は、ブートストラップ回路７１及び７２のパストランジスタＱ６６及びＱ６８のゲート電位が電源電圧（Ｖdd）以上に上昇し、ノードＮ５に高い電位が伝わる。しかしながら、電源Ｖddが０．５Ｖ程度の低い場合は、ノードＮ５に良好に伝達することが困難となる。

一方、実施の形態５ＸＯＲ回路では、実施の形態２のＡＢＣブートストラップ回路によって、ＡＢＣブートストラップ回路６５及び６６を構成しているため、パストランジスタＱ１５及びＱ１６のＦＧ電位をブートストラップ回路７１，７２以上に上昇させることができるため、０．５Ｖ程度の低い電源電圧でも、ノードＮ５に良好に信号伝達を行うことができるため、出力信号Ｙとして正常な値を常に出力することができるという効果を奏する。

なお、実施の形態５では、ＡＢＣブートストラップ回路６５及び６６として、実施の形態２のＡＢＣブートストラップ回路を示したが、その代わりに、実施の形態１あるいは実施の形態３のＡＢＣブートストラップ回路を用いることも考えられる。実施の形態１のＡＢＣブートストラップ回路を用いる場合、分離トランジスタのボディ配線の面積を削減できる点において有効である。

さらに、直列トランジスタ側（ＰＭＯＳトランジスタＱ６１，Ｑ６２）に変えて、実施の形態１〜実施の形態３のＡＢＣブートストラップ回路のいずれかを用いれば、直列トランジスタを介したノードＮ５への電源Ｖdd供給をより良好に行うことができる効果を奏する。

＜実施の形態６＞
図２４はこの発明の実施の形態６である半導体装置としてのＳＲＡＭセル回路（半導体集積回路）を示す回路図である。また、図２５は実施の形態５と比較用の一般的なのＳＲＡＭセル回路を示す回路図である。

これらの図に示すように、実施の形態６及び一般的なＳＲＡＭセル回路は共に、ＳＲＡＭセル部１８はＣＭＯＳ構成のインバータＩ１及びインバータＩ２の交叉接続により構成される。

インバータＩ１はＰＭＯＳトランジスタＱ７１（負荷トランジスタ）及びＮＭＯＳトランジスタＱ７３（ドライバトランジスタ）により構成され、インバータＩ２はＰＭＯＳトランジスタＱ７２（負荷トランジスタ）及びＮＭＯＳトランジスタＱ７４（ドライバトランジスタ）により構成され、ＰＭＯＳトランジスタＱ７１，ＮＭＯＳトランジスタＱ７３のドレイン間のノードＮ１１（第１の記憶ノード）がインバータＩ１の出力部となり、ＰＭＯＳトランジスタＱ７１及びＮＭＯＳトランジスタＱ７３のゲートがインバータＩ１の入力部となり、ＰＭＯＳトランジスタＱ７２，ＮＭＯＳトランジスタＱ７４のドレイン間のノードＮ１２（第２の記憶ノード）がインバータＩ２の出力部となり、ＰＭＯＳトランジスタＱ７２及びＮＭＯＳトランジスタＱ７４のゲートがインバータＩ２の入力部となる。

そして、図２５で示す一般的なＳＲＡＭセル回路では、ノードＮ１１はパストランジスタであるＮＭＯＳトランジスタＱ７７を介してビット線ＢＬに接続され、ノードＮ１２はパストランジスタであるＮＭＯＳトランジスタＱ７８を介して反転ビット線バーＢＬに接続され、ＮＭＯＳトランジスタＱ７７及び７８のゲートにはワード線ＷＬが共通に接続される。

一方、実施の形態６のＳＲＡＭセル回路では、ノードＮ１１（他方信号端），ビット線ＢＬ（一方信号端）間に、実施の形態２のＡＢＣブートストラップ回路６７を介挿し、ノードＮ１２（他方信号端），反転ビット線バーＢＬ（一方信号端）間に、実施の形態２のＡＢＣブートストラップ回路６８を介挿している。また、第１ワード線ＷＬ１及び第２ワード線ＷＬ２を用い、第１ワード線ＷＬ１は一般的なＳＲＡＭセル回路のワード線ＷＬに相当し、第２ワード線ＷＬ２は電源Ｖdd固定線として用いる。

ＡＢＣブートストラップ回路６７はＮＭＯＳ構成のパストランジスタＱ１７及び分離トランジスタＱ３７より構成され、パストランジスタＱ１７はビット線ＢＬ，ノードＮ１１間に介挿され、分離トランジスタＱ３７のソースは第１ワード線ＷＬ１（制御信号端）に接続され、ゲート電極が第２ワード線ＷＬ２に接続され、ドレイン電極がパストランジスタＱ１７のゲートに接続される。

ＡＢＣブートストラップ回路６８はＮＭＯＳ構成のパストランジスタＱ１８及び分離トランジスタＱ３８より構成され、パストランジスタＱ１８は反転ビット線バーＢＬ，ノードＮ１１間に介挿され、分離トランジスタＱ３８のソース電極は第１ワード線ＷＬ１に接続され、ゲートが第２ワード線ＷＬ２に接続され、ドレイン電極がパストランジスタＱ１８のゲートに接続される。

このような構成において、図２５で示した一般的なＳＲＡＭセル回路において、ＳＲＡＭセル部１８へのデータ書込みは、例えば、ビット線ＢＬに“Ｈ”データを印加し、反転ビット線バーＢＬに“Ｌ”データを印加した後、ワード線ＷＬを“Ｈ”状態にして、ノードＮ１１，ノードＮ１２の電位を書き換えることにより行われる。

しかし、この時、“Ｈ”書込み側ではパストランジスタの性質上、記憶ノードであるノードＮ１１の電位が“Ｈ”レベルより閾値電圧Vthだけ低い値までしか上昇しない（Vth落ち現象）。

したがって、完全な書込みのためには、反対側の記憶ノードであるノードＮ１２が“Ｌ”に書き込まれ、ノードＮ１１側の負荷トランジスタであるＰＭＯＳトランジスタＱ７１がオン状態になるまで完了しない。すなわち、ＰＭＯＳトランジスタＱ７１がオン状態になり、“Ｈ”レベルから閾値電圧Vthだけ低くなっていたノードＮ１１の電位を“Ｈ”レベルの電位まで引き上げて初めて書込みが完了する。

一方、図２４で示した実施の形態６のＳＲＡＭセル回路において、ＳＲＡＭセル部１８へのデータ書込みに関し、比較用のＳＲＡＭセル回路と同様、ビット線ＢＬに“Ｈ”データを印加し、反転ビット線バーＢＬに“Ｌ”データを印加した後、第１ワード線ＷＬ１を“Ｈ”状態にして、ノードＮ１１，ノードＮ１２の電位を書き換える場合を想定する。

この時、“Ｈ”書込み側ではＡＢＣブートストラップ回路６７のゲート電位上昇効果により、パストランジスタＱ１７のゲート電位は“Ｈ”レベル＋閾値電圧Vth以上に上昇させることができるため、ノードＮ１１にVth落ち現象が生じることなく、ノードＮ１１は“Ｈ”レベルに設定される。

すなわち、パストランジスタＱ１７を介してビット線ＢＬ，ノードＮ１１間の電気的に接続が図られた時点で完全な書き込みが完了する。したがって、その後に、ノードＮ１２が“Ｌ”に書き込まれ、ＰＭＯＳトランジスタＱ７１がオン状態になる時間を待つことなく、ノードＮ１１への“Ｈ”レベルの書き込みは完了する。

具体的には“Ｈ”レベルの書込みは次のように行われる。電源電圧が0.5Vでパストランジスタの閾値電圧Vthが0.2Vの場合、上述した例の場合、比較用のＳＲＡＭセル回路ではノードＮ１１への“Ｈ”レベル書込みに対して、ノードＮ１１はワード線ＷＬを“Ｈ”にした直後は０．３Ｖまでしか上昇しない。

一方、実施の形態６のＳＲＡＭセル回路では、ノードＮ１１を０．５Ｖに確実に設定することができる。具体的には、まず、第１ワード線ＷＬ１及び第２ワード線ＷＬ２が“Ｈ”（Ｖdd）となり、パストランジスタＱ１７のフローティングゲート（ＦＧ）電位（Ｖfg）が０．５Ｖに上昇する。次に、ビット線ＢＬを“Ｌ”レベルから“Ｈ”レベルの０．５Ｖに上昇させるが、この際にビット線ＢＬ側においてパストランジスタＱ１７のソース電極とゲート電極が容量結合しているため、ＦＧ電位が例えば０．７Ｖにまで上昇する。これにより、ノードＮ１１側のパストランジスタＱ１７のドレイン電位は、パストランジスタＱ１７のＦＧ電位を（Ｖfg−Vth）（≧０．５Ｖ）に上昇させることにより、当初の“Ｌ”レベルから０．５Ｖにまで上昇することより、Vth落ち現象を生じさせることなく、ノードＮ１１に“Ｈ”レベルを書き込むことができる。

以上のように、ＡＢＣ型ブートストラップ回路を用いた実施の形態６のＳＲＡＭセル回路は、一般的なＳＲＡＭセル回路では解消できない“Ｈ”レベル書込み時の記憶ノード電位のVth落ち現象が確実に解消されるため、高速な書き込み動作を行うという効果を奏する。

なお、実施の形態６では、ＡＢＣブートストラップ回路６７及び６８として、実施の形態２のＡＢＣブートストラップ回路を示したが、その代わりに、実施の形態１あるいは実施の形態３のＡＢＣブートストラップ回路を用いることも考えられる。実施の形態１のＡＢＣブートストラップ回路を用いる場合、分離トランジスタのボディ配線の面積を削減できる点において有効である。

＜実施の形態７＞
図２６はこの発明の実施の形態７であるＳＲＡＭセル回路を示す回路図である。同図に示すように、実施の形態７のＳＲＡＭセル回路において、ＳＲＡＭセル部１９は高抵抗負荷型のインバータＩ３及びインバータＩ４の交叉接続により構成される。

インバータＩ３は直列に接続される負荷抵抗Ｒ１及びＮＭＯＳトランジスタＱ７５（ドライバトランジスタ）により構成され、インバータＩ４は直列に接続される負荷抵抗Ｒ２及びＮＭＯＳトランジスタＱ７６（ドライバトランジスタ）により構成され、負荷抵抗Ｒ１，ＮＭＯＳトランジスタＱ７５のドレイン間のノードＮ１３（第１の記憶ノード）がインバータＩ３の出力部となり、負荷抵抗Ｒ１及びＮＭＯＳトランジスタＱ７５のゲートがインバータＩ３の入力部となり、負荷抵抗Ｒ２，ＮＭＯＳトランジスタＱ７６のドレイン間のノードＮ１４（第２の記憶ノード）がインバータＩ４の出力部となり、負荷抵抗Ｒ２及びＮＭＯＳトランジスタＱ７６のゲートがインバータＩ４の入力部となる。なお、負荷抵抗Ｒ１，Ｒ２は例えばポリシリコン膜を用いて形成される。

そして、ノードＮ１３，ビット線ＢＬ間に、実施の形態２のＡＢＣブートストラップ回路６９を介挿し、ノードＮ１４，反転ビット線バーＢＬ間に、実施の形態２のＡＢＣブートストラップ回路７０を介挿している。

ＡＢＣブートストラップ回路６９はＮＭＯＳ構成のパストランジスタＱ１９及び分離トランジスタＱ３９より構成され、パストランジスタＱ１７はビット線ＢＬ，ノードＮ１３間に介挿され、分離トランジスタＱ３９のソース電極は第１ワード線ＷＬ１に接続され、ゲート電極が第２ワード線ＷＬ２に接続され、ドレイン電極がパストランジスタＱ１７のゲートに接続される。

ＡＢＣブートストラップ回路７０はＮＭＯＳ構成のパストランジスタＱ２０及び分離トランジスタＱ４０より構成され、パストランジスタＱ２０は反転ビット線バーＢＬ，ノードＮ１３間に介挿され、分離トランジスタＱ４０のソース電極は第１ワード線ＷＬ１に接続され、ゲート電極が第２ワード線ＷＬ２に接続され、ドレイン電極がパストランジスタＱ２０のゲートに接続される。

このような構成において、図２６で示した実施の形態７のＳＲＡＭセル回路において、ＳＲＡＭセル部１９へのデータ書込みは、例えば、ビット線ＢＬに“Ｈ”データを印加し、反転ビット線バーＢＬに“Ｌ”データを印加した後、第１ワード線ＷＬ１を“Ｈ”状態にして、ノードＮ１３，ノードＮ１４の電位を書き換えることにより行われる。

この時、“Ｈ”書込み側ではＡＢＣブートストラップ回路６９のゲート電位上昇効果により、パストランジスタＱ１７のＦＧ電位を（“Ｈ”レベル＋閾値電圧Vth）以上に上昇させることができるため、ノードＮ１３にVth落ち現象が生じることなく、ノードＮ１３を“Ｈ”レベルに設定されることにより、完全な書き込みが可能となる。

このように、実施の形態７のＳＲＡＭセル回路は、高抵抗負荷型のＳＲＡＭセル部１９にＡＢＣブートストラップ回路６９，７０を用いた構成となる。ＳＲＡＭセル部１８と異なり、負荷トランジスタの代わりに抵抗値の高い抵抗（負荷抵抗Ｒ１，Ｒ２）が用いられている。

ＳＲＡＭセル部１９において、負荷抵抗Ｒ１，Ｒ２による高抵抗成分により、ＳＲＡＭセル部１８の負荷（ＰＭＯＳ）トランジスタに比べ、動作電流が小さいため、“Ｈ”レベルの書込み時のVth落ち現象による影響がＳＲＡＭセル部１８以上に大きかった。すなわち、ＳＲＡＭセル部１８の場合には、Vth落ち現象があってもその後の負荷トランジスタであるＰＭＯＳトランジスタ（Ｑ７１，Ｑ７２）のオン動作により、ノードＮ１１（ノードＮ１２）の電位を“Ｈ”レベルまで比較的早期に上昇させることができるが、ＳＲＡＭセル部１９のように高抵抗を用いた場合は、抵抗の動作電流が負荷トランジスタであるＰＭＯＳトランジスタより小さいため、“Ｈ”レベルまでの上昇にかなりの時間を要してしまうという問題があった。

しかし、実施の形態７のＳＲＡＭセル回路は、上記Vth落ち現象の問題を解決するともに、ＰＭＯＳトランジスタに代えて負荷抵抗Ｒ１，Ｒ２を用いることにより、ＰＭＯＳトランジスタと異なりＮＭＯＳトランジスタの上部に積層して形成することができる分、実施の形態６のＳＲＡＭセル回路よりも、セル面積を小さくできる利点がある。

したがって、実施の形態７のＳＲＡＭセル回路は、ＡＢＣブートストラップ回路６９，７０をパストランジスタして用いることにより、記憶ノード（ノードＮ１３，Ｎ１４）への“Ｈ”レベル書込みにVth落ち現象が生じないため、高抵抗負荷型のＳＲＡＭセル部１９を用いることによる課題を克服することができ、セル面積の小さくし、かつ高速動作が可能なＳＲＡＭセル回路を得ることができる。

＜その他＞
“Ｈ”書込みのVth落ち現象を回避するためには、一般的なＳＲＡＭセル回路では、ワード線ＷＬの（トランジスタ用）オン電位を、電源電圧以上に上昇させることが考えられる。例えば、電源電圧Ｖddが０．５Ｖでパストランジスタの閾値電圧Vthが０．２Ｖの場合、ワード線ＷＬのオン状態時のレベルを０．７Ｖに昇圧させれば、“Ｈ”レベル書込みのVth落ち現象を防ぐことができる。しかし、ワード線ＷＬに０．７Ｖの電源電圧を付与するための回路が別途必要であり、回路面積が増加する。

したがって、実施の形態５及び実施の形態６のＳＲＡＭセル回路では、ワード線ＷＬの電位を通常の“Ｈ”レベル以上に昇圧するための特別な電源回路は不要である。また、実施の形態５及び実施の形態６のＳＲＡＭセル回路において、ワード線ＷＬのオン電位を電源Ｖddを超える値に設定することにより、書き込み動作のさらなる高速化が期待できる。

また、実施の形態１〜実施の形態７では、ＭＩＳトランジスタのうち、ＮＭＯＳ構成のパストランジスタ及び分離トランジスタを用いたＡＢＣブートストラップ回路を示したが、極性を逆にして全てＰＭＯＳ構成のパストランジスタ及び分離トランジスタを用いたＡＢＣブートストラップ回路も勿論実現することができる。また、ＭＯＳトランジスタに限定されることなく、ゲート絶縁膜が窒化膜等、酸化膜以外で形成されるＭＩＳトランジスタで構成してもよいことは勿論である。

さらに、実施の形態１〜実施の形態７では、分離トランジスタ及びパストランジスタをＳＯＩ基板上に形成した例を示したが、ボディ領域をトランジスタごとに分離することができれば通常のバルク基板上に形成してもよい。例えば、Ｐ基板上に分離トランジスタ及びパストランジスタとなる２つのＮＭＯＳトランジスタを構成する場合、Ｐ基板の上層部にＮウェル領域を形成し、Ｎウェル領域の上層部に２つのＰウェル領域を互いに独立して形成し、２つのＰウェル領域それぞれ内にＮソース・ドレイン領域を形成する３重ウェル構造で形成する等により、バルク基板上にボディ領域が互いに分離された２つのＮＭＯＳトランジスタを得ることができる。

この発明の実施の形態１であるＡＢＣブートストラップ回路の構成を示す回路図である。この発明の実施の形態２であるＡＢＣブートストラップ回路の構成を示す回路図である。この発明の実施の形態３であるＡＢＣブートストラップ回路の構成を示す回路図である。Ｔ型ゲートによるボディ電位固定構造を示す平面図である。図４のＣ−Ｃ断面構造を示す断面図である。部分トレンチ分離によるボディ電位固定構造を示す平面図である。図７は図６のＤ−Ｄ断面構造を示す断面図である。直接ボディコンタクト（ＢＣ）を示す斜視図である。実施の形態３のパストランジスタ及び分離トランジスタのレイアウト構成を示す平面図である。図９のＡ−Ａ断面構造を示す断面図である。実施の形態２の分離トランジスタのレイアウト構成を示す平面図である。図１１のＢ−Ｂ断面構造を示す断面図である。実施の形態１〜実施の形態３のＡＢＣブートストラップ回路におけるパストランジスタの電位を示すグラフである。比較用の従来のブートストラップ回路の構成を示す回路図である。比較用の従来のブートストラップ回路のパストランジスタに付随する容量を模式的に示した回路図である。実施の形態１のＡＢＣブートストラップ回路のパストランジスタに付随する容量を模式的に示した回路図である。この発明の実施の形態４であるマンチェスタ加算器の構成を示す回路図である。従来のマンチェスタ加算器を示す回路図である。実施の形態４のマンチェスタ加算器の効果説明用のグラフ（その１）である。実施の形態４のマンチェスタ加算器の効果説明用のグラフ（その２）である。図１７で示した実施の形態４のマンチェスタ加算器のレイアウト構成の一部の概略を示す説明図である。この発明の実施の形態５であるＸＯＲ回路の構成を示す回路図である。比較用の一般的なＸＯＲ回路の構成を示す回路図である。この発明の実施の形態６であるＳＲＡＭセル回路の構成を示す回路図である。比較用の一般的なＳＲＡＭセル回路の構成を示す回路図である。この発明の実施の形態７であるＳＲＡＭセル回路の構成を示す回路図である。

符号の説明

６１〜７０ＡＢＣブートストラップ回路、Ｑ１パストランジスタ、Ｑ２〜Ｑ４分離トランジスタ。

Claims

半導体基板、埋込み絶縁膜及びＳＯＩ層からなるＳＯＩ基板に形成される半導体装置であって、
一方電極、他方電極、及び絶縁構造の制御電極を有する第１の導電型の第１のＭＩＳトランジスタと、
一方電極、他方電極、及び絶縁構造の制御電極を有する第１の導電型の第２のＭＩＳトランジスタとを備え、前記第２のＭＩＳトランジスタの他方電極が前記第１のＭＩＳトランジスタの制御電極に接続され、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、それぞれ前記ＳＯＩ層内に他の素子と絶縁分離された第２の導電型のボディ領域を有し、
前記第１のＭＩＳトランジスタは、制御電極とボディ領域とが電気的に接続されることを特徴とする、
半導体装置。
請求項１記載の半導体装置であって、
前記第２のＭＩＳトランジスタは、一方電極とボディ領域とが電気的に接続されることを特徴とする、
半導体装置。
請求項１記載の半導体装置であって、
前記第２のＭＩＳトランジスタは、制御電極とボディ領域とが電気的に接続されることを特徴とする、
半導体装置。
一方信号端及び他方信号端と、
制御信号端と、
半導体装置部分とを備え、前記半導体装置部分は、請求項１ないし請求項３のうちいずれか１項に記載の半導体装置を含み、
前記第１のＭＩＳトランジスタの一方電極が前記一方信号端に接続され、他方電極が前記他方信号端に接続され、
前記第２のＭＩＳトランジスタの一方電極が前記制御信号端に接続され、制御電極にオン状態を指示する固定信号が付与される、
半導体装置。
請求項４記載の半導体装置であって、
前記半導体装置は、第１〜第Ｎ（Ｎ≧１）の一方ビット入力と第１〜第Ｎの他方ビット入力との論理積、反転値の論理積、及び排他的論理和によって得られる、第１〜第Ｎの桁上げ生成信号、第１〜第Ｎの桁上げ消失信号及び第１〜第Ｎの桁上げ伝搬信号を用いて、前記第１〜第Ｎの一方ビット入力と第１〜第Ｎの他方ビット入力との加算結果である第１〜第（Ｎ＋１）の桁上げ信号を得る加算器を含み、
前記半導体装置部分は第１〜第Ｎの半導体装置部分を含み、
前記半導体装置は、
第１〜第（Ｎ＋１）の桁上げ信号が得られる第１〜第（Ｎ＋１）の桁上げ信号端と、
前記第１〜第Ｎの桁上げ伝搬信号を受ける第１〜第Ｎの桁上げ伝搬信号端と、
前記第１〜第Ｎの桁上げ生成信号の制御下で、第２〜第（Ｎ＋１）の桁上げ信号端に桁上げ生成を指示する信号を伝達する第１〜第Ｎの桁上げ生成信号伝達手段と、
前記第１〜第Ｎの桁上げ消失信号の制御下で、前記第２〜第（Ｎ＋１）の桁上げ信号端に桁上げ消失を指示する信号を伝達する第１〜第Ｎの桁上げ消失信号伝達手段とを備え、
前記一方信号端は前記第１〜第Ｎの桁上げ信号端を含み、前記他方信号端は第２〜第（Ｎ＋１）の桁上げ信号端を含み、前記制御信号端は第１〜第Ｎの桁上げ伝搬信号端を含み、
第ｉ（ｉ＝１〜Ｎのいずれか）の半導体装置部分において、前記第１のＭＩＳトランジスタの一方電極が第ｉの桁上げ信号端に接続され、他方電極が第（ｉ＋１）の桁上げ信号端に接続され、前記第２のＭＩＳトランジスタの一方電極が第ｉの桁上げ伝搬信号端に接続される、
半導体装置。
請求項４記載の半導体装置であって、
前記半導体装置は、一方ビット入力と他方ビット入力との排他的論理和結果を得るＸＯＲ回路を含み、
前記半導体装置部分は第１及び第２の半導体装置部分を含み、
前記半導体装置は、
第１信号入力端と、
第２信号入力端と、
共通信号端と、
前記第１及び第２の半導体装置部分とを有する第１の論理値決定部と、
第２の論理値決定部と、
前記共通信号端より得られる信号に基づき前記排他的論理和結果を出力する出力部とを備え、
前記一方信号端は前記第１信号入力端及び前記第２信号入力端を含み、
前記他方信号端は前記共通信号端を含み、
前記制御信号端は前記第１信号入力端及び前記第２信号入力端を含み、
第１の半導体装置部分において、前記第１のＭＩＳトランジスタの一方電極が前記第２入力信号端に接続され、他方電極が前記共通信号端に接続され、前記第２のＭＩＳトランジスタの一方入力が前記第１信号入力端に接続され、
第１の半導体装置部分において、前記第１のＭＩＳトランジスタの一方電極が前記第１入力信号端に接続され、他方電極が前記共通信号端に接続され、前記第２のＭＩＳトランジスタの一方入力が前記第２信号入力端に接続され、
前記第２の論理値決定部は前記第１及び第２の入力端に接続され、前記第１及び第２の半導体装置部分の前記第１のＭＩＳトランジスタが共にオフ状態の時に前記共通信号端を所定の論理値に設定する、
半導体装置。
請求項４記載の半導体装置であって、
前記半導体装置部分は第１及び第２の半導体装置部分を含み、
前記半導体装置は、
互いに反転値を記憶する第１及び第２の記憶ノードを有するＳＲＡＭセル部と、
第１及び第２のビット線と、
ワード線と、
前記第１のビット線と前記ＳＲＡＭセル部の前記第１の記憶ノードとの間に介挿された前記第１の半導体装置部分と、
前記第２のビット線と前記ＳＲＡＭセル部の前記第２の記憶ノードとの間に介挿された前記第２の半導体装置部分とを備え、
前記一方信号端は前記第１及び第２のビット線を含み、
前記他方信号端は前記ＳＲＡＭセル部の前記第１及び第２の記憶ノードを含み、
前記制御信号端は前記ワード線を含み、
前記第１の半導体装置部分において、前記第１のＭＩＳトランジスタの一方電極は前記第１のビット線に接続され、他方電極は前記第１の記憶ノードに接続され、前記第２のＭＩＳトランジスタの制御電極は前記ワード線に接続され、
前記第２の半導体装置部分において、前記第１のＭＩＳトランジスタの一方電極は前記第２のビット線に接続され、他方電極は前記第２の記憶ノードに接続され、前記第２のＭＩＳトランジスタの制御電極は前記ワード線に接続される、
半導体装置。
請求項７記載の半導体装置であって、
前記ＳＲＡＭセル部は、ＣＭＯＳ構成の第１及び第２のインバータの交叉接続により構成される、
半導体装置。
請求項７記載の半導体装置であって、
前記ＳＲＡＭセル部は、高抵抗負荷型の第１及び第２のインバータの交叉接続により構成される、
半導体装置。
第１〜第Ｎ（Ｎ≧１）の一方ビット入力と第１〜第Ｎの他方ビット入力との論理積、反転値の論理積、及び排他的論理和によって得られる、第１〜第Ｎの桁上げ生成信号、第１〜第Ｎの桁上げ消失信号及び第１〜第Ｎの桁上げ伝搬信号を用いて、前記第１〜第Ｎの一方ビット入力と第１〜第Ｎの他方ビット入力との加算結果である第１〜第（Ｎ＋１）の桁上げ信号を得る加算機能を有する半導体装置であって、
第１〜第（Ｎ＋１）の桁上げ信号が得られる第１〜第（Ｎ＋１）の桁上げ信号端と、
前記第１〜第Ｎの桁上げ伝搬信号を受ける第１〜第Ｎの桁上げ伝搬信号端と、
前記第１〜第Ｎの桁上げ生成信号の制御下で、第２〜第（Ｎ＋１）の桁上げ信号端に桁上げ生成を指示する信号を伝達する第１〜第Ｎの桁上げ生成信号伝達手段と、
第１〜第Ｎの桁上げ消失信号の制御下で、前記第２〜第（Ｎ＋１）の桁上げ信号端に桁上げ消失を指示する信号を伝達する第１〜第Ｎの桁上げ消失信号伝達手段と、
第１〜第Ｎの半導体装置部分とを備え、
前記第１〜第Ｎの半導体装置部分は、それぞれ、
一方電極、他方電極及び絶縁構造の制御電極を有する第１のＭＩＳトランジスタと、
一方電極、他方電極及び絶縁構造の制御電極を有し、他方電極が前記第１のＭＩＳトランジスタの制御電極に接続される第２のＭＩＳトランジスタとを備え、
第ｉ（ｉ＝１〜Ｎのいずれか）の半導体装置部分において、前記第１のＭＩＳトランジスタの一方電極が第ｉの桁上げ信号端に接続され、他方電極が第（ｉ＋１）の桁上げ信号端に接続され、前記第２のＭＩＳトランジスタの一方電極が第ｉの桁上げ伝搬信号端に接続される、
半導体装置。