JP5270938B2 - 半導体集積回路及び半導体集積回路の設計方法 - Google Patents

Description

この発明は、隣接配線間のクロストーク対策等、配線を流れる信号に付随する種々のノイズ対策を施した半導体集積回路に関する。

「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。

例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。

従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。

近年のプロセスの微細化に伴って、半導体集積回路におけるメタル配線間隔が狭くなっており、隣接並行配線における配線間容量が増加する傾向にある。これによって隣接並行配線のうち一方配線の信号変化により、他方配線にクロストークグリッチノイズが発生しやすくなっている。

従来、クロストークグリッチ対策としては、隣接並行配線間におけるシールド処理、隣接並行配線間の配線間隔を広げて配線間容量の容量値を減少させる処理、上記一方配線にバッファを挿入し分割する処理、一方配線を駆動するセル（以下、単に「ドライバセル」と言う。）のセルサイズ変更(アップ)を実施する処理等の対策が挙げられる。これらの対策については例えば特許文献１に開示されている。

上記したシールド処理、配線間隔を広げる処理、バッファ挿入処理を施すと、詳細配線後のレイアウト変更が大きくなるが、ドライバセルのセルサイズ変更に伴うレイアウト変更は比較的容易であるためドライバセルのセルサイズ変更処理は有効な処理となる。

ただし、上記一方配線を駆動するドライバセルのセルサイズを大きくすると、上記一方配線のグリッチノイズは減少するが、このドライバセルが動作することにより、上記一方配線から上記他方配線に与えるグリッチノイズが増加してしまう問題点があった。この問題点を解消すべく、例えば、非特許文献１では、隣接並行配線（上記一方配線、上記他方配線間）間のクロストーク解析を実施し、制約を満たす範囲で一方及び他方配線用のドライバセルそれぞれのセルサイズを調整し、繰り返しクロストーク解析を実施している。

特開２００５−３３１３６号公報 N. Hanchate， "Simultaneous Interconnect Delay and Crosstalk Noise Optimization through Gate Sizing Using Game Theory，" IEEE TRANSACTIONS ON COMPUTERS， VOL. 55， NO. 8， AUGUST 2006

従来の一方配線用ドライバセルのサイズアップ処理は、一方配線用ドライバセル自身がアグレッサとなり、他方配線に影響を与えてしまう。そのため、他方配線へのノイズ増加を考慮しても問題のない範囲でしか対処できなかった。また他方配線への影響を計算するために、クロストーク計算時間、コストが多くかかってしまうという問題点があった。

この発明は上記問題点を解決するためになされたもので、クロストークノイズ等の信号ノイズに対する対策をより効果的に行うことのできる半導体集積回路を得ることを目的とする。

この発明の一実施の形態によれば、０．４２ｎｍ以下の配線間距離を隔てて互いに隣接する第１及び第２の配線を有する半導体集積回路が提供される。

第２の配線の電位を駆動する第２のドライバセルは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタによるＣＭＯＳ構成のインバータを構成している。そして、ＰＭＯＳトランジスタのゲート電極とバックゲート端子とを比較的高抵抗値を有する第１の抵抗を介して接続し、ＮＭＯＳトランジスタのゲート電極とバックゲート端子とを比較的高抵抗値を有する第２の抵抗を介して接続している。

この実施の形態によれば、第２の配線を駆動する第２のドライバセルのＭＯＳトランジスタ（ＰＭＯＳトランジスタ,ＮＭＯＳトランジスタ）のバックゲート端子にフォワードバイアスを加え、ＯＮ状態時の第２のドライバセルの駆動力を高めることにより、上記第２の配線が上記第１の配線より受けるクロストークノイズを低減させることができる。

さらに、上記第２のドライバセルの上記ＭＯＳトランジスタのバックゲート端子と、入力信号との間に高抵抗値の抵抗を挿入することにより、入力信号とボディ電位との間に遅延差を作り出している。このため、本実施の形態の半導体集積回路は、上記第２のドライバセル内の上記ＭＯＳトランジスタのオフ状態からオン状態の遷移時にボディ電位は変化しないため、上記第２の配線が上記第１の配線に与えるクロストークノイズ量の増加を最小限に抑えることができる。

＜実施の形態１＞
図１はこの発明の実施の形態１である半導体集積回路の内部構成を示す回路図である。同図に示すように、実施の形態１の半導体集積回路は、ドライバセル１１，１２（第１及び第２のドライバセル）及びレシーバセル２１，２２から構成される。ドライバセル１１、１２及びレシーバセル２１，２２はそれぞれＣＭＯＳ構成のインバータを有している。

ドライバセル１１〜レシーバセル２１間の配線（第１の配線）である出力線ＬＯ１１（入力線ＬＩ２１）と、ドライバセル１２〜レシーバセル２２間の配線（第２の配線）である出力線ＬＯ１２（入力線ＬＩ２２）との間とは０．４２ｎｍ以下の配線間距離を隔てて隣接配置されている。

出力線ＬＯ１１，ＬＯ１２の配線幅は０．１４ｎｍで形成されているため、この配線幅の３倍である０．４２ｎｍ以下の配線間距離を隔てて配置される。このため、出力線ＬＯ１１，ＬＯ１２間には配線間容量Ｃ１が存在する。

ドライバセル１１は電源Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱＰ１１及びＮＭＯＳトランジスタＱＮ１１から構成される。ＰＭＯＳトランジスタＱＰ１１の基板電位を設定用のバックゲート端子ＢＰ１１は電源Ｖddに接続され、ＮＭＯＳトランジスタＱＮ１１の基板電位を設定用のバックゲート端子ＢＮ１１は接地レベルに接続される。そして、ＰＭＯＳトランジスタＱＰ１１及びＮＭＯＳトランジスタＱＮ１１のゲート電極が共通に入力線ＬＩ１１に接続され、ＰＭＯＳトランジスタＱＰ１１及びＮＭＯＳトランジスタＱＮ１１のドレイン電極が共通に出力線ＬＯ１１に接続される。

ドライバセル１２は電源Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１２から構成される。ＰＭＯＳトランジスタＱＰ１２のバックゲート端子ＢＰ１２は抵抗Ｒ１（第１の遅延部）を介してゲート電極に接続され、ＮＭＯＳトランジスタＱＮ１２のバックゲート端子ＢＮ１２は抵抗Ｒ２（第２の遅延部）を介してゲート電極に接続される。そして、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１２のゲート電極が共通に入力線ＬＩ１２に接続され、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１２のドレイン電極が共通に出力線ＬＯ１２に接続される。

このように、ドライバセル１２は、ＰＭＯＳトランジスタＱＰ１２のゲート電極とバックゲート端子ＢＰ１２とを抵抗Ｒ１を介して接続し、ＮＭＯＳトランジスタＱＮ１２のゲート電極とバックゲート端子ＢＮ１２とを抵抗Ｒ２を介して接続している。すなわち、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１２をＤＴ（Dynamic Threshold）ＭＯＳ構成とすることにより、セルの駆動能力の向上を図っている。また、抵抗Ｒ１及び抵抗Ｒ２は少なくとも１００ｋΩ以上の高抵抗値に設定される。

レシーバセル２１は電源Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱＰ２１及びＮＭＯＳトランジスタＱＮ２１から構成される。ＰＭＯＳトランジスタＱＰ２１のバックゲート端子ＢＰ２１は電源Ｖddに接続され、ＮＭＯＳトランジスタＱＮ２１のバックゲート端子ＢＮ２１は接地レベルに接続される。そして、ＰＭＯＳトランジスタＱＰ２１及びＮＭＯＳトランジスタＱＮ２１のゲート電極が共通に入力線ＬＩ２１（出力線ＬＯ１１）に接続され、ＰＭＯＳトランジスタＱＰ２１及びＮＭＯＳトランジスタＱＮ２１のドレイン電極が共通に出力線ＬＯ２１に接続される。

レシーバセル２２は電源Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱＰ２２及びＮＭＯＳトランジスタＱＮ２２から構成される。ＰＭＯＳトランジスタＱＰ２２のバックゲート端子ＢＰ２２は電源Ｖddに接続され、ＮＭＯＳトランジスタＱＮ２２のバックゲート端子ＢＮ２２は接地レベルに接続される。そして、ＰＭＯＳトランジスタＱＰ２２及びＮＭＯＳトランジスタＱＮ２２のゲート電極が共通に入力線ＬＩ２２（出力線ＬＯ１２）に接続され、ＰＭＯＳトランジスタＱＰ２２及びＮＭＯＳトランジスタＱＮ２２のドレイン電極が共通に出力線ＬＯ２２に接続される。

図４５は図１で示した実施の形態１の半導体集積回路に対応する従来の半導体集積回路（以下、「第１の比較用回路」と略記する場合あり）の構成を示す回路図である。なお、第１の比較用回路において実施の形態１の半導体集積回路と同様な部分は同一符号を付し、説明を適宜省略する。

第１の比較用回路において、実施の形態１の半導体集積回路におけるドライバセル１２に対応するドライバセル９２の構成が異なる。ドライバセル９２は電源Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱＰ９２及びＮＭＯＳトランジスタＱＮ９２から構成される。ＰＭＯＳトランジスタＱＰ９２のバックゲート端子ＢＰ９２は電源Ｖddに接続され、ＮＭＯＳトランジスタＱＮ９２のバックゲート端子ＢＮ９２は接地レベルに接続される。そして、ＰＭＯＳトランジスタＱＰ９２及びＮＭＯＳトランジスタＱＮ９２のゲート電極が共通に入力線ＬＩ９２に接続され、ＰＭＯＳトランジスタＱＰ９２及びＮＭＯＳトランジスタＱＮ９２のドレイン電極が共通に出力線ＬＯ９２（入力線ＬＩ１２）に接続される。

第１の比較回路は、実施の形態１の半導体集積回路と同様、出力線ＬＯ１１と出力線ＬＯ１２との間とは０．４２ｎｍ以下の配線間距離を隔てて隣接配置されている。このため、出力線ＬＯ１１，ＬＯ１２間には配線間容量Ｃ９２が存在する。

図１で示した実施の形態１の構成において、出力線ＬＯ１２が出力線ＬＯ１１よりfallグリッチノイズを受ける場合の動作を説明する。すなわち、入力線ＬＩ１２に付与される入力信号ＩＮ１が“Ｌ”，出力線ＬＯ１２における出力信号ＯＵＴ１が“Ｈ”のとき、出力線ＬＯ１１の電位が“Ｈ”から“Ｌ”に変化する場合を考える。

この時、ＰＭＯＳトランジスタＱＰ１２はオン状態、ＮＭＯＳトランジスタＱＮ１２がオフ状態となっている。ＰＭＯＳトランジスタＱＰ１２のバックゲート端子ＢＰ１２には“Ｌ”電位が印加され、ＰＭＯＳトランジスタＱＰ１２にフォワードバイアスがかかり駆動力が強化されている。

バックゲート端子ＢＮ１２にも“Ｌ”電位が印加され、ＮＭＯＳトランジスタＱＮ１２はゼロバイアスがかかり駆動力はそのままである。出力線ＬＯ１１が“Ｈ”から“Ｌ”に変化すると、出力線ＬＯ１２と出力線ＬＯ１１との間に生じる配線間容量Ｃ１によって、出力線ＬＯ１２にfallグリッチノイズが発生する。

この時、オン状態であるＰＭＯＳトランジスタＱＰ１２によって電圧維持力が働き、電圧降下した状態から“Ｈ”電位に回復する。ＰＭＯＳトランジスタＱＰ１２はフォワードバイアスがかかっており、駆動力が強化されている。

一方、図４５で示した第１の比較用回路の構成において、実施の形態１の場合と同様に、出力線ＬＯ９２が出力線ＬＯ１１よりfallグリッチノイズを受ける場合の動作を説明する。すなわち、入力線ＬＩ９２に付与される入力信号ＩＮ９が“Ｌ”，出力線ＬＯ９２における出力信号ＯＵＴ９が“Ｈ”のとき、出力線ＬＯ１１の電位が“Ｈ”から“Ｌ”に変化する場合を考える。

出力線ＬＯ１１が“Ｈ”から“Ｌ”に変化すると、出力線ＬＯ９２と出力線ＬＯ１１との間に生じる配線間容量Ｃ９２によって、出力線ＬＯ９２にfallグリッチノイズが発生する。この時、オン状態であるＰＭＯＳトランジスタＱＰ９２はゼロバイアスであり、駆動力が強化されていない。

このように、実施の形態１の半導体集積回路は、オン状態時のＰＭＯＳトランジスタＱＰ１２の駆動力が高められているため、出力線ＬＯ１２が受けるfallグリッチ量を、第１の比較用回路に比べて小さくすることができるfallグリッチ抑制効果を有する。

図２は、出力線ＬＯ１１が“Ｈ”から“Ｌ”に変化する際の出力線ＬＯ１２（ＬＯ９２）の影響度合いを示すグラフである。同図(a) において、経時変化Ｌ１１，Ｌ１２及びＬ１３は抵抗Ｒ１が１０ＭΩ、１ＭΩ及び２００ｋΩの場合の出力線ＬＯ１２（victim）における出力信号ＯＵＴ１の電圧変化を示しており、経時変化Ｌ１４が出力線ＬＯ９２の出力信号ＯＵＴ９の電圧変化を示している。一方、同図(b) において、経時変化Ｌ２１，Ｌ２２及びＬ２３は抵抗Ｒ１が１０ＭΩ、１ＭΩ及び２００ｋΩの場合の出力線ＬＯ１１（aggressor）の電圧変化を示しており、経時変化Ｌ２４が出力線ＬＯ１１の電圧変化を示している。

図２(a) に示すように、出力線ＬＯ１１の“Ｈ”→“Ｌ”変化時において出力線ＬＯ１２（ＬＯ９２）が受けるfallグリッチ量が第１の比較用回路（経時変化Ｌ１４）に比べ、実施の形態１の半導体集積回路（経時変化Ｌ１１〜Ｌ１３）の方が小さく抑えられている。

次に、出力線ＬＯ１１より出力線ＬＯ１２（ＬＯ９２）がriseグリッチノイズを受ける場合の動作を説明する。すなわち、入力信号ＩＮ１（ＩＮ９）が“Ｈ”、出力信号ＯＵＴ１（ＯＵＴ９）が“Ｌ”、出力線ＬＯ１１が“Ｌ”から“Ｈ”に変化する場合を考える。

この時、ＰＭＯＳトランジスタＱＰ１２はオフ状態、ＮＭＯＳトランジスタＱＮ１２はオン状態になっている。バックゲート端子ＢＰ１２には“Ｈ”電位が印加され、ＰＭＯＳトランジスタＱＰ１２はゼロバイアスがかかり駆動力はそのままである。バックゲート端子ＢＮ１２にも“Ｈ”電位が印加され、ＮＭＯＳトランジスタＱＮ１２はフォワードバイアスがかかり駆動力は強化されている。

出力線ＬＯ１１が“Ｌ”から“Ｈ”に変化すると、出力線ＬＯ１２と出力線ＬＯ１１間に生じる配線間容量Ｃ１によって、出力線ＬＯ１２にriseグリッチノイズが発生する。この時、オン状態であるＮＭＯＳトランジスタＱＮ１２によって電圧維持力が働き、電圧上昇した状態から“Ｌ”電位に回復する。ＮＭＯＳトランジスタＱＮ１２はフォワードバイアスがかかっており、駆動力が強化されている。そのため、実施の形態１の半導体集積回路は、出力線ＬＯ１２が受けるriseグリッチ量を、第１の比較用回路(ＮＭＯＳトランジスタＱＮ９２を有するドライバセル９２)に比べて小さくすることができる。このように、実施の形態１の半導体集積回路は、出力線ＬＯ１１より出力線ＬＯ１２が（rise及びfall）グリッチノイズを受ける場合、従来に比べて影響を小さくすることができる効果を奏する。

次に、出力線ＬＯ１２が出力線ＬＯ１１にfallグリッチノイズを与える場合の動作を説明する。すなわち、出力線ＬＯ１１が“Ｈ”、入力信号ＩＮ１が“Ｌ”から“Ｈ”，出力信号ＯＵＴ１が“Ｈ”から“Ｌ”に変化する場合を考える。

入力信号ＩＮ１が“Ｌ”の時、ＰＭＯＳトランジスタＱＰ１２はオン状態、ＮＭＯＳトランジスタＱＮ１２はオフ状態になっている。バックゲート端子ＢＰ１２には“Ｌ”電位が印加され、ＰＭＯＳトランジスタＱＰ１２にはフォワードバイアスがかかっている。バックゲート端子ＢＮ１２にも“Ｌ”電位が印加され、ＮＭＯＳトランジスタＱＮ１２に対してゼロバイアスがかかっている。入力信号ＩＮ１が“Ｌ”から“Ｈ”に変化すると、出力信号ＯＵＴ１が“Ｈ”から“Ｌ”に変化する。この際、配線間容量Ｃ１によって、出力線ＬＯ１１にfallグリッチノイズが発生する。

入力信号ＩＮ１が“Ｌ”の時バックゲート端子ＢＮ１２は“Ｌ”でゼロバイアスがかかっており、ＮＭＯＳトランジスタＱＮ１２の駆動力は強化されていない。入力信号ＩＮ１が“Ｈ”になると抵抗Ｒ２を介してバックゲート端子ＢＮ１２も“Ｈ”になる。ただし、前述したように、抵抗Ｒ２は高抵抗値であるため、遅延をもってバックゲート端子ＢＮ１２の電位が変化する。ＮＭＯＳトランジスタＱＮ１２がオン状態になる時点ではバックゲート端子ＢＮ１２にフォワードバイアスがかかりきっていないため、出力線ＬＯ１２が出力線ＬＯ１１に与えるノイズ増分を少なくすることができる。

図３は、電源電圧Ｖddが０．５ＶのＰＤ(Partially Depleted)−ＳＯＩ構造のＭＯＳトランジスタにおいて、ボディバックゲート端子ＢＮ１２（ＢＮ９２）、入力信号ＩＮ１（ＩＮ９）及び出力信号ＯＵＴ１（ＯＵＴ９）の波形を示すグラフである。同図(a) 〜(c) が実施の形態１にける波形であり、同図(d) が第１の比較用回路における波形を示している。さらに、(a) は抵抗Ｒ２が１０ＭΩ、(b) が抵抗Ｒ２が１ＭΩ、(c) が抵抗Ｒ２が２００ｋΩの場合を示している。

図３(a) 〜(d) に示すように、時刻10.4nsにおいて、入力信号ＩＮ１（ＩＮ９）の“Ｈ”への変化は完了している。一方、図３(c) に示すように、抵抗Ｒ２を２００ｋΩ程度に設定すると10.4nsでは７０％程度のフォワードバイアスがバックゲート端子ＢＮ１２にかかっている。同図(b) に示すように、抵抗Ｒ２を１ＭΩ程度に設定すると、３０％程度のフォワードバイアスしかバックゲート端子ＢＮ１２にかからない。さらに、同図(a) に示すように、抵抗Ｒ２を１０ＭΩ程度に設定すると、１０％程度のフォワードバイアスしかバックゲート端子ＢＮ１２にかからず、出力信号ＯＵＴ１の波形は出力信号ＯＵＴ９とほぼ同じ波形になっている。出力信号ＯＵＴ１の傾きが出力線ＬＯ１１のノイズ量に影響するが、抵抗Ｒ２の抵抗値を増やすことにより、出力信号ＯＵＴ１の傾きを減少させ、出力線ＬＯ１１に与えるノイズ増分を抑えることが可能となる。

図４は、出力線ＬＯ１２（ＬＯ９２）が“Ｈ”から“Ｌ”に変化する際の出力線ＬＯ１１の影響度合いを示すグラフである。同図(a) において、経時変化Ｌ３１，Ｌ３２及びＬ３３は実施の形態１の半導体集積回路の抵抗Ｒ２が１０ＭΩ、１ＭΩ及び２００ｋΩの場合の出力線ＬＯ１２（aggressor）の電圧変化を示しており、経時変化Ｌ３４が第１の比較回路の出力線ＬＯ９２の電圧変化を示している。一方、同図(b) において、経時変化Ｌ４１，Ｌ４２及びＬ４３は実施の形態１の半導体集積回路の抵抗Ｒ２が１０ＭΩ、１ＭΩ及び２００ｋΩの場合の出力線ＬＯ１１（victim）における電圧変化を示しており、経時変化Ｌ４４が第１の比較回路の出力線ＬＯ１１の電圧変化を示している。

同図に示すように、実施の形態１の半導体集積回路は、抵抗Ｒ２の抵抗値を十分高く設定することにより、出力信号ＯＵＴ１の“Ｈ”→“Ｌ”変化の傾きを、駆動能力向上を図っていない第１の比較用回路と同程度に緩やかにすることにより、出力線ＬＯ１１に与えるグリッチ増分量を十分低く抑えることができる。

次に、出力線ＬＯ１２が出力線ＬＯ１１に対しriseグリッチノイズを与える場合の動作を説明する。すなわち、出力線ＬＯ１１が“Ｌ”、入力信号ＩＮ１が“Ｈ”から“Ｌ”，出力線ＬＯ１２が“Ｌ”から“Ｈ”に変化する場合を考える。入力信号ＩＮ１が“Ｈ”の時、ＰＭＯＳトランジスタＱＰ１２はオフ状態、ＮＭＯＳトランジスタＱＮ１２はオン状態になっている。バックゲート端子ＢＰ１２には“Ｈ”電位が印加され、ＰＭＯＳトランジスタＱＰ１２にはゼロバイアスがかかっている。バックゲート端子ＢＮ１２にも“Ｈ”電位が印加され、ＮＭＯＳトランジスタＱＮ１２に対してフォワードバイアスがかかっている。

入力信号ＩＮ１が“Ｈ”から“Ｌ”に変化すると、出力信号ＯＵＴ１が“Ｌ”から“Ｈ”に変化する。配線間容量Ｃ１によって、出力線ＬＯ１１にriseグリッチノイズが発生する。入力信号ＩＮ１が“Ｈ”の時バックゲート端子ＢＰ１２は“Ｈ”でゼロバイアスがかかっており、駆動力が強化されていない。入力信号ＩＮ１が“Ｌ”になると抵抗Ｒ１を介してバックゲート端子ＢＰ１２の電位も“Ｌ”になる。ただし、抵抗Ｒ１が高抵抗値であるため、遅延をもってバックゲート端子ＢＰ１２の電位が変化する。ＰＭＯＳトランジスタＱＰ１２がオン状態になる時点ではバックゲート端子ＢＰ１２にフォワードバイアスがかかりきっていないため、出力線ＬＯ１２が出力線ＬＯ１１に与えるノイズ増分を少なくすることができる。

このように、実施の形態１の半導体集積回路におけるドライバセル１２は、駆動対象の出力線ＬＯ１２から与えるグリッチ量を増加させることなく、駆動対象の出力線ＬＯ１２が受けるグリッチ量を改善することが可能となる効果を奏する。

上記効果は、出力線ＬＯ１１，出力線ＬＯ１２間の配線間距離が０．４２ｎｍ（出力線ＬＯ１１，ＬＯ１２の配線幅の３倍）以下で近接配置されている場合に特に有効である。また、上記効果は、電源Ｖddが０．６Ｖ以下の低電源動作させてグリッチノイズの影響を受けやすい場合に特に有効である。なお、接地レベルは０Ｖである。

実施の形態１では、ＰＤ−ＳＯＩを用いて説明を実施した。駆動力を変化させることができる端子があれば、これに限定されることはない。ＦＤ(Fully Depleted)−ＳＯＩでも基板バイアスをかけることが可能となってきているので、適用可能である。なお、この点については、例えば、参考文献１「Tetsu Ohtou,他 "Threshold-Voltage Control of AC Performance Degradation-Free FD SOI MOSFET With Extremely Thin BOX Using Variable Body-Factor Scheme"，IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 54, NO. 2, FEBRUARY 2007，p.301-307」に開示されている。

（効果）
このように、実施の形態１の半導体集積回路は、出力線ＬＯ１２が受けるグリッチ量を、ドライバセル１２の導通トランジスタ(ＰＭＯＳトランジスタＱＰ１２またはＮＭＯＳトランジスタＱＮ１２)のボディ(バックゲート端子ＢＰ１２またはバックゲート端子ＢＮ１２)にフォワードバイアスを加えることにより、低減させることができる。

一方、第１の比較用回路の構成でドライバサイズを大きくする等によりドライバセル９２の駆動能力を単純に高めると、出力線ＬＯ９２の受けるグリッチを改善できるが、ドライバセル９１が動作する時に他配線（出力線ＬＯ１１）へ与えるグリッチ量が増加してしまうことになる。

しかし、実施の形態１の半導体集積回路では、ドライバセル１２のバックゲート端子ＢＰ１２及びＢＮ１２と、ゲート入力信号ＩＮ１との間に高抵抗値の抵抗Ｒ１及びＲ２を挿入することにより、入力信号ＩＮ１とボディ電位との間に遅延差を作り出している。このため、実施の形態１の半導体集積回路は、ドライバセル１２の“Ｌ”／“Ｈ”遷移時にボディ電位を変化させないことにより、出力線ＬＯ１２が出力線ＬＯ１１に与えるグリッチ量の増加を最小限に抑えることができる効果を奏する。

＜実施の形態２＞
実施の形態２の半導体集積回路は、図１で示した実施の形態１の半導体集積回路における抵抗Ｒ１及び抵抗Ｒ２をボディコンタクト部において実現した回路である。したがって、回路図レベルでは実施の形態１の半導体集積回路と等価である。

図５は一般的なＳＲＡＭメモリセルを含むＳＲＡＭ回路部の構成を示す回路図である。同図に示すように、ＣＭＯＳ構成のインバータＧ１１及びＧ１２の交叉接続により、ＳＲＡＭメモリセル１０を構成している。

インバータＧ１１は電源線Ｖdd，接地レベル線Ｖss間に直列に接続されたＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２により構成される。ＰＭＯＳトランジスタＱ１のゲート電極及びＮＭＯＳトランジスタＱ２のゲート電極に共通に接続されるノードＮ１１がインバータＧ１１の入力部となり、ＰＭＯＳトランジスタＱ１のドレインとＮＭＯＳトランジスタＱ２とのドレインとの接続ノードであるノードＮ１２がインバータＧ１１の出力部となる。そして、ＰＭＯＳトランジスタＱ１のバックゲート端子に所定の電位（書き込み時は電源電圧Ｖdd、読み出し時は（電源電圧Ｖdd−０．６Ｖ））が付与され、ＮＭＯＳトランジスタＱ２のバックゲート端子はワード線ＷＬに接続される。

一方、インバータＧ１２は電源線Ｖdd，接地レベル線Ｖss間に直列に接続されたＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４により構成される。ＰＭＯＳトランジスタＱ３のゲート電極及びＮＭＯＳトランジスタＱ４のゲート電極に共通に接続されるノードＮ１３がインバータＧ１２の入力部となり、ＰＭＯＳトランジスタＱ３のドレインとＮＭＯＳトランジスタＱ４とのドレインとの接続ノードであるノードＮ１４がインバータＧ１２の出力部となる。そして、ＰＭＯＳトランジスタＱ３のバックゲート端子に上記所定の電位が付与され、ＮＭＯＳトランジスタＱ４のバックゲート端子がワード線ＷＬに接続される。

インバータＧ１１のノードＮ１２（出力部）とインバータＧ１２のノードＮ１３（入力部）とが接続され、インバータＧ１１のノードＮ１１（入力部）とインバータＧ１２のノードＮ１４（出力部）とが接続されることにより、インバータＧ１１とインバータＧ１２とが交叉接続される。

ＳＲＡＭメモリセル１０のノードＮ１２とビット線ＢＬ１との間にＮＭＯＳトランジスタＱ５が介挿され、ＮＭＯＳトランジスタＱ５のゲート電極及びバックゲート端子がワード線ＷＬに接続される。また、ＳＲＡＭメモリセル１０のノードＮ１４とビット線ＢＬ２との間にＮＭＯＳトランジスタＱ６が介挿され、ＮＭＯＳトランジスタＱ６のゲート電極及びバックゲート端子がワード線ＷＬに接続される。すなわち、ＮＭＯＳトランジスタＱ５，Ｑ６がＤＴＭＯＳとして機能する。

図６は上記したＭＯＳトランジスタＱ１〜Ｑ６の平面構成を示す平面図である。図７は図６のＸ−Ｘ断面のＴＥＭ画像を模式的に示す説明図である。図８は図６のＹ−Ｙ断面のＴＥＭ画像を模式的に示す説明図である。

図６に示すように、拡散領域６１〜６４は完全分離領域５０あるいは部分分離領域５１〜５３を挟んで互いに分離形成されている。なお、拡散領域６１，６４がＰ型拡散領域であり、拡散領域６２，６３がＮ型拡散領域である。

拡散領域６１を図中横断してゲート電極５４，５５が形成される。ゲート電極５４及び拡散領域６１によりＮＭＯＳトランジスタＱ５が構成され、ゲート電極５５及び拡散領域６１によりＮＭＯＳトランジスタＱ２が構成される。そして、拡散領域６１上において、ゲート電極５４の一方側（図中上側）、ゲート電極５４，５５間、ゲート電極５５の他方側（図中下側）にそれぞれコンタクトホール５８が設けられる。

ゲート電極５４に電気的に接続してボディコンタクト部６０ａが設けられ、図８に示すように、ボディコンタクト部６０ａは部分分離領域５１を貫通して下方の半導体領域３Ｓに電気的に接続される。この半導体領域３Ｓはゲート電極５４下のＳＯＩ層３であるボディ領域に繋がっている。したがって、ボディコンタクト部６０ａはＮＭＯＳトランジスタＱ５のゲート電極５４と共にバックゲート端子にも電気的に接続されることになる。この際、半導体領域３Ｓとボディコンタクト部６０ａとの界面におけるショトキー効果により、抵抗Ｒ１，Ｒ２に相当する高抵抗な抵抗成分を実現している。

拡散領域６２を図中横断してゲート電極５５が形成される。ゲート電極５５及び拡散領域６２よりＰＭＯＳトランジスタＱ１が構成される。そして、拡散領域６２上において、ゲート電極５５の一方側にコンタクト部５９ａが設けられ、他方側にコンタクトホール５８が設けられる。

拡散領域６３を図中横断してゲート電極５６が形成される。ゲート電極５６及び拡散領域６３よりＰＭＯＳトランジスタＱ３が構成される。このゲート電極５６はコンタクト部５９ａと電気的に接続される。そして、拡散領域６３上において、ゲート電極５３の一方側にコンタクトホール５８、他方側にコンタクト部５９ｂが設けられる。このコンタクト部５９ｂはゲート電極５５と電気的に接続される。

拡散領域６４を図中横断してゲート電極５７，５６が形成される。ゲート電極５７及び拡散領域６４によりＮＭＯＳトランジスタＱ６が構成され、ゲート電極５６及び拡散領域６４によりＮＭＯＳトランジスタＱ４が構成される。そして、拡散領域６４上において、ゲート電極５７の他方側（図中下側）、ゲート電極５７，５５間、ゲート電極５６の一方側（図中上側）にそれぞれコンタクトホール５８が設けられる。

ゲート電極５７に電気的に接続してボディコンタクト部６０ｂが設けられ、ボディコンタクト部６０ａの場合と同様、ボディコンタクト部６０ｂは部分分離領域５１を貫通して下方の半導体領域３Ｓに電気的に接続される。この半導体領域３Ｓはゲート電極５７下のＳＯＩ層３に繋がっている。したがって、ボディコンタクト部６０ｂはＮＭＯＳトランジスタＱ６のゲート電極５７と共にバックゲート端子にも電気的に接続されることになる。この際、半導体領域３Ｓとボディコンタクト部６０ａｂの界面におけるショトキー効果により、抵抗Ｒ１，Ｒ２に相当する高抵抗な抵抗成分を実現している。

なお、図７及び図８において、ＳＯＩ層３下に埋め込み酸化膜２が存在し、ゲート電極５４の上層部にシリサイド領域５４ｓが設けられ、ゲート電極５４及びゲート電極５５上及び側面を層間絶縁膜６（サイドウォールを含む）で覆っている。

このように、実施の形態２では、ドライバセル１２におけるＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１２用の高抵抗な抵抗Ｒ１，抵抗Ｒ２を、ボディコンタクト部とボディ領域との界面におけるショットキー効果により抵抗成分を用いて実現している。なお、図５〜図８で示した構成の詳細は上記参考文献１に開示されている。上記参考文献１では、１００ＭΩの抵抗値を生じさせているため、ドライバセル１２の抵抗Ｒ１，抵抗Ｒ２の実現に必要な抵抗値を十分作成可能である。

（効果）
実施の形態２の半導体集積回路ではボディコンタクト部とボディ領域との界面におけるショットキー効果により、ボディ領域（バックゲート端子）とボディコンタクトとの間に高抵抗値な抵抗成分を実施の形態１のドライバセル１２における抵抗Ｒ１，Ｒ２として作成することができる。その結果、実施の形態２の半導体集積回路は、ドライバセル１２のレイアウトサイズを変えることなく、抵抗Ｒ１，Ｒ２相当の抵抗を形成することができる効果を奏する。

＜実施の形態３＞
図９はこの発明の実施の形態３である半導体集積回路の内部構成を示す回路図である。実施の形態３の半導体集積回路において実施の形態１の半導体集積回路と同様な部分は同一符号を付し、説明を適宜省略する。

実施の形態３の半導体集積回路において、実施の形態１の半導体集積回路におけるドライバセル１２に対応するドライバセル１３の構成が異なる。ドライバセル１３はＣＭＯＳ構成のインバータを有している。

ドライバセル１３は電源Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱＰ１３及びＮＭＯＳトランジスタＱＮ１３から構成される。ＰＭＯＳトランジスタＱＰ１３のバックゲート端子ＢＰ１３は抵抗Ｒ１を介してゲート電極に接続され、ＮＭＯＳトランジスタＱＮ１３のバックゲート端子ＢＮ１３は接地レベルに接続される。そして、ＰＭＯＳトランジスタＱＰ１３及びＮＭＯＳトランジスタＱＮ１３のゲート電極が共通に入力線ＬＩ１３に接続され、ＰＭＯＳトランジスタＱＰ１３及びＮＭＯＳトランジスタＱＮ１３のドレイン電極が共通に出力線ＬＯ１３に接続される。

このように、ドライバセル１３は、ＰＭＯＳトランジスタＱＰ１３をゲート電極とバックゲート端子ＢＰ１３とを抵抗Ｒ１を介して接続するＤＴＭＯＳ構成とすることにより、セルの駆動能力の向上を図っている。また、抵抗Ｒ１は少なくとも１００ｋΩ以上の高抵抗値に設定される。

一方、ＮＭＯＳトランジスタＱＮ１３をＤＴＭＯＳ構成ではなく、一般的なＮＭＯＳトランジスタと同様な構成を呈している。

（効果）
このように、実施の形態３の半導体集積回路は、出力線ＬＯ１３が受けるfallグリッチ量を、ドライバセル１３の導通トランジスタ(ＰＭＯＳトランジスタＱＰ１３)のバックゲート端子ＢＰ１３にフォワードバイアスを加えることにより、低減させることができる。

さらに、実施の形態３の半導体集積回路では、ドライバセル１３のバックゲート端子ＢＰ１３と、ゲート入力信号ＩＮ１との間に高抵抗値の抵抗Ｒ１を挿入することにより、入力信号ＩＮ１とボディ電位との間に遅延差を作り出し、ドライバセル１３の“Ｈ”／“Ｌ”遷移時にボディ電位を変化させないことにより、出力線ＬＯ１３が出力線ＬＯ１１に与えるriseグリッチ量の増加を最小限に抑えることができる効果を奏する。また、ＮＭＯＳトランジスタＱＮ１３のバックゲート端子ＢＮ１３は接地レベルに固定させているため、ドライバセル１３の“Ｌ”／“Ｈ”遷移時においても、出力線ＬＯ１３が出力線ＬＯ１１に与えるfallグリッチ量の増加を元々最小限に抑えることができる。

したがって、出力線ＬＯ１３が受けるグリッチがfallしか懸念されない時には、実施の形態３のように、ＰＭＯＳトランジスタＱＰ１３のみに抵抗Ｒ１を介したＤＴＭＯＳ構成の適用により、実施の形態１の半導体集積回路に比べコストダウンを実現できる。

（その他）
なお、実施の形態３の変形例として、図９で示した構成とは逆に、ＰＭＯＳトランジスタＱＰ１３及びＮＭＯＳトランジスタＱＮ１３のうち、ＮＭＯＳトランジスタＱＮ１３のみを高抵抗を介したＤＴＭＯＳ構成とすることも当然ながら可能である。

また、Ｐ型基板を前提としたバルクプロセスにおいては、ＮＭＯＳトランジスタのボディ電位制御のためには、ウェル分離が必要である。それに対して、ＰＭＯＳトランジスタは比較的容易である。参考文献４「M. Elgebaly， “A Sub-0.5V Dynamic Threshold PMOS (DTPMOS) Scheme for Bulk CMOS Technologies，” The 13th International Conference on Microelectronics 2001」では、DTPMOSと呼ばれる形式にて、ＰＭＯＳトランジスタのみゲート電極とボディ領域（バックゲート端子）とを接続している。このDTPMOSに高抵抗を設けることにより、バルクプロセスでも本発明を適用できることは勿論である。

＜実施の形態４＞
（第１の態様）
図１０はこの発明の実施の形態４の第１の態様である半導体集積回路の内部構成を示す回路図である。実施の形態４の第１の態様の半導体集積回路において実施の形態１の半導体集積回路と同様な部分は同一符号を付し、説明を適宜省略する。

実施の形態４の第１の態様の半導体集積回路において、実施の形態１の半導体集積回路におけるドライバセル１２に対応するドライバセル１４及びレシーバセル２２に対応するレシーバセル２３（所定のレシーバセル）の構成が異なる。レシーバセル２３はＣＭＯＳ構成のインバータを有している。

ドライバセル１４は電源Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱＰ１４及びＮＭＯＳトランジスタＱＮ１４から構成される。なお、ＰＭＯＳトランジスタＱＰ１４のバックゲート端子ＢＰ１４は電源Ｖddに接続され、ＮＭＯＳトランジスタＱＮ１４のバックゲート端子ＢＮ１４は接地レベルに接続される。そして、ＰＭＯＳトランジスタＱＰ１４及びＮＭＯＳトランジスタＱＮ１４のゲート電極が共通に入力線ＬＩ１４に接続され、ＰＭＯＳトランジスタＱＰ１４及びＮＭＯＳトランジスタＱＮ１４のドレイン電極が共通に出力線ＬＯ１４（入力線ＬＩ２３）に接続される。

レシーバセル２３におけるレシーバセル用入力線である入力線ＬＩ３は、第２の配線である出力線ＬＯ１４そのものである。すなわち、入力線ＬＩ１４は、第２のドライバセルであるドライバセル１４の後段に配置され、出力線ＬＯ１４の電位に関連した信号（出力線ＬＯ１４の信号自体）を受ける。

レシーバセル２３は電源Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱＰ２３及びＮＭＯＳトランジスタＱＮ２３から構成される。ＰＭＯＳトランジスタＱＰ２３のバックゲート端子ＢＰ２３は抵抗Ｒ３を介してゲート電極に接続され、ＮＭＯＳトランジスタＱＮ２３のバックゲート端子ＢＮ２３は接地レベルに接続される。そして、ＰＭＯＳトランジスタＱＰ２３及びＮＭＯＳトランジスタＱＮ２３のゲート電極が共通に入力線ＬＩ２３（出力線ＬＯ１４）に接続され、ＰＭＯＳトランジスタＱＰ２３及びＮＭＯＳトランジスタＱＮ２３のドレイン電極が共通に出力線ＬＯ２３に接続される。

このように、レシーバセル２３は、ＰＭＯＳトランジスタＱＰ２３のゲート電極とバックゲート端子ＢＰ２３とを抵抗Ｒ３を介して接続するＤＴＭＯＳ構成とすることにより、セルの駆動能力の向上を図っている。また、抵抗Ｒ３は少なくとも１００ｋΩ以上の高抵抗値に設定される。

一方、ＮＭＯＳトランジスタＱＮ２３をＤＴＭＯＳ構成ではなく、一般的なＮＭＯＳトランジスタと同様な構成を呈している。

上述したように、実施の形態４の第１の態様の半導体集積回路は、レシーバセル２３にのみ抵抗Ｒ３を介したＤＴＭＯＳ構成のＰＭＯＳトランジスタＱＰ２３を設けたことを特徴としている。

このような構成において、出力線ＬＯ１４が“Ｌ”電位の時、出力線ＬＯ１１よりriseグリッチノイズを受ける場合の動作を説明する。この時、ＰＭＯＳトランジスタＱＰ２３はオン状態、ＮＭＯＳトランジスタＱＮ２３はオフ状態になっている。バックゲート端子ＢＰ２３には“Ｌ”電位が印加され、ＰＭＯＳトランジスタＱＰ２３はフォワードバイアスがかかり駆動力が強化されている。一方、ＮＭＯＳトランジスタＱＮ２３はゼロバイアスであり駆動力はそのままである。

このとき、出力線ＬＯ１４に出力線ＬＯ１１よりグリッチノイズが入力され、“Ｌ”から幾分(例えば数１０％)“Ｈ”に瞬間的に変化すると、レシーバセル２３を介してノイズが伝播することになる。すなわち、レシーバセル２３の出力線ＬＯ２３の電位が“Ｈ”から幾分“Ｌ”に瞬間的に変化する。このノイズ伝播量はレシーバセル２３の論理閾値に関係して決まる。つまり、レシーバセル２３の論理閾値が低いと伝播しやすくなり、高いとノイズが伝播しにくくなる。

ＰＭＯＳトランジスタＱＰ２３はオン状態時にフォワードバイアスがかかり駆動力が強化され閾値電圧は低く設定され、ＮＭＯＳトランジスタＱＮ２３の駆動力はそのままで閾値電圧に変化はない。したがって、オン状態のＰＭＯＳトランジスタＱＰ２３の閾値電圧が低くなりオフし難くなり、オフ状態のＮＭＯＳトランジスタＱＮ２３は閾値電圧は低くされておらずオンし難くなる。このように、出力線ＬＯ１４が“Ｌ”から“Ｈ”に向けて変化する時、レシーバセル２３の論理閾値が高くなっているため、レシーバセル２３によるグリッチノイズの伝播量を軽減することができる。

一方、出力線ＬＯ１４が“Ｈ”電位の時、出力線ＬＯ１１よりfallグリッチノイズを受ける場合の動作を説明する。この時、ＭＰＭＯＳトランジスタＱＰ２３はオフ状態、ＮＭＯＳトランジスタＱＮ２３はオン状態になっている。バックゲート端子ＢＰ２３には“Ｈ”電位が印加され、ＰＭＯＳトランジスタＱＰ２３はゼロバイアスがかかり駆動力がそのままである。一方、ＮＭＯＳトランジスタＱＮ２３の駆動力は変化しない。つまり、出力線ＬＯ１４がfallグリッチノイズを受ける場合にはグリッチノイズの伝播量の改善を図ることはない。

このように、実施の形態４の第１の態様の半導体集積回路は、レシーバセル２３の入力線ＬＩ２３（出力線ＬＯ１４）がriseグリッチノイズを受ける場合、グリッチノイズの伝播を改善することができる効果を奏する。

一方、抵抗Ｒ３を設けない構成では、出力線ＬＯ１４のriseグリッチがすぐにバックゲート端子ＢＰ２３に伝達される。このため、ＰＭＯＳトランジスタＱＰ２３のフォワードバイアスが弱まり、実施の形態４の第１の態様のように抵抗Ｒ３を設けた場合よりもノイズが伝播しやすくなる。

なお、実施の形態４の第１の態様では、ＰＭＯＳトランジスタＱＰ２３に抵抗Ｒ３を介したＤＴＭＯＳ構成を適用したが、同様に、ＮＭＯＳトランジスタＱＮ２３についても高抵抗を介してＤＴＭＯＳ構成を適用することも当然可能である。この場合、レシーバセル２３の入力線ＬＩ２３（出力線ＬＯ１４）がfallグリッチノイズを受ける場合においても、グリッチノイズの伝播を改善することができる効果を奏する。

Ｐ型基板を前提としてバルクプロセスにおいては、ＮＭＯＳトランジスタのボディに別個の電圧を印加するためにウェル分離が必要となる。一方、ＰＭＯＳトランジスタは前述したDT-PMOS方式を採用すれば容易に実現可能である。

また、実施の形態３のドライバセル１３と実施の形態４の第１の態様のレシーバセル２３とを組み合わせることにより、実施の形態３のドライバセル１３により、fallグリッチを受ける場合の改善を図り、実施の形態４の第１の態様のレシーバセル２３により、riseグリッチを受ける場合の伝播量の改善を併せて図ることが可能となる。

（効果）
実施の形態４の第１の態様の半導体集積回路では、出力線ＬＯ１４が“Ｌ”から“Ｈ”に変化する際、出力線ＬＯ１４を入力とするレシーバセル２３の論理閾値を上昇させることにより、レシーバセル２３が伝播するグリッチ量を低減させることが可能となる効果を奏する。

（第２の態様）
図１１はこの発明の実施の形態４の第２の態様である半導体集積回路の内部構成を示す回路図である。実施の形態４の第２の態様の半導体集積回路において第１の態様と同様な部分は同一符号を付し、説明を適宜省略する。

実施の形態４の第２の態様の半導体集積回路において、第１の態様の半導体集積回路におけるレシーバセル２３に対応するレシーバセル２４，２５の構成が異なる。

レシーバセル２４は電源Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱＰ２４及びＮＭＯＳトランジスタＱＮ２４から構成される。ＰＭＯＳトランジスタＱＰ２４のバックゲート端子ＢＰ２４は電源Ｖddに接続され、ＮＭＯＳトランジスタＱＮ２４のバックゲート端子ＢＮ２４は接地レベルに接続される。そして、ＰＭＯＳトランジスタＱＰ２４及びＮＭＯＳトランジスタＱＮ２４のゲート電極が共通に入力線ＬＩ２４（出力線ＬＯ１４）に接続され、ＰＭＯＳトランジスタＱＰ２４及びＮＭＯＳトランジスタＱＮ２４のドレイン電極が共通に出力線ＬＯ２４に接続される。

レシーバセル２５（所定のレシーバセル）は電源Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱＰ２５及びＮＭＯＳトランジスタＱＮ２５から構成される。ＰＭＯＳトランジスタＱＰ２５のバックゲート端子ＢＰ２５は抵抗Ｒ４を介してゲート電極に接続され、ＮＭＯＳトランジスタＱＮ２５のバックゲート端子ＢＮ２５は接地レベルに接続される。そして、ＰＭＯＳトランジスタＱＰ２５及びＮＭＯＳトランジスタＱＮ２５のゲート電極が共通に入力線ＬＩ２５（出力線ＬＯ２４）に接続され、ＰＭＯＳトランジスタＱＰ２５及びＮＭＯＳトランジスタＱＮ２５のドレイン電極が共通に出力線ＬＯ２５に接続される。

レシーバセル２５のレシーバセル用入力線である入力線ＬＩ２５には、ドライバセル１４の出力線ＬＯ１４の電位がレシーバセル２４によって反転された信号が得られる。すなわち、入力線ＬＩ２４は、第２の配線である出力線ＬＯ１４の後段に配置され、出力線ＬＯ１４の電位に関連した信号を受ける。

このように、レシーバセル２５は、ＰＭＯＳトランジスタＱＰ２５をゲート電極とバックゲート端子ＢＰ２５とを抵抗Ｒ４を介して接続するＤＴＭＯＳ構成とすることにより、セルの駆動能力の向上を図っている。また、抵抗Ｒ４は少なくとも１００ｋΩ以上の高抵抗値に設定される。

一方、ＮＭＯＳトランジスタＱＮ２５をＤＴＭＯＳ構成ではなく、一般的なＮＭＯＳトランジスタと同様な構成を呈している。

上述したように、実施の形態４の第２の態様の半導体集積回路は、レシーバセル２５にのみ抵抗Ｒ４を介したＤＴＭＯＳ構成のＰＭＯＳトランジスタＱＰ２５を設けたことを特徴としている。

このような構成において、出力線ＬＯ１４が“Ｈ”、出力線ＬＯ２４が“Ｌ”の時、出力線ＬＯ１１よりfallグリッチノイズを受ける場合の動作を説明する。この時、ＰＭＯＳトランジスタＱＰ２５はオン状態、ＮＭＯＳトランジスタＱＮ２５はオフ状態になっている。バックゲート端子ＢＰ２５には“Ｌ”電位が印加され、ＰＭＯＳトランジスタＱＰ２５はフォワードバイアスがかかり駆動力が強化されている。一方、ＮＭＯＳトランジスタＱＮ２５はゼロバイアスであり駆動力はそのままである。

このとき、出力線ＬＯ１４に出力線ＬＯ１１よりfallグリッチノイズが入力され、“Ｈ”から幾分(例えば数１０％）“Ｌ”に瞬間的に変化すると、レシーバセル２４，２５を介してノイズが伝播することになる。すなわち、レシーバセル２５の出力線ＬＯ２５の電位が“Ｈ”から幾分“Ｌ”に瞬間的に変化する。このノイズ伝播量はレシーバセル２５の論理閾値に関係して決まる。つまり、レシーバセル２５の論理閾値が低いと伝播しやすくなり、高いとノイズが伝播しにくくなる。

ＰＭＯＳトランジスタＱＰ２５はフォワードがかかり駆動力が強化されており、ＮＭＯＳトランジスタＱＮ２５の駆動力はそのままである。すなわち、ＰＭＯＳトランジスタＱＰ２５は閾値電圧が低くなりオフし難くなり、ＮＭＯＳトランジスタＱＮ２５は閾値電圧は低くなっておらずオンし難くなる。このように、出力線ＬＯ１４が“Ｈ”から“Ｌ”に変化する時、レシーバセル２５の論理閾値が高くなっているため、レシーバセル２５によるグリッチノイズの伝播量を軽減することができる。

一方、出力線ＬＯ１４が“Ｌ”電位の時、出力線ＬＯ１１よりriseグリッチノイズを受ける場合の動作を説明する。この時ＭＰＭＯＳトランジスタＱＰ２５はオフ状態、ＮＭＯＳトランジスタＱＮ２５はオン状態になっている。バックゲート端子ＢＰ２５には“Ｈ”電位が印加され、ＰＭＯＳトランジスタＱＰ２５はゼロバイアスがかかり駆動力がそのままである。一方、ＮＭＯＳトランジスタＱＮ２５の駆動力は変化しない。つまり、出力線ＬＯ１４がriseグリッチノイズを受ける場合にはグリッチノイズの伝播量の改善を図ることはない。

このように、実施の形態４の第２の態様の半導体集積回路は、レシーバセル２４を介してドライバセル１４に対し、後段に配置されたレシーバセル２５によって、ドライバセル１４の出力線ＬＯ１４（入力線ＬＩ２４）がfallグリッチノイズを受ける場合、グリッチノイズの伝播を改善することができる効果を奏する。

一方、抵抗Ｒ４を設けない構成では、出力線ＬＯ１４のfallグリッチがレシーバセル２４を介してすぐにバックゲート端子ＢＰ２５に伝達される。このため、ＰＭＯＳトランジスタＱＰ２５のフォワードバイアスが弱まり、第２の態様のように抵抗Ｒ４を設けた場合よりもノイズが伝播しやすくなる。

なお、実施の形態４の第２の態様では、ＰＭＯＳトランジスタＱＰ２５に抵抗Ｒ４を介したＤＴＭＯＳ構成を適用したが、同様に、ＮＭＯＳトランジスタＱＮ２５についても高抵抗を介してＤＴＭＯＳ構成を適用することも当然可能である。この場合、ドライバセル１４の出力線ＬＯ１４（入力線ＬＩ２４）がriseグリッチノイズを受ける場合においてもグリッチノイズの伝播を改善することができる効果を奏する。

なお、ノイズ発生部（出力線ＬＯ１４）と適用セル（レシーバセル２５）の間に任意の個数のセルが入っていてもかまわない。また、第２の態様では間にインバータ構成のレシーバセル２４が介在する例を示したが、伝播ノイズを抑えるのが目的であるので、ＮＡＮＤゲート、ＮＯＲゲート、Ｄフリップフロップ等、任意のセルを介在させても良い。

（効果）
実施の形態４の第２の態様の半導体集積回路では、出力線ＬＯ１４が“Ｈ”から“Ｌ”に変化する際、出力線ＬＯ１４をレシーバセル２４を介して入力とするレシーバセル２５の論理閾値を上昇させることにより、レシーバセル２５が伝播するグリッチ量を低減させることが可能となる効果を奏する。

上記効果は、出力線ＬＯ１１，出力線ＬＯ１４間の配線間距離が０．４２ｎｍ（出力線ＬＯ１１，ＬＯ１４の配線幅の３倍）以下で近接配置されている場合に特に有効である。また、上記効果は、電源Ｖddが０．６Ｖ以下の低電圧動作させてグリッチノイズの影響を受けやすい場合に特に有効である。

（その他）
なお、実施の形態４の第１及び第２の態様における抵抗Ｒ３及び抵抗Ｒ４を、実施の形態２のようにボディコンタクト部において実現しても良い。

＜実施の形態５＞
実施の形態５では実施の形態１〜実施の形態４で示したドライバセル１２、ドライバセル１３、レシーバセル２３（２６）をクロストーク対策用の置換セルとして用いた場合の半導体集積回路の設計方法である。

図４６は従来のクロストークエラー修正機能を備えた半導体集積回路の設計方法を模試的に示す説明図である。

同図を参照して、ステップＳ１１でセルの配置・配線処理を施し、配線間容量等の配置寄生容量付きネットリストＮＬを生成する。

その後、ステップＳ１２において、セルノイズライブラリＬＣ１を参照して、ステップＳ１１で作成したネットリストＮＬで規定される設計回路に対するクロストークノイズ解析を行う。なお、セルノイズライブラリＬＣ１は寄生素子抽出情報、遅延ライブラリを有している。

そして、ステップＳ１３において、クロストークエラーが無いと判定されると処理を終了し、クロストークエラーが有ると判定されるステップＳ１４に移行する。なお、クロストークエラーが有ると判定された場合、クロストークエラーと判定されたエラーネット箇所を規定したクロストークエラーネットＣＥＮが得られる。

ステップＳ１４において、クロストークエラーネットＣＥＮに基づき、クロストークエラーと判定されたエラー配線経路に対するクロストークリペア処理を行い、ステップＳ１２に戻る。以降、ステップＳ１２でクロストークエラー無しが判定されるまで、ステップＳ１２〜Ｓ１４が繰り返される。なお、ステップＳ１４のクロストークリペア処理として、エラー検出セルのセル置換処理、エラー配線経路上の配線と他の配線との配線間隔を広げる処理、エラー配線経路を駆動するドライバセルのサイズをアップする処理、エラー配線経路上にバッファ挿入を行う処理、エラー配線経路上の配線をシールドする処理等がある。

なお、従来のクロストークノイズ解析として、例えば、参考文献３（特開２００７−２２６８８３号公報）の図１、もしくは市販EDAツール等の解析が考えられる。

ステップＳ１４において、配線経路を変更する配線トラックの余裕や、セルを挿入するスペースがなく、対策実施できない場合もある。また、これらの対策をとると、配線状況が大きく変化する、ドライバセルの出力信号の傾きが急峻になることにより、他の配線でクロストークエラーが発生するため、クロストークリペア処理後に何度も解クロストークノイズ解析を行い、上記リペア処理を何回も繰り返す必要があった。

図１２はこの発明の実施の形態５であるクロストークリペア機能を備えた半導体集積回路の設計方法を模式的に示す説明図である。なお、実施の形態５においては、置換セルライブラリＬＣ３及び置換セルライブラリＬＣ３に対応する置換セルノイズライブラリＬＣ２を新たに備えたことを特徴としている。

置換セルライブラリＬＣ３は、実施の形態１〜実施の形態４で示したドライバセル１２、ドライバセル１３、レシーバセル２３（２６）等のクロストーク対策用のセルを複数の置換セルとして予め登録したライブラリである。これらの複数の置換セルはそれぞれ従来のセル構成から遅延部３０（抵抗Ｒ１等）等を追加した構成であり、従来のセルとセルサイズ自体に大きな変化はない利点を有している。

図１２を参照して、ステップＳ１でセルの配置・配線処理を施し、配線間容量等の配置寄生容量付きネットリストＮＬを生成する。

その後、ステップＳ２において、セルノイズライブラリＬＣ１及び置換セルノイズライブラリＬＣ２を参照して、ステップＳ１で作成したネットリストＮＬで規定あれる設計回路に対するクロストークノイズ解析を行う。なお、置換セルノイズライブラリＬＣ２は置換セルライブラリＬＣ３に登録されている複数の置換セルについてのノイズライブラリである。

そして、ステップＳ３において、クロストークエラーが無いと判定されると処理を終了し、クロストークエラーが有ると判定されるステップＳ４に移行する。なお、クロストークエラーが有ると判定された場合、クロストークエラーと判定されたエラーネット経路を規定したクロストークエラーネットＣＥＮ（解析結果）が得られる。

ステップＳ４において、クロストークエラーネットＣＥＮに基づき、クロストークエラーと判定されたエラーネット経路に存在するエラー検出セルを、置換セルライブラリＬＣ３に登録された置換セルに適宜置換してステップＳ２に戻る。以降、ステップＳ２でクロストークエラー無しが判定されるまで、ステップＳ２〜Ｓ４が繰り返される。

（効果）
このように、実施の形態５の半導体集積回路の設計方法は、クロストークノイズエラーが検出されると、エラー検出セルをクロストーク対策用の置換セルに適宜置換している。したがって、配線状況、セルサイズを大きく変化させることなく、全ての場合でクロストークノイズ対策を講じることができる効果を奏する。

例えば、実施の形態１のドライバセル１２の場合、その出力配線が受けるクロストーク対策は勿論、その出力配線における信号変化によって他の配線へ与える影響を非常に小さくすることが可能である。したがって、実施の形態５の設計方法におけるステップＳ４の処理によってクロストーク対策内容は悪化することはないため、ステップＳ４によるリペア回数を必要最小限に抑え、設計期間を短縮化することができる効果を奏する。

（その他）
なお、クロストークノイズ解析によって得られるエラー検出セルの種類が多いと想定される場合、それに対応するクロストーク対策用の置換セルを全て置換セルライブラリＬＣ３に登録することが負担となる場合も考えられる。

しかし、その場合は、一部の種類のクロストーク対策用の置換セルのみを置換セルライブラリＬＣ３に登録する以下の対応が考えられる。すなわち、エラー検出セルに対応するクロストーク対策用の置換セルが存在しない場合、エラー検出セルの後段に配置されたセルであって、かつクロストーク対策用の置換セルへの置換可能なセルに対して置換を施すことによって伝播ノイズを低減させることが可能である。また、従来から実施されてきた種々のクロストークリペア処理との併用も当然ながら可能である。

＜実施の形態６＞
図１３はこの発明の実施の形態６である半導体集積回路の内部構成を示す回路図である。実施の形態６の半導体集積回路において実施の形態１の半導体集積回路と同様な部分は同一符号を付し、説明を適宜省略する。

実施の形態６の半導体集積回路において、実施の形態１の半導体集積回路におけるドライバセル１２に対応するドライバセル１５の構成が異なる。ドライバセル１５はＣＭＯＳ構成のインバータを有している。

ドライバセル１５は電源Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱＰ１５及びＮＭＯＳトランジスタＱＮ１５から構成される。なお、ＰＭＯＳトランジスタＱＰ１５のバックゲート端子ＢＰ１５は遅延部３０を介してゲート電極に接続され、ＮＭＯＳトランジスタＱＮ１５のバックゲート端子ＢＮ１５は接地レベルに接続される。そして、ＰＭＯＳトランジスタＱＰ１５及びＮＭＯＳトランジスタＱＮ１５のゲート電極が共通に入力線ＬＩ１５に接続され、ＰＭＯＳトランジスタＱＰ１５及びＮＭＯＳトランジスタＱＮ１５のドレイン電極が共通に出力線ＬＯ１５（入力線ＬＩ２２）に接続される。

このように、ドライバセル１５は、ＰＭＯＳトランジスタＱＰ１５をゲート電極とバックゲート端子ＢＰ１５とを遅延部３０を介して接続するＤＴＭＯＳ構成とすることにより、セルの駆動能力の向上を図っている。

一方、ＮＭＯＳトランジスタＱＮ１５をＤＴＭＯＳ構成ではなく、一般的なＮＭＯＳトランジスタと同様な構成を呈している。

出力線ＬＯ１５が受けるグリッチがfallしか懸念されない時には、実施の形態６のように、ＰＭＯＳトランジスタＱＰ１５のみに遅延部３０を介したＤＴＭＯＳ構成の適用により、実施の形態１の半導体集積回路に比べコストダウンを実現できる。

なお、実施の形態６の変形例として、図１３で示した構成とは逆に、ＰＭＯＳトランジスタＱＰ１５及びＮＭＯＳトランジスタＱＮ１５のうち、ＮＭＯＳトランジスタＱＮ１５のみを遅延部を介したＤＴＭＯＳ構成とすることも当然ながら可能である。

なお、実施の形態６では、ドライバセル１５をインバータ構成で示したが、ＭＯＳトランジスタＱＰ１５，ＱＮ１５等を用いて、後述する図２４、図２５に示すような直列、並列構造の回路構成を採用することにより、ＮＡＮＤゲート、ＮＯＲゲート等、インバータ以外の論理ゲート構成でドライバセル１５相当を実現することも勿論可能である。同様にして、図１０、図１１に示した実施の形態４のレシーバセルおよび、それ以降のセル（レシーバセル２３，２５相当）においても、ＮＡＮＤゲート、ＮＯＲゲート等、インバータ以外の論理ゲート構成でレシーバセル２３，２５相当を実現することも勿論可能である。

（効果）
このように、実施の形態６では、ドライバセル１５の入力線ＬＩ１５とバックゲート端子ＢＰ１５の間に遅延部３０を設けて、入力線ＬＩ１５の信号変化時刻とバックゲート端子ＢＰ１５のボディ電位の時間差を作り出すことにより、実施の形態３と同様な効果を奏している。

なお、実施の形態６では実施の形態３の抵抗Ｒ１に置き換えて遅延部３０を用いた構成を示したが、実施の形態１の抵抗Ｒ１，Ｒ２、実施の形態４の抵抗Ｒ３（Ｒ４）に置き換えて遅延部を構成する構成も同様に考えられる。

（遅延部３０の具体的構成）
図１４は遅延部３０の第１の具体例を示す回路図である。同図に示すように、入力信号ＩＮ１（入力線ＬＩ１５）を一端に受ける抵抗Ｒ１１の他端にキャパシタＣ１１の一方電極を接続し、キャパシタＣ１１の他方電極を接地し、抵抗Ｒ１１の他端にバックゲート端子ＢＰ１５を接続する。このように構成することにより、抵抗Ｒ１１の抵抗値、及びキャパシタＣ１１の容量値によるＲＣ遅延を、入力信号ＩＮ１，バックゲート端子ＢＰ１５間に生じさせることができる。

図１５は遅延部３０の第２の具体例を示す回路図である。同図に示すように、入力に入力信号ＩＮ１を受け、出力がバックゲート端子ＢＰ１５に接続される偶数段のインバータ直列接続よりなる直列接続インバータ群３１を設けている。インバータチェーンをなす直列接続インバータ群３１のインバータ間の信号伝搬時間によって入力信号ＩＮ１，バックゲート端子ＢＰ１５間に遅延を生じさせることができる。なお、直列接続インバータ群３１は偶数段のインバータの直列接続より構成されているため、その出力の論理値は入力信号ＩＮ１の論理値に一致する。

図１６は遅延部３０の第３の具体例を示す回路図である。同図に示すように、レシーバセル２２の出力線ＬＯ２２を入力線ＬＩ２２ｒとする後続レシーバセル２２ｒが設けられている。

レシーバセル２２ｒは電源Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱＰ２２ｒ及びＮＭＯＳトランジスタＱＮ２２ｒから構成される。なお、ＰＭＯＳトランジスタＱＰ２２ｒのバックゲート端子ＢＰ２２ｒは電源Ｖddに接続され、ＮＭＯＳトランジスタＱＮ２２ｒのバックゲート端子ＢＮ２２ｒは接地レベルに接続される。そして、ＰＭＯＳトランジスタＱＰ２２ｒ及びＮＭＯＳトランジスタＱＮ２２ｒのゲート電極が共通に入力線ＬＩ２２ｒ（出力線ＬＯ２２）に接続され、ＰＭＯＳトランジスタＱＰ２２ｒ及びＮＭＯＳトランジスタＱＮ２２ｒのドレイン電極が共通に出力線ＬＯ２２ｒに接続される。

このようなレシーバセル２２、後続レシーバセル２２ｒ間の接続線（出力線ＬＯ２２，入力線ＬＩ２２ｒ）をバックゲート端子ＢＰ１５に接続している。

レシーバセル２２の出力線ＬＯ２２の電位は、入力信号ＩＮ１がドライバセル１２及びレシーバセル２２を介して得られ、レシーバセル２２の出力線ＬＯ２２の電位は入力信号ＩＮ１と同じ論理値となる。

したがって、ドライバセル１２及びレシーバセル２２の信号伝搬遅延時間により、入力信号ＩＮ１，バックゲート端子ＢＰ１５間に遅延を生じさせることができるため、別途遅延部を設けることなく、レシーバセル２２を遅延部として兼用させることができる。

図１６の例では、ドライバセル１５がインバータ、レシーバセル２２がインバータ、出力線ＬＯ１５がノイズを受ける配線と見立てて説明した。ドライバセル１５、レシーバセル２２を合わせてドライバのバッファ、出力線ＬＯ２２がノイズを受ける配線と想定すると、入力線ＬＩ１５からの伝播ノイズを出力線ＬＯ２２に伝播させにくくするので、出力線ＬＯ２２のノイズを改善することも可能となる。

図１７は遅延部３０の第４の具体例を示す回路図である。同図に示すように、入力信号ＩＮ１，バックゲート端子ＢＰ１５間に可変抵抗３２を設けている。この可変抵抗３２を伝搬遅延時間により、入力信号ＩＮ１，バックゲート端子ＢＰ１５間に遅延を生じさせることができる。

なお、参考文献４「Zhuang，H.H.他、“Novel Colossal Magnetoresistive Thin Film Nonvolatile Random Access Memory(RRAM)"，IEDM，論文番号7.5，2002年12月」において可変抵抗素子について開示がなされている。

上記参考文献４に、ＲＲＡＭ(Resistance RAM)に用いられる可変抵抗素子として以下の既述がなされている。すなわち、Ｐｒ_1-XＣａ_XＭｎＯ₃（０＜ｘ＜１、以下「ＰＣＭＯ」と略称する）等のマンガンを含有する酸化物からなるペロブスカイト型結晶構造を有する超巨大磁気抵抗（CMR:colossal magnetoresistance）等の材料に電圧パルスを印加することで抵抗値の変化することが詳述されている。

また、上記参考文献３では、上述した材料を用いて、パルスの印加時間を変化させることにより、抵抗値を変える制御方法が示されている。この可変抵抗材料を用いることで、製造後に抵抗値を変化させることができ、製造ばらつき及び、製造後の抵抗値調整が可能となる。当然ながらこの材料は可変抵抗の一例であり、それ以外の可変抵抗に対しても可変抵抗３２として適用可能である。

図１８は遅延部３０の第５及び第６の具体例を示す説明図である。同図(a) に示すように、入力信号ＩＮ１を一方電極に受け、他方電極がバックゲート端子ＢＰ１５に接続されるＮＭＯＳトランジスタＱ７を設けている。ＮＭＯＳトランジスタＱ７に所定の電圧（図示せず）を印加して信号伝搬遅延時間を生じさせることにより、遅延部として利用できる。同様にして、同図(b) に示すように、入力信号ＩＮ１を一方電極に受け、他方電極がバックゲート端子ＢＰ１５に接続されるＰＭＯＳトランジスタＱ８を設けている。ＰＭＯＳトランジスタＱ８に所定の電圧（図示せず）を印加して信号伝搬遅延時間を生じさせることにより、遅延部として利用できる。

上記所定の電圧を変化させる、例えば、中間電位に設定する等により、ＮＭＯＳトランジスタＱ７及びＰＭＯＳトランジスタＱ８の抵抗値を変化させ遅延時間を変化させることができる。すなわち、第５及び第６の具体例ではＮＭＯＳトランジスタＱ７及びＰＭＯＳトランジスタＱ８を可変抵抗として利用している。

図１９は遅延部３０の第７の具体例を示す説明図である。同図に示すように、Ｄフリップフロップ３３を設け、Ｄ入力に入力信号ＩＮ１を付与し、Ｑ出力にバックゲート端子ＢＰ１５を接続する。このような構成において、クロック入力ＣＬＫに付与されるクロック（図示せず）によってＤ入力，Ｑ出力間に信号遅延を生じさせることにより遅延部として利用できる。

図２０は遅延部３０の第８の具体例を示す回路図である。同図に示すように、出力線ＬＯ１５上の出力信号ＯＵＴ１を受けるｎ個（ｎは３以上の奇数）の直列接続のレシーバセルＲＣ１〜ＲＣｎが存在する場合、レシーバセルＲＣｎの出力をバックゲート端子ＢＰ１５に接続する。

レシーバセルＲＣｎの出力電位は、入力信号ＩＮ１がドライバセル１２及び奇数個のレシーバセルＲＣ１〜ＲＣｎを介して得られ、レシーバセルＲＣｎの出力線電位は入力信号ＩＮ１と同じ論理値となる。

したがって、ドライバセル１２及びレシーバセルＲＣ１〜ＲＣｎの伝搬遅延時間により、入力信号ＩＮ１，バックゲート端子ＢＰ１５間に遅延を生じさせることができるため、別途遅延部を設けることなく、レシーバセルＲＣ１〜ＲＣｎを遅延部として兼用させることができる。

（効果）
実施の形態６の遅延部３０として第１〜第８の具体例で構成することにより、実施の形態１，実施の形態３及び実施の形態４の高抵抗値の抵抗Ｒ１〜Ｒ４以外にも、入力信号ＩＮ１とバックゲート端子ＢＰ１５との間に遅延時間を発生させることが可能である。

すなわち、実施の形態６の半導体集積回路は、高抵抗以外の構成の遅延部３０を設けることにより、実施の形態１，実施の形態３及び実施の形態４の半導体集積回路と同等の効果を奏する。

＜実施の形態７＞
図２１はこの発明の実施の形態７であるＳＲＡＭメモリセルを含む半導体集積回路の構成を示す回路図である。同図に示すように、ＣＭＯＳ構成のインバータＧ１及びＧ２の交叉接続により、ＳＲＡＭメモリセル１８を構成している。

インバータＧ１は電源線Ｖdd，接地レベル線Ｖss間に直列に接続されたＰＭＯＳトランジスタＱＰ１（第１の第１種ＭＯＳトランジスタ）及びＮＭＯＳトランジスタＱＮ１（第１の第２種ＭＯＳトランジスタ）により構成される。ＰＭＯＳトランジスタＱＰ１のゲート電極及びＮＭＯＳトランジスタＱＮ１のゲート電極に共通に接続されるノードＮ１がインバータＧ１の入力部となり、ＰＭＯＳトランジスタＱＰ１のドレインとＮＭＯＳトランジスタＱＮ１とのドレインとの接続ノードであるノードＮ２（第１の接続ノード）がインバータＧ１の出力部となる。そして、ＰＭＯＳトランジスタＱＰ１のバックゲート端子ＢＰ１が遅延部ＤＰ１を介して自身のゲート電極に接続され、ＮＭＯＳトランジスタＱＮ１のバックゲート端子ＢＮ１が遅延部ＤＮ１を介して自身のゲート電極に接続される。

一方、インバータＧ２は電源線Ｖdd，接地レベル線Ｖss間に直列に接続されたＰＭＯＳトランジスタＱＰ２（第２の第１種ＭＯＳトランジスタ）及びＮＭＯＳトランジスタＱＮ２（第２の第２種ＭＯＳトランジスタ）により構成される。ＰＭＯＳトランジスタＱＰ２のゲート電極及びＮＭＯＳトランジスタＱＮ２のゲート電極に共通に接続されるノードＮ３がインバータＧ２の入力部となり、ＰＭＯＳトランジスタＱＰ２のドレインとＮＭＯＳトランジスタＱＮ２とのドレインとの接続ノードであるノードＮ４（第２の接続ノード）がインバータＧ２の出力部となる。そして、ＰＭＯＳトランジスタＱＰ２のバックゲート端子ＢＰ２が遅延部ＤＰ２を介して自身のゲート電極に接続され、ＮＭＯＳトランジスタＱＮ２のバックゲート端子ＢＮ２が遅延部ＤＮ２を介して自身のゲート電極に接続される。

インバータＧ１のノードＮ２（出力部）とインバータＧ２のノードＮ３（入力部）とが接続され、インバータＧ１のノードＮ１（入力部）とインバータＧ２のノードＮ４（出力部）とが接続されることにより、インバータＧ１とインバータＧ２とが交叉接続される。

ＳＲＡＭメモリセル１８のノードＮ２とビット線ＢＬ１との間にＮＭＯＳトランジスタＱＮ５が介挿され、ＮＭＯＳトランジスタＱＮ５のゲート電極がワード線ＷＬ１に接続される。また、ＳＲＡＭメモリセル１８のノードＮ４とビット線ＢＬ２との間にＮＭＯＳトランジスタＱＮ６が介挿され、ＮＭＯＳトランジスタＱＮ６のゲート電極がワード線ＷＬ２に接続される。

このように、ＳＲＡＭメモリセル１８を構成するインバータＧ１のＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１が遅延部ＤＰ１及びＤＮ１を介したＤＴＭＯＳとして機能する。同様に、インバータＧ２のＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ２が遅延部ＤＰ２及びＤＮ２を介したＤＴＭＯＳとして機能する。

従来のボディ固定のＳＲＡＭメモリセルの場合、ＰＭＯＳトランジスタＱＰ１及びＱＰ２のバックゲート端子ＢＰ１及びＢＰ２は電源Ｖddに固定され、ＮＭＯＳトランジスタＱＮ１及びＱＮ２のバックゲート端子ＢＮ１及びＢＮ２は接地レベルに固定されるのが一般的であった。

近年、トランジスタの性能ばらつきにより、データ保持耐性(ホールドマージン)の低下が問題となっている。すなわち。ワード線（ＷＬ１，ＷＬ２相当）が活性化してアクセストランジスタ（ＮＭＯＳトランジスタＱＮ５，ＱＮ６相当）が導通しているＳＲＡＭメモリセル群のうち、ビット線へのアクセスがないメモリセル群が、ビット線のノイズによりデータ破壊がおきる場合がある。

データ破壊について具体的に説明する。ノードＮ４の電位が“Ｌ”，ノードＮ２の電位が“Ｈ”を保持している。ワード線ＷＬ１及びワード線ＷＬ２が共に“Ｈ”になり、ビット線ＢＬ１，ＢＬ２以外の他のビット線にアクセスがあった場合を考える。このときビット線ＢＬ２にriseのグリッチノイズが発生したとする。riseグリッチノイズはＮＭＯＳトランジスタＱＮ６を介してノードＮ４に伝播し、グリッチ量が大きければノードＮ２，ノードＮ４の電位（データ）を反転させてしまうことになりデータ破壊が生じる。

このようなデータ破壊を防ぐために、活性状態のワード線の電位を中間電位にして全開しないようにしたり、アクセストランジスタのサイズを小さくしたりする対策が考えられる。

しかし、実施の形態１で説明したように、ＮＭＯＳトランジスタＱＮ２のバックゲート端子ＢＮ２には“Ｈ”電位がかかっており、ＮＭＯＳトランジスタＱＮ２にはフォワードバイアスがかかっている。そのため、上記したデータ破壊に対する対策を施さなくとも、ＮＭＯＳトランジスタＱＮ２によるノードＮ４の電位の“Ｌ”固定力が大きく、従来のボディ固定メモリセルよりもノードＮ４の電位のriseグリッチを小さくすることができる。同様にして、ＮＭＯＳトランジスタＱＮ１の存在によりノードＮ２のriseグリッチを小さくすることができ、ＰＭＯＳトランジスタＱＰ１，ＱＰ２の存在によりノードＮ２，ノードＮ４の電位のfallグリッチを小さくすることができる。したがって、ＳＲＡＭメモリセル１８のデータ保持耐性が向上する。

このように、ＳＲＡＭメモリセル１８は従来のＳＲＡＭメモリセルに比べてデータ保持耐性が向上するため、ワード線を中間電位にすることなくアクセストランジスタを全開にしたり、アクセストランジスタサイズを大きくしたりすることが可能となるので、従来よりも高速なメモリセルアクセスを実現できる。

図２１で示した構成では、ＰＭＯＳトランジスタＱＰ１，ＱＰ２に対し遅延部ＤＰ１，ＤＰ２を設け、ＮＭＯＳトランジスタＱＮ１，ＱＮ２に対し遅延部ＤＮ１，ＤＮ２を設けたが、遅延部ＤＰ１，ＤＰ２のみを設けたり、遅延部ＤＮ１，ＤＮ２のみ設ける構成も考えられる。すなわち、前者の場合はビット線のfallグリッチを小さくし、後者の場合はビット線のriseグリッチを小さくすることにより、ＳＲＡＭメモリセル１８のデータ保持統制の向上を図ることができる。

（効果）
実施の形態７の半導体集積回路は、インバータＧ１，Ｇ２を構成するＰＭＯＳトランジスタＱＰ１，ＱＰ２及びＮＭＯＳトランジスタＱＮ１，ＱＮ２を遅延部（ＤＰ１，ＤＰ２，ＤＮ１，ＤＮ２）を介したＤＴＭＯＳ構成とすることにより、ＳＲＡＭメモリセル１８の記憶ノード（ノードＮ２，Ｎ４）のグリッチノイズ量を改善する。

これにより、実施の形態７の半導体集積回路は、ワード線は活性化しているが、ビット線アクセスがないＳＲＡＭメモリセルに対して、ビット線のノイズによるデータ破壊を防ぎ、データ保持特性を向上させることができる。

また、実施の形態７の半導体集積回路は、アクセストランジスタのゲート電位を高めたり、アクセストランジスタのサイズ拡大をデータ保持特性を悪化させることなく行えるため、メモリアクセスの高速化が実現できる効果を奏する。

＜実施の形態８＞
実施の形態１，実施の形態３，実施の形態４，実施の形態６及び実施の形態７では、隣接配線間に生じる信号線のノイズに対する改善を図った半導体集積回路を示した。実施の形態８では、ＭＴ(Multi-Threshold)ＣＭＯＳの仮想GNDおよび仮想電源Ｖdd線に対する、ＩＲドロップ改善を図った半導体集積回路を示している。

図２２はこの発明の実施の形態８である半導体集積回路の構成を示す回路図である。同図に示すように、セル４０に対し、２つの電源遮断回路４１，４２（スイッチ部）を設けた構成を示している。

セル４０は電源Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱＰ１０及びＮＭＯＳトランジスタＱＮ１０から構成される。ＰＭＯＳトランジスタＱＰ１０のバックゲート端子ＢＰ１０は電源Ｖddに接続され、ＮＭＯＳトランジスタＱＮ１０のバックゲート端子ＢＮ１０は接地用配線Ｌ４０（所定の制御対象信号線）に接続される。そして、ＰＭＯＳトランジスタＱＰ１０及びＮＭＯＳトランジスタＱＮ１０のゲート電極が共通に入力線ＬＩ１０に接続され、ＰＭＯＳトランジスタＱＰ１０及びＮＭＯＳトランジスタＱＮ１０のドレイン電極が共通に出力線ＬＯ１０に接続される。出力線ＬＯ１０には配線容量Ｃ１０が付随し、接地用配線Ｌ４０には配線容量Ｃ４１が付随する。なお、配線容量とは配線と基板との間の容量、隣接配線間の配線間容量、接続されるセル等の入力負荷容量等、配線に付随する容量の総称を意味する。

電源遮断回路４１はＮＭＯＳトランジスタＱ４１及び遅延部Ｄ４１から構成される。ＮＭＯＳトランジスタＱ４１はゲート電極に制御信号ＳＣ１を受け、バックゲート端子ＢＮ４１が遅延部Ｄ４１を介して自身のゲート電極に接続される。ＮＭＯＳトランジスタＱ４１のドレインは接地用配線Ｌ４０に接続され、ソースは接地される。

電源遮断回路４２はＮＭＯＳトランジスタＱ４２及び遅延部Ｄ４２から構成される。ＮＭＯＳトランジスタＱ４２はゲート電極に制御信号ＳＣ２を受け、バックゲート端子ＢＮ４２が遅延部Ｄ４２を介して自身のゲート電極に接続される。ＮＭＯＳトランジスタＱ４２のドレインは接地用配線Ｌ４０に接続され、ソースは接地される。

そして、セル４０のＰＭＯＳトランジスタＱＰ１０及びＮＭＯＳトランジスタＱＮ１０の閾値電圧（絶対値）よりもＮＭＯＳトランジスタＱ４１及びＱ４２の閾値電圧の方を高く設定することにより、ＭＴＣＭＯＳ構成を実現している。

図４７は図２２で示した実施の形態８の半導体集積回路に対応する従来の半導体集積回路（以下、「第２の比較用回路」と略記する場合あり）の構成を示す回路図である。なお、第２の比較用回路において実施の形態８の半導体集積回路と同様な部分は同一符号を付し、説明を適宜省略する。

同図に示すように、セル４０に対し、２つの電源遮断回路９３，９４を設けた構成を示している。

電源遮断回路９３はＮＭＯＳトランジスタＱ９３から構成される。ＮＭＯＳトランジスタＱ９３はゲート電極に制御信号ＳＣ１を受け、バックゲート端子ＢＮ９３が接地される。ＮＭＯＳトランジスタＱ９３のドレインは接地用配線Ｌ４０に接続され、ソースは接地される。

電源遮断回路９４はＮＭＯＳトランジスタＱ９４から構成される。ＮＭＯＳトランジスタＱ９４はゲート電極に制御信号ＳＣ２を受け、バックゲート端子ＢＮ９４が接地される。ＮＭＯＳトランジスタＱ９４のドレインは接地用配線Ｌ４０に接続され、ソースは接地される。

そして、セル４０のＰＭＯＳトランジスタＱＰ１０及びＮＭＯＳトランジスタＱＮ１０の閾値電圧（絶対値）よりもＮＭＯＳトランジスタＱ９３及びＱ９４の閾値電圧の方を高く設定することにより、ＭＴＣＭＯＳ構成を実現している。

このような構成において、第２の比較用回路の電源遮断回路９３，９４のアクティブ時には、制御信号ＳＣ１及びＳＣ２が“Ｈ”で、ＮＭＯＳトランジスタＱ９３，Ｑ９４が導通し、接地用配線Ｌ４０が“Ｌ”電位になる。

この状態でセル４０が動作すると、配線容量Ｃ１０に蓄積された電荷が接地用配線Ｌ４０及びオン状態のＮＭＯＳトランジスタＱ９３，Ｑ９４を介して接地レベルに流出する。ＮＭＯＳトランジスタＱ９３，Ｑ９４のオン抵抗によって、接地用配線Ｌ４０の電位が浮き上がり、ＩＲドロップノイズが発生する場合がある。なお、ＩＲドロップとは、配線の抵抗成分による電位降下を意味する。

このため、セル４０の回路規模、活性率に応じて、ＮＭＯＳトランジスタＱ９３，Ｑ９４のトランジスタサイズ、閾値電圧が決められ、ＩＲドロップノイズを許容範囲に抑えるように設計される。つまり、ＮＭＯＳトランジスタＱ９３，Ｑ９４のトランジスタサイズが大きければ、接地用配線Ｌ４０のノイズが減ることになる。

スリープ時には、制御信号ＳＣ１，ＳＣ２が“Ｌ”で、ＮＭＯＳトランジスタＱ９３，Ｑ９４がオフ状態となり、接地用配線Ｌ４０から接地レベルに流れるリーク電流を遮断する。その結果、スリープ時間が十分長い場合には、接地用配線Ｌ４０の電位はほぼ“Ｈ”電位になっている。

十分長いスリープの後、アクティブに遷移する際、配線容量Ｃ９３およびセル４０（配線容量Ｃ１０含む）に蓄えられた電荷がＮＭＯＳトランジスタＱ９３，Ｑ９４を介して、一気に接地レベルに流出し、ラッシュ電流ノイズを発生させる。つまり、ＮＭＯＳトランジスタＱ９３，Ｑ９４のトランジスタサイズが多ければ、電源遮断回路９３，９４のソースを流れるラッシュ電流ノイズが大きくなる。ラッシュ電流ノイズは、電源配線にノイズを及ぼして、チップ動作に悪影響を与える。

このノイズを軽減するために、電源遮断スイッチを複数個(ＮＭＯＳトランジスタＱ９３，Ｑ９４)設け、制御信号ＳＣ１，ＳＣ２間で“Ｈ”にするタイミングをずらして、ＮＭＯＳトランジスタＱ９３，Ｑ９４の導通時刻をずらす手法が、対策の一つとして用いられている。

第２の比較用回路に対して、実施の形態８の半導体集積回路のＩＲドロップ及びラッシュ電流に関する動作を以下に説明する。

アクティブ状態において、制御信号ＳＣ１，ＳＣ２は“Ｈ”電位である。そのため、バックゲート端子ＢＮ４１，ＢＮ４２は“Ｈ”電位であり、ＮＭＯＳトランジスタＱ４１，Ｑ４２はフォワードバイアスがかかっており、オン抵抗がゼロバイアス状態に比較して減少している。したがって、接地用配線Ｌ４０の電位の浮き上がりによるＩＲドロップノイズを第２の比較用回路に比べ軽減することが可能である。

次に、スリープからアクティブ状態に変化する時を考える。スリープ時には、制御信号ＳＣ１，ＳＣ２が“Ｌ”で、ＮＭＯＳトランジスタＱ４１，Ｑ４２がオフ状態であり、接地用配線Ｌ４０から接地レベルに流れるリーク電流を遮断する。その結果、スリープ時間が十分長い場合には、接地用配線Ｌ４０の電位はほぼ“Ｈ”電位になっている。

制御信号ＳＣ１，ＳＣ２が“Ｌ”から“Ｈ”に変化する時、バックゲート端子ＢＮ４１，ＢＮ４２はほぼ“Ｌ”電位であり、フォワードバイアスはほとんどかかっていない。そのため、第２の比較用回路とほぼ同じ動作条件となり、第２の比較用回路程度に、ラッシュ電流ノイズの増加を抑えることができる。

したがって、実施の形態８の半導体集積回路は、ラッシュ電流ノイズを増加させることなく、ＩＲドロップノイズを削減することができる効果を奏する。

実施の形態８では、接地用配線（仮想GND配線）を対象に説明した。MTCMOS回路は、電源用配線（仮想VDD線）を設けてVDD配線で遮断する方式があるが、その方式でも適用可能である。また、セル４０に対し複数（２つ）の電源遮断回路４１，４２を設けているが、セル４０に対し一個の電源遮断回路を設ける構成も適用可能である。

（効果）
このように、実施の形態８の半導体集積回路は、電源遮断回路４１，４２のアクティブ状態時には、電源遮断スイッチであるＮＭＯＳトランジスタＱ４１，Ｑ４２にフォワードバイアスが十分かかっているため、ＩＲドロップノイズを抑制することができる効果を奏する。

また、実施の形態８の半導体集積回路は、電源遮断回路４１，４２がスリープからアクティブ状態に遷移する時には、電源遮断スイッチであるＮＭＯＳトランジスタＱ４１，Ｑ４２にフォワードバイアスがほとんどかかっていないため、ラッシュ電流ノイズの増加を招くことはない。

＜実施の形態９＞
図２３はこの発明の実施の形態９である半導体集積回路に用いられる電源遮断回路の構成を示す回路図である。

同図に示すように、電源遮断回路４３はＮＭＯＳトランジスタＱ４３（所定のＭＯＳトランジスタ）及び遅延部Ｄ４３から構成される。ＮＭＯＳトランジスタＱ４３はゲート電極に制御信号ＳＣ３を受け、バックゲート端子ＢＮ４３が遅延部Ｄ４３を介して自身のゲート電極に接続される。ＮＭＯＳトランジスタＱ４３のドレインは制御対象信号線ＬＳ１に接続され、ソースは接地される。なお、遅延部Ｄ４３は遅延制御信号ＳＤ１によって遅延時間が制御される。この遅延制御信号ＳＤ１は無くても良い。

このような構成において、アクティブ状態には、制御信号ＳＣ３は“Ｈ”電位である。そのため、バックゲート端子ＢＮ４３は“Ｈ”電位であり、ＮＭＯＳトランジスタＱ４３はフォワードバイアスがかかっており、オン抵抗がゼロバイアス状態に比較して減少している。したがって、制御対象信号線ＬＳ１の電位の浮き上がりによるＩＲドロップノイズを軽減することが可能である。すなわち、電源遮断回路４３のアクティブ状態時には制御対象信号線ＬＳ１のriseグリッチノイズの削減を図ることができる。

次に、スリープからアクティブ状態に変化する時を考える。スリープ時には、制御信号ＳＣ３が“Ｌ”で、ＮＭＯＳトランジスタＱ４３がオフ状態であり、制御対象信号線ＬＳ１から接地レベルに流れるリーク電流を遮断する。その結果、スリープ時間が十分長い場合には、制御対象信号線ＬＳ１の電位はほぼ“Ｈ”電位になっている。

制御信号ＳＣ３が“Ｌ”から“Ｈ”に変化する時、バックゲート端子ＢＮ４３はほぼ“Ｌ”電位であり、フォワードバイアスはほとんどかかっていない。そのため、ラッシュ電流ノイズの増加を抑えることができる。すなわち、制御対象信号線ＬＳ１におけるfallグッチノイズの低減、ＮＭＯＳトランジスタＱ４３のソース端子，接地レベル間の配線におけるriseグリッチノイズの低減を図ることができる。

（効果）
このように、実施の形態９の半導体集積回路は、電源遮断回路４３のアクティブ状態時には、電源遮断スイッチであるＮＭＯＳトランジスタＱ４３にフォワードバイアスが十分にかかっているため、制御対象信号線ＬＳ１に関するＩＲドロップノイズ及びriseグリッチノイズを抑制することができる効果を奏する。

加えて、実施の形態９の半導体集積回路は、電源遮断回路４３がスリープからアクティブ状態に遷移する時には、電源遮断スイッチであるＮＭＯＳトランジスタＱ４３にフォワードバイアスがほとんどかかっていないため、制御対象信号線ＬＳ１のfallグリッチノイズの低減、及びＮＭＯＳトランジスタＱ４３のソース端子，接地レベル間の配線のriseグリッチノイズ（ラッシュ電流）の低減化を図ることができる効果を奏する。

（第１の変形例）
図２４は実施の形態９半導体集積回路の第１の変形例を示す回路図である。同図に示すように、電源遮断回路４３ｄはＮＭＯＳトランジスタＱ４３，Ｑ４４及び遅延部Ｄ４３から構成される。ＮＭＯＳトランジスタＱ４３はゲート電極に制御信号ＳＣ３を受け、バックゲート端子ＢＮ４３が遅延部Ｄ４３を介して自身のゲート電極に接続される。ＮＭＯＳトランジスタＱ４３のドレインは制御対象信号線ＬＳ１に接続される。ＮＭＯＳトランジスタＱ４４のゲート電極には制御信号Ｓ４４が付与され、ドレインはＮＭＯＳトランジスタＱ４３のソースに接続され、ソースは接地される。

このように、電源遮断回路４３ｄは、遅延部Ｄ４３を介したＤＴＭＯＳ構成のＮＭＯＳトランジスタＱ４３に対して直列にＮＭＯＳトランジスタＱ４４を設けている。制御信号Ｓ４４として、ＮＭＯＳトランジスタＱ４３を常時オンさせる信号、あるいは制御信号ＳＣ３と同様に変化する信号等が考えられる。

このように、ＮＭＯＳトランジスタＱ４３に直列に接続されるＮＭＯＳトランジスタＱ４４を加えた第１の変形例で電源遮断回路４３ｄを構成することにより、電源遮断回路４３と同様な効果を奏する。

（第２の変形例）
図２５は実施の形態９の半導体集積回路の第２の変形例を示す回路図である。同図に示すように、電源遮断回路４３ｐはＮＭＯＳトランジスタＱ４３，ＰＭＯＳトランジスタＱ４５及び遅延部Ｄ４３から構成される。ＮＭＯＳトランジスタＱ４３はゲート電極に制御信号ＳＣ３を受け、バックゲート端子ＢＮ４３が遅延部Ｄ４３を介して自身のゲート電極に接続される。ＮＭＯＳトランジスタＱ４３のドレインは制御対象信号線ＬＳ１に接続され、ソースは接地される。

ＰＭＯＳトランジスタＱ４５のゲート電極には制御信号Ｓ４５が付与され、ドレインは制御対象信号線ＬＳ１に接続され、ソースは接地される。

このように、電源遮断回路４３ｐはＮＭＯＳトランジスタＱ４３に対して並列にＰＭＯＳトランジスタＱ４５を設けている。制御信号Ｓ４５として、ＰＭＯＳトランジスタＱ４５を常時オンさせる信号、あるいは制御信号ＳＣ３の反転信号等が考えられる。

制御信号Ｓ４５によってＰＭＯＳトランジスタＱ４５が常時オンさせた場合、スリープ時には、制御信号ＳＣ３が“Ｌ”で、ＮＭＯＳトランジスタＱ４３がオフ状態であるが、オン状態のＰＭＯＳトランジスタＱ４５により制御対象信号線ＬＳ１はＰＭＯＳトランジスタＱ４５の閾値電圧レベルで保持される。したがって、スリーブ状態からアクティブ状態への遷移時にラッシュ電流の増加を効果的に抑制することができる。

このように、ＮＭＯＳトランジスタＱ４３に並列に接続されるＰＭＯＳトランジスタＱ４５を加えた第２の変形例で電源遮断回路４３ｐを構成することにより、電源遮断回路４３と同様な効果を奏する。

上述のように、ＮＭＯＳトランジスタＱ４３に直列あるいは並列に導電型式に関係無くＭＯＳトランジスタを接続する変形例で実現することも可能である。

（第３の変形例）
図２６はこの発明の実施の形態９である半導体集積回路に用いられる電源遮断回路の第３の変形例の構成を示す回路図である。

同図に示すように、電源遮断回路４８はＰＭＯＳトランジスタＱ４８及び遅延部Ｄ４８から構成される。ＰＭＯＳトランジスタＱ４８はゲート電極に制御信号ＳＣ４を受け、バックゲート端子ＢＰ４８が遅延部Ｄ４８を介して自身のゲート電極に接続される。ＰＭＯＳトランジスタＱ４８のドレインは制御対象信号線ＬＳ２に接続され、ソースは電源Ｖddに接続される。なお、遅延部Ｄ４８は遅延制御信号ＳＤ２によって遅延時間が制御される。この遅延制御信号ＳＤ２は無くても良い。

このような構成において、アクティブ状態には、制御信号ＳＣ４は“Ｌ”電位である。そのため、バックゲート端子ＢＰ４８は“Ｌ”電位であり、ＰＭＯＳトランジスタＱ４８はフォワードバイアスがかかっており、オン抵抗がゼロバイアス状態に比較して減少している。したがって、制御対象信号線ＬＳ２の電位の沈み下がりによるＩＲドロップノイズを軽減することが可能である。すなわち、電源遮断回路４８のアクティブ状態時には制御対象信号線ＬＳ２のfallグリッチノイズの削減を図ることができる。

次に、スリープからアクティブ状態に変化する時を考える。スリープ時には、制御信号ＳＣ４が“Ｈ”で、ＰＭＯＳトランジスタＱ４８がオフ状態であり、電源Ｖddから制御対象信号線ＬＳ２に流れるリーク電流を遮断する。その結果、スリープ時間が十分長い場合には、制御対象信号線ＬＳ２の電位はほぼ“Ｌ”電位になっている。

制御信号ＳＣ４が“Ｈ”から“Ｌ”に変化する時、バックゲート端子ＢＰ４８はほぼ“Ｈ”電位であり、フォワードバイアスはほとんどかかっていない。そのため、電源Ｖddから制御対象信号線ＬＳ２に流れるラッシュ電流ノイズの増加を抑えることができる。すなわち、制御対象信号線ＬＳ１のriseグリッチノイズの低減、及びＰＭＯＳトランジスタＱ４８のソース端子，電源Ｖdd間の配線におけるfallグリッチノイズの低減を図ることができる。

このように、実施の形態９の半導体集積回路の第３の変形例は、電源遮断回路４８のアクティブ状態時には、電源遮断スイッチであるＮＭＯＳトランジスタＱ４８にフォワードバイアスが十分かかっているため、制御対象信号線ＬＳ２に関するＩＲドロップノイズ及びfallグリッチノイズを抑制することができる効果を奏する。

加えて、実施の形態９の半導体集積回路の第３の変形例は、電源遮断回路４８がスリープからアクティブ状態に遷移する時には、電源遮断スイッチであるＮＭＯＳトランジスタＱ４８にフォワードバイアスがほとんどかかっていない。このため、制御対象信号線ＬＳ２のriseグリッチノイズの低減、及びＮＭＯＳトランジスタＱ４８のソース端子，接地レベル間の配線のfallグリッチノイズ（ラッシュ電流）の低減化を図ることができる効果を奏する。

したがって、実施の形態９の半導体集積回路における第３の変形例は、図２３で示した構成と導電型式を逆にすることにより、制御対象信号線ＬＳ２を有する回路において、制御対象信号線ＬＳ２について、ラッシュ電流ノイズ（riseグリッチノイズ）を増加させることなく、ＩＲドロップノイズ（fallグリッチノイズ）を削減することができる効果を奏する。

（遅延部Ｄ４３の具体的構成）
図２７は遅延部Ｄ４３（遅延部Ｄ４８）の第１の具体例を示す回路図である。同図に示すように、制御信号ＳＣ３（ＳＣ４）を一端に受ける抵抗Ｒ１２の他端にキャパシタＣ１２の一方電極を接続し、キャパシタＣ１２の他方電極を接地し、抵抗Ｒ１２の他端にバックゲート端子ＢＮ４３（ＢＮ４８）を接続する。このように構成することにより、抵抗Ｒ１２の抵抗値、及びキャパシタＣ１２の容量値によるＲＣ遅延を、制御信号ＳＣ３，バックゲート端子ＢＮ４３間に生じさせることができる。なお、以下では、遅延部Ｄ４３，遅延部Ｄ４８のうち、遅延部Ｄ４３を代表させて具体例を説明し、遅延部Ｄ４８については図面に制御信号ＳＣ４及びバックゲート端子ＢＰ４８を図２８〜図３３で示すに留める。

図２８は遅延部Ｄ４３の第２の具体例を示す回路図である。同図に示すように、入力に制御信号ＳＣ３を受け、出力がバックゲート端子ＢＮ４３に接続される偶数段のインバータ直列接続よりなる直列接続インバータ群４５を設けている。インバータチェーンをなす直列接続インバータ群４５のインバータ間の信号伝搬時間によって制御信号ＳＣ３，バックゲート端子ＢＮ４３間に遅延を生じさせることができる。なお、直列接続インバータ群４５は偶数段のインバータの直列接続より構成されているため、その出力の論理値は制御信号ＳＣ３の論理値に一致する。

図２９は遅延部Ｄ４３の第３の具体例を示す回路図である。同図に示すように、制御対象信号線ＬＳ１の後段に存在する後段信号線ＲＬＳ１を入力線ＬＩ４６とする後段セル４６である。なお、後段信号線ＲＬＳ１は制御対象信号線ＬＳ１の後段に配置された信号線を意味し、後段信号線ＲＬＳ２は制御対象信号線ＬＳ２の後段に配置された信号線を意味する。

後段セル４６は電源Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱＰ４６及びＮＭＯＳトランジスタＱＮ４６から構成される。なお、ＰＭＯＳトランジスタＱＰ４６のバックゲート端子ＢＰ４６は電源Ｖddに接続され、ＮＭＯＳトランジスタＱＮ４６のバックゲート端子ＢＮ４６は接地レベルに接続される。そして、ＰＭＯＳトランジスタＱＰ４６及びＮＭＯＳトランジスタＱＮ４６のゲート電極が共通に入力線ＬＩ４６（後段信号線ＲＬＳ１）に接続され、ＰＭＯＳトランジスタＱＰ４６及びＮＭＯＳトランジスタＱＮ４６のドレイン電極が共通に出力線ＬＯ４６に接続される。

このような後段セル４６の出力線ＬＯ２６にバックゲート端子ＢＮ４３に接続している。

なお、後段セル４６の出力線ＬＯ４６の電位は、制御信号ＳＣ３と論理値が一致することが前提となる。すなわち、後段信号線ＲＬＳ１より得られる論理値が制御信号ＳＣ３と反対の関係を有する必要がある。なお、後段信号線ＲＬＳ１の代わりに制御信号ＳＣ３と論理値が逆の外部信号を付与する構成も考えられる。

したがって、少なくとも、制御対象信号線ＬＳ１，及び後段セル４６の伝搬遅延時間により、制御信号ＳＣ３，バックゲート端子ＢＮ４３間に遅延を生じさせることができるため、別途遅延部を設けることなく、後段セル４６を遅延部として兼用させることができる。

図３０は遅延部Ｄ４３の第４の具体例を示す回路図である。同図に示すように、制御信号ＳＣ３，バックゲート端子ＢＮ４３間に可変抵抗４９を設けている。この可変抵抗４９を伝搬遅延時間により、制御信号ＳＣ３，バックゲート端子ＢＮ４３間に遅延を生じさせることができる。

図３１は遅延部Ｄ４３の第５及び第６の具体例を示す説明図である。同図(a) に示すように、制御信号ＳＣ３を一方電極に受け、他方電極がバックゲート端子ＢＮ４３に接続されるＮＭＯＳトランジスタＱ９を設けている。ＮＭＯＳトランジスタＱ９に所定の電圧（図示せず）を印加して信号伝搬遅延時間を生じさせることにより、遅延部として利用できる。同様にして、同図(b) に示すように、制御信号ＳＣ３を一方電極に受け、他方電極がバックゲート端子ＢＮ４３に接続されるＰＭＯＳトランジスタＱ１０を設けている。ＰＭＯＳトランジスタＱ１０に所定の電圧（図示せず）を印加して信号伝搬遅延時間を生じさせることにより、遅延部として利用できる。

上記所定の電圧を変化させる、例えば、中間電位に設定する等により、ＮＭＯＳトランジスタＱ９及びＰＭＯＳトランジスタＱ１０の抵抗値を変化させ遅延時間を変化させることができる。すなわち、第５及び第６の具体例ではＮＭＯＳトランジスタＱ９及びＰＭＯＳトランジスタＱ１０を可変抵抗として利用している。

図３２は遅延部Ｄ４３の第７の具体例を示す説明図である。同図に示すように、Ｄフリップフロップ４７を設け、Ｄ入力に制御信号ＳＣ３を付与し、Ｑ出力にバックゲート端子ＢＮ４３を接続する。このような構成において、クロック入力ＣＬＫに付与されるクロック（図示せず）によってＤ入力，Ｑ出力間に信号遅延を生じさせることにより遅延部として利用できる。

図３３は遅延部Ｄ４３の第８の具体例を示す回路図である。同図に示すように、後段信号線ＲＬＳ１を入力とするｎ個（ｎ≧２）の直列接続のレシーバセルＲＣ１〜ＲＣｎが存在する場合、レシーバセルＲＣｎの出力をバックゲート端子ＢＮ４３に接続する。

なお、セルＤＣｎの出力電位は、制御信号ＳＣ３と論理値が一致することが前提となる。すなわち、後段信号線ＲＬＳ１より得られる論理値が制御信号ＳＣ３と反対の関係を有する場合はｎは奇数となり、後段信号線ＲＬＳ１より得られる論理値が制御信号ＳＣ３と一致する場合はｎは偶数となる。なお、後段信号線ＲＬＳ１の代わりに制御信号ＳＣ３と論理値が一致／逆の関係となる外部信号を付与する構成も考えられる。

したがって、少なくとも、後段信号線ＲＬＳ１及びレシーバセルＤＣ１〜ＤＣｎの伝搬遅延時間により、制御信号ＳＣ３，バックゲート端子ＢＮ４３間に遅延を生じさせることができるため、別途遅延部を設けることなく、レシーバセルＲＣ１〜ＲＣｎを遅延部として兼用させることができる。

（効果）
実施の形態９の遅延部Ｄ４３として第１〜第８の具体例で構成することにより制御信号ＳＣ３とバックゲート端子ＢＮ４３との間に遅延時間を発生させることが可能である。

（実施の形態１等への応用例）
なお、実施の形態９で述べた電源遮断回路４３（４３ｄ，４３ｐ）を、例えば、図１で示した実施の形態１のドライバセル１２のＮＭＯＳトランジスタＱＮ１２に置き換えて用いる構成が応用例として考えられる。

ＮＭＯＳトランジスタＱＮ１２に置き換えて電源遮断回路４３の構成を用いた場合、制御対象信号線ＬＳ１が出力線ＬＯ１２に相当し、制御信号ＳＣ３が入力信号ＩＮ１に相当相、遅延部Ｄ４３が抵抗Ｒ２に相当する。

ＮＭＯＳトランジスタＱＮ１２に置き換えて電源遮断回路４３ｄの構成を用いた場合、制御対象信号線ＬＳ１が出力線ＬＯ１２に相当し、制御信号ＳＣ３及び制御信号Ｓ４４の組合せが入力信号ＩＮ１に相当し、遅延部Ｄ４３が抵抗Ｒ２に相当する。ただし、制御信号Ｓ４４は“Ｈ”固定であっても良い。この場合、制御信号ＳＣ３のみが入力信号ＩＮ１に相当する。このように、ＮＭＯＳトランジスタＱＮ１２に置き換えてＮＭＯＳトランジスタＱ４３及びＱ４４の直列接続構成を用いることもできる。

ＮＭＯＳトランジスタＱＮ１２に置き換えて電源遮断回路４３ｐの構成を用いた場合、制御対象信号線ＬＳ１が出力線ＬＯ１２に相当し、制御信号ＳＣ３及び制御信号Ｓ４５の組合せが入力信号ＩＮ１に相当し、遅延部Ｄ４３が抵抗Ｒ２に相当する。このように、ＮＭＯＳトランジスタＱＮ１２に置き換えてＮＭＯＳトランジスタＱ４３及びＰＭＯＳトランジスタＱ４５の並列接続構成を用いることもできる。

このように、実施の形態１のＮＭＯＳトランジスタＱＮ１２に置き換えて、実施の形態９で述べた電源遮断回路４３（４３ｄ，４３ｐ）の構成を用いることにより、実施の形態１と同様な効果を奏する。

一方、実施の形態９で述べた電源遮断回路４８を、例えば、図１３で示した実施の形態６のＰＭＯＳトランジスタＱＰ１５に置き換えて用いる構成が応用例として考えられる。

ＰＭＯＳトランジスタＱＰ１５に置き換えて電源遮断回路４８の構成を用いた場合、制御対象信号線ＬＳ２が出力線ＬＯ１５に相当し、制御信号ＳＣ４が入力信号ＩＮ１に相当し、遅延部Ｄ４８が遅延部３０に相当する。

このように、実施の形態６のＰＭＯＳトランジスタＱＰ１５に置き換えて、実施の形態９の電源遮断回路４８の構成を用いることにより、実施の形態６と同様な効果を奏する。

同様にして、ＰＭＯＳトランジスタＱＰ１２（実施の形態１（図１））、ＰＭＯＳトランジスタＱＰ１３（実施の形態３（図９））、あるいはＰＭＯＳトランジスタＱＰ２３（実施の形態４（図１０））に置き換えて、実施の形態９で述べた電源遮断回路４８の構成を用いることにより、実施の形態１、実施の形態３あるいは実施の形態４と同様な効果を奏する。

＜実施の形態１０＞
実施の形態１０では、図２２で示した実施の形態８の半導体集積回路と同様、ＭＴＣＭＯＳの仮想GNDおよび仮想電源Ｖdd線に対する、ＩＲドロップ改善を図った半導体集積回路を示している。

図３４はこの発明の実施の形態１０である半導体集積回路の構成を示す回路図である。同図に示すように、セル４０に対し、２つの電源遮断回路４１，４２を設けた構成を示している。なお、図２２で示した実施の形態８と同様な箇所は同一符号を付して説明を省略する。

電源遮断回路８１はＮＭＯＳトランジスタＱ５１及び遅延部Ｄ５１から構成される。ＮＭＯＳトランジスタＱ５１は第１ゲート電極ＥＧ１１及び第２ゲート電極ＥＧ１２を有している。ＭＯＳトランジスタＱ５１は第１ゲート電極ＥＧ１１に制御信号ＳＣ５を受け、第２ゲート電極ＥＧ１２が遅延部Ｄ５１を介して第１ゲート電極ＥＧ１１に接続される。ＮＭＯＳトランジスタＱ５１のドレインは接地用配線Ｌ４０に接続され、ソースは接地される。

電源遮断回路８２はＮＭＯＳトランジスタＱ５２及び遅延部Ｄ５２から構成される。ＮＭＯＳトランジスタＱ５２は第１ゲート電極ＥＧ２１及び第２ゲート電極ＥＧ２２を有している。ＭＯＳトランジスタＱ５２は第１ゲート電極ＥＧ２１に制御信号ＳＣ６を受け、第２ゲート電極ＥＧ２２が遅延部Ｄ５２を介して第１ゲート電極ＥＧ２１に接続される。ＮＭＯＳトランジスタＱ５２のドレインは接地用配線Ｌ４０に接続され、ソースは接地される。接地用配線Ｌ４０には配線容量Ｃ５１が付随する。

上記のように、電源遮断回路８１，８２は、４端子駆動型ダブルゲート構造のＮＭＯＳトランジスタＱ５１，Ｑ５２を有している。以下、４端子駆動型ダブルゲート構造のＭＯＳトランジスタについて詳述する。

図３５は４端子駆動型ダブルゲート構造のＭＯＳトランジスタ及びその比較用のＭＯＳトランジスタの外観を示す斜視図である。

同図(a) に示すようにシングルゲート構造のＭＯＳトランジスタが構成される。半導体基板１上に埋め込み酸化膜２が形成され、埋め込み酸化膜２上にソース領域４Ｓ，ドレイン領域４Ｄが選択的に形成され、ソース領域４Ｓ，ドレイン領域４Ｄ間のチャネル領域４Ｃの一方側面上にゲート絶縁膜７を介してゲート電極５が設けられる。

同図(b) に示すようにフィン型ダブルゲート構造のＭＯＳトランジスタが構成される。半導体基板１上に埋め込み酸化膜２が形成され、埋め込み酸化膜２上にソース領域４Ｓ，ドレイン領域４Ｄが選択的に形成され、ドレイン領域４Ｄ，ソース領域４Ｓ間のチャネル領域（図示せず）の両側面上及び上面上にゲート絶縁膜（図示せず）を介してゲート電極５ｆが設けられる。

同図(c) に示すように、４端子駆動型ダブルゲート構造のＭＯＳトランジスタが構成される。半導体基板１上に埋め込み酸化膜２が形成され、埋め込み酸化膜２上にソース領域４Ｓ，ドレイン領域４Ｄが選択的に形成される。チャネル領域４Ｃの一方側面上にゲート絶縁膜７ａを介してゲート電極５Ｇ１が設けられる。さらに、チャネル領域４Ｃの他方側面上にゲート絶縁膜７ｂを介してゲート電極５Ｇ２が設けられる。

図３５(c) で示す４端子駆動型ダブルゲート構造のＭＯＳトランジスタは、ゲート電極５Ｇ１を第１ゲート電極、ゲート電極５Ｇ２を第２ゲート電極とし、ソース領域４Ｓ及びドレイン領域４Ｄを含めて４端子駆動型ダブルゲート構造を呈している。

図３６〜図４１は図３５(c) で示した４端子駆動型ダブルゲート構造のＭＯＳトランジスタの製造方法を示す断面図である。なお、図３６〜図４１は図３５(c) のＺ−Ｚ断面に相当する。

まず、図３６に示すように、半導体基板１（図示せず）、埋め込み酸化膜２及びＳＯＩ層３からなるＳＯＩ構造のＳＯＩ層３上に絶縁膜７１を堆積する。埋め込み酸化膜２は３００ｎｍ程度の膜厚、ＳＯＩ層３は１００ｎｍ程度の膜厚で形成される。また、ゲート絶縁膜７１としてシリコン窒化膜（Ｓｉ₃Ｎ₄）／ＮＳＧ（Nondoped Silicate Glass ）膜等の積層構造が考えられる。

次に、図３７に示すように、電子ビーム露光と反応性イオンエッチング（ＲＩＥ(Reactive Ion Etching））処理によって、絶縁膜７１をパターニングしてフィンマスク７１ｍを形成する。

その後、図３８に示すように、酸化テトラメチルアンモニウム(TMAH)水溶液を用いて、フィンマスク７１ｍをマスクとしたＳＯＩ層３に対するエッチング処理を行い、シリコンフィン部層３ｆを得る。

そして、図３９に示すように、シリコンフィン部層３ｆの両側面を酸化してゲート酸化膜７２を形成した後、全面にＮ型の不純物をドープしたポリシリコン層７３を堆積する。

そして、図４０に示すように、フィンマスク７１ｍをストッパーとしてポリシリコン層７３に対しＣＭＰ(Chemical Mechanical Planarization)処理を施した後、全面にＮＳＧ膜７４を堆積する。その結果、シリコンフィン部層３ｆの両側面において、ゲート酸化膜７２（７ａ，７ｂ）ゲート電極５Ｇ１及び５Ｇ２が形成される。

その後、図４１に示すように、ＮＳＧ膜７４を選択的に貫通させ、アルミ電極７５ａ，７５ｂを選択的に形成し、アルミ電極７５ａとゲート電極５Ｇ１とを電気的に接続し、アルミ電極７５ｂとゲート電極５Ｇ２とを電気的に接続することにより、４端子駆動型ダブルゲート構造のＭＯＳトランジスタが完成する。

図４２は４端子駆動型ダブルゲート構造のＷゲートトランジスタＱＷの特性を示す説明図である。同図(b) に示すように、ＷゲートトランジスタＱＷは第１ゲート電極ＥＧ１に第１ゲート電位Ｖg1を受け、第２ゲート電極ＥＧ２に第２ゲート電位Ｖg2をそれぞれ独立に受けることができる。すなわち、ＷゲートトランジスタＱＷは通常のＭＯＳトランジスタのバックゲート端子として、第１ゲート電極ＥＧ１とは独立して外部信号が付与可能な第２ゲート電極ＥＧ２を有していると考えることができる。

同図(a) に示すように、ＷゲートトランジスタＱＷにおいて第１ゲート電位Ｖg1と第２ゲート電位Ｖg2とを等しくして３端子駆動を行うと、第１ゲート電位Ｖg1に対するドレイン電流Ｉｄの特性ＣＬ１を得ることができる。特性ＣＬ１は良好な立ち上がり特性であり、短チャネル効果の抑止することができる。

一方、ＷゲートトランジスタＱＷは第１ゲート電位Ｖg1を第１ゲート電極ＥＧ１に、第２ゲート電位Ｖg2を第２ゲート電極ＥＧ２にそれぞれ独立に付与することができる。例えば、第１ゲート電位Ｖg1と第２ゲート電位Ｖg2との間に電位差１Ｖ（Ｖg1＝Ｖg2−１Ｖ）を設けることができる。

この場合、同図(a) に示すように、第１ゲート電位Ｖg1に対するドレイン電流Ｉｄの特性ＣＬ２となる。すなわち、４端子駆動型ダブルゲート構造のＭＯＳトランジスタＷＱＷは、第１ゲート電位Ｖg1、第２ゲート電位Ｖg2によって、優れた立ち上がり特性は維持し、閾値電圧Vthをシフト制御する等の対応が可能である。なお、同図(a) では８０ｎｍのゲート長で、ドレイン電圧Ｖｄ＝０．０５Ｖ、閾値電圧変化ΔVth＝０．２８Ｖの例を示している。

図４８は図３４で示した実施の形態１０の半導体集積回路に対応する従来の半導体集積回路（以下、「第３の比較用回路」と略記する場合あり）の構成を示す回路図である。なお、第３の比較用回路において実施の形態１０の半導体集積回路と同様な部分は同一符号を付し、説明を適宜省略する。

電源遮断回路８３はＮＭＯＳトランジスタＱ５３から構成される。ＮＭＯＳトランジスタＱ５３は第１ゲート電極ＥＧ５１及び第２ゲート電極ＥＧ５２を有している。ＭＯＳトランジスタＱ５３は第１ゲート電極ＥＧ５１及びＥＧ５２に制御信号ＳＣ５を共通に受ける。すなわち、ＮＭＯＳトランジスタＱ５３を３端子駆動している。ＮＭＯＳトランジスタＱ５３のドレインは接地用配線Ｌ４０に接続され、ソースは接地される。

電源遮断回路８４はＮＭＯＳトランジスタＱ５４から構成される。ＮＭＯＳトランジスタＱ５４は第１ゲート電極ＥＧ６１及び第２ゲート電極ＥＧ６２を有している。ＭＯＳトランジスタＱ５４は第１ゲート電極ＥＧ６１及びＥＧ６２に制御信号ＳＣ６を共通に受ける。すなわち、ＮＭＯＳトランジスタＱ５４を３端子駆動している。ＮＭＯＳトランジスタＱ５４のドレインは接地用配線Ｌ４０に接続され、ソースは接地される。接地用配線Ｌ４０には配線容量Ｃ５３が付随する。

上記のように、電源遮断回路８３，８４は、４端子駆動型ダブルゲート構造のＮＭＯＳトランジスタＱ５３，Ｑ５２を有している。以下、第３の比較用回路における動作について説明する。

電源遮断回路８３，８４のアクティブ時には、ＳＣ５及びＳＣ６が“Ｈ”である。ＮＭＯＳトランジスタＱ５３の第１ゲート電極ＥＧ５１及び第２ゲート電極ＥＧ５２が共にオン制御、ＮＭＯＳトランジスタＱ５４の第１ゲート電極ＥＧ６１及び第２ゲート電極ＥＧ６２が共にオン制御し、接地用配線Ｌ４０に“Ｌ”電位を供給する。ＮＭＯＳトランジスタＱ５３，Ｑ５４ともに２つのゲート電極がオン制御しており、動作時のＩＲドロップノイズを低減させる。

電源遮断回路８３，８４のスリープ時には、ＳＣ５及びＳＣ６が“Ｌ”である。ＮＭＯＳトランジスタＱ５３の２つの第１ゲート電極ＥＧ５１及び第２ゲート電極ＥＧ５２が共にオフ制御、ＮＭＯＳトランジスタＱ５４の２つの第１ゲート電極ＥＧ６１及び第２ゲート電極ＥＧ６２が共にオフ制御し、接地用配線Ｌ４０からＮＭＯＳトランジスタＱ５３，５４を介して接地レベルに流れるリーク電流を遮断する。

ＮＭＯＳトランジスタＱ５３，Ｑ５４はともに２つのゲート電極がオフ制御しており、リーク電流を強力に遮断する。その結果、スリープ時間が十分長い場合には、接地用配線Ｌ４０の電位はほぼ“Ｈ”電位になっている。十分長いスリープの後、アクティブに遷移する際、配線容量Ｃ５３およびセル４０（配線容量Ｃ１０含む）に蓄えられた電荷がＮＭＯＳトランジスタＱ５３，Ｑ５４を介して、一気に接地レベルに流入し、ラッシュ電流ノイズを発生させてしまう。

ラッシュ電流ノイズを軽減するために、電源遮断スイッチを複数個(ＮＭＯＳトランジスタＱ５３，Ｑ５４)設け、制御信号ＳＣ５，ＳＣ６間で“Ｈ”にするタイミングをずらして、ＮＭＯＳトランジスタＱ５３，Ｑ５４の導通時刻をずらす手法を適用することも可能である。

次に、図３４で示した実施の形態１０の半導体集積回路による動作について説明する。

電源遮断回路８１，８２のアクティブ時には、制御信号ＳＣ５及びＳＣ６が“Ｈ”である。アクティブ開始後、遅延部Ｄ５１，Ｄ５２の遅延時間後は、ＮＭＯＳトランジスタＱ５１の第１ゲート電極ＥＧ１１及び第２ゲート電極ＥＧ１２が共にオン制御、ＮＭＯＳトランジスタＱ５２の第１ゲート電極ＥＧ２１及び第２ゲート電極ＥＧ２２が共にオン制御し、接地用配線Ｌ４０に“Ｌ”電位を供給する。ＮＭＯＳトランジスタＱ５１，Ｑ５２ともに２つのゲート電極がオン制御を行っているため、第３の比較用回路と同様、ＩＲドロップノイズを低減させることができる。

電源遮断回路８１，８２のスリープ時には、制御信号ＳＣ５及びＳＣ６が“Ｌ”である。スリープ開始後、遅延部Ｄ５１，Ｄ５２による遅延時間後は、ＮＭＯＳトランジスタＱ５１の第１ゲート電極ＥＧ１１及び第２ゲート電極ＥＧ１２がともにオフ制御、ＮＭＯＳトランジスタＱ５２の第１ゲート電極ＥＧ２１及び第２ゲート電極ＥＧ２２が共にオフ制御し、接地用配線Ｌ４０からＮＭＯＳトランジスタＱ５１，Ｑ５２を介して接地レベルに流れるリーク電流を遮断する。ＮＭＯＳトランジスタＱ５１，Ｑ５２が共に２つのゲート電極でオフ制御しており、第３の比較用回路と同じくリーク電流を強力に遮断する。

電源遮断回路８１，８２のスリープの結果、スリープ時間が十分長い場合には、接地用配線Ｌ４０の電位はほぼ“Ｈ”電位になっている。十分長いスリープの後、電源遮断回路８１，８２がアクティブに遷移する際、配線容量Ｃ５１およびセル４０（配線容量Ｃ１０含む）に蓄えられた電荷がＮＭＯＳトランジスタＱ５１，Ｑ５２を介して、一気に接地レベルに流入し、ラッシュ電流ノイズを発生させることが想定される。

電源遮断回路８１，８２がスリープ状態からアクティブ状態に変化する時を考える。制御信号ＳＣ５及びＳＣ６が“Ｌ”から“Ｈ”に変化する時、第１ゲート電極ＥＧ１１，第１ゲート電極ＥＧ２１には“Ｈ”電位がかかっており、オン制御している。一方、第２ゲート電極ＥＧ１２，第２ゲート電極ＥＧ２２は“Ｌ”電位である。なぜならば、遅延部Ｄ５１，Ｄ５２による信号遅延により、第２ゲート電極ＥＧ１２及びＥＧ２２は制御信号ＳＣ５及びＳＣ６に遅れて“Ｌ”から“Ｈ”に変化するからである。そのため、ＮＭＯＳトランジスタＱ５１，ＮＭＯＳトランジスタＱ５２はそれぞれ１つのゲート電極によるオン制御しか行われておらず、弱い導通となる。したがって、第３の比較用回路に比べて、ラッシュ電流ノイズを抑えることができる効果を奏する。

このように、実施の形態１０の半導体集積回路は、４端子駆動型ダブルゲート構造のＮＭＯＳトランジスタＱ５１，５２を用いた場合において、ラッシュ電流ノイズを増加させることなく、スリープ時のリーク電流の遮断、アクティブ時のＩＲドロップノイズを抑制を行うことができる効果を奏する。

なお、実施の形態１０の半導体集積回路の構成を発展させることにより、４端子以上のマルチゲートトランジスタに対しても、遅延を用いて適用することも当然ながら可能である。

＜実施の形態１１＞
図４３はこの発明の実施の形態１１である半導体集積回路の内部構成を示す回路図である。実施の形態１１の半導体集積回路において実施の形態１の半導体集積回路と同様な部分は同一符号を付し、説明を適宜省略する。

実施の形態１１の半導体集積回路において、実施の形態１の半導体集積回路におけるドライバセル１２に対応するドライバセル１６の構成が異なる。

ドライバセル１６は電源Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱＰ１６及びＮＭＯＳトランジスタＱＮ１６から構成される。ＮＭＯＳトランジスタＱＮ１６は第１ゲート電極ＥＧ３１及び第２ゲート電極ＥＧ３２を有する４端子駆動型ダブルゲート構造を呈している。

ＰＭＯＳトランジスタＱＰ１６のバックゲート端子ＢＰ１６は電源Ｖddに接続され、ＮＭＯＳトランジスタＱＮ１６の第２ゲート電極ＥＧ３２は遅延部Ｄ１６を介して第１ゲート電極ＥＧ３１に接続される。そして、ＰＭＯＳトランジスタＱＰ１６のゲート電極及びＮＭＯＳトランジスタＱＮ１６の第１ゲート電極ＥＧ３１が共通に入力線ＬＩ１６に接続され、ＰＭＯＳトランジスタＱＰ１６及びＮＭＯＳトランジスタＱＮ１６のドレイン電極が共通に出力線ＬＯ１６に接続される。

このように、ドライバセル１６は、ＮＭＯＳトランジスタＱＮ１６を第１ゲート電極ＥＧ３１と第２ゲート電極ＥＧ３２とを遅延部Ｄ１６を介して接続する構成となっている。

図４９は図４３で示した実施の形態１１の半導体集積回路に対応する従来の半導体集積回路（以下、「第４の比較用回路」と略記する場合あり）の構成を示す回路図である。なお、第４の比較用回路において実施の形態１１の半導体集積回路と同様な部分は同一符号を付し、説明を適宜省略する。

第４の比較用回路において、実施の形態１１の半導体集積回路におけるドライバセル１６に対応するドライバセル９６の構成が異なる。ドライバセル９６は電源Ｖdd，接地レベル間に直列に接続されたＰＭＯＳトランジスタＱＰ９６及びＮＭＯＳトランジスタＱＮ９６から構成される。ＮＭＯＳトランジスタＱＮ９６は第１ゲート電極ＥＧ７１及び第２ゲート電極ＥＧ７２を有する４端子駆動型ダブルゲート構造を呈している。

ＰＭＯＳトランジスタＱＰ９６のバックゲート端子ＢＰ９６は電源Ｖddに接続され、ＮＭＯＳトランジスタＱＮ９６の第２ゲート電極ＥＧ７２は接地レベルに接続される。そして、ＰＭＯＳトランジスタＱＰ９６のゲート電極及びＮＭＯＳトランジスタＱＮ９６の第１ゲート電極ＥＧ７１が共通に入力線ＬＩ９６に接続され、ＰＭＯＳトランジスタＱＰ９６及びＮＭＯＳトランジスタＱＮ９６のドレイン電極が共通に出力線ＬＯ９６に接続される。

図４９で示した第４の比較用回路において、出力線ＬＯ９６が出力線ＬＯ１１よりriseグリッチノイズを受ける場合の動作を説明する。すなわち、入力信号ＩＮ１が“Ｈ”、出力線ＬＯ９６が“Ｌ”、出力線ＬＯ１１が“Ｌ”から“Ｈ”に変化する場合を考える。

この時、ＰＭＯＳトランジスタＱＰ９６はオフ状態、ＮＭＯＳトランジスタＱＮ９６はオン状態になっている。バックゲート端子ＢＰ９６には“Ｈ”電位が印加される。ＮＭＯＳトランジスタＱＮ９６の第１ゲート電極ＥＧ７１及び第２ゲート電極ＥＧ７２がともにオン制御、出力線ＬＯ９６に“Ｌ”電位を供給する。ＮＭＯＳトランジスタＱＮ９６は２つのゲート電極が共にオン制御を行っており、出力線ＬＯ９６のriseグリッチノイズを低減させることができる。

次に、出力線ＬＯ９６が出力線ＬＯ１１にfallグリッチノイズを与える場合の動作を説明する。すなわち、出力線ＬＯ１１が“Ｈ”、入力信号ＩＮ１が“Ｌ”から“Ｈ”，出力線ＬＯ９６が“Ｈ”から“Ｌ”に変化する場合を考える。入力信号ＩＮ１が“Ｌ”の時、ＰＭＯＳトランジスタＱＰ９６はオン状態、ＮＭＯＳトランジスタＱＮ９６はオフ状態になっている。入力信号ＩＮ１が“Ｌ”から“Ｈ”に変化すると、第１ゲート電極ＥＧ７１及び第２ゲート電極ＥＧ７２に“Ｈ”がかかるようになり、出力線ＬＯ９６が“Ｈ”から“Ｌ”に変化する。配線間容量Ｃ９６によって、出力線ＬＯ１１にfallグリッチノイズが発生する。

次に、図４３で示した実施の形態１１の半導体集積回路において、出力線ＬＯ１６がriseグリッチノイズを受ける場合の動作を説明する。すなわち、入力信号ＩＮ１が“Ｈ”、出力線ＬＯ１６が“Ｌ”、出力線ＬＯ１１が“Ｌ”から“Ｈ”に変化する場合を考える。この時、ＰＭＯＳトランジスタＱＰ１６はオフ状態、ＮＭＯＳトランジスタＱＮ１６はオン状態になっている。バックゲート端子ＢＰ１６には“Ｌ”電位が印加される。

ＮＭＯＳトランジスタＱＮ１６の第１ゲート電極ＥＧ３１及び第２ゲート電極ＥＧ３２が共にオン制御、出力線ＬＯ１６に“Ｌ”電位を供給する。ＮＭＯＳトランジスタＱＮ１６は２つのゲート電極が共にオン制御行っており、第４の比較用回路と同程度に出力線ＬＯ１６が受けるriseグリッチノイズを低減できる。

次に、出力線ＬＯ１６が出力線ＬＯ１１にfallグリッチノイズを与える場合の動作を説明する。すなわち、出力線ＬＯ１１が“Ｈ”、入力信号ＩＮ１が“Ｌ”から“Ｈ”，出力線ＬＯ１６が“Ｈ”から“Ｌ”に変化する場合を考える。入力信号ＩＮ１が“Ｌ”の時、ＰＭＯＳトランジスタＱＰ１６はオン状態、ＮＭＯＳトランジスタＱＮ１６はオフ状態になっている。入力信号ＩＮ１が“Ｌ”から“Ｈ”に変化すると、第１ゲート電極ＥＧ３１には即“Ｈ”がかかるようになる。しかし第２ゲート電極ＥＧ３２には遅延部Ｄ１６を介する遅延時間分だけ遅れて“Ｈ”がかかるため、その間は第１ゲート電極ＥＧ３１しかオン制御しておらず、出力線ＬＯ１６が“Ｈ”から“Ｌ”に変化する波形の傾きがなだらかになる。その結果、配線間容量Ｃ１６によって、出力線ＬＯ１１に発生するfallグリッチノイズを第４の比較用回路に比べて軽減することができる。

（効果）
以上説明したように、実施の形態１１の半導体集積回路は、ドライバセル１６の出力線ＬＯ１６が受けるグリッチノイズを第４の比較用回路と同程度に抑えながら、隣接配線に与えるノイズを第４の比較用回路以上に軽減することが可能である。すなわち、実施の形態１１の半導体集積回路は、ダブルゲートトランジスタ使用のチップでも、実施の形態１と同様、クロストークノイズ改善が実施可能であるという効果を奏する。

（その他）
実施の形態１１の半導体集積回路の構成を発展させることにより、４端子以上のマルチゲートトランジスタに対しても、遅延を用いて適用することも当然ながら可能である。

また、実施の形態４の半導体集積回路におけるレシーバセル２３，２５（図１０，図１１参照）に対応する構成を、実施の形態１１のドライバセル１６のように、４端子駆動型ダブルゲート構造のＭＯＳトランジスタを用いて実現することも勿論可能である。

＜実施の形態１２＞
図４４はこの発明の実施の形態１２であるＳＲＡＭメモリセルを含む半導体集積回路の構成を示す回路図である。同図に示すように、ＣＭＯＳ構成のインバータＧ３及びＧ５の交叉接続により、ＳＲＡＭメモリセル１９を構成している。

インバータＧ３は電源線Ｖdd，接地レベル線Ｖss間に直列に接続されたＰＭＯＳトランジスタＱＰ３（第１の第１種ＭＯＳトランジスタ）及びＮＭＯＳトランジスタＱＮ３（第１の第２種ＭＯＳトランジスタ）により構成される。ＰＭＯＳトランジスタＱＰ３は第１ゲート電極ＥＧ３１Ｐ及び第２ゲート電極ＥＧ３２Ｐよりなる４端子駆動型ダブルゲート構造を呈しており、ＮＭＯＳトランジスタＱＮ３は第１ゲート電極ＥＧ３１Ｎ及び第２ゲート電極ＥＧ３２Ｎよりなる４端子駆動型ダブルゲート構造を呈している。

ＰＭＯＳトランジスタＱＰ３の第１ゲート電極ＥＧ３１Ｐ及びＮＭＯＳトランジスタＱＮ３の第１ゲート電極ＥＧ３１Ｎが共通に接続されるノードＮ１がインバータＧ３の入力部となり、ＰＭＯＳトランジスタＱＰ３のドレインとＮＭＯＳトランジスタＱＮ３とのドレインとの接続ノードであるノードＮ２がインバータＧ３の出力部となる。そして、ＰＭＯＳトランジスタＱＰ３の第２ゲート電極ＥＧ３２Ｐが遅延部ＤＰ３を介して第１ゲート電極ＥＧ３１Ｐに接続され、ＮＭＯＳトランジスタＱＮ３の第２ゲート電極ＥＧ３２Ｎが遅延部ＤＮ３を介して第１ゲート電極ＥＧ３１Ｎに接続される。

インバータＧ４は電源線Ｖdd，接地レベル線Ｖss間に直列に接続されたＰＭＯＳトランジスタＱＰ４（第２の第１種ＭＯＳトランジスタ）及びＮＭＯＳトランジスタＱＮ４（第２の第２種ＭＯＳトランジスタ）により構成される。ＰＭＯＳトランジスタＱＰ４は第１ゲート電極ＥＧ４１Ｐ及び第２ゲート電極ＥＧ４２Ｐよりなる４端子駆動型ダブルゲート構造を呈しており、ＮＭＯＳトランジスタＱＮ４は第１ゲート電極ＥＧ４１Ｎ及び第２ゲート電極ＥＧ４２Ｎよりなる４端子駆動型ダブルゲート構造を呈している。

ＰＭＯＳトランジスタＱＰ４の第１ゲート電極ＥＧ４１Ｐ及びＮＭＯＳトランジスタＱＮ４の第１ゲート電極ＥＧ４１Ｎが共通に接続されるノードＮ３がインバータＧ４の入力部となり、ＰＭＯＳトランジスタＱＰ４のドレインとＮＭＯＳトランジスタＱＮ４とのドレインとの接続ノードであるノードＮ４がインバータＧ４の出力部となる。そして、ＰＭＯＳトランジスタＱＰ４の第２ゲート電極ＥＧ４２Ｐが遅延部ＤＰ４を介して第１ゲート電極ＥＧ４１Ｐに接続され、ＮＭＯＳトランジスタＱＮ４の第２ゲート電極ＥＧ４２Ｎが遅延部ＤＮ４を介して第１ゲート電極ＥＧ４１Ｎに接続される。

ＳＲＡＭメモリセル１９のノードＮ２とビット線ＢＬ１との間にＮＭＯＳトランジスタＱＮ５が介挿され、ＮＭＯＳトランジスタＱＮ５のゲート電極がワード線ＷＬ１に接続される。また、ＳＲＡＭメモリセル１９のノードＮ４とビット線ＢＬ２との間にＮＭＯＳトランジスタＱＮ６が介挿され、ＮＭＯＳトランジスタＱＮ６のゲート電極がワード線ＷＬ２に接続される。

このように、ＳＲＡＭメモリセル１９を構成するインバータＧ３のＰＭＯＳトランジスタＱＰ３は遅延部ＤＰ３を介して第１，第２ゲート電極ＥＧ３１Ｐ，ＥＧ３２Ｐ間が接続され、インバータＧ３のＮＭＯＳトランジスタＱＮ３は遅延部ＤＮ３を介して第１，第２ゲート電極ＥＧ３１Ｎ，ＥＧ３２Ｎ間が接続される。

同様に、ＳＲＡＭメモリセル１９を構成するインバータＧ４のＰＭＯＳトランジスタＱＰ４は遅延部ＤＰ４を介して第１，第２ゲート電極ＥＧ４１Ｐ，ＥＧ４２Ｐ間が接続され、インバータＧ４のＮＭＯＳトランジスタＱＮ４は遅延部ＤＮ４を介して第１，第２ゲート電極ＥＧ４１Ｎ，ＥＧ４２Ｎ間が接続される。

従来の第２ゲート電極の電位を固定する４端子駆動型ダブルゲート構造のＭＯＳトランジスタを用いたＳＲＡＭメモリセルの場合、ＰＭＯＳトランジスタＱＰ３及びＱＰ４の第２ゲート電極ＥＧ３２Ｐ及びＥＧ４２Ｐは電源Ｖddに固定され、ＮＭＯＳトランジスタＱＮ３及びＱＮ４の第２ゲート電極ＥＧ３２Ｎ及びＥＧ４２Ｎは接地レベルに固定されるのが一般的であった。

しかし、実施の形態１２の半導体集積回路は、上述したように第１及び第２のゲート電極間を遅延部を介して接続している。このため、実施の形態１２の半導体集積回路は、実施の形態７の半導体集積回路と同様、ＳＲＡＭメモリセル１９の記憶ノード（ノードＮ２，Ｎ４）のグリッチノイズ量を改善することができ、ＳＲＡＭメモリセル１９のデータ保持特性を向上させることができる。

また、実施の形態１２の半導体集積回路は、実施の形態７の半導体集積回路と同様、アクセストランジスタ（ＱＮ５，ＱＮ６）のゲート電位を高めたり、アクセストランジスタのサイズ拡大をＳＲＡＭメモリセル１９のデータ保持特性を悪化させることなく行えるため、メモリアクセスの高速化が実現できる効果を奏する。

この発明は、メモリ製品、ＣＭＯＳイメージセンサなど、平行配線が多い製品等、先端ＳｏＣ(System On a Chip)製品全般に適用することができる。

この発明の実施の形態１である半導体集積回路の内部構成を示す回路図である。 図１の一方の出力線が“Ｈ”から“Ｌ”に変化する際の他方の出力線の影響度合いを示すグラフである。 ＰＤ−ＳＯＩ構造のＭＯＳトランジスタにおける、ボディバックゲート端子の電位、入力信号及び出力信号の波形を示すグラフである。 図１の他方の出力線が“Ｈ”から“Ｌ”に変化する際の一方の出力線の影響度合いを示すグラフである。 一般的なＳＲＡＭメモリセルを含むＳＲＡＭ回路部の構成を示す回路図である。 図５で示したＭＯＳトランジスタの平面構成を示す平面図である。 図６のＸ−Ｘ断面のＴＥＭ画像を模式的に示す説明図である。 図６のＹ−Ｙ断面のＴＥＭ画像を模式的に示す説明図である。 この発明の実施の形態３である半導体集積回路の内部構成を示す回路図である。 この発明の実施の形態４の第１の態様である半導体集積回路の内部構成を示す回路図である。 この発明の実施の形態４の第２の態様である半導体集積回路の内部構成を示す回路図である。 この発明の実施の形態５であるクロストークリペア機能を備えた半導体集積回路の設計方法を模式的に示す説明図である。 この発明の実施の形態６である半導体集積回路の内部構成を示す回路図である。 図１３で示した遅延部の第１の具体例を示す回路図である。 図１３で示した遅延部の第２の具体例を示す回路図である。 図１３で示した遅延部の第３の具体例を示す回路図である。 図１３で示した遅延部の第４の具体例を示す回路図である。 図１３で示した遅延部の第５及び第６の具体例を示す回路図である。 図１３で示した遅延部の第７の具体例を示す回路図である。 図１３で示した遅延部の第８の具体例を示す回路図である。 この発明の実施の形態７であるＳＲＡＭメモリセルを含む半導体集積回路の構成を示す回路図である。 この発明の実施の形態８である半導体集積回路の構成を示す回路図である。 この発明の実施の形態９である半導体集積回路に用いられる電源遮断回路の構成を示す回路図である。 実施の形態９半導体集積回路の第１の変形例を示す回路図である。 実施の形態９の半導体集積回路の第２の変形例を示す回路図である。 この発明の実施の形態９である半導体集積回路に用いられる電源遮断回路の第３の変形例の構成を示す回路図である。 図２４で示した遅延部の第１の具体例を示す回路図である。 図２４で示した遅延部の第２の具体例を示す回路図である。 図２４で示した遅延部の第３の具体例を示す回路図である。 図２４で示した遅延部の第４の具体例を示す回路図である。 図２４で示した遅延部の第５及び第６の具体例を示す回路図である。 図２４で示した遅延部の第７の具体例を示す回路図である。 図２４で示した遅延部の第８の具体例を示す回路図である。 この発明の実施の形態１０である半導体集積回路の構成を示す回路図である。 ４端子駆動型ダブルゲート構造のＭＯＳトランジスタ及びその比較用のＭＯＳトランジスタの外観を示す斜視図である。 ４端子駆動型ダブルゲート構造のＭＯＳトランジスタの製造方法を示す断面図である。 ４端子駆動型ダブルゲート構造のＭＯＳトランジスタの製造方法を示す断面図である。 ４端子駆動型ダブルゲート構造のＭＯＳトランジスタの製造方法を示す断面図である。 ４端子駆動型ダブルゲート構造のＭＯＳトランジスタの製造方法を示す断面図である。 ４端子駆動型ダブルゲート構造のＭＯＳトランジスタの製造方法を示す断面図である。 ４端子駆動型ダブルゲート構造のＭＯＳトランジスタの製造方法を示す断面図である。 ４端子駆動型ダブルゲート構造のトランジスタの特性を示す説明図である。 この発明の実施の形態１１である半導体集積回路の内部構成を示す回路図である。 この発明の実施の形態１２であるＳＲＡＭメモリセルを含む半導体集積回路の構成を示す回路図である。 図１で示した実施の形態１の半導体集積回路に対応する第１の比較用回路の構成を示す回路図である。 従来のクロストークエラー修正機能を備えた半導体集積回路の設計方法を模試的に示す説明図である。 図２２で示した実施の形態８の半導体集積回路に対応する第２の比較用回路の構成を示す回路図である。 図３４で示した実施の形態１０の半導体集積回路に対応する第３の比較用回路の構成を示す回路図である。 図４３で示した実施の形態１１の半導体集積回路に対応する第４の比較用回路の構成を示す回路図である。

符号の説明

１１〜１６ ドライバセル、２１〜２５ レシーバセル、３０，Ｄ１６，Ｄ４１〜Ｄ４３，Ｄ４８，Ｄ５１，Ｄ５２，ＤＮ１〜ＤＮ４，ＤＰ１〜ＤＰ４ 遅延部、４０ セル、４１〜４３，４３ｄ，４３ｐ，４８，８１，８２ 電源遮断回路、Ｇ１〜Ｇ４ インバータ、Ｑ４１〜Ｑ４３，Ｑ５１，Ｑ５２，ＱＮ１〜ＱＮ４，ＱＮ１１〜ＱＮ１４，ＱＮ１６，ＱＮ２１〜ＱＮ２４ ＮＭＯＳトランジスタ、Ｑ４８，ＱＰ１〜ＱＰ４，ＱＰ１１〜ＱＰ１４，ＱＰ１６，ＱＰ２１〜ＱＰ２５ ＰＭＯＳトランジスタ、Ｒ１〜Ｒ４ 抵抗。

Claims (10)

1. 第１及び第２の電源による第１及び第２の電源電圧を動作電圧とする半導体集積回路であって、
   各々が所定の配線幅で形成される第１及び第２の配線を備え、前記第１及び第２の配線は、前記所定の配線幅の３倍以下の配線間距離を隔てて互いに隣接し、
   前記第１及び第２の配線の電位を駆動する第１及び第２のドライバセルをさらに備え、 前記第２のドライバセルは、
   前記第１の電源、前記第２の配線間に介挿され、ゲート電極に入力信号を受け、バックゲート端子が第１の遅延部を介してゲート電極に接続され、前記入力信号が前記第２の電源電圧の時にオン状態となる第１の導電型の第１のＭＯＳトランジスタを含み、
   前記第１の遅延部は抵抗値が１００ｋΩ以上の抵抗を有する、
   半導体集積回路。
2. 請求項１記載の半導体集積回路であって、
   前記第２のドライバセルは、
   前記第２の電源、前記第２の配線間に介挿され、ゲート電極に入力信号を受け、バックゲート端子が第２の遅延部を介してゲート電極に接続され、前記入力信号が前記第１の電源電圧の時にオン状態となる第２の導電型の第２のＭＯＳトランジスタを含む、
   半導体集積回路。
3. 第１及び第２の電源による第１及び第２の電源電圧を動作電圧とする半導体集積回路であって、
   各々が所定の配線幅で形成される第１及び第２の配線を備え、前記第１及び第２の配線は、前記所定の配線幅の３倍以下の配線間距離を隔てて互いに隣接し、
   前記第１及び第２の配線の電位を駆動する第１及び第２のドライバセルと、
   前記第２のドライバセルの後段に配置され、前記第２の配線の電位に関連した信号を受けるレシーバセル用入力線に接続される所定のレシーバセルとを備え、
   前記所定のレシーバセルは、
   前記第１の電源，レシーバセル用出力線間に介挿され、ゲート電極が前記レシーバセル用入力線に接続され、バックゲート端子が第１の遅延部を介してゲート電極に接続され、前記レシーバセル用入力線が前記第２の電源電圧の時にオン状態となる所定の導電型の第１のＭＯＳトランジスタを含み、
   前記第１の遅延部は抵抗値が１００ｋΩ以上の抵抗を有する、
   半導体集積回路。
4. 請求項１ないし請求項３のうち、いずれか１項に記載の半導体集積回路であって、
   前記第１のＭＯＳトランジスタにおいて、
   前記ゲート電極は第１ゲート電極を含み、
   前記バックゲート端子は前記第１ゲート電極とは独立して設けられ、前記第１のＭＯＳトランジスタのオン，オフ制御が可能な第２ゲート電極を含む、
   半導体集積回路。
5. 請求項１ないし請求項３うち、いずれか１項に記載の半導体集積回路であって、
   前記第１の遅延部は、前記ゲート電極と前記バックゲートとの間の導電経路内に設けられ、ショットキー効果による高抵抗値を有する抵抗成分を含む、
   半導体集積回路。
6. 請求項１ないし請求項５のうち、いずれか１項に記載の半導体集積回路であって、
   前記第１の電源電圧は０．６Ｖ以下の正の電源電圧を含み、
   前記第２の電源電圧は０Ｖを含む、
   半導体集積回路。
7. 請求項１ないし請求項６のうち、いずれか１項に記載の半導体集積回路であって、
   前記配線間距離は０．４２ｎｍ以下の配線間距離を含む、
   半導体集積回路。
8. 複数の置換用セルが登録された置換用セルライブラリを利用して、クロストーク対策を施した半導体集積回路の設計を行う半導体集積回路の設計方法であって、
   前記半導体集積回路は、第１及び第２の電源による第１及び第２の電源電圧を動作電圧とし、
   前記複数の置換用セルは、ゲート電極が入力部となり、一方電極が前記第１の電源に接続され、他方電極が出力部となり、バックゲート端子が所定の遅延部を介してゲート電極に接続され、前記入力部が前記第２の電源電圧の時にオン状態となる第１の導電型の第１のＭＯＳトランジスタを少なくとも含み、前記所定の遅延部は抵抗値が１００ｋΩ以上の抵抗を有し、
   前記半導体集積回路の設計方法は、
   (a) 入力されるネットリストによって規定されるセル配置及び配線済みの設計回路に対しクロストークノイズ解析を行い解析結果を得るステップと、
   (b) 前記ステップ(a) による解析結果が不良の場合、前記解析結果に基づきエラー検出されたセルを、前記複数の置換用セルのうち対応するセルに置換するステップと、
   を備える、
   半導体集積回路の設計方法。
9. 第１及び第２の電源による第１及び第２の電源電圧を動作電圧とする半導体集積回路であって、
   各々が所定の配線幅で形成される第１及び第２の配線を備え、
   前記第１及び第２の配線の電位を駆動する第１及び第２のドライバセルと、
   前記第２のドライバセルの後段に配置され、前記第２の配線の電位に関連した信号を受けるレシーバセル用入力線に接続される所定のレシーバセルとを備え、
   前記所定のレシーバセルは、
   前記第１の電源，レシーバセル用出力線間に介挿され、ゲート電極が前記レシーバセル用入力線に接続され、バックゲート端子が所定の遅延部を介してゲート電極に接続され、前記レシーバセル用入力線が前記第２の電源電圧の時にオン状態となる所定の導電型の所定のＭＯＳトランジスタを含み、
   前記第１の電源電圧は０．６Ｖ以下の正の電源電圧を含み、
   前記第２の電源電圧は０Ｖを含み、
   前記所定の遅延部は抵抗値が１００ｋΩ以上の抵抗を有する、
   半導体集積回路。
10. 第１及び第２の電源による第１及び第２の電源電圧を動作電圧とする半導体集積回路であって、
    各々が所定の配線幅で形成される第１及び第２の配線を備え、
    前記第１及び第２の配線の電位を駆動する第１及び第２のドライバセルをさらに備え、 前記第２のドライバセルは、
    前記第１の電源、前記第２の配線間に介挿され、ゲート電極に入力信号を受け、バックゲート端子が第１の遅延部を介してゲート電極に接続され、前記入力信号が前記第２の電源電圧の時にオン状態となる第１の導電型の第１のＭＯＳトランジスタを含み、
    前記第１の電源電圧は０．６Ｖ以下の正の電源電圧を含み、
    前記第２の電源電圧は０Ｖを含み、
    前記第１の遅延部は抵抗値が１００ｋΩ以上の抵抗を有する、
    半導体集積回路。

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