JP6287609B2 - 半導体装置及び半導体装置の設計方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の設計方法に関する。

低電圧動作のＬＳＩ（Large Scale Integration）等の半導体装置において、半導体装置内部の使用していない回路ブロックへの電源供給を遮断することで消費電力を低減するために、回路ブロックの使用状況（使用の有無）に応じて回路ブロックへの電源をオン／オフ制御するパワーゲーティング（Power Gating）技術がある。パワーゲーティング技術では、内部の回路ブロック（電源ドメイン）に電源供給を行うか否かを切り替える電源スイッチの性能が重要である。

例えば、ある回路ブロックへの電源供給を開始する際、既に動作している他の回路ブロックに影響が及ばないように、電源投入時に瞬間的に流れる大電流（突入電流）を抑制する必要がある。突入電流を抑制する方法として、図１１に示すように複数段の電源スイッチを設ける方法がある。

図１１は、従来の電源スイッチの構成例を示す図である。各論理ブロック（回路ブロック、電源ドメイン）１１０３に対して駆動能力が低い（ｗｅａｋな）第１の電源スイッチ１１０１Ａと、駆動能力が高い（ｓｔｒｏｎｇな）第２の電源スイッチ１１０１Ｂとを設ける。論理ブロック１１０３に電源の供給を開始する場合には、インバータ１１０２Ａ、１１０２Ｂを介してそれぞれ供給される制御信号ＰＷＣＴＬＡ、ＰＷＣＴＬＢにより、第１の電源スイッチ１１０１Ａに対して遅延を設け第２の電源スイッチ１１０１Ｂを駆動する。このように、まず第１の電源スイッチ１１０１Ａをオン状態にして論理ブロック１１０３に緩やかに電源を供給した後、第２の電源スイッチ１１０１Ｂをオン状態にして通常動作可能なような電源を論理ブロック１１０３に供給することで、電源投入時の突入電流を抑制する。

ここで、低電圧動作の半導体装置では、トランジスタのオン抵抗が大きく、オン抵抗を小さくするためにトランジスタのサイズを大きくすると回路面積が増加してしまう。これに対しては、例えば電源スイッチのトランジスタに、ゲートとボディ領域を繋いで駆動するＤｔＭＯＳ（Dynamic threshold MOS）トランジスタを用いることで、オン抵抗を小さくしつつ回路面積の増加を抑制することが可能である。また、トランジスタのボディを遅延を持たせて駆動することで、図１１に示したような複数段での駆動が可能である。

また、前述のような複数段の電源スイッチの駆動を実現するには、電源スイッチの制御回路（制御機能）を設けるために、回路面積が増大する。例えば、制御回路を設けずに、配線や拡散層等により抵抗（Ｒ）を形成し、容量セルや電源スイッチのトランジスタのソース−ドレイン容量等の容量（Ｃ）によりＲＣ遅延が得られるようにして、遅延を持たせて複数段の電源スイッチを駆動する方法が考えられる。しかし、ＲＣ遅延を得るための抵抗を配線や拡散層等により形成することは、面積が非常に大きくなってしまい、実装の点では現実的でない。

また、半導体装置における抵抗としては、例えば半導体基板の内部に形成した半導体領域よりなるウェル抵抗がある（例えば、特許文献１〜３等参照）。ウェル抵抗に関しては、半導体基板の内部に形成したウェル抵抗上に絶縁領域を介してポリシリコン抵抗を形成することで面積の増加を抑制する技術や、ＳＯＩ（Semiconductor On Insulator）層の不純物濃度を変えることにより抵抗値を制御する技術が提案されている。

特開２００８−７１９２５号公報 特開２００７−２９４８０５号公報 特開２０１２−１６０６５２号公報

本発明の目的は、小さな回路面積で突入電流を抑制することができる電源スイッチを有する半導体装置及び半導体装置の設計方法を提供することにある。

半導体装置の一態様は、電源供給が制御される複数の論理ブロックと、論理ブロック毎に論理ブロックへの電源の供給及び遮断を制御する複数の電源スイッチとを有する。電源スイッチは、論理ブロックと電源線との間に並列され、ゲート電極がコンタクト電極を介してウェルに接続されるとともにボディ領域が素子分離絶縁膜の下のウェル抵抗を介してウェルのコンタクト電極との接続部に接続され、ゲート電極の信号に応じてボディ領域に与える電位を変化させることでしきい値電圧を制御する複数のトランジスタを有する。電源スイッチが有する複数のトランジスタの内の複数の第１のトランジスタと、第１のトランジスタとは異なる複数の第２のトランジスタとは、ウェルのコンタクト電極との接続部とボディ領域との間の遅延特性が異なる。

開示の半導体装置は、電源スイッチが有する複数のトランジスタ間において、ゲート電極の信号に応じてボディ領域に与えられる電位によるトランジスタのしきい値電圧の変化に時間差を持たせることができ、回路面積の増大を抑制しつつ突入電流を抑制することができる。

本発明の実施形態における半導体装置が有する電源スイッチの構成例を説明するための図である。 本実施形態を適用した場合の突入電流の例を示す図である。 本実施形態における半導体装置の設計方法の例を示すフローチャートである。 図４に示すステップＳ１０１の処理を説明するための図である。 図４に示すステップＳ１０２の処理を説明するための図である。 図４に示すステップＳ１０３の処理を説明するための図である。 図４に示すステップＳ１０４、Ｓ１０５の処理を説明するための図である。 本実施形態における電源スイッチの他の構成例を示す図である。 本実施形態における電源スイッチの他の構成例を示す図である。 本実施形態における半導体装置の設計方法を実現可能なコンピュータの構成例を示す図である。 従来の半導体装置が有する電源スイッチの例を示す図である。

以下、本発明の実施形態を図面に基づいて説明する。

本発明の実施形態における半導体装置が有する電源スイッチの構成例について、図１を参照して説明する。本実施形態における半導体装置は、図１（Ａ）に示すように、電源スイッチ１１及び論理ブロック（回路ブロック、電源ドメイン）１２を有する。

電源スイッチ１１は、各論理ブロック１２に対して設けられ、対応する論理ブロック１２への電源の供給及び遮断を制御する。電源スイッチ１１は、電源電位Ｖｄｄを供給するＶｄｄ電源線と、対応する論理ブロック１２に電源電位Ｖｄｄ＿ｘｘを供給するＶｄｄ＿ｘｘ電源線との間に接続される。論理ブロック１２は、Ｖｄｄ＿ｘｘ電源線と基準電位（例えばグランド電位）Ｖｓｓを供給するＶｓｓ電源線との間に接続される。Ｖｄｄ電源線及びＶｓｓ電源線は、それぞれ外部から電源電位Ｖｄｄ及び基準電位Ｖｓｓが常時印加されている。

図１（Ａ）においては模式的に示しているが、電源スイッチ１１は、ゲートとボディ領域とを繋いで駆動しボディ領域に与える電位を変化させることによってしきい値電圧を制御可能なＤｔＭＯＳ（Dynamic threshold MOS）トランジスタＴｒ１１を複数有する。これら複数のＤｔＭＯＳトランジスタＴｒ１１が、Ｖｄｄ電源線とＶｄｄ＿ｘｘ電源線との間に接続されている。

ＤｔＭＯＳトランジスタＴｒ１１の各々は、ソースがＶｄｄ電源線に接続され、ドレインがＶｄｄ＿ｘｘ電源線に接続され、ゲートにインバータ１３を介して制御信号ＰＷＣＴＬが供給される。制御信号ＰＷＣＴＬによりＤｔＭＯＳトランジスタＴｒ１１をオン／オフ制御することで、論理ブロック１２に対する電源の供給／遮断が制御される。

また、ＤｔＭＯＳトランジスタＴｒ１１は、ゲートとボディ領域とが、トランジスタが形成されるウェル領域を部分的に分離する（完全には分離しない）素子分離絶縁膜が形成されているパーシャルトレンチ下のウェル抵抗Ｒｐｔを介して接続されている。詳細には、ＤｔＭＯＳトランジスタＴｒ１１は、コンタクト電極によりトランジスタのゲートとウェルとが接続され、コンタクト電極に対するウェルの接続部とトランジスタのボディ領域とがパーシャルトレンチ（素子分離絶縁膜）の下のウェル抵抗Ｒｐｔを介して接続されている。また、後述するように、複数のＤｔＭＯＳトランジスタＴｒ１１は、コンタクト電極（ウェルの接続部）とボディ領域との間の遅延特性、言い換えればコンタクト電極から見たボディ領域に対する遅延特性（時定数）が一律なものではなく、コンタクト電極を間引いて設けることにより、コンタクト電極から見たボディ領域に対する遅延特性が異なるものがある。

図１（Ｂ）は、本実施形態における半導体装置が有する電源スイッチの構造を示す概略断面図であり、図１（Ｃ）は、図１（Ｂ）のＩ−Ｉ線断面図である。図１（Ｂ）及び図１（Ｃ）において、２１はゲート電極であり、２２はトランジスタのソースやドレインが形成される領域であり、２３はゲート電極２１とトランジスタが形成されるウェル２６とを接続するコンタクト電極を配置するための領域である。

２４Ａは、ゲート電極２１とトランジスタが形成されるウェル２６とを接続するコンタクト電極である。なお、図１（Ｂ）及び図１（Ｃ）においては、ゲート電極とトランジスタが形成されるウェルとを接続するコンタクト電極が選択的に配置可能なことを示すために、破線により配置されなかったコンタクト電極２４Ｂを図示している。２５は、パーシャルトレンチに形成された、トランジスタが形成されるウェル２６を部分的に分離する（完全には分離しない）素子分離絶縁膜であり、２７は、トランジスタが形成されるウェル２６を完全に分離するトレンチに形成された素子分離絶縁膜である。

図１（Ｂ）及び図１（Ｃ）に示すように、本実施形態における電源スイッチでは、トランジスタのゲート電極とボディ領域とを素子分離絶縁膜２５が形成されているパーシャルトレンチ下のウェル抵抗（例えば１００ｋオーム／□程度）を介して接続する。これにより、回路面積の増大を抑制しつつ抵抗値が大きな抵抗を形成することができ、ゲート電極に対して十分な遅延を持たせてトランジスタのボディを駆動することが可能になる。また、抵抗と容量とのＲＣ時定数により、トランジスタのボディの駆動における遅延を生成するので、外部の制御回路（制御機構）が不要であり、回路面積の増大を抑制できる。

ここで、パーシャルトレンチ下のウェル抵抗の抵抗値は、例えば素子分離絶縁膜２５（パーシャルトレンチ）の幅ＰＴＷや長ＰＴＬにより調整可能である。したがって、素子分離絶縁膜２５（パーシャルトレンチ）の幅ＰＴＷや長ＰＴＬを適宜設定することで、ゲート電極に対するトランジスタのボディの駆動に係る遅延量を調整することが可能である。

また、ゲート電極２１とトランジスタが形成されるウェル２６とを接続するコンタクト電極２４Ａを配置する位置を制御し、一部のコンタクト電極を間引くように配置する。これにより、図１（Ｄ）に示すようにコンタクト電極の抵抗成分Ｒｓｈとパーシャルトレンチ下のウェル抵抗Ｒｐｔとで形成される抵抗網における遅延特性（時定数）を調整し、コンタクト電極から見たトランジスタのボディ領域に対する遅延特性を異ならせて、２つ以上の異なる時定数（例えば図１（Ｄ）に示すＴ１、Ｔ２）でのトランジスタのボディの駆動を実現することができる。

このようにして、本実施形態によれば、電源スイッチ１１が有する複数のＤｔＭＯＳトランジスタＴｒ１１間におけるボディ電位の変化によるしきい値電圧の変化に時間差を持たせることで、図２に示すように論理ブロック１２への電源投入時に流れる電流（突入電流）量２０１の増加を抑制することができる。例えば、パーシャルトレンチ下のウェル抵抗Ｒｐｔを使用しない場合の電流量２０２と比較すれば明らかなように、電源投入時に流れる電流（突入電流）量の急激な増加を抑制することができる。

次に、本実施形態における半導体装置の設計方法について説明する。ここで、本実施形態における電源スイッチは、コンタクト電極を配置するか否かを制御すること、及びパーシャルトレンチ下のウェル抵抗の抵抗値を制御することで、遅延特性（時定数）を制御し、電源スイッチにおける複数のＤｔＭＯＳトランジスタ間におけるボディ電位の変化によるしきい値電圧の変化に時間を持たせる。したがって、電源スイッチの物理レイアウトにいて、トランジスタのゲート電極とウェルとを接続するコンタクト電極を配置するための領域を設けておけば、電源スイッチの物理レイアウトを再び行うことなく、コンタクト電極を配置する位置や、パーシャルトレンチの幅や長を再設計するだけで容易に設計することができる。

図３は、本実施形態における半導体装置の設計方法の一例を示すフローチャートである。まず、ステップＳ１０１にて、図４（Ａ）及び図４（Ｂ）に示すような、基本とする電源スイッチの設計（パラメタライズドセル）を行う。

図４（Ａ）は、電源スイッチの構造を示す概略断面図である。図４（Ａ）において、４０１はゲート電極であり、４０２はトランジスタのソースやドレインが形成される領域であり、４０３はゲート電極４０１とトランジスタが形成されるウェルとを接続するコンタクト電極を配置するための領域である。４０４はゲート電極４０１とトランジスタが形成されるウェルとを接続するコンタクト電極であり、４０５は、パーシャルトレンチに形成された、トランジスタが形成されるウェルを部分的に分離する（完全には分離しない）素子分離絶縁膜である。

図４（Ｂ）は、電源スイッチのレイアウトイメージを示す図である。図４（Ｂ）において、図４（Ａ）に示した構成要素と同一の構成要素には同一の符号を付している。駆動部４１１は、制御信号ＰＷＣＴＬがゲートに入力されるインバータである。駆動部４１１は、制御信号ＰＷＣＴＬに応じてスイッチ部４１２が有する各トランジスタのゲート電極に電源電位Ｖｓｓ又は基準電位Ｖｓｓを供給することで、スイッチ部４１２が有する各トランジスタを駆動する。

スイッチ部４１２は、複数のＤｔＭＯＳトランジスタを有する、ここで、本実施形態では、例えば一つのＤｔＭＯＳトランジスタのチャネル長は、１μｍ程度とし、それを第１の方向（例えば縦方向）には１０段接接続し、第２の方向（例えば横方向）には２０段接接続する。この１０段×２０段のＤｔＭＯＳトランジスタを単位として必要に応じて使用する。なお、図４（Ｂ）に示す例は一例であり、これに限定されるものではない。

ステップＳ１０１では、前述のような電源スイッチの基本となる構造や、スイッチ部４１２が有する複数のＤｔＭＯＳトランジスタに関して、各行でのコンタクト電極の有無や、パーシャルトレンチの幅や長をパラメータ化したものを用意する。

次に、ステップＳ１０２にて、電源スイッチを含む配置や配線のレイアウト設計を実施する。ここでは、対応する論理ブロックが必要とする電力供給量に応じて電源スイッチを配置したり、電源スイッチを含む内部回路等の配置配線を行ったりする。電源スイッチの配置は、図５に一例を示すような、論理ブロックの周囲を囲むような電源スイッチＰＳＷの配置や、論理ブロックに対して十字状な電源スイッチＰＳＷの配置や、フィッシュボーン型のような配置等から論理ブロック（電源ドメイン）毎に適宜選択する。

次に、ステップＳ１０３にて、ステップＳ１０２において実施したレイアウト設計により得られたレイアウトデータに基づいて、論理ブロック（電源ドメイン）内の等価負荷の抽出を行う。例えば、図６に示すように、電源スイッチ６０１及び論理ブロック（電源ドメイン）６０２を対象とする場合、論理ブロック（電源ドメイン）６０２の負荷を等価的な抵抗Ｒ１１及び容量Ｃ１１として抽出し、電源スイッチ６０３を介して接続される電源ドメイン６０４を含む他の電源ドメインに対する負荷（配線による負荷等）を等価的な抵抗Ｒ１０及び容量Ｃ１０として抽出する。なお、図６に示した例では、電源線の抵抗は、電源スイッチ６０１がオンする瞬間のオン抵抗に比べて非常に小さいため、集中定数によって負荷を示しているが、集中定数でなく、細かく負荷を示すようにしても良い。

続いて、ステップＳ１０４にて、ステップＳ１０３までの処理を基に、電源スイッチを含む半導体装置のネットリストを作成し、ステップＳ１０５にて、対象となる回路を含むシミュレーションを行い電源スイッチに係るパラメータを決定する。図７は、ステップＳ１０４、Ｓ１０５の処理例を示すフローチャートである。まず、ステップＳ２０１にて、突入電流により電源線Ｖｄｄの電位変化量の制約が入力される。例えば、電源線Ｖｄｄにおいて１０％以上の電位低下しないことを制約として入力する。なお、これは一例であり、他の論理ブロック（電源ドメイン）の電圧感度等に応じて適宜決めればよい。

次に、ステップＳ２０２にて、電源スイッチのパラメータ値を設定し、ステップＳ２０３にて、電源スイッチのネットリストを抽出する。電源スイッチのパラメータ値は、ゲート電極とウェルとを接続するコンタクト電極を配置する位置や、パーシャルトレンチの幅や長を含む。そして、ステップＳ２０４にて、ＳＰＩＣＥ等のシミュレーションを実行し、対象となる電源スイッチとオフ状態からオン状態に切り替えたときの最大電圧降下量を抽出する。

続いて、ステップＳ２０５にて、ステップＳ２０５において抽出された最大電圧降下量が、ステップＳ２０１において設定した制約による規定値以下であるか否かを判定する。判定の結果、ステップＳ２０５において抽出された最大電圧降下量が規定値以下と判定した場合には、ステップＳ２０７にて、ステップＳ２０２において設定されたパラメータ値を電源スイッチのパラメータに決定する。そして、続くステップＳ２０８にて、ステップＳ２０７において決定されたゲート電極とウェルとを接続するコンタクト電極を配置する位置やパーシャルトレンチの幅や長を含むパラメータに応じて、電源スイッチの物理レイアウトを行い決定する。

一方、ステップＳ２０６での判定の結果、ステップＳ２０５において抽出された最大電圧降下量が規定値以下でないと判定した場合には、ステップＳ２０２に戻り、ステップＳ２０２以降の処理を再び行う。ここで、ステップＳ２０５において抽出された最大電圧降下量が規定値以下でないと判定した場合には、ステップＳ２０２にて、例えばトランジスタのしきい値電圧の変化を遅くするように、コンタクト電極の数を減らしたり、パーシャルトレンチの幅を狭くしたりして新たなパラメータ値を設定する。

図３に戻り、ステップＳ１０５において電源スイッチに係るパラメータを決定すると、ステップＳ１０６にて、電源スイッチのレイアウトデータ（例えば、ＧＤＳ（Graphic Data System）ファイル）の置き換えを行い、処理を終了する。

本実施形態における半導体装置においては、電源スイッチのフットプリントは変わらないので、電源スイッチを含む回路のレイアウト後に、実レイアウトから正確な等価負荷を抽出することができる。したがって、最適な設計が可能で無駄な遅延等をつける必要がなく、半導体装置の各論理ブロック（電源ドメイン）に対する電源の供給／遮断の制御性が向上する。また、一般的に電源スイッチは大きな駆動力（小さなオン抵抗）が必要であるためにマルチフィンガー構成を採るが、ゲート電極とウェルとを接続するコンタクト電極の有無やパーシャルトレンチの幅や長を制御することで、任意の電流波形の電源スイッチを容易に実現することができる。

なお、半導体装置が有する電源スイッチは、前述した構成に限らず、例えば図８や図９に示すような構成であっても良い。図８（Ａ）及び図８（Ｂ）は、本実施形態における電源スイッチの他の構成例を示す図である。図８（Ａ）において、８０１はゲート電極であり、８０２はトランジスタのソースやドレインが形成される領域であり、８０３はゲート電極８０１とトランジスタが形成されるウェルとを接続するコンタクト電極を配置可能な領域である。８０４はゲート電極８０１とトランジスタが形成されるウェルとを接続するコンタクト電極であり、８０５は、パーシャルトレンチに形成された、トランジスタが形成されるウェルを部分的に分離する（完全には分離しない）素子分離絶縁膜である。

図８（Ａ）に示す電源スイッチは、ゲート電極８０１を分離し、分離したゲート電極８０１をパーシャルトレンチ下のウェル抵抗を介して接続する。すなわち、図８（Ｂ）に回路例を示すように、インバータ８１２を介して制御信号ＰＷＣＴＬがＤｔＭＯＳトランジスタ８１１のゲートに供給されるとともに、ＤｔＭＯＳトランジスタ８１１のゲートとボディ領域がパーシャルトレンチ下のウェル抵抗８１３を介して接続されている。また、ＤｔＭＯＳトランジスタ８１５のゲートは、パーシャルトレンチ下のウェル抵抗８１３、８１４を介してＤｔＭＯＳトランジスタ８１１のゲートに接続されるとともに、ＤｔＭＯＳトランジスタ８１５のゲートとボディ領域がパーシャルトレンチ下のウェル抵抗８１６を介して接続されている。

一般的な電源スイッチは、複数のトランジスタにおける前段側のトランジスタが並列に接続されているために駆動力が大き過ぎる場合があるが、図８に示すようにゲート電極を分離することで、後段側に対する抵抗を大きくすることでＲＣ遅延を大きくすることで電源投入時に流れる電流（突入電流）の制御幅を広げることができる。

図９（Ａ）及び図９（Ｂ）は、本実施形態における電源スイッチの他の構成例を示す図である。図９（Ａ）において、９０１はゲート電極であり、９０２はゲート電極９０１とトランジスタが形成されるｎボディ領域９０４とを接続するコンタクト電極である。９０３は、パーシャルトレンチに形成されたｎボディ領域９０４を部分的に分離する（完全には分離しない）素子分離絶縁膜であり、９０５は、ｎボディ領域９０４の下層のｐウェル領域９０５であり、９０６は、ｎボディ領域９０４を完全に分離するトレンチに形成された素子分離絶縁膜である。また、９０７は、ｐウェル領域９０５に電圧ＶＰＷを制御するＶＰＷ制御回路である。

図９（Ｂ）は、図９（Ａ）に示した電源スイッチの回路構成例を示す図である。ＤｔＭＯＳトランジスタ９１１は、制御信号ＰＷＣＴＬがインバータ９１２を介してゲートに供給されるとともに、素子分離絶縁膜９０３が形成されているパーシャルトレンチ下のウェル抵抗Ｒｐｔを介してゲートとボディ領域とが接続されている。また、ウェル抵抗Ｒｐｔは、ＶＰＷ制御回路９０７により制御される電圧ＶＰＷに応じて抵抗値が制御される。

図９に示す電源スイッチでは、ｐウェル領域９０５とｎボディ領域９０４とはｐｎ接合となっているので、ｐウェル領域９０５に印加する電圧ＶＰＷを制御することにより、ｐウェル領域９０５とｎボディ領域９０４との間の空乏層厚を制御することができる。このようにｐウェル領域９０５とｎボディ領域９０４との間の空乏層厚を制御することによって、素子分離絶縁膜９０３が形成されているパーシャルトレンチ下のウェル抵抗の抵抗値を制御することができる。

例えば、電圧ＶＰＷを電圧Ｖｄｄより低い電圧とすることで、ｐウェル領域９０５とｎボディ領域９０４との間の空乏層が広がり、パーシャルトレンチ下のウェル抵抗の抵抗値が高くなる。また、例えば電圧ＶＰＷを電圧Ｖｄｄより高い電圧とすることでパーシャルトレンチ下のウェル抵抗の抵抗値が低くなる。しかし、電圧ＶＰＷを電圧Ｖｄｄより高い電圧とする場合には、ｐウェル領域９０５とｎボディ領域９０４とのｐｎ接合が順バイアスされるため、リーク電流が無視し得る範囲で制御することが望ましい。

また、図９に示す電源スイッチでは、ＶＰＷ制御回路９０７により制御される電圧ＶＰＷによってパーシャルトレンチ下のウェル抵抗の抵抗値が制御可能であるので、電源スイッチを含む半導体装置の作製後であっても、抵抗値が制御可能であり、電源投入時の突入電流を制御可能である。

また、前述した実施形態における半導体装置の設計方法は、例えばＣＰＵ又はＭＰＵ、ＲＡＭ、ＲＯＭ等を有するコンピュータが、記憶部に記憶されたプログラムを実行することで実現でき、前記プログラムは本発明の実施形態に含まれる。また、コンピュータが前記機能を果たすように動作させるプログラムを、例えばＣＤ−ＲＯＭのような記録媒体に記録し、コンピュータに読み込ませることによって実現できるものであり、前記プログラムを記録した記録媒体は本発明の実施形態に含まれる。前記プログラムを記録する記録媒体としては、ＣＤ−ＲＯＭ以外に、フレキシブルディスク、ハードディスク、磁気テープ、光磁気ディスク、不揮発性メモリカード等を用いることができる。

また、コンピュータがプログラムを実行し処理を行うことにより、前記実施形態の機能が実現されるプログラムプロダクトは、本発明の実施形態に含まれる。前記プログラムプロダクトとしては、前記実施形態の機能を実現するプログラム自体、前記プログラムが読み込まれたコンピュータがある。また、前記プログラムプロダクトとして、ネットワークを介して通信可能に接続されたコンピュータに前記プログラムを提供可能な送信装置、当該送信装置を備えるネットワークシステム等がある。

また、供給されたプログラムがコンピュータにおいて稼動しているＯＳ（オペレーティングシステム）又は他のアプリケーションソフト等と共同して前記実施形態の機能が実現される場合も、かかるプログラムは本発明の実施形態に含まれる。また、供給されたプログラムの処理のすべて又は一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて前記実施形態の機能が実現される場合も、かかるプログラムは本発明の実施形態に含まれる。また、本発明をネットワーク環境で利用するべく、全部又は一部のプログラムが他のコンピュータで実行されるようになっていても良い。

例えば、前述した実施形態における半導体装置の設計方法は、図１０に示すようなコンピュータ（設計装置）により実現でき、そのＣＰＵにより前記実施形態での動作が実施される。図１０は、本実施形態における半導体装置の設計方法を実現可能なコンピュータ（設計装置）の構成例を示す図である。バス１００１には、ＣＰＵ１００２、ＲＯＭ１００３、ＲＡＭ１００４、ネットワークインタフェース１００５、入力装置１００６、出力装置１００７、及び外部記憶装置１００８が接続されている。

ＣＰＵ１００２は、データの処理や演算を行うとともに、バス１００１を介して接続された各構成要素を制御するものである。ＲＯＭ１００３には、予めブートプログラムが記憶されており、このブートプログラムをＣＰＵ１００２が実行することにより、コンピュータが起動する。外部記憶装置１００８にコンピュータプログラムが記憶されており、そのコンピュータプログラムがＲＡＭ１００４にコピーされてＣＰＵ１００２により実行することで、例えば前述した半導体装置の設計方法の各処理等が行われる。ＲＡＭ１００４は、データの入出力、送受信のためのワークメモリ、各構成要素の制御のための一時記憶して用いられる。

外部記憶装置１００８は、例えばハードディスク記憶装置やＣＤ−ＲＯＭ等であり、電源を切っても記憶内容が消えない。ネットワークインタフェース１００５は、ネットワークに接続するためのインタフェースである。入力装置１００６は、例えばキーボードやポインティングデバイス（マウス）等であり、各種指定や入力等を行うことができる。出力装置１００７は、ディスプレイやプリンタ等であり、表示や印刷等を行うことができる。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

１１ 電源スイッチ
１２ 論理ブロック（電源ドメイン）
１３ インバータ
Ｔｒ１１ ＤｔＭＯＳトランジスタ
２１ ゲート電極
２４Ａ コンタクト電極
２５ 素子分離絶縁膜（パーシャルトレンチ）
２６ ウェル
２７ 素子分離絶縁膜

Claims (8)

1. 電源供給が制御される複数の論理ブロックと、
   前記論理ブロック毎に前記論理ブロックへの電源の供給及び遮断を制御する複数の電源スイッチとを有し、
   前記電源スイッチは、
   前記論理ブロックと電源線との間に並列され、ゲート電極がコンタクト電極を介してウェルに接続されるとともにボディ領域が素子分離絶縁膜の下のウェル抵抗を介して前記ウェルの前記コンタクト電極との接続部に接続され、前記ゲート電極の信号に応じて前記ボディ領域に与える電位を変化させることでしきい値電圧を制御する複数のトランジスタを有し、
   前記複数のトランジスタの内の複数の第１のトランジスタと、前記複数のトランジスタの内の前記第１のトランジスタとは異なる複数の第２のトランジスタとは、前記ウェルの前記コンタクト電極との接続部と前記ボディ領域との間の遅延特性が異なることを特徴とする半導体装置。
2. 前記複数の第１のトランジスタと前記複数の第２のトランジスタとは、前記ウェルの前記コンタクト電極との接続部と前記ボディ領域との間の前記ウェル抵抗の抵抗値が異なることを特徴とする請求項１記載の半導体装置。
3. 前記トランジスタのゲート電極と前記ウェルとを接続する前記コンタクト電極を配置するための第１の領域を複数有し、複数の前記第１の領域に配置する前記コンタクト電極を間引くことによって、前記遅延特性が制御されていることを特徴とする請求項１又は２記載の半導体装置。
4. 隣接するトランジスタの前記ゲート電極が分離しており、前記分離した前記ゲート電極が素子分離絶縁膜の下のウェル抵抗を介して接続されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
5. 前記電源スイッチが有する前記複数のトランジスタは、第１導電型の第１のウェル上の第２の導電型の第２のウェルに形成され、
   前記第１のウェルに印加する電圧を制御する制御回路を有することを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
6. 電源供給が制御される論理ブロックと電源線との間に並列され、ゲート電極がコンタクト電極を介してウェルに接続されるとともにボディ領域が素子分離絶縁膜の下のウェル抵抗を介して前記ウェルの前記コンタクト電極との接続部に接続され、前記ゲート電極の信号に応じて前記ボディ領域に与える電位を変化させることでしきい値電圧を制御する複数のトランジスタを有する電源スイッチにより、前記論理ブロック毎に前記論理ブロックへの電源の供給及び遮断を制御する半導体装置の設計方法であって、
   （Ａ）前記電源スイッチのレイアウト設計を実行し、
   （Ｂ）前記レイアウト設計により得られたレイアウトデータを基に、パラメータに応じた前記電源スイッチでのシミュレーションを実行し、
   （Ｃ）前記シミュレーションでの前記論理ブロックへの電源投入時における電源電圧の変化量が規定値を超えるか否かを判定し、
   （Ｄ）前記判定の結果、電源投入時における電源電圧の変化量が規定値を超えない場合には、前記電源スイッチを前記パラメータに応じた構成に決定し、
   （Ｅ）前記判定の結果、電源投入時における電源電圧の変化量が規定値を超える場合には、前記パラメータを変更し、前記レイアウト設計により得られているレイアウトデータを基に、変更後のパラメータに応じた前記電源スイッチでのシミュレーションを実行することによって前記（Ｂ）〜（Ｅ）の工程を再び実行し、
   前記パラメータには、前記コンタクト電極の有無、及び前記ウェル抵抗の上の前記素子分離絶縁膜の幅及び長の少なくとも１つを含むことを特徴とする半導体装置の設計方法。
7. 前記判定の結果、電源投入時における電源電圧の変化量が規定値を超える場合には、前記コンタクト電極の数を減らすように前記パラメータを変更することを特徴とする請求項６記載の半導体装置の設計方法。
8. 前記判定の結果、電源投入時における電源電圧の変化量が規定値を超える場合には、前記ウェル抵抗の上の前記素子分離絶縁膜の幅を狭くするように前記パラメータを変更することを特徴とする請求項６記載の半導体装置の設計方法。

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