JP2011199094A - 半導体集積回路及び半導体集積回路の電源スイッチ制御方法 - Google Patents

Abstract

【課題】電源スイッチを非導通状態から導通状態に遷移させる時間を最適化できる半導体集積回路及びその電源スイッチ制御方法を提供する。
【解決手段】共通電源配線と、第１の回路と、それぞれ電源スイッチ制御信号に基づいて導通、非導通が制御され共通電源配線と第１の回路との間を並列に接続する複数の電源スイッチと、電源スイッチ制御信号と複数の電源スイッチとの間に接続され電源スイッチ制御信号が非導通状態から導通状態に遷移するときに電源スイッチ制御信号の遷移をそれぞれ異なった遅延時間だけ遅延させて複数の電源スイッチに伝え複数の電源スイッチをそれぞれ時間をずらして非導通状態から導通状態に遷移させる遅延回路と、各遅延回路の遅延時間の増減を制御する遅延時間制御部と、を備える。
【選択図】図１

Description

本発明は、半導体集積回路及び半導体集積回路の電源スイッチ制御方法に関する。特に、半導体集積回路の内部回路の内、少なくとも一部の回路の電源供給を遮断することのできる電源スイッチを設けた半導体集積回路及びその電源スイッチの制御方法に関する。

半導体集積回路の分野において、微細化が進むにつれて、ＭＯＳトランジスタのサブスレッシュホールド領域でのリーク電流が問題となって来ている。従来はＣＭＯＳの論理回路であれば、クロックを停止すれば電流はほとんど流れないので、単にクロックを停止するだけで問題のないレベルに低消費電力化できた。しかし、プロセスの微細化、素子数の増大、さらなる低消費電力化の市場の要求に対して、単にクロックを停止するだけでは、低消費電力化が不十分になって来ている。

特に携帯用機器など、低消費電力を要求される機器に用いられる半導体集積回路において、増大するリーク電流に対する対策として、一部の回路について、動作が必要なときにのみ通電し、動作が必要のないときには、電源を遮断してリーク電流が流れないようにするパワーゲーティングの技術が用いられるようになって来ている。このパワーゲーティングは、電源を遮断する回路を第１の回路としたときに、半導体集積回路内部の共通電源配線と第１の回路との間に電源スイッチを設け、第１の回路が動作していないときには、その電源スイッチを非導通として、第１の回路に対する電力の供給を遮断する。一方、第１の回路の動作が必要なときは、電源スイッチを導通状態に制御し、共通電源配線から第１の回路に電源を供給する。この様に制御することにより、第１の回路によるリーク電流を削減することができる。また、電源スイッチをトランジスタで構成する場合に、電源スイッチを構成するトランジスタ自体のリーク電流が問題になる場合は、電源スイッチを構成するトランジスタを、たとえば第１の回路に用いられるトランジスタよりリーク電流の少ない、たとえば閾値電圧の高いトランジスタを用いることができる。この様にすれば、第１の回路には、閾値電圧の低いリーク電流は大きくても高速に動作するトランジスタを用い、電源スイッチには、閾値電圧の高い動作速度は遅くともリーク電流の小さいトランジスタを用いることができる。

この様な電源スイッチを用いた半導体集積回路において、第１の回路の電源を遮断しているときに、第１の回路の動作が必要になった場合、速やかに第１の回路を動作させるためには、電源スイッチの非導通状態から導通状態への遷移は速やかであることが必要である。しかし、第１の回路の電源が遮断している状態から通電状態への変化が急峻であると、電源スイッチを導通させる時に大電流が突入電流として流れ、他の回路が誤動作する恐れがある。

特許文献１には、この突入電流による誤動作を防ぐため、突入電流の上限値をあらかじめ決め、電源スイッチを非導通の状態から導通状態に遷移するときに、突入電流がその上限値を超えないように回路を設計する半導体集積回路の設計方法が記載されている。

図９は、特許文献１に記載されている電源スイッチ回路の回路図である。図９において、ＶＤＤＬは半導体集積回路の共通電源配線である。共通電源配線ＶＤＤＬは半導体集積回路外部電源端子ＶＤＤに接続される。また、ＳＷ１〜ＳＷｎは電源スイッチであり、共通電源配線ＶＤＤＬと第１の回路（図示せず）の電源端子ＶＳＤとの間に接続されている。電源スイッチＳＷ１〜ＳＷｎはＰＭＯＳトランジスタで構成されている。／ＥＮは電源スイッチＳＷ１〜ＳＷｎの導通、非導通を制御する電源スイッチ制御信号であり、／ＥＮがロウレベルのときに各電源スイッチＳＷ１〜ＳＷｎは導通するように制御され、／ＥＮがハイレベルのときに各電源スイッチＳＷ１〜ＳＷｎは非導通となるように制御される。１１−２、１１−３〜１１−ｎは遅延回路であり、電源スイッチ制御信号／ＥＮがハイレベルからロウレベルに立ち下がるときに、電源スイッチＳＷ１〜ＳＷｎが突入電流の制約を満足し、かつ、できるだけ速やかに各電源スイッチＳＷ１〜ＳＷｎが非導通から導通状態に遷移するようにその遅延値を決めることが記載されている。特に、各遅延回路を直列に接続し、直列に接続した各遅延素子により各電源スイッチの導通、非導通を制御するようにしているので、遅延素子の遅延時間によって、各電源スイッチが非導通から導通状態に遷移するタイミングを設定することができる。

特開２００８−６５７３２号公報

以下の分析は本発明により与えられる。特許文献１には、突入電流の制約の範囲内で電源スイッチを非導通状態から導通状態へ遷移させる半導体集積回路の設計方法が開示されている。しかし、電源スイッチを備えた半導体集積回路が突入電流により誤動作を発生するか否かをテストする方法は開示されていない。突入電流は一般的に電源電圧が低い場合より高い方が大きくなる。しかし、突入電流による電源電圧変動により誤動作が発生するのは、必ずしも電源電圧が高いときとは、限らない。また、突入電流による誤動作をテストするためには、第１の回路以外の動作中の回路のタイミングと第１の回路の電源スイッチを導通させるタイミングに依存し、ワースト条件を見極めてテストすることは困難である。

本発明の第１の側面による半導体集積回路は、共通電源配線と、第１の回路と、それぞれ電源スイッチ制御信号に基づいて導通、非導通が制御され、前記共通電源配線と前記第１の回路との間を並列に接続する複数の電源スイッチと、前記電源スイッチ制御信号と前記複数の電源スイッチとの間に接続され、前記電源スイッチ制御信号が非導通状態から導通状態に遷移するときに、前記電源スイッチ制御信号の前記遷移をそれぞれ異なった遅延時間だけ遅延させて前記複数の電源スイッチに伝え、前記複数の電源スイッチをそれぞれ時間をずらして非導通状態から導通状態に遷移させる遅延回路と、前記各遅延回路の遅延時間の増減を制御する遅延時間制御部と、を備える。

本発明の第２の側面による半導体集積回路の電源スイッチ制御方法は、共通電源配線と、第１の回路と、前記共通電源配線と前記第１の回路との間を並列に接続する複数の電源スイッチとを含む半導体集積回路において、前記半導体集積回路の機能テストの途中で、前記複数の電源スイッチが非導通であり前記第１の回路に電源が供給されていない状態から第１の時間をかけて、前記複数の電源スイッチを順次非導通状態から導通状態に制御し、前記第１の回路を電源遮断状態から通電状態に遷移させるテストを行い、前記テスト以外の場合に前記第１の回路を電源遮断状態から通電状態に遷移させるときは、前記第１の時間より所定の時間だけ長い第２の時間をかけて、前記複数の電源スイッチを順次非導通状態から導通状態に制御する。

本発明によれば、共通電源配線と、第１の回路と、前記共通電源配線と前記第１の回路との間を並列に接続する複数の電源スイッチとを含む半導体集積回路において、電源スイッチを遮断状態から通電状態に遷移する時間についてテスト時には、通常使用時と異なる時間に設定してテストすることができる。したがって、ワースト条件でテストすることもできる。

本発明の実施例１による半導体集積回路のブロック図である。 実施例１における遅延回路の第２の例を示す回路ブロック図である。 実施例１における遅延回路の第３の例を示す回路ブロック図である。 実施例１における遅延回路の第４の例を示す回路ブロック図である。 実施例１における遅延回路の第５の例を示す回路ブロック図である。 実施例１におけるテスト方法の処理フロー図である。 実施例２による半導体集積回路の主要部のブロック図である。 実施例２におけるテスト方法の処理フロー図である。 従来の電源スイッチ回路の回路図である。

最初に本発明の好ましい実施形態について概説し、その後で各実施例に基づいてより詳細に説明する。なお、実施形態の概説において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。

実施形態１による半導体集積回路は、上記第１の側面に記載したとおりである。一例を挙げれば図１に示すように、電源スイッチ制御信号／ＥＮに基づいて並列に接続された複数の電源スイッチＳＷ１〜ＳＷｎの導通、非導通が制御されるが、電源スイッチ制御信号／ＥＮが非導通状態から導通状態に遷移するときに、遅延回路４０により複数の電源スイッチＳＷ１〜ＳＷｎをそれぞれ時間をずらして非導通状態から導通状態に遷移させる。この遅延回路により、電源スイッチが導通状態に遷移するときの突入電流が避けられる。さらに、遅延回路の遅延時間が遅延時間制御部５０により制御可能に構成されているので、テスト時に、突入電流を通常動作時より厳しい条件に設定してテストすることができる。

また、好ましい実施形態による半導体集積回路１００は、一例を挙げれば図１に示すように、複数の電源スイッチＳＷ１〜ＳＷｎがすべて非導通に制御され、前記共通電源配線から第１の回路への電源の供給が遮断されているときにも共通電源配線２０から電源が供給されて動作する第２の回路３２をさらに備える。そのような半導体集積回路において、電源スイッチＳＷ１〜ＳＷｎが非導通状態から導通状態に遷移し、突入電流が流れると共通電源配線２０の電位が変動し、第２の回路が誤動作する可能性が生じるので、テスト時に、突入電流を通常動作時より厳しい条件に設定して、第２の回路の誤動作の有無をテストすることができる。

また、好ましい実施形態による半導体集積回路１００において、一例を挙げれば図１に示すように、遅延時間制御部５０がテスト時に遅延回路４０の遅延時間を減少させ、電源スイッチ制御信号／ＥＮが非導通状態から導通状態に遷移してから複数の電源スイッチを順次非導通状態から導通状態に遷移させるまでの時間を短くしてテストすることができる。すなわち、遅延回路４０は遅延時間が遅延時間制御信号ＴＭにより容易に遅延時間が制御できる構成とされる。テスト時に遅延時間制御信号ＴＭを制御して電源スイッチが非導通状態から導通状態に遷移する時間を短くしてテストできるので、突入電流をより厳しい条件でテストすることができる。

また、一実施形態による半導体集積回路１００は、一例を図１、図７に示すように、遅延時間制御部５０が、遅延回路４０の遅延時間を増減させてテストすることができるテストモードと、遅延回路４０の遅延時間を固定させる通常動作モードを備えることが好ましい。上記構成によれば、テストモードにおいて、遅延回路の遅延時間を増減させてテストすることができるので、通常動作モードにおける電源スイッチが非導通の状態から導通状態に遷移する時間に対して、マージンを持たせてテストすることができる。例えば、図７に示すように２ビットの信号（ＴＭ１、ＴＭ２）により遅延回路４０の遅延値を制御すれば、４通りの値に遅延回路４０の遅延時間を設定してテストすることができる。

また、一実施形態による半導体集積回路は、一例を図７に示すように、不揮発性メモリ５１をさらに備え、テストモードにおいて、遅延回路４０の遅延時間を増減させてテストしたテスト結果に基づく遅延時間制御値を不揮発性メモリ５１に記憶し、通常動作モードにおいて、遅延時間制御部５０は、不揮発性メモリ５１から読み出した遅延時間制御値に基づいて、遅延回路４０の遅延時間を制御することが好ましい。上記構成によれば、テスト結果に基づいて、一定のマージンを持たせた遅延回路４０の遅延時間制御値を不揮発性メモリ５１に書き込み、通常動作モードでは、不揮発性メモリに書き込んだ遅延回路の遅延時間制御値により、各電源スイッチが非導通状態から導通状態に遷移するタイミングを遅らせることができる。

また、一実施形態による半導体集積回路１００において、図１乃至図５、及び図７にいくつか例を示すように、遅延回路４０が直列に接続された複数の遅延素子（４１−２〜４１−ｎ等）を備え、直列に接続された複数の遅延素子の初段の入力には前記電源スイッチ制御信号／ＥＮが接続され、複数の電源スイッチＳＷ１〜ＳＷｎには、それぞれ直列に接続された複数の遅延素子のいずれかの入力または出力信号が接続されていることが好ましい。上記構成によれば、複数の電源スイッチＳＷ１〜ＳＷｎを、一定の時間差を持って非導通状態から導通状態に遷移させることができるので、突入電流の増大を防ぐことができる。また、各遅延素子の遅延時間を制御することにより、比較的容易に電源スイッチＳＷ１〜ＳＷｎが非導通状態から導通状態に遷移する時間を制御することができる。

また、一実施形態による半導体集積回路１００において、一例を図４、図７に示すように、遅延回路４０は、直列に接続された複数の遅延素子のうち、一部の遅延素子（例えば、図４の４４−２ｂ、４４−３ｂ、４４−ｎｂ、図７の４６−２ｂ、４６−２ｄ）をバイパスして遅延時間を短縮するバイパススイッチ（例えば、図４の４４−２ｃ、４４−３ｃ、４４−ｎｃ、図７の４６−２ｃ、４６−２ｅ）が設けられており、遅延時間制御部５０は、バイパススイッチを制御することにより遅延時間の増減を制御することが好ましい。上記構成によれば、遅延時間制御信号ＴＭ、ＴＭ１、ＴＭ２によって容易に遅延回路４０の遅延時間を制御することができる。

また、一実施形態による半導体集積回路において、一例を図５に示すように、遅延素子４５−２〜４５−ｎは、容量素子４５−２ｃ、４５−３ｃ、４５−ｎｃを備えており、遅延時間制御部は、容量素子のバイアス電圧を制御することにより容量素子の容量値を制御して前記遅延時間の増減を制御する。上記構成によれば、遅延時間制御部が出力する遅延時間制御信号ＴＭが各容量素子に接続されている。たとえば、ＭＯＳダイオードは、端子間の電圧により容量値が異なることが知られているので、遅延時間制御信号ＴＭを容量素子のＤＣバイアス電圧として与えることにより、容量素子の容量値を変化させ、その容量値の変化によって、遅延素子の遅延時間を制御することができる。

さらに、一実施形態による半導体集積回路の電源スイッチ制御方法は、一例として図１、図６を参照すると、共通電源配線（図１の２０参照）と、第１の回路３１と、共通電源配線２０と第１の回路３１との間を並列に接続する複数の電源スイッチＳＷ１〜ＳＷｎとを含む半導体集積回路１００において、半導体集積回路の機能テストの途中で、複数の電源スイッチが非導通であり第１の回路に電源が供給されていない状態から第１の時間をかけて、複数の電源スイッチを順次非導通状態から導通状態に制御し、前記第１の回路を電源遮断状態から通電状態に遷移させるテストを行い（図６参照）、テスト以外の場合に第１の回路を電源遮断状態から通電状態に遷移させるときは、第１の時間より所定の時間だけ長い第２の時間をかけて、複数の電源スイッチを順次非導通状態から導通状態に制御する。例えば、図１の遅延時間制御部５０は、テスト信号ＴＥＳＴを受けて、遅延時間制御信号ＴＭを制御することにより、テスト時よりテスト以外の時に遅延回路４０の遅延時間を一定時間だけ長く制御することにより、電源スイッチを一定の時間だけゆっくりと非導通状態から導通状態に遷移させることができる。上記方法により、テスト時よりテスト以外の通常動作時において、電源スイッチの非導通状態から導通状態への遷移を遅くすることができるので、通常モード時より、テストモード時において、より突入電流の多いより厳しい条件によりテストすることができる。

また、半導体集積回路１００は共通電源配線２０から電源が供給されて動作する第２の回路３２をさらに備え、テストモードにおいて、第２の回路３２の動作中に第１の回路３１を電源遮断状態から通電状態に遷移させる制御を行い、第１の回路３１の通電状態への遷移によって第２の回路の動作に異常が生じないことをテストする。一例を挙げれば、図６に示すように、電源スイッチをすべて遮断し（ステップＳ１）、第２の回路を初期設定（ステップＳ２）した後に電源スイッチを導通させて第１の回路に電源を供給し（ステップＳ３）、電源スイッチの導通による突入電流の影響により第２の回路が誤動作したか否かをテストすることができる（ステップＳ４）。

さらに、図８に一例を示すように、テストモードにおいて第２の回路３２が正常動作する第１の時間の最短値を求め、最短値に動作余裕を持たせて第２の時間を決定することもできる。図８では、正常動作する遅延時間の最短値がステップＳ１２のＹｅｓの場合に求められ、そのテスト結果に基づいて不揮発性メモリ（図７の５１）に通常動作時の遅延値を設定する。通常動作時には、遅延時間制御部５０は、その不揮発性メモリに設定された値に基づいて遅延回路の遅延値を制御することにより、テスト結果に基づいて遅延値を設定することができる。

以上で実施形態の概説を終了し、以下、実施例について、図面に基づいてより詳細に説明する。

［実施例１の構成］
図１は、実施例１による半導体集積回路のブロック図である。図１において、半導体集積回路１００は、第１の回路３１と、第２の回路３２とを備えている。第１の回路３１の電源端子ＶＳＤが電源端子ＶＤＤに接続された共通電源配線２０から並列に接続された複数の電源スイッチＳＷ１〜ＳＷｎを介して供給されるのに対して、第２の回路３２の電源ＶＤＤＬは、共通電源配線２０に直接接続されている。また、第１の回路３１と第２の回路３２には、共通接地配線ＧＮＤＬを介して接地端子ＧＮＤに接続されている。なお、半導体集積回路１００の内部には、第１の回路３１、第２の回路３２以外の他の回路も備えていてもよいが、図１では第１の回路、第２の回路以外の回路は、記載を省略している。

電源端子ＶＤＤ、接地端子ＧＮＤは、それぞれ半導体集積回路１００の外部接続端子であり、電源端子ＶＤＤと接地端子ＧＮＤから半導体集積回路１００の内部回路に電源が供給される。半導体集積回路１００には、電源端子ＶＤＤ、接地端子ＧＮＤ以外にも外部接続端子を備えているが、図１では、記載を省略している。電源端子ＶＤＤは、半導体パッケージや半導体チップ内部の寄生容量Ｃ、寄生抵抗Ｒ、寄生インダクタンスＬを介して半導体チップ内部の共通電源配線２０に接続されている。同様に、接地端子ＧＮＤは、半導体パッケージや半導体チップ内部の寄生容量Ｃ、寄生抵抗Ｒ、寄生インダクタンスＬを介して半導体チップ内部の共通接地配線ＧＮＤＬに接続されている。

電源スイッチＳＷ１〜ＳＷｎは、第１の回路が動作しないときには、非導通となり、共通電源配線２０から第１の回路３１への電源供給を停止する。一方、第１の回路３１が動作するときは、電源スイッチＳＷ１〜ＳＷｎは導通状態となり、電源スイッチＳＷ１〜ＳＷｎを介して電源端子ＶＤＤから共通電源配線２０と電源スイッチＳＷ１〜ＳＷｎを介して第１の回路３１へ電源が供給される。電源スイッチＷ１〜ＳＷｎが非導通となるときは、第１の回路への通電が遮断されるので、第１の回路のリーク電流による無駄な電力の消費を抑制することができる。

各電源スイッチＳＷ１〜ＳＷｎは、ＰＭＯＳトランジスタにより構成され、ソースが共通電源配線２０、ドレインが第１の回路に接続される。電源スイッチを非導通に制御したときのリーク電流を防ぐため、電源スイッチに用いられるＰＭＯＳトランジスタは、第１の回路や第２の回路の論理ゲートに用いられるＰＭＯＳトランジスタより閾値の絶対値の高いリーク電流が流れにくいトランジスタを用いてもよい。各ＰＭＯＳトランジスタの導通、非導通の制御は、電源スイッチ制御部６０が出力する電源スイッチ制御信号／ＥＮにより、制御される。基本的には、電源スイッチ制御部６０が出力する電源スイッチ制御信号／ＥＮがロウレベルのときに、各電源スイッチＳＷ１〜ＳＷｎは導通し、電源スイッチ制御信号／ＥＮがハイレベルのときに、各電源スイッチＳＷ１〜ＳＷｎは非導通となるように制御される。電源スイッチ制御信号／ＥＮは、バッファ回路６１と遅延回路４０を介して各電源スイッチＳＷ１〜ＷｎとなるＰＭＯＳトランジスタのゲートに接続されている。詳しく説明すると、電源スイッチ制御部６０が出力する電源スイッチ制御信号／ＥＮはバッファ回路６１に入力し、バッファ回路６１の出力信号が電源スイッチＳＷ１のゲートと遅延回路４０に入力する。さらに、遅延回路４０の内部では、複数の遅延素子４１−２〜４１−ｎが直列に接続されており、各遅延素子により遅延された電源スイッチ制御信号／ＥＮがそれぞれ、ＳＷ１以外の残りの電源スイッチＳＷ２〜ＳＷｎのゲートに接続されている。この構成により、電源スイッチ制御信号／ＥＮが、ハイレベルからロウレベルに立ち下がった場合、電源スイッチＳＷ１のゲートには、すぐにロウレベルが印加されるのに対して、電源スイッチＳＷ２〜ＳＷｎには、それぞれ遅延回路４０の直列に接続された遅延素子により遅延された電源スイッチ制御信号／ＥＮが遅れて各電源スイッチのゲートに印加されることになる。したがって、電源スイッチＳＷ１が非導通から導通に制御されるタイミングに対して、電源スイッチＳＷ２〜ＳＷｎは、それぞれ遅延素子によって遅れて非導通から導通状態に制御される。この構成により、複数の電源スイッチＳＷ１〜ＳＷｎが同時に非導通から導通状態に制御される場合に共通電源配線２０から電源スイッチＳＷ１〜ＳＷｎを介して第１の回路にいっせいに突入電流が流れるのを避けることができる。

さらに、遅延回路４０の各遅延素子４１−２〜４１−ｎの遅延値は、遅延制御部５０が出力する遅延時間制御信号ＴＭによって制御される。ここでは、遅延時間制御部５０には、テストモードか否かを識別するテスト信号ＴＥＳＴが入力されており、遅延時間制御部５０は、テストモードのときは、テストモード以外のときに比べて遅延素子４１−２〜４１−ｎの遅延時間を一定時間だけ短くするように制御する。

なお、図１の説明において、遅延時間制御部５０、電源スイッチ制御部６０、バッファ回路６１、遅延回路４０内部の素子の電源の接続について特に説明しなかったが、上記回路については、常時動作している必要があるので、第２の回路３２と同様に直接共通電源配線２０と共通接地配線ＧＮＤＬから電源が供給されることが望ましい。

［実施例１の作用］
図１の半導体集積回路において、各電源スイッチＳＷ１〜ＳＷｎが非導通のときは、第１の回路３１の電源端子ＶＳＤは、第１の回路３１内部に流れるリーク電流等によって接地電位ＧＮＤに近い電位まで低下する。その状態において、各電源スイッチＳＷ１〜ＳＷｎを非導通から導通状態に制御すると、電源端子ＶＤＤから共通電源配線２０と電源スイッチＳＷ１〜ＳＷｎを介して第１の回路３１の電源端子ＶＳＤへ電流が流れ、図示しない第１の回路３１の共通接地配線ＧＮＤＬとの寄生容量を充電する。このとき、電源スイッチＳＷ１〜ＳＷｎの非導通から導通への遷移が急激で、電源スイッチのインピーダンスが急激に低下すると、電源端子ＶＤＤと共通電源配線２０との間の寄生容量Ｃ、寄生抵抗Ｒ、寄生インダクタンスＬにより、共通電源配線２０の電圧が変動する。共通電源配線２０は、第２の回路３２にも電源を供給する配線であるので、共通電源配線２０の電位の変動により、第２の回路３２が誤動作する恐れがある。しかし、遅延回路４０により、電源スイッチ制御信号／ＥＮがハイレベルからロウレベルに立ち下がったときに、各電源スイッチＳＷ１〜ＳＷｎが時間差を持って非導通から導通状態に遷移するので、電源スイッチＳＷ１〜ＳＷｎ全体としては比較的ゆっくりとインピーダンスが低下することなり、電源スイッチＳＷ１〜ＳＷｎの急激なインピータダンスの変化による突入電流を防ぐことができる。

また、図１の半導体集積回路によれば、遅延回路の各遅延素子４１−２〜４１−ｎは遅延時間制御信号ＴＭによって、遅延時間が制御可能に構成されている。この構成により、半導体集積回路１００のテスト時に、遅延回路の遅延時間を通常使用時より厳しい条件（遅延時間が短く突入電流がより多くなる条件）に設定してテストすることができる。

一般に、電源スイッチを非導通の状態から導通状態への遷移に要する時間を不必要に長くすると半導体集積回路の動作が遅くなるので好ましくない。したがって、この観点からは、突入電流が誤動作を発生しない範囲でできるだけ、短い時間で非導通から導通状態に遷移することが望ましい。しかし、遷移時間を短くしたときに、突入電流により誤動作が起こりうるか否かをテストすることは困難である。

その理由の第１としては、電圧や温度などの条件がどのような条件のときに突入電流による誤動作が発生しやすいか判定が困難なことである。たとえば、電源電圧は高いほうが低いより突入電流が大きくなる。しかし、誤動作が起こりやすいのは必ずしも電源電圧が高く、突入電流が大きい場合とは限らない。例えば、動作速度は、電源電圧が低いほうが条件は厳しくなる。電源電圧が低い場合に、突入電流により電源電圧が最低動作電圧より低い電圧まで低下する恐れがあるならば、電源電圧が低いときの方が突入電流の電流値そのものは小さくても突入電流により誤動作を発生する可能性が高いことも考えられる。

その理由の第２としては、第１の回路の電源スイッチを非導通から導通状態に切り替えるタイミングと、そのときの第２の回路の状態との組み合わせについてワースト条件となる状態の設定が難しいことである。たとえば、第１の回路と第２の回路が、共にマルチプロセッサシステムのＣＰＵであるとする。第１の回路（ＣＰＵ）の電源スイッチが非導通状態から導通状態に遷移するタイミングとそのときの第２の回路（ＣＰＵ）が実行する処理は、それぞれのＣＰＵの実行するタスク（ソフトウェア）に依存し、どのような場合がワースト条件であるのかを調べて、ワースト条件に設定してテストすることは困難である。

実施例１の半導体集積回路１００は、遅延時間制御信号ＴＭにより、通常動作モードにおいて、実際に電源スイッチが非導通状態から導通状態に遷移するより短い時間で遷移させることができるので、擬似的に突入電流のワースト条件を作り出してテストすることができる。したがって、実施例１の半導体集積回路１００によれば、比較的容易に半導体集積回路１００が電源スイッチのスイッチングによる突入電流により誤動作を起こすことがあり得るか否かをテストすることができる。

［実施例１における遅延回路４０の変形例］
なお、実施例１の遅延回路４０の内部の構成については、様々なバリエーションが考えられる。その遅延回路４０のバリエーションについて説明する。

図２は、実施例１における遅延回路４０の第２の例を示す回路ブロック図である。遅延回路４０の内部の構成以外は、図１の半導体集積回路１００の構成、動作と同一である。したがって、重複する説明は避け、図１の半導体集積回路１００と遅延回路４０の内部構成が異なる点のみについて説明する。図１では、各遅延素子４１−２〜４１−ｎが直列に接続されていたが、図２では、各遅延素子４２−２〜４２−ｎは、バッファ回路６１の出力と、各電源スイッチＳＷ２〜ＳＷｎのゲートとの間に並列に接続されている。また、各遅延素子４２−２〜４２−ｎの遅延時間は、ＳＷ１〜ＳＷｎの順番で順次非導通状態から導通状態に遷移するように遅延時間の大きさがそれぞれ異なる値に設定されている。すなわち、図１と図２では、遅延回路４０内部の遅延素子が直列に接続されているか、並列に接続されているかの違いだけであり、各電源スイッチが非導通の状態から導通状態に遷移する時間等は図１と図２では、変わりはない。時間差を置いて導通させる電源スイッチの数が多い場合は、図２の方が各遅延素子に要求される遅延時間が図１の遅延素子より大きいので、遅延回路のレイアウトに要する面積は、図１の構成より大きくなる。しかし、電源スイッチの数が少なく図２の構成を用いても面積的に大きくならない場合は、図２の遅延回路の構成を用いてもよい。

図３は、実施例１における遅延回路４０の第３の例を示す回路ブロック図である。図３では、各電源スイッチＳＷ２〜ＳＷｎの導通タイミングを制御する遅延素子が遅延時間の短い遅延素子４３−２ａ、４３−３ａ〜４３−ｎａと遅延時間の長い遅延素子４３−２ｂ、４３−３ｂ〜４３−ｎｂが並列に設けられており、並列に設けられた遅延素子のうち、どちらか一方を選択するセレクタ４３−２ｃ、４３−３ｃ〜４３−ｎｃが並列に設けられた遅延素子の後段に設けられており、セレクタを介して各電源スイッチＳＷ２〜ＳＷｎのゲートと後段の遅延素子の入力端子に接続されている。また、遅延時間制御信号ＴＭが各セレクタ４３−２ｃ、４３−３ｃ〜４３−ｎｃの選択信号として接続されており、遅延時間制御信号ＴＭの論理レベルによって、並列に設けられた遅延素子のどちらか一方が選択されて後段に出力される。ここでは、テストモードのときに、遅延時間制御信号ＴＭがハイレベルとなり、遅延時間が短い方の遅延素子４３−２ａ、４３−３ａ〜４３−ｎａが選択され、非テストモードのときに、遅延時間制御信号ＴＭがロウレベルとなり、遅延時間が長い方の遅延素子４３−２ｂ、４３−３ｂ〜４３−ｎｂが選択される。

図４は、実施例１における遅延回路４０の第４の例を示す回路ブロック図である。図４では、各電源スイッチは、二段直列に接続された遅延素子（例えば４４−２ａと４４−２ｂ）の二段目の遅延素子（例えば４４−２ｂ）をバイパスするか否かを選択するバイパスセレクタとなるセレクタ４４−２ｃ、４４−３ｃ、４４−ｎｃを介して導通、非導通が制御される。すなわち、テストモードのときは、遅延制御信号ＴＭはハイレベルとなり、遅延素子４４−２ｂ、４４−３ｂ〜４４−ｎｂはバイパスセレクタ４４−２ｃ、４４−３ｃ、４４−ｎｃによりバイパスされて遅延回路４０の遅延時間は短く設定される。一方、テストモード以外の通常動作モードのときは、遅延制御信号ＴＭはロウレベルとなり、遅延素子４４−２ｂ、４４−３ｂ〜４４−ｎｂはバイパスされずに、遅延素子４４−２ｂ、４４−３ｂ〜４４−ｎｂの遅延時間も含めた長い遅延時間により、各電源スイッチの導通が非導通状態から導通状態に制御される。図４の遅延回路の構成によれば、遅延素子４４−２ｂ、４４−３ｂ、４４−ｎｂの遅延時間は短い時間でよいので、図３の構成に比べると遅延素子のレイアウト面積を小さくすることができる。

図５は、実施例１における遅延回路４０の第５の例を示す回路ブロック図である。図５の直列に接続された遅延素子４５−２、４５−３〜４５−ｎは、直列に接続された２つのインバータ（４５−２ａと４５−２ｂ等）と２つのインバータ間の接続ノードと遅延時間制御信号ＴＭとの間に接続された可変容量素子４５−２ｃ、４５−３ｃ〜４５−ｎｃにより構成される。可変容量素子４５−２ｃ、４５−３ｃ〜４５−ｎｃは、ゲートがインバータ間の接続ノードに、ドレイン、ソート、バックゲートが遅延時間制御信号ＴＭに接続されたＰＭＯＳのＭＯＳダイオード容量である。この可変容量素子４５−２ｃ、４５−３ｃ〜４５−ｎｃは、遅延時間制御信号ＴＭの電圧によって容量値が制御される。遅延時間制御信号ＴＭがハイレベルになると可変容量素子４５−２ｃ、４５−３ｃ〜４５−ｎｃの容量値は小さくなり、各遅延素子４５−２、４５−３〜４５−ｎの遅延値は小さく制御される。一方、遅延時間制御信号ＴＭがロウレベルになると可変容量素子４５−２ｃ、４５−３ｃ〜４５−ｎｃの容量値は相対的に大きくなり、各遅延素子４５−２、４５−３〜４５−ｎの遅延値は大きくなるように制御される。

［実施例１のテストモードの動作］
図６は実施例１の半導体集積回路におけるテスト時の処理フロー図である。半導体集積回路のテストにおいては様々なテストが行われるが、図６は半導体集積回路のテストの中でも、電源スイッチを非導通から導通状態に制御するときの突入電流による誤動作の有無のテストに着目した処理フロー図である。ステップＳ１では、第１の回路３１に電源を供給する電源スイッチＳＷ１〜ＳＷｎをすべて遮断する。ステップＳ２では、第２の回路３２を初期設定し、電源変動による影響をできるだけ受けやすい状態に設定する。ステップＳ１、ステップＳ２は、どの順番で行ってもよいが、ステップＳ３の前までに、第１の回路の電源は遮断されて電源端子ＶＳＤの電圧が接地電圧ＧＮＤに近い電圧まで低下しており、第２の回路が電源電圧の変動による影響をできるだけ受けやすい状態に設定しておくことが必要である。ステップＳ３では、各電源スイッチＳＷ１〜ＳＷｎをテストモード以外の通常動作モードより短時間に非導通状態から導通状態に順次制御し、第１の回路を電源の遮断状態から通電状態に遷移させる。ステップＳ４では、ステップＳ３による第１の回路の電源投入により、第２の回路が誤動作したか否かをテストする。上記手順によって、第２の回路が誤動作しなかった場合には、テストモード以外の通常動作モードより厳しい突入電流が多くなる条件において誤動作しなかったので、通常動作モードでの突入電流による誤動作が起きないことを比較的容易に保証することができる。

図７は、実施例２による半導体集積回路１００Ａの主要部のブロック図である。図７には、第１の回路３１、第２の回路３２、電源端子ＶＤＤ、接地端子ＧＮＤ等は記載を省略しているが、図示しない部分は、図１に示す実施例１の構成と同様である。図７の実施例２の半導体集積回路１００Ａは、不揮発性メモリ５１を備えており、不揮発性メモリ５１は、遅延時間制御部５０に接続されている。また、遅延時間制御部５０は複数ビットの遅延時間制御信号ＴＭ１、ＴＭ２を遅延回路４０に出力し、遅延回路４０は、複数のビットの遅延時間制御信号ＴＭ１、ＴＭ２によって遅延回路４０の遅延時間が制御される点が図１の実施例１とは異なっている。

遅延回路４０の内部は、電源スイッチＳＷ１と電源スイッチＳＷ２の導通時の遅延時間を制御する遅延素子のみを図７には、図示しているが、ＳＷ３〜ＳＷｎの導通、非導通を制御する遅延回路内部の遅延素子の構成は図７に図示するＳＷ２を制御する遅延素子の構成と同一である。電源スイッチＳＷ２の導通タイミングを遅延させる遅延回路４０の部分について説明する。遅延素子４６−２ａの入力信号がバッファ回路６１の出力と電源スイッチＳＷ１のゲートに接続され、遅延素子４６−２ａの出力信号は遅延素子４６−２ｂの入力端子とバイパスセレクタ４６−２ｃの入力端子のひとつに接続される。遅延素子４６−２ｂの出力信号は、バイパスセレクタ４６−２ｃの残りの入力端子に接続される。バイパスセレクタ４６−２ｃの出力信号は、遅延素子４６−２ｄの入力端子とバイパスセレクタ４６−２ｅの入力端子のひとつに接続される。遅延素子４６−２ｄの出力信号は、バイパスセレクタ４６−２ｅの入力端子の残りに接続される。バイパスセレクタ４６−２ｅの出力信号は、電源スイッチＳＷ２のゲートと、図示しない次段の遅延素子の入力端子に接続される。また、バイパスセレクタ４６−２ｃには選択信号として遅延時間制御信号ＴＭ１が、バイパスセレクタ４６−２ｅには選択信号として遅延時間制御信号ＴＭ２がそれぞれ接続される。

上記構成で、直列に接続された遅延素子４６−２ａ、４６−２ｂ、４６−２ｄのうち、遅延素子４６−２ｂをバイパスするか否かは、バイパスセレクタ４６−２ｃを介して遅延時間制御信号ＴＭ１によって制御され、遅延時間制御信号ＴＭ１がハイレベルのときは、遅延素子４６−２ｂはバイパスされ、遅延時間制御信号ＴＭ１がロウレベルのときは、遅延素子４６−２ｂはバイパスされずに直列接続された遅延素子に組み入れられる。同様に、遅延素子４６−２ｄをバイパスするか否かは、バイパスセレクタ４６−２ｅを介して遅延時間制御信号ＴＭ２によって制御され、遅延時間制御信号ＴＭ２がハイレベルのときは、遅延素子４６−２ｄはバイパスされ、遅延時間制御信号ＴＭ２がロウレベルのときは、遅延素子４６−２ｄはバイパスされずに直列接続された遅延素子に組み入れられる。

この構成により、電源スイッチ制御信号／ＥＮをハイレベルからロウレベルに制御して各電源スイッチを非導通状態から導通状態に制御するとき、電源スイッチＳＷ１を導通状態に制御してから電源スイッチＳＷ２を導通状態に制御するまでの時間は、２ビットの遅延時間制御信号ＴＭ１、ＴＭ２によって以下のように制御することができる。すなわち、遅延時間制御信号ＴＭ１、ＴＭ２がいずれもロウレベルであるときは、遅延素子４６−２ａ、４６−２ｂ、４６−２ｄの遅延時間の合計により決まり、遅延時間制御信号ＴＭ１がハイレベル、ＴＭ２がロウレベルのときは、遅延素子４６−２ａと４６−２ｄとの遅延時間の合計時間により決まり、遅延時間制御信号ＴＭ１がロウレベル、ＴＭ２がハイレベルのときは、遅延素子４６−２ａと４６−２ｂとの遅延時間の合計時間により決まり、遅延時間制御信号ＴＭ１、ＴＭ２が共にハイレベルのときは、遅延素子４６−２ａの遅延時間のみによって決まる。なお、ここでは、パイバスセレクタ４６−２ｃ、４６−２ｅ及び接続配線の遅延時間は無視している。

すなわち、ＴＭ１、ＴＭ２の２ビットの遅延時間制御信号によって、４通りに電源スイッチＳＷ１が導通してから電源スイッチＳＷ２が導通するまでの時間を制御できる。なお、上記の説明は、電源スイッチＳＷ１とＳＷ２の間に設けられる遅延回路４０の部分とその遅延時間の制御について、説明したが、ＳＷ３以降の電源スイッチの導通タイミングを制御する遅延回路４０の部分の構成と遅延時間の制御についても上記の説明と同様である。

また、不揮発性メモリ５１は、制御時間制御部５０に接続される。テストモードでは、遅延時間制御信号ＴＭ１、ＴＭ２が制御され、遅延回路の遅延時間を変化させてテストを行った判定結果に基づいて、不揮発性メモリ５１に遅延時間制御値が記録される。一方、テストモード以外の通常動作時に、半導体集積回路１００Ａは不揮発性メモリ５１に記録されたこの遅延時間制御値に基づいて、遅延時間制御部５０が遅延回路４０の遅延時間を制御する。このような構成にすることにより、テストモードにおいて、誤動作を起こさない最短の遅延時間を求め、テストモード以外の通常動作モードでは、テストモードで誤動作を起こさないことを確認した遅延回路４０の遅延時間に一定のマージンを加えて、電源スイッチを非導通の状態から導通状態に制御することができる。

［実施例２のテストモードの動作］
図８は、実施例２におけるテスト方法の処理フロー図である。図８において、ステップＳ１１では、遅延時間制御部５０（図７）は、遅延時間制御信号ＴＭ１、ＴＭ２をいずれもハイレベルに設定し、遅延回路４０の遅延時間を最短に設定する。次にステップＳ１乃至Ｓ４は、図６で説明した実施例１のテストモードの動作と同一である。すなわち、ステップＳ１では、第１の回路３１に電源を供給する電源スイッチＳＷ１〜ＳＷｎをすべて遮断する。ステップＳ２では、第２の回路３２を初期設定し、電源変動による影響をできるだけ受けやすい状態に設定する。ステップＳ３では、各電源スイッチＳＷ１〜ＳＷｎを順次導通させ、第１の回路を電源の遮断状態から通電状態に遷移させる。ステップＳ４では、ステップＳ３による第１の回路の電源投入により、第２の回路が誤動作したか否かをテストする。

次にステップＳ１２では、ステップＳ４の結果に基づいて、第２の回路の動作が正常であったか否かを判断する。ＹＥＳ（正常動作と判定）の場合は、遅延回路４０の遅延時間を最短に設定しても第２の回路は突入電流による誤動作を生じなかったのであるから、そのときの遅延回路の遅延時間の設定を遅延時間制御値（略して遅延値）として不揮発性メモリ５１に書き込んで、テストを終了する。ステップＳ１２でＮＯ（誤動作と判定）の場合は、そのときの遅延回路４０の遅延時間が最大に設定されていたか否かを確認する（ステップＳ１４）。遅延回路４０の遅延時間が最大に設定されている場合に誤動作した場合は、その半導体集積回路が不良品であると判定してテストを終了する（ステップＳ１６）。遅延回路４０の遅延時間が最大値に設定されていない場合は、遅延回路４０の遅延時間を長くすれば、突入電流による誤動作を回避できる可能性があるので遅延時間制御部５０は、遅延時間設定信号ＴＭ１、ＴＭ２の設定を変更して遅延回路４０の遅延時間が長くなるように設定し、ステップＳ１へ戻る（ステップＳ１５）。このようにしてステップＳ１３に進んで正常動作したと判定されるか、ステップＳ１６で不良品と判定されるまで遅延回路４０の遅延時間を徐々に増加させてテストを繰り返す。

テストモード以外の通常動作モードでは、図８の処理フローによってテスト時にステップＳ１３により不揮発性メモリ５１に書き込まれた遅延時間制御値を用いて一定のマージンを加えて遅延時間制御部５０により遅延回路４０の遅延時間を固定する。なお、遅延時間制御値が不揮発性メモリ５１に書き込まれるのは、テストモードでのみ行われ、テストモード以外の通常動作モードでは、不揮発性メモリ５１への遅延時間制御値の書き込みは行われず、遅延時間制御値が読み出されるのみである。

なお、不揮発性メモリはどの様な種類の不揮発性メモリであってもよい。例えば、ヒューズ回路でもよいし、フラッシュメモリの一部の領域を用いて記録させてもよい。要は、テスト結果を保存しておくことができ、半導体集積回路の電源を切断した後もデータを保存できるメモリならば、どのようなメモリを用いてもよい。

なお、上記のように本発明の好ましい実施例について説明したが、本発明の実施例は様々なバリエーションに展開することが可能である。たとえば、実施例１の図１において、共通電源配線２０は外部接続端子ＶＤＤに直接接続されているが、半導体集積回路の内部に定電圧回路を設けて、その定電圧回路の出力する電圧を共通電源配線へ供給してもよい。そのような場合に、定電圧回路の電流供給能力が限られている場合は、図１のように外部電源端子を直接共通電源配線２０に接続するよう、さらに突入電流により、定電圧回路の出力する共通電源配線２０の電圧は影響を受けやすくなる。その様な場合は、より電源スイッチの導通により誤動作を生じる可能性がより高いと考えられるので、本発明の効果もより大きなものとなる。

また、第１の回路、第２の回路はどのような回路であってもよい。要は、第１の回路が電源スイッチにより電源が非導通、導通が制御される回路であって、第２の回路は、その第１の回路を非導通の状態から導通状態に制御することにより誤動作を生じうる回路であればどのような回路であってもよい。

また、実施例１の図１では、第２の回路３２は、共通電源配線２０から直接電源配線が接続されているが、共通電源配線２０と第２の回路３２との間に別の電源スイッチが存在してもよい。ただし、その別の電源スイッチは、少なくとも電源スイッチＳＷ１〜ＳＷｎが非導通状態から導通状態に遷移するときに導通していることがあるものとする。そのような場合は、第１の回路、第２の回路はそれぞれ処理が必要なときには、対応する電源スイッチが導通状態に制御され、処理が必要でないときには、対応する電源スイッチは非導通状態に制御される。

また、上記各実施例では、第１の回路の電源を遮断状態から通電状態に設定した場合に、動作中の第２の回路が誤動作する不良モードについて主に説明したが、第１の回路の電源を遮断状態から通電状態に急速に通電させ、その直後に第１の回路を動作させた場合には、第１の回路自体が正常動作しない場合も考えられる。そのような不良モードに対しても本発明によれば、電源スイッチを非導通状態から導通状態に遷移する時間を変えることができるので、有効である。

なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明は、少なくとも回路の一部について、電源の供給、遮断を制御する電源スイッチを用いた半導体集積回路において、広く用いることができる。

２０：共通電源配線
３１：第１の回路
３２：第２の回路
４０：遅延回路
４１−２〜４１−ｎ、４２−２〜４２−ｎ、４３−２ａ、４３−２ｂ、４３−３ａ、４３−３ｂ、４３−ｎａ、４３−ｎｂ、４４−２ａ、４４−２ｂ、４４−３ａ、４４−３ｂ、４４−ｎａ、４４−ｎｂ、４５−２〜４５−ｎ、４６−２ａ、４６−２ｂ、４６−２ｄ：遅延素子
４３−２ｃ、４３−３ｃ、４３−ｎｃ：セレクタ
４４−２ｃ、４４−３ｃ、４４−ｎｃ、４６−２ｃ、４６−２ｅ：セレクタ（バイパススイッチ）
４５−２ａ、４５−２ｂ、４５−３ａ、４５−３ｂ、４５−ｎａ、４５−ｎｂ：インバータ
４５−２ｃ、４５−３ｃ、４５−ｎｃ：（可変）容量素子
５０：遅延時間制御部
５１：不揮発性メモリ
６０：電源スイッチ制御部
６１：バッファ回路
１００、１００Ａ：半導体集積回路
ＧＮＤ：接地端子
ＳＷ１〜ＳＷｎ：電源スイッチ
ＶＤＤ、ＶＳＤ：電源端子
／ＥＮ：電源スイッチ制御信号
ＧＮＤＬ：共通接地配線
ＴＭ、ＴＭ１、ＴＭ２：遅延時間制御信号
ＴＥＳＴ：テスト信号

Claims (11)

1. 共通電源配線と、
   第１の回路と、
   それぞれ電源スイッチ制御信号に基づいて導通、非導通が制御され、前記共通電源配線と前記第１の回路との間を並列に接続する複数の電源スイッチと、
   前記電源スイッチ制御信号と前記複数の電源スイッチとの間に接続され、前記電源スイッチ制御信号が非導通状態から導通状態に遷移するときに、前記電源スイッチ制御信号の前記遷移をそれぞれ異なった遅延時間だけ遅延させて前記複数の電源スイッチに伝え、前記複数の電源スイッチをそれぞれ時間をずらして非導通状態から導通状態に遷移させる遅延回路と、
   前記各遅延回路の遅延時間の増減を制御する遅延時間制御部と、
   を備えることを特徴とする半導体集積回路。
2. 前記複数の電源スイッチがすべて非導通に制御され、前記共通電源配線から第１の回路への電源の供給が遮断されているときにも前記共通電源配線から電源が供給されて動作する第２の回路をさらに備えることを特徴とする請求項１記載の半導体集積回路。
3. 前記遅延時間制御部がテスト時に前記遅延回路の遅延時間を減少させ、前記電源スイッチ制御信号が非導通状態から導通状態に遷移してから前記複数の電源スイッチを順次非導通状態から導通状態に遷移させるまでの時間を短くしてテストすることを特徴とする請求項１または２記載の半導体集積回路。
4. 前記遅延時間制御部が、前記遅延回路の遅延時間を増減させてテストすることができるテストモードと、前記遅延回路の遅延時間を固定させる通常動作モードを備えることを特徴とする請求項１乃至３いずれか１項記載の半導体集積回路。
5. 不揮発性メモリをさらに備え、
   前記テストモードにおいて、前記遅延回路の遅延時間を増減させてテストしたテスト結果に基づく遅延時間制御値を前記不揮発性メモリに記憶し、
   前記通常動作モードにおいて、前記遅延時間制御部は、前記不揮発性メモリから読み出した前記遅延時間制御値に基づいて、前記遅延回路の遅延時間を制御することを特徴とする請求項４記載の半導体集積回路。
6. 前記遅延回路は直列に接続された複数の遅延素子を備え、前記直列に接続された複数の遅延素子の初段の入力には前記電源スイッチ制御信号が接続され、前記複数の電源スイッチには、それぞれ直列に接続された複数の遅延素子のいずれかの入力または出力信号が接続されていることを特徴とする請求項１乃至５いずれか１項記載の半導体集積回路。
7. 前記遅延回路は、前記直列に接続された複数の遅延素子のうち、一部の遅延素子をバイパスして遅延時間を短縮するバイパススイッチが設けられており、前記遅延時間制御部は、前記バイパススイッチを制御することにより前記遅延時間の増減を制御することを特徴とする請求項６記載の半導体集積回路。
8. 前記遅延素子は、容量素子を備えており、
   前記遅延時間制御部は、前記容量素子のバイアス電圧を制御することにより容量素子の容量値を制御して前記遅延時間の増減を制御することを特徴とする請求項６または７記載の半導体集積回路。
9. 共通電源配線と、
   第１の回路と、
   前記共通電源配線と前記第１の回路との間を並列に接続する複数の電源スイッチとを含む半導体集積回路において、
   前記半導体集積回路の機能テストの途中で、前記複数の電源スイッチが非導通であり前記第１の回路に電源が供給されていない状態から第１の時間をかけて、前記複数の電源スイッチを順次非導通状態から導通状態に制御し、前記第１の回路を電源遮断状態から通電状態に遷移させるテストを行い、
   前記テスト以外の場合に前記第１の回路を電源遮断状態から通電状態に遷移させるときは、前記第１の時間より所定の時間だけ長い第２の時間をかけて、前記複数の電源スイッチを順次非導通状態から導通状態に制御することを特徴とする半導体集積回路の電源スイッチ制御方法。
10. 前記半導体集積回路は前記共通電源配線から電源が供給されて動作する第２の回路をさらに備え、
    前記テストモードにおいて、前記第２の回路の動作中に前記第１の回路を電源遮断状態から通電状態に遷移させる制御を行い、前記第１の回路の前記通電状態への遷移によって前記第２の回路の動作に異常が生じないことをテストすることを特徴とする請求項９記載の半導体集積回路の電源スイッチ制御方法。
11. 前記テストモードにおいて前記第２の回路が正常動作する前記第１の時間の最短値を求め、前記最短値に動作余裕を持たせて前記第２の時間を決定することを特徴とする請求項９または１０に記載の半導体集積回路の電源スイッチ制御方法。

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