JP2017509202A - 電圧降下を制約することによる、パワーゲーティングされた複数のセクションのサイジング - Google Patents

Abstract

漸進的にサイズが大きくなる複数のセクション（３１０（１）−３１０（Ｍ））を備える回路をパワーアップするための方法が説明される。この方法は、回路をパワーアップするための信号を受信することと、その信号に応答して、サイズが大きくなっていく順番で、それら複数のセクション（３１０（１）−３１０（Ｍ））を連続的にパワーアップすることとを備える。

Description

[0001] 本開示の複数の態様は、一般にパワーゲーティング（power gating）に関し、より具体的には、電圧降下（voltage droop）を制約することによって、パワーゲーティングされた複数のセクション（power-gated sections）をサイジング（sizing）することに関する。

[0002] パワー分配ネットワーク（ＰＤＮ：power distribution network）は、電力供給装置（power supply）（例えば、バッテリ）から、ダイ上の様々な回路へ電力を分配（distribute）するために使用され得る。電力を節約するために、ＰＤＮは、パワーゲーティングを用い得、そこでは、ＰＤＮは、ある回路が非アクティブの時、その回路からの電力漏れ（power leakage）を防ぐために、電力供給装置からその回路を切断する。回路のディメンション（dimensions）が、ディープナノメートル範囲へと（into the deep nanometer range）スケールダウンされるにつれ、電力漏れは著しく増加する。故に、パワーゲーティングは、電力消費を低減し、モバイルデバイスのバッテリ寿命を延ばすために、重要性を増してきている。

[0003] 以下は、１つ以上の実施形態の基本的な理解を提供するために、そのような実施形態の簡略化された概要を提示する。この概要は、考えられる全ての実施形態の広範な概観ではなく、全ての実施形態の重要要素や決定的要素を特定するようにも、何れかまたは全ての実施形態の範囲を定める（delineate）ようにも意図されていない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、簡略化された形式で１つ以上の実施形態のうちのいくつかの概念を提示することである。

[0004] 第１の態様に従って、ダウンストリーム回路におけるパワーゲーティングされた複数のセクションをサイジングするための方法がここに説明される。この方法は、アップストリーム回路のキャパシタンスと、電圧降下制約条件（a voltage-droop constraint）とに基づいて、第１のセクションに関するキャパシタンスを決定することと、アップストリーム回路のキャパシタンスと、電圧降下制約条件と、第１のセクションに関する決定されたキャパシタンスとに基づいて、第２のセクションに関するキャパシタンスを決定することと、アップストリーム回路のキャパシタンスと、電圧降下制約条件と、第１のおよび第２のセクションに関する決定されたキャパシタンスとに基づいて、第３のセクションに関するキャパシタンスを決定することと、を備える。この方法はまた、第１の、第２の、および第３のセクションの各々のサイズを、それらセクションの各々に関する決定されたキャパシタンスに基づいて決定することを備える。

[0005] 第２の態様は、漸進的に（progressively）サイズが大きくなる複数のセクションを備える回路をパワーアップするための方法に関する。この方法は、回路をパワーアップ（powering up）するための信号を受信することと、その信号に応答して、サイズが大きくなっていく順番で、複数のセクションを連続的に（sequentially）パワーアップすることとを備える。

[0006] 第３の態様は、漸進的にサイズが大きくなる複数のセクションを備える回路をパワーアップするための装置に関する。この装置は、回路をパワーアップするための信号を受信するための手段と、その信号に応答して、サイズが大きくなっていく順番で、複数のセクションを連続的にパワーアップするための手段とを備える。

[0007] 第４の態様は、漸進的にサイズが大きくなる複数のセクションを備える回路をパワーアップするための装置に関する。この装置は、複数のスイッチを備え、ここで、それらスイッチの各々は、複数のセクションのうちのそれぞれ１つをパワーレールに選択的に接続するように構成される。この装置はまた、それらスイッチが、サイズが大きくなっていく順番で、複数のセクションを連続的にパワーアップするように、それらスイッチを連続的に閉じるように構成される電力管理デバイスを備える。

[0008] 前述した目的および関連する目的を達成するために、１つ以上の実施形態は、以下で十分に説明され、且つ特許請求の範囲において具体的に指摘される特徴を備える。以下の説明および添付図面は、１つ以上の実施形態のある特定の例示的な態様を詳細に記載する。しかしながら、これらの態様は、様々な実施形態の原理が用いられ得る様々な方法のほんの一部しか示しておらず、説明される実施形態は、そのような態様およびそれらの同等物の全てを含むことが意図されている。

[0009] 図１は、アップストリーム回路およびダウンストリーム回路へ電力を分配するためのパワー分配ネットワーク（ＰＤＮ：power distribution network）の例を示す。 [0010] 図２は、複数の等しいサイズのセクションへ分割されたダウンストリーム回路の例を示す。 [0011] 図３は、本開示の実施形態に従って、漸進的にサイズが大きくなる複数のセクションへ分割されたダウンストリーム回路を示す。 [0012] 図４は、本開示の実施形態に従って、ダウンストリーム回路におけるパワーゲーティングされた複数のセクションをサイジングするための方法を示すフローダイアグラムである。 [0013] 図５は、本開示の実施形態に従って、パワーアップシーケンスの間の、アップストリーム回路およびダウンストリーム回路の２つのセクションに関する電圧波形の例を示す。 [0014] 図６は、本開示の実施形態に従って、ダウンストリーム回路の複数のセクションを連続的にパワーアップするための回路を示す。 [0015] 図７は、本開示の実施形態に従って、回路の複数のセクションを連続的にパワーアップするための方法を示すフローダイアグラムである。

詳細な説明

[0016] 添付図面に関連して以下に記載される詳細な説明は、様々な構成のうちの１つの説明として意図されており、ここに説明される概念が実施され得る唯一の構成を表すようには意図されていない。詳細な説明は、様々な概念の徹底した理解を提供することを目的として特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実施され得ることは、当業者に明らかであるだろう。いくつかの例では、そのような概念をあいまいにすることを避けるために、周知の構造およびコンポーネントはブロック図の形式で示される。

[0017] 図１は、ＤＣ電力供給装置１１０からアップストリーム回路１１５およびダウンストリーム回路１２０へ電力を分配するためのパワー分配ネットワーク（ＰＤＮ：power distribution network）の例を示す。図１におけるインダクタＬおよびレジスタＲは、それぞれ、電力供給装置１１０と回路１１５および１２０との間のパッケージング相互接続（packaging interconnects）ならびに基板のインダクタンスおよび抵抗をモデル化（model）する。アップストリーム回路１１５およびダウンストリーム回路１２０は、同じダイ上に配置され得る。

[0018] ＰＤＮは、電力を節約するためにパワーゲーティングを用い得る。この点で、ＰＤＮは、ダウンストリーム回路１２０を電力供給装置１１０に選択的に接続するための電力スイッチ１３０を含む。ダウンストリーム回路１２０がアクティブである時、電力スイッチ１３０は、ダウンストリーム回路１２０に電力を供給するためにオンにされ（turned on）、ダウンストリーム回路１２０が非アクティブである時、電力スイッチ１３０は、電力供給装置１１０をダウンストリーム回路１２０から切断するためにオフにされる（turned off）。これにより、ダウンストリーム回路１２０が非アクティブである時、ダウンストリーム回路１２０からの電力漏れが低減され、電力の節約になる。

[0019] ダウンストリーム回路１２０がアクティブである時、電力スイッチ１３０を通したＩＲ電圧降下（voltage drop）を最小化するために、電力スイッチ１３０が非常に低い抵抗を有することが望ましい。しかしながら、これは、電力スイッチ１３０が最初に閉じられた時にアップストリーム回路１１５における供給電圧に大きな降下（droop）を招く可能性があり、アップストリーム回路１１５における論理に誤動作を生じさせる可能性がある。その大きな電圧降下は、ダウンストリーム回路１２０における複数のキャパシタによって引き起こされる。それらキャパシタは、ダウンストリーム回路１２０のトランジスタ中の寄生メタルラインキャパシタ（parasitic metal-line capacitors）および寄生キャパシタ（parasitic capacitors）を含み得る。ダウンストリーム回路１２０におけるそれらキャパシタは、ダウンストリーム回路１２０が非アクティブ状態から最初に覚醒される時、ほぼ全く電荷を有さない（have approximately no charge）。その結果、アップストリーム回路１１５およびダウンストリーム回路１２０が初めに電力スイッチ１３０によって接続される時、大量の電荷が、アップストリーム回路１１５におけるキャパシタからダウンストリーム回路１２０におけるキャパシタへ素早く流れ、アップストリーム回路１１５における供給電圧に降下を引き起こす。ＰＤＮは、ＰＤＮにおけるインダクタンスが原因で、電圧降下を防ぐのに十分な程速く電荷を供給することができない。

[0020] 電圧降下のサイズは、以下の方程式によって近似され（be approximated）得る。

ここで、Ｃ_ｕｐはアップストリーム回路１１５のキャパシタンスであり、Ｃ_ｄｎはダウンストリーム回路１２０のキャパシタンスであり、Ｄｒｏｏｐは電圧降下が原因のアップストリーム回路１１５における供給電圧の降下率を表す。例えば、０．１０のＤｒｏｏｐは、供給電圧の１０％の降下を表す。方程式（１）は、オン抵抗がゼロである（having zero on resistance）理想的な電力スイッチ１３０を想定している。

[0021] 方程式（１）から分かるように、電圧降下は、ダウンストリーム回路１２０のキャパシタンスがアップストリーム回路１１５のキャパシタンスと比較して大きい時、大きくなる可能性がある。例えば、Ｃ_ｕｐとＣ_ｄｎとがおおよそ等しい時、Ｄｒｏｏｐはおおよそ０．５（すなわち、供給電圧の５０％）であり、それは大抵の場合には容認し難い程高い（unacceptably high）。

[0022] 電圧降下を容認可能な限界内に保つための１つのアプローチは、ダウンストリーム回路１２０を複数のセクション（電力ドメイン）へ分割し、全体のダウンストリーム回路１２０を一度にパワーアップする代わりに、ダウンストリーム回路１２０のそれら複数のセクションを連続的にパワーアップすることである。この点で、図２は、ダウンストリーム回路１２０がＮ個の等しいサイズのセクション２１０（１）−２１０（Ｎ）へ分割され、電力スイッチ１３０がＮ個のスイッチ２３０（１）−２３０（Ｎ）を備える例を示す。各スイッチ２３０（１）−２３０（Ｎ）は、セクション２１０（１）−２１０（Ｎ）のうちのそれぞれ１つを電力供給装置１１０に選択的に接続するように構成される。これにより、ダウンストリーム回路１２０の各セクション２１０（１）−２１０（Ｎ）が別々にパワーアップされることが可能になる。

[0023] ダウンストリーム回路１２０が非アクティブの時、電力漏れを低減するために、スイッチ２３０（１）−２３０（Ｎ）は全て開かれる。ダウンストリーム回路１２０が非アクティブ状態から覚醒される（be awakened）ことになる時、スイッチ２３０（１）−２３０（Ｎ）は、ダウンストリーム回路１２０のセクション２１０（１）−２１０（Ｎ）を連続的にパワーアップするために連続的にオンにされる。第１のスイッチ２３０（１）は、時間ｔ０においてオンにされ、第２のスイッチ２３０（２）は、時間ｔ１においてオンにされ、第３のスイッチ２３０（３）は、時間ｔ２においてオンにされ、Ｎ番目のスイッチ２３０（Ｎ）が時間ｔ（Ｎ−１）においてオンにされるまで、そのように続く（and so forth）。隣接したスイッチ間の時間遅延は、複数のスイッチのうちの１つがオンにされる時、アップストリーム回路１１５が名目供給電圧（nominal supply voltage）に戻って落ち着く（settle back）のに十分な時間を取るまで次のスイッチがオンにされないように、選ばれ得る。

[0024] このように、ダウンストリーム回路１２０が覚醒されることになる時、スイッチ２３０（１）−２３０（Ｎ）は、全体のダウンストリーム回路１２０を一度にパワーアップする代わりに、ダウンストリーム回路１２０のセクション２１０（１）−２１０（Ｎ）を連続的にパワーアップするために、連続的にオンにされる。各セクション２１０（１）−２１０（Ｎ）は、ダウンストリーム回路１２０のキャパシタンスのごく一部のみを有する。したがって、スイッチ２３０（１）−２３０（Ｎ）がオンにされる度に、充電される（charged up）必要があるのはダウンストリーム回路１２０のキャパシタンスのごく一部のみであり、これは格段により小さい電圧降下をもたらす。

[0025] このアプローチの難点は、ダウンストリーム回路１２０のセクション２１０（１）−２１０（Ｎ）を連続的にパワーアップすることが、ダウンストリーム回路１２０の起動時間（wakeup time）を増加させることである。したがって、電圧降下制約条件内にまだ留まりながらもダウンストリーム回路の起動時間を低減するために、複数のセクションのサイズを最適化するための技法が望まれることになる。

[0026] 以下にさらに説明されるように、本開示の実施形態は、電圧降下制約条件内にまだ留まりながらも起動時間を低減するために、ダウンストリーム回路のパワーゲーティングされた複数のセクションをサイジングするための技法を提供する。

[0027] 上の方程式（１）は、ダウンストリームキャパシタンスＣ_ｄｎを、アップストリームキャパシタンスＣ_ｕｐおよびＤｒｏｏｐの関数として（as a function of）表現するために、以下のように書き直され得る。

方程式（２）は、方程式（２）におけるＤｒｏｏｐを電圧降下制約条件に等しいように設定することによって、所与のアップストリームキャパシタンスＣ_ｕｐおよび電圧降下制約条件に対するダウンストリームキャパシタンスＣ_ｄｎを決定するために使用されることができる。例えば、０．０５の電圧降下制約条件（すなわち、供給電圧の５％）の場合、ダウンストリームキャパシタンスＣ_ｄｎは、おおよそ０．０５２６３＊Ｃ_ｕｐに等しい。

[0028] 方程式（２）は、ダウンストリーム回路１２０の各セクションに関するキャパシタンスを決定するために、以下のように、拡張されることができる。

ここで、Ｃ_ｄｎ（ｎ）は、ダウンストリーム回路１２０のｎ番目のセクションに関するキャパシタンスであり、Ｃ_ｕｐは、アップストリーム回路１１５のキャパシタンスであり、

は、ダウンストリーム回路１２０の前の複数のセクションのキャパシタンスの合計である。したがって、前の複数のセクションのキャパシタンスは、方程式（３）におけるトータルのアップストリームキャパシタンスの一部として含まれる。これは、ダウンストリーム回路１２０のｎ番目のセクションに関するスイッチがオンにされる時間までに、ダウンストリーム回路１２０の前の複数のセクションが既に供給電圧に充電されているからである。その結果、前の複数のセクションのキャパシタンスにおける電荷は、ｎ番目のセクションのキャパシタンスを充電するのを助けるために利用可能である。このように、前の複数のセクションのキャパシタンスは、ｎ番目のセクションに対してアップストリームであり、したがって、方程式（３）におけるトータルのアップストリームキャパシタンスの一部として含まれる。

[0029] 方程式（３）から分かるように、より多くのセクションがパワーアップされるにつれて、各セクションに関するキャパシタンスは漸進的に増加する。これは、方程式（３）におけるトータルのアップストリームキャパシタンス（すなわち、

）が、より多くのセクションがパワーアップされるにつれて増加するからである。このように、方程式（３）は、ダウンストリーム回路１２０の複数のセクションが、規定された電圧降下制約条件（例えば、０．０５）内にまだ留まりながらも漸進的にサイズが大きくなることができることを明示している。各セクションのサイズは、そのセクションに関する決定されたキャパシタンスを、ダウンストリーム回路１２０のキャパシタンス密度（capacitance density）（単位面積（unit area）当たりのキャパシタンス）で割ることによって計算され得る。複数のセクションは漸進的にサイズが大きくなるので、パワーアップされる必要のあるセクションの数は減少し、それにより起動時間を低減する。

[0030] 図３は、本開示の実施形態に従って、漸進的にサイズが大きくなる複数のセクション３１０（１）−３１０（Ｍ）へ分割されたダウンストリーム回路１２０を示す。上述したように、事実上の（effective）アップストリームキャパシタンスは、より多くのセクションがパワーアップされるにつれて増加するので、セクション３１０（１）−３１０（Ｍ）は漸進的にサイズが大きくなる。電力スイッチ１３０は、Ｍ個のスイッチ３３０（１）−３３０（Ｍ）を備え、ここで、各スイッチ３３０（１）−３３０（Ｍ）は、セクション３１０（１）−３１０（Ｍ）のうちのそれぞれ１つを電力供給装置１１０へ選択的に接続するように構成される。

[0031] ダウンストリーム回路１２０が非アクティブ状態から覚醒されることになる時、スイッチ３３０（１）−３３０（Ｍ）は、サイズが大きくなっていく順番で（すなわち、最も小さいセクション３１０（１）から最も大きなセクション３１０（Ｍ）へと）、ダウンストリーム回路１２０のセクション３１０（１）−３１０（Ｍ）を連続的にパワーアップする。セクション３１０（１）−３１０（Ｍ）のサイズを漸進的に大きくすることは、等しいサイズの複数のセクションを使用することに比べて、パワーアップシーケンスの間にパワーアップされることが必要なセクションの数を低減し、したがって、ダウンストリーム回路１２０の起動時間を低減する。

[0032] 方程式（３）は、本開示の実施形態に従って、ダウンストリーム回路１２０のパワーゲーティングされたセクション３１０（１）−３１０（Ｍ）のサイズを決定するための反復的なプロセスにおいて使用されることができる。第１の反復において、ダウンストリーム回路１２０の第１のセクション３１０（１）に関するキャパシタンスＣ_ｄｎ（１）が、アップストリーム回路１１５のキャパシタンスＣ_ｕｐと電圧降下制約条件とに基づいて、方程式（３）を使用して決定される。第１の反復について、方程式（３）は、前のセクションがないので、方程式（２）に等しい。電圧降下制約条件が０．０５である例の場合、第１のセクション３１０（１）のキャパシタンスＣ_ｄｎ（１）は、おおよそ０．０５２６３＊Ｃ_ｕｐである。第１のセクション３１０（１）のキャパシタンスＣ_ｄｎ（１）が決定された後、第１のセクション３１０（１）のサイズは、第１のセクション３１０（１）のキャパシタンスＣ_ｄｎ（１）を、ダウンストリーム回路１２０のキャパシタンス密度（単位面積当たりのキャパシタンス）で割ることによって、決定され得る。

[0033] 第２の反復において、ダウンストリーム回路１２０の第２のセクション３１０（２）に関するキャパシタンスＣ_ｄｎ（２）は、アップストリーム回路１１５のキャパシタンスＣ_ｕｐと、第１のセクション３１０（１）（前のセクション）のキャパシタンスＣ_ｄｎ（１）と、電圧降下制約条件とに基づいて、方程式（３）を使用して決定される。電圧降下制約条件が０．０５である例の場合、第２のセクション３１０（２）のキャパシタンスＣ_ｄｎ（２）は、おおよそ０．０５５４＊Ｃ_ｕｐである。したがって、第２のセクション３１０（２）のキャパシタンスＣ_ｄｎ（２）は、第１のセクション３１０（１）のキャパシタンスＣ_ｄｎ（１）よりも大きい。第２のセクション３１０（２）のキャパシタンスＣ_ｄｎ（２）が決定された後、第２のセクション３１０（２）のサイズは、第２のセクション３１０（２）のキャパシタンスＣ_ｄｎ（２）を、ダウンストリーム回路１２０のキャパシタンス密度で割ることによって、決定され得る。第２のセクション３１０（２）のキャパシタンスＣ_ｄｎ（２）は、第１のセクション３１０（１）のキャパシタンスＣ_ｄｎ（１）よりも大きいので、第２のセクション３１０（２）のサイズは、（比較的一様な（relatively uniform）キャパシタンス密度を想定すると）第１のセクション３１０（１）のサイズよりも大きい。

[0034] 第３の反復では、ダウンストリーム回路１２０の第３のセクション３１０（３）に関するキャパシタンスＣ_ｄｎ（３）は、アップストリーム回路１１５のキャパシタンスＣ_ｕｐと、第１のおよび第２のセクション３１０（１）および３１０（２）（前のセクション）のキャパシタンスＣ_ｄｎ（１）およびＣ_ｄｎ（２）の合計と、電圧降下制約条件とに基づいて、方程式（３）を使用して決定される。電圧降下制約条件が０．０５である例の場合、第３のセクションのキャパシタンスＣ_ｄｎ（３）は、おおよそ０．０５８３＊Ｃ_ｕｐである。したがって、第３のセクション３１０（３）のキャパシタンスＣ_ｄｎ（３）は、第１のおよび第２のセクション３１０（１）および３１０（２）の各々のキャパシタンスよりも大きい。第３のセクション３１０（３）のキャパシタンスＣ_ｄｎ（３）が決定された後、第３のセクション３１０（３）のサイズは、第３のセクション３１０（３）のキャパシタンスＣ_ｄｎ（３）を、ダウンストリーム回路１２０のキャパシタンス密度で割ることによって、決定され得る。第３のセクション３１０（３）のキャパシタンスＣ_ｄｎ（３）は、第１のおよび第２のセクション３１０（１）および３１０（２）の各々のキャパシタンスよりも大きいので、第３のセクション３１０（３）のサイズは、（比較的一様なキャパシタンス密度を想定すると）第１のおよび第２のセクション３１０（１）および３１０（２）の各々のサイズよりも大きい。

[0035] 後続のセクション３１０（４）−３１０（Ｍ）のサイズは、追加的な反復を実行することにより決定され得、そこでは、各後続のセクションのキャパシタンスは、アップストリーム回路１１５のキャパシタンスＣ_ｕｐと、前の複数のセクションのキャパシタンスの合計と、電圧降下制約条件とに基づいて、方程式（３）を使用して決定される。各後続のセクションのサイズは、その後続のセクションに関する決定されたキャパシタンスを、キャパシタンス密度で割ることによって決定される。前の複数のセクションのキャパシタンスの合計は各反復において増加するので、キャパシタンス（およびゆえにサイズ）は、各反復において増加する。

[0036] 反復的なプロセスは、複数のセクションのサイズの合計がダウンストリーム回路１２０の全エリアをカバーするまで続き得る。各反復は１つのセクションに対応するので、反復的なプロセスがストップする時、反復の数は、ダウンストリーム回路におけるセクション（電力ドメイン）の数に等しくなる。したがって、反復的なプロセスはまた、ダウンストリーム回路１２０が分割されることになるセクションの数（すなわち、Ｍ）を決定するためにも使用され得る。

[0037] 反復的なプロセスによって決定される複数のセクションのサイズの合計は、ダウンストリーム回路１２０のエリアよりも若干大きいことがあり得る。例えば、セクション３１０（１）−３１０（Ｍ−１）のサイズの合計がダウンストリーム回路１２０のエリアよりも若干小さいことがあり得る一方で、セクション３１０（１）−３１０（Ｍ）のサイズの合計がダウンストリーム回路１２０のエリアよりも若干大きいことがあり得る。この場合、セクション３１０（１）−３１０（Ｍ）のサイズは、セクション３１０（１）−３１０（Ｍ）のサイズの合計をダウンストリーム回路１２０のエリアにフィットさせるために、少量だけ比例的に（proportionally）低減され得る。

[0038] 図４は、本開示の実施形態に従って、ダウンストリーム回路におけるパワーゲーティングされた複数のセクションをサイジングするための方法４００を示す。

[0039] ステップ４１０において、第１のセクションに関するキャパシタンスは、アップストリーム回路のキャパシタンスと電圧降下制約条件とに基づいて、決定される。例えば、第１のセクション（例えば、３１０（１））に関するキャパシタンス（例えば、Ｃ_ｄｎ（１））は、方程式（３）を使用して決定され得る。

[0040] ステップ４２０において、第２のセクションに関するキャパシタンスは、アップストリーム回路のキャパシタンスと、電圧降下制約条件と、第１のセクションに関する決定されたキャパシタンスとに基づいて、決定される。例えば、第２のセクション（例えば、３１０（２））に関するキャパシタンス（例えば、Ｃ_ｄｎ（２））は、方程式（３）を使用して決定され得、そこでは、方程式（３）における実効アップストリームキャパシタンス（effective upstream capacitance）は、アップストリーム回路（例えば、アップストリーム回路１１５）のキャパシタンスと第１のセクションに関するキャパシタンスとの合計である。

[0041] ステップ４３０において、第３のセクションに関するキャパシタンスは、アップストリーム回路のキャパシタンスと、電圧降下制約条件と、第１のおよび第２のセクションに関する決定されたキャパシタンスとに基づいて、決定される。例えば、第３のセクション（例えば、３１０（３））に関するキャパシタンス（例えば、Ｃ_ｄｎ（３））は、方程式（３）を使用して決定され得、そこでは、方程式（３）における実効アップストリームキャパシタンスは、アップストリーム回路（例えば、アップストリーム回路１１５）のキャパシタンスと第１のセクションおよび第２のセクションに関するキャパシタンスとの合計である。

[0042] ステップ４４０において、第１の、第２の、および第３のセクションの各々のサイズは、それらセクションの各々に関する決定されたキャパシタンスに基づいて、決定される。例えば、各セクションのサイズは、そのセクションに関する決定されたキャパシタンスを、ダウンストリーム回路のキャパシタンス密度で割ることによって、決定され得る。

[0043] 上述したように、電圧降下を決定するための方程式（１）は、スイッチが閉じられている時に有する抵抗がゼロ（すなわち、オン抵抗ゼロ）である理想的な電力スイッチを想定する。その結果、方程式（１）は、電力供給装置１１０からの電荷の寄与なく（with no charge contribution）スイッチが閉じられる時のアップストリーム回路１１５におけるキャパシタからダウンストリームキャパシタ１２０におけるキャパシタへの電荷の即座の転送（instantaneous transfer of charge）を電圧降下の原因と想定する。方程式（１）において電力供給装置１１０からの電荷の寄与がない理由は、ＰＤＮにおけるインダクタンスが、電力供給装置１１０が電荷をアップストリーム回路１１５に即座に供給することを防ぐからである。

[0044] 実際には、電力スイッチは、スイッチが閉じられる時、少量の抵抗を有し得る。スイッチの抵抗およびダウンストリーム回路１２０のキャパシタンスは、ある時間期間にわたってアップストリーム回路１１５からダウンストリーム回路１２０へ電荷が転送されることを引き起こすＲＣ時定数（an RC time constant）を形成する。これは、電力供給装置１１０に、電圧降下を低減するためにアップストリーム回路１１５に電荷を供給するための時間を与える。その結果、実際の電圧降下は、方程式（１）で予測される電圧降下よりも小さい。

[0045] それでも、方程式（１）によって予測される電圧降下は、スイッチの抵抗が低い時、実際の電圧降下の良好な近似値（good approximation）を提供する。これは、スイッチの抵抗が低い時、ＲＣ時定数は、電力供給装置１１０とアップストリーム回路１１５との間のＰＤＮインダクタンス（例えば、基板およびパッケージングインダクタンス（packaging inductance））に関連する時定数よりも格段に小さいからである。その結果、アップストリーム回路１１５からダウンストリーム回路１２０への電荷の転送は、電力供給装置１１０からアップストリーム回路１１５への電荷の転送よりも格段に速く、その場合、方程式（１）によって予測される電圧降下は、実際の電圧降下に比較的近い。

[0046] 上述したように、方程式（１）は、オン抵抗がゼロの（with zero on resistance）理想的なスイッチを想定しているので、方程式（１）を使用して決定される電圧降下は、実際の電圧降下よりも小さい。方程式（１）は、以下のように、電圧降下の式に補正係数（correction factor）を乗じることによって、スイッチの抵抗を考慮に入れるように修正され得る。

ここで、ｆは補正係数である。実際の電圧降下は、方程式（１）によって決定される電圧降下より小さいので、補正係数ｆは、１より小さい。例えば、補正係数は、０．８と０．９との間の値を有し得る。スイッチのオン抵抗が低いほど、スイッチはオン抵抗がゼロである理想的なスイッチにより近く近似（approximates）し、補正係数はより１に近くなる。補正係数ｆは、方程式（１）を使用して決定される電圧降下を、物理デバイスおよび／または回路シミュレーションの測定値から取得された電圧降下と比較することにより決定され得る。

[0047] ダウンストリームキャパシタンスＣ_ｄｎを決定するための方程式（２）は、以下のように、方程式（４）に基づいて、修正され得る。

補正係数ｆは１より小さいので、方程式（５）は、所与の電圧降下制約条件およびアップストリームキャパシタンスＣ_ｕｐに関して、方程式（２）よりも大きなダウンストリームキャパシタンスＣ_ｄｎを決定する。ダウンストリーム回路１２０のセクションのキャパシタンスを決定するための方程式（３）は、以下のように、同様の方法で修正され得る。

方程式（６）は、ダウンストリーム回路１２０の各セクション３１０（１）−３１０（Ｍ）に関するキャパシタンスＣ_ｄｎ（１）−Ｃ_ｄｎ（Ｍ）を決定するために使用され得る。例えば、方程式（６）は、上で説明された方法４００および／または反復的なプロセスにおいて使用され得る。方程式（６）は、ダウンストリーム回路１２０のセクション３１０（１）−３１０（Ｍ）に関して、方程式（３）よりも大きなキャパシタンスＣ_ｄｎ（１）−Ｃ_ｄｎ（Ｍ）を、よってそれらセクションに関してより大きなサイズを、決定する。

[0048] 図５は、本開示の実施形態に従って、パワーアップシーケンスの間の、アップストリーム回路１１５に関する電圧波形５１０、ならびにダウンストリーム回路１２０の第１の２つのセクション３１０（１）および３１０（２）に関する電圧波形５２０（１）および５２０（２）の例を示す。時間ｔ０の前には、アップストリーム回路１１５の電圧は、電力供給装置１１０の供給電圧Ｖｄｄにおおよそ等しい。また、時間ｔ０の前には、ダウンストリーム回路１２０は、非アクティブであり、電力スイッチ１３０のスイッチ３３０（１）−３３０（Ｍ）の全ては、開かれている。その結果、第１のおよびセクションセクション３１０（１）および３１０（２）の各々の電圧は、おおよそゼロボルトである。

[0049] 時間ｔ０において、第１のセクション３１０（１）に関するスイッチ３３０（１）は、第１のセクション３１０（１）をパワーアップするために閉じられる。これによって、電荷が、アップストリーム回路１１５におけるキャパシタからスイッチ３３０（１）を通して第１のセクション３１０（１）におけるキャパシタへと素早く流れる。電荷の転送は、アップストリーム回路１１５の電圧を素早く低減し、アップストリーム回路１１５における電圧降下５１５（１）をもたらす。低いオン抵抗を有するスイッチ（a switch having low on resistance）の場合、ＰＤＮのインダクタンスが電力供給装置１１０からアップストリーム回路１１５への転送電荷を遅くするので、電力供給装置１１０からの電荷は、電圧降下５１５（１）にそれほどの影響を与えない。電圧降下５１５（１）は、方程式（３）または（６）に従って第１のセクション３１０（１）をサイジングすることで、電圧降下制約条件（例えば、０．０５）によって制限（bounded）され得る。図５に示される電圧降下５１５（１）のサイズは、説明し易さのために誇張されていることは理解されるべきである。

[0050] 電圧降下５１５（１）の後、第１のセクション３１０（１）およびアップストリーム回路１１５の電圧が発振（oscillate）し、第１のセクション３１０（１）およびアップストリーム回路１１５においてパワーレールにおける電圧リップル（a voltage ripple）５２５（１）を生成する。この発振は、ＰＤＮのインダクタンス、第１のセクション３１０（１）およびアップストリーム回路１１５のキャパシタンス、並びに、ＰＤＮ、アップストリーム回路１１５および第１のセクション３１０（１）の抵抗によって形成されるＲＬＣ回路の共振によって引き起こされる。共振は、第１のスイッチ３３０（１）を閉じることからもたらされる電圧降下５１５（１）によってトリガされる。ＲＬＣ回路の共振周波数は、以下によって近似され得る。

ここで、ωは共振周波数であり、ＬはＰＤＮのインダクタンスを含み、およびＣは第１のセクション３１０（１）およびアップストリーム回路１１５のキャパシタンスを含む。リップル５２５（１）は、ＰＤＮ、アップストリーム回路１１５および第１のセクション３１０（１）の抵抗によって減少させられ（dampened）、それはエネルギを消散（dissipate）する。その結果、リップル５２５（１）は、時間の経過と共に消滅し（dies out over time）、第１のセクション３１０（１）およびアップストリーム回路１１５の電圧は、供給電圧Ｖｄｄに近い値に落ち着く。

[0051] 時間ｔ０から時間遅延後、第２のセクション３１０（２）に関するスイッチ３３０（２）は、第２のセクション３１０（２）をパワーアップするために時間ｔ１において閉じられる。１つの態様では、時間遅延は、第１のセクション３１０（１）およびアップストリーム回路１１５における電圧が、（整定時間（settling time）と称される）供給電圧Ｖｄｄに近い値に落ち着くために十分な時間を提供する。例えば、整定時間は、リップル５２５（１）の電圧スイング（swing）が名目供給電圧の２パーセントより小さい値に減少するためにかかる時間であり得る。したがって、第２のセクション３１０（２）に関するスイッチ３３０（２）が閉じられる時間までに、アップストリーム回路１１５および第１のセクション３１０（１）は、おおよそ供給電圧Ｖｄｄまで充電されている。

[0052] 時間ｔ１において、スイッチ３３０（２）は、第２のセクション３１０（２）をアップストリーム回路１１５および第１のセクション３１０（１）に接続し、これによって電荷が第１のセクション３１０（１）およびアップストリーム回路１１５におけるキャパシタから第２のセクション３１０（２）におけるキャパシタへと素早く流れる。電荷の転送は、第１のセクション３１０（１）およびアップストリーム回路１１５の電圧を素早く低減し、アップストリーム回路１１５および第１のセクション３１０（１）における電圧降下５１５（２）をもたらす。電圧降下５１５（２）は、方程式（３）または（６）に従って第２のセクション３１０（２）をサイジングすることで、電圧制約条件（例えば、０．０５）によって制限され得る。図５に示される電圧降下５１５（２）のサイズは、説明し易さのために誇張されていることは理解されるべきである。

[0053] 電圧降下５１５（２）の後、第１のおよび第２のセクション３１０（１）および３１０（２）、ならびにアップストリーム回路１１５の電圧が発振し、パワーレールにおいて電圧リップル５２５（２）を生成する。リップル５２５（２）は、時間の経過と共に消滅し、第１のおよび第２のセクション３１０（１）および３１０（２）、ならびにアップストリーム回路１１５の電圧は、供給電圧Ｖｄｄに近い値に落ち着く。

[0054] 時間ｔ１からの時間遅延の後、第３のセクション３１０（３）に関するスイッチ３３０（３）は、第３のセクション３１０（３）（図５に示されていない）をパワーアップするために閉じられる。時間遅延は、第３のセクション３１０（３）に関するスイッチ３３０（３）が閉じられる時間までに、アップストリーム回路１１５ならびに第１のおよび第２のセクション３１０（１）および３１０（２）がおおよそ供給電圧Ｖｄｄまで充電されているように、リップル５２５（２）の整定時間におおよそ等しい可能性がある。

[0055] 図６は、本開示の実施形態に従って、電力スイッチ１３０の例示的なインプリメンテーションを示す。この実施形態では、ダウンストリーム回路１２０のセクション３１０（１）−３１０（Ｍ）を連続的にパワーアップするためのスイッチ６３２（１）−６３２（Ｍ）は、複数のＰ型金属酸化膜半導体（ＰＭＯＳ）トランジスタスイッチを備える。各ＰＭＯＳスイッチ６３２（１）−６３２（Ｍ）は、それぞれのゲートをハイ（high）に駆動することによって開かれ（オフにされ）得、それぞれのゲートをロー（low）に駆動することによって閉じられ（オンにされ）得る。図６は、各セクション３１０（１）−３１０（Ｍ）につき１つのＰＭＯＳスイッチ６３２（１）−６３２（Ｍ）を示しているが、電力スイッチ１３０は、各セクション３１０（１）−３１０（Ｍ）につき２つ以上のＰＭＯＳスイッチ６３２（１）−６３２（Ｍ）を備え得ることは理解されるべきである。例えば、電力スイッチ１３０は、各セクションに関して並列に接続された複数のＰＭＯＳスイッチを備え得る。

[0056] この実施形態では、スイッチ６３２（１）−６３２（Ｍ）は、電力管理デバイス６４０によって制御される。ダウンストリーム回路１２０が非アクティブ状態に入る場合、電力管理デバイス６４０は、電力漏れを低減するためにダウンストリーム回路１２０の各セクション３１０（１）−３１０（Ｍ）を、電力供給装置１１０から切断するために、スイッチ６３２（１）−６３２（Ｍ）の全てを開き得る。ダウンストリーム回路１２０が非アクティブ状態から覚醒される場合、電力管理デバイス６４０は、ダウンストリーム回路１２０のセクション３１０（１）−３１０（Ｍ）を連続的にパワーアップするために、パワーアップシーケンスの間にスイッチ６３２（１）−６３２（Ｍ）を連続的に閉じ（オンにし）得る。セクション３１０（１）−３１０（Ｍ）は、漸進的にサイズが大きくなり得、電力管理デバイス６４０は、セクション３１０（１）−３１０（Ｍ）がサイズが大きくなっていく順番で（すなわち、最も小さいセクション３１０（１）から最も大きなセクション３１０（Ｍ）へと）、パワーアップされるように、スイッチ６３２（１）−６３２（Ｍ）を連続的に閉じ（オンにし）得る。

[0057] 電力管理デバイス６４０は、遅延チェーン６５２を形成するために直列に結合された複数の遅延素子６５０（１）−６５０（Ｍ−１）およびパワーゲートコントローラ６４５を備える。電力管理デバイス６４０の出力は、第１の遅延素子６５０（１）の入力および第１のスイッチ６３２（１）のゲートに結合される。遅延素子６５０（１）−６５０（Ｍ−１）の各々の出力は、スイッチ６３２（２）−６３２（Ｍ）のうちのそれぞれ１つのゲートに結合される。より具体的には、第１の遅延素子６５０（１）の出力は、第２のスイッチ６３２（２）のゲートに結合され、第２の遅延素子６５０（２）の出力は、第３のスイッチ６３２（３）のゲートに結合される、等（and so on）である。

[0058] ダウンストリーム回路１２０が非アクティブ状態から覚醒される場合、パワーゲートコントローラ６４５は、スイッチ６３２（１）−６３２（Ｍ）を連続的にオンにするために、時間ｔ０において遅延チェーン６５２にパワーアップ信号を出力する。例えば、ダウンストリーム回路１２０は、アプリケーションまたは他の回路がダウンストリーム回路１２０を使用する必要がある時、覚醒され得る。スイッチ６３２（１）−６３２（Ｍ）がＰＭＯＳスイッチを使用してインプリメントされる時、ＰＭＯＳスイッチのゲートをローに駆動することはＰＭＯＳスイッチをオンにするので、パワーアップ信号は、低電圧信号（論理ゼロ）を備え得る。

[0059] 時間ｔ０において、パワーアップ信号は、第１のセクション３１０（１）をパワーアップするために第１のスイッチ６３２（１）をオンにする。第１の遅延素子６５０（１）は、第１の時間遅延だけパワーアップ信号を遅延させ、時間ｔ１において第２の遅延素子６５０（２）および第２のスイッチ６３２（２）へパワーアップ信号を出力する。したがって、第１の遅延素子６５０（１）の出力は、時間ｔ０から第１の時間遅延後に、第２のスイッチ６３２（２）をオンにする。第１の時間遅延は、第１のセクション３１０（１）およびアップストリーム回路１１５における電圧のための整定時間におおよそ等しい可能性がある。

[0060] 第２の遅延素子６５０（２）は、第２の時間遅延だけパワーアップ信号を遅延させ、時間ｔ２において第３の遅延素子（図６に示されていない）および第３のスイッチ６３２（３）にパワーアップ信号を出力する。したがって、第２の遅延素子６５０（２）の出力は、第２の時間遅延の後、第３のスイッチ６３２（３）をオンにする。第２の時間遅延は、第１のおよび第２のセクション３１０（１）および３１０（２）、ならびにアップストリーム回路１１５における電圧のための整定時間におおよそ等しい可能性がある。

[0061] 一般に、各遅延素子６５０（１）−６５０（Ｍ−１）は、その遅延素子の時間遅延だけパワーアップ信号を遅延させる。したがって、各遅延素子６５０（１）−６５０（Ｍ−１）の出力は、前のスイッチがオンにされた時間から時間遅延後に、それぞれのスイッチ６３２（２）−６３２（Ｍ）をオンにし、ここで、時間遅延は、その遅延素子の時間遅延におおよそ等しい。各遅延素子６５０（１）−６５０（Ｍ−１）の時間遅延は、前の複数のセクションおよびアップストリーム回路１１５における電圧のための整定時間におおよそ等しい可能性がある。

[0062] 最後の遅延素子６５０（Ｍ−１）の出力は、パワーゲートコントローラ６４５に結合され得、その場合、パワーアップ信号は、遅延素子６５０（１）−６５０（Ｍ−１）を通して伝播した後、パワーゲートコントローラ６４５へ戻る。この実施形態では、パワーゲートコントローラ６４５は、パワーアップ信号の戻りを、ダウンストリーム回路１２０のセクション３１０（１）−３１０（Ｍ）がパワーアップされたことを示すインジケーションとして扱い得る。

[0063] １つの実施形態では、ダウンストリーム回路１２０は、さまざまなサイズのパワーゲーティングされた複数のセクションへ分割されることができるメモリを備え得る。例えば、メモリは、多数のビット線を備え得、そこでは、各セクション３１０（１）−３１０（Ｍ）は、ビット線のサブセットを備える。この例では、各ビット線への電力は、別個のスイッチによって制御され得る。これは、回路設計者に、各セクションのビット線の数の選択について、ゆえに各セクションのサイズについて、柔軟性を提供する。セクションのビット線の数が多くなる程、そのセクションのサイズは大きくなる。

[0064] 各セクションのサイズは、複数の異なるサイズから選択され得、ここで、各サイズは、異なる数のビット線に対応する。この例では、セクションのサイズが決定される時（例えば、方程式（３）または（６）に基づいて）、回路設計者は、複数のサイズから、そのセクションの決定されたサイズに最も近いサイズを選択し得る。最も近いサイズが、決定されたよりサイズよりも大きい場合には、回路設計者は、電圧降下制約条件が満たされることを保証するために、決定されたサイズより小さい、最も近いサイズを選択し得る。

[0065] 図７は、本開示の実施形態に従って、漸進的にサイズが大きくなる複数のセクションを備える回路をパワーアップするための方法７００を示す。

[0066] ステップ７１０において、回路をパワーアップするための信号が受信される。例えば、信号は、パワーゲートコントローラ（例えば、パワーゲートコントローラ６４５）によって出力されたパワーアップ信号を備え得る。

[0067] ステップ７２０において、信号に応答して、複数のセクションは、サイズが大きくなっていく順番で、連続的にパワーアップされる。例えば、パワーアップ信号は、複数のセクション（例えば、３１０（１）−３１０（Ｍ））を電力供給装置（例えば、電力供給装置１１０）へ接続する複数のスイッチ（例えば、スイッチ６３２（１）−６３２（Ｍ））を、連続的にオンにする遅延チェーン（例えば、遅延チェーン６２５）を伝播（propagate down）し得る。

[0068] 本開示の先の説明は、当業者が本開示を製造するまたは使用することを可能にするために提供される。本開示への様々な修正は、当業者にとって容易に明らかであろうし、ここに定義された一般的な原理は、本開示の範囲または精神から逸脱することなく、他のバリエーションにも適用され得る。したがって、本開示は、ここに説明された例に限定されるようには意図されておらず、ここに開示された原理および新規な特徴と一致する最も広い範囲を与えられるべきである。

[0068] 本開示の先の説明は、当業者が本開示を製造するまたは使用することを可能にするために提供される。本開示への様々な修正は、当業者にとって容易に明らかであろうし、ここに定義された一般的な原理は、本開示の範囲または精神から逸脱することなく、他のバリエーションにも適用され得る。したがって、本開示は、ここに説明された例に限定されるようには意図されておらず、ここに開示された原理および新規な特徴と一致する最も広い範囲を与えられるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
ダウンストリーム回路におけるパワーゲーティングされた複数のセクションをサイジングするための方法であって、
アップストリーム回路のキャパシタンスと、電圧降下制約条件とに基づいて、第１のセクションに関するキャパシタンスを決定することと、
前記アップストリーム回路の前記キャパシタンスと、前記電圧降下制約条件と、前記第１のセクションに関する前記決定されたキャパシタンスとに基づいて、第２のセクションに関するキャパシタンスを決定することと、
前記アップストリーム回路の前記キャパシタンスと、前記電圧降下制約条件と、前記第１のおよび第２のセクションに関する前記決定されたキャパシタンスとに基づいて、第３のセクションに関するキャパシタンスを決定することと、
前記複数のセクションの各々に関する前記決定されたキャパシタンスに基づいて、前記第１の、第２の、および第３のセクションの各々のサイズを決定することと、
を備える、方法。
［Ｃ２］
前記ダウンストリーム回路は、メモリを備える、Ｃ１に記載の方法。
［Ｃ３］
前記第２のセクションに関する前記キャパシタンスを決定することは、前記アップストリーム回路の前記キャパシタンスと、前記第１のセクションに関する前記決定されたキャパシタンスとの合計に基づいて、前記第２のセクションに関する前記キャパシタンスを決定することを備える、Ｃ１に記載の方法。
［Ｃ４］
前記第３のセクションに関する前記キャパシタンスを決定することは、前記アップストリーム回路の前記キャパシタンスと、前記第１のセクションに関する前記決定されたキャパシタンスと、前記第２のセクションに関する前記決定されたキャパシタンスとの合計に基づいて、前記第３の第２のセクションに関する前記キャパシタンスを決定することを備える、Ｃ３に記載の方法。
［Ｃ５］
前記第１の、第２の、および第３のセクションの各々の前記サイズを決定することは、前記複数のセクションの各々に関する前記決定されたキャパシタンスを、キャパシタンス密度で割ることを備える、Ｃ１に記載の方法。
［Ｃ６］
前記第１のセクションに関する前記キャパシタンスを決定することは、補正係数に基づいて、前記第１のセクションに関する前記キャパシタンスを決定することを備える、Ｃ１に記載の方法。
［Ｃ７］
前記補正係数は少なくとも０．８の値を有する、Ｃ６に記載の方法。
［Ｃ８］
前記電圧降下制約条件は、おおよそ０．０５またはそれより小さい、Ｃ１に記載の方法。
［Ｃ９］
漸進的にサイズが大きくなる複数のセクションを備える回路をパワーアップするための方法であって、
前記回路をパワーアップするための信号を受信することと、
前記信号に応答して、サイズが大きくなっていく順番で、前記複数のセクションを連続的にパワーアップすることと、
を備える、方法。
［Ｃ１０］
前記複数のセクションは異なるキャパシタンスを有し、前記複数のセクションを連続的にパワーアップすることは、キャパシタンスが増えていく順番で前記複数のセクションを連続的にパワーアップすることを備える、Ｃ９に記載の方法。
［Ｃ１１］
前記回路は、前記複数のセクションに分割されたメモリを備える、Ｃ９に記載の方法。
［Ｃ１２］
前記複数のセクションの各々は、別個のスイッチによってパワーレールに選択的に接続され、前記複数のセクションを連続的にパワーアップすることは、前記複数のスイッチを連続的に閉じることを備える、Ｃ９に記載の方法。
［Ｃ１３］
前記複数のスイッチを連続的に閉じることは、
前記複数のセクションのうちの第１の１つに関する前記スイッチを閉じることと、
時間遅延の後に、前記複数のセクションのうちの第２の１つに関する前記スイッチを閉じることと、ここにおいて、前記時間遅延は、前記複数のセクションのうちの前記第１の１つに関する前記スイッチを前記閉じることによってトリガされる前記パワーレールにおける電圧リップルの整定時間と等しいかまたはそれより長い、
を備える、Ｃ１２に記載の方法。
［Ｃ１４］
漸進的にサイズが大きくなる複数のセクションを備える回路をパワーアップするための装置であって、
前記回路をパワーアップするための信号を受信するための手段と、
前記信号に応答して、サイズが大きくなっていく順番で、前記複数のセクションを連続的にパワーアップするための手段と、
を備える、装置。
［Ｃ１５］
前記複数のセクションは異なるキャパシタンスを有し、前記複数のセクションを連続的にパワーアップするための前記手段は、キャパシタンスが増えていく順番で前記複数のセクションを連続的にパワーアップするための手段を備える、Ｃ１４に記載の装置。
［Ｃ１６］
前記回路は、前記複数のセクションに分割されたメモリを備える、Ｃ１４に記載の装置。
［Ｃ１７］
前記複数のセクションの各々は、別個のスイッチによってパワーレールに選択的に接続され、および前記複数のセクションを連続的にパワーアップするための前記手段は、前記複数のスイッチを連続的に閉じるための手段を備える、Ｃ１４に記載の装置。
［Ｃ１８］
前記複数のスイッチを連続的に閉じるための前記手段は、
前記複数のセクションのうちの第１の１つに関する前記スイッチを閉じるための手段と、
時間遅延の後に、前記複数のセクションのうちの第２の１つに関する前記スイッチを閉じるための手段と、ここにおいて、前記時間遅延は、前記複数のセクションのうちの前記第１の１つに関する前記スイッチを前記閉じることによってトリガされる前記パワーレールにおける電圧リップルの整定時間と等しいかまたはそれより長い、
を備える、Ｃ１７に記載の装置。
［Ｃ１９］
漸進的にサイズが大きくなる複数のセクションを備える回路をパワーアップするための装置であって、
複数のスイッチと、ここにおいて、前記複数のスイッチの各々は、前記複数のセクションのうちのそれぞれ１つをパワーレールに選択的に接続するように構成される、
前記複数のスイッチが、サイズが大きくなっていく順番で前記複数のセクションを連続的にパワーアップするように、前記複数のスイッチを連続的に閉じるように構成される、電力管理デバイスと、
を備える、装置。
［Ｃ２０］
前記複数のセクションは異なるキャパシタンスを有し、前記電力管理デバイスは、前記複数のスイッチが、キャパシタンスが増えていく順番で前記複数のセクションを連続的にパワーアップするように、前記複数のスイッチを連続的に閉じるように構成される、Ｃ１９に記載の装置。
［Ｃ２１］
前記回路は、前記複数のセクションに分割されたメモリを備える、Ｃ１９に記載の装置。
［Ｃ２２］
前記電力管理デバイスは、
遅延チェーンを形成するために直列に結合された複数の遅延素子と、各スイッチは、前記遅延チェーンに沿った異なるポイントに結合される、
前記回路が非アクティブ状態からパワーアップされることになる場合、パワーアップ信号を前記遅延チェーンへ出力するように構成されるパワーゲートコントローラと、
を備える、Ｃ１９に記載の装置。
［Ｃ２３］
前記複数のスイッチの各々は、１つ以上のＰ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え、前記パワーアップ信号は低電圧信号である、Ｃ２２に記載の装置。
［Ｃ２４］
前記遅延素子のうちの１つの時間遅延は、前記複数のスイッチのうちの１つを閉じることによってトリガされる前記パワーレールにおける電圧リップルの整定時間と等しいかまたはそれより長い、Ｃ２３に記載の装置。

Claims (24)

1. ダウンストリーム回路におけるパワーゲーティングされた複数のセクションをサイジングするための方法であって、
   アップストリーム回路のキャパシタンスと、電圧降下制約条件とに基づいて、第１のセクションに関するキャパシタンスを決定することと、
   前記アップストリーム回路の前記キャパシタンスと、前記電圧降下制約条件と、前記第１のセクションに関する前記決定されたキャパシタンスとに基づいて、第２のセクションに関するキャパシタンスを決定することと、
   前記アップストリーム回路の前記キャパシタンスと、前記電圧降下制約条件と、前記第１のおよび第２のセクションに関する前記決定されたキャパシタンスとに基づいて、第３のセクションに関するキャパシタンスを決定することと、
   前記複数のセクションの各々に関する前記決定されたキャパシタンスに基づいて、前記第１の、第２の、および第３のセクションの各々のサイズを決定することと、
   を備える、方法。
2. 前記ダウンストリーム回路は、メモリを備える、請求項１に記載の方法。
3. 前記第２のセクションに関する前記キャパシタンスを決定することは、前記アップストリーム回路の前記キャパシタンスと、前記第１のセクションに関する前記決定されたキャパシタンスとの合計に基づいて、前記第２のセクションに関する前記キャパシタンスを決定することを備える、請求項１に記載の方法。
4. 前記第３のセクションに関する前記キャパシタンスを決定することは、前記アップストリーム回路の前記キャパシタンスと、前記第１のセクションに関する前記決定されたキャパシタンスと、前記第２のセクションに関する前記決定されたキャパシタンスとの合計に基づいて、前記第３の第２のセクションに関する前記キャパシタンスを決定することを備える、請求項３に記載の方法。
5. 前記第１の、第２の、および第３のセクションの各々の前記サイズを決定することは、前記複数のセクションの各々に関する前記決定されたキャパシタンスを、キャパシタンス密度で割ることを備える、請求項１に記載の方法。
6. 前記第１のセクションに関する前記キャパシタンスを決定することは、補正係数に基づいて、前記第１のセクションに関する前記キャパシタンスを決定することを備える、請求項１に記載の方法。
7. 前記補正係数は少なくとも０．８の値を有する、請求項６に記載の方法。
8. 前記電圧降下制約条件は、おおよそ０．０５またはそれより小さい、請求項１に記載の方法。
9. 漸進的にサイズが大きくなる複数のセクションを備える回路をパワーアップするための方法であって、
   前記回路をパワーアップするための信号を受信することと、
   前記信号に応答して、サイズが大きくなっていく順番で、前記複数のセクションを連続的にパワーアップすることと、
   を備える、方法。
10. 前記複数のセクションは異なるキャパシタンスを有し、前記複数のセクションを連続的にパワーアップすることは、キャパシタンスが増えていく順番で前記複数のセクションを連続的にパワーアップすることを備える、請求項９に記載の方法。
11. 前記回路は、前記複数のセクションに分割されたメモリを備える、請求項９に記載の方法。
12. 前記複数のセクションの各々は、別個のスイッチによってパワーレールに選択的に接続され、前記複数のセクションを連続的にパワーアップすることは、前記複数のスイッチを連続的に閉じることを備える、請求項９に記載の方法。
13. 前記複数のスイッチを連続的に閉じることは、
    前記複数のセクションのうちの第１の１つに関する前記スイッチを閉じることと、
    時間遅延の後に、前記複数のセクションのうちの第２の１つに関する前記スイッチを閉じることと、ここにおいて、前記時間遅延は、前記複数のセクションのうちの前記第１の１つに関する前記スイッチを前記閉じることによってトリガされる前記パワーレールにおける電圧リップルの整定時間と等しいかまたはそれより長い、
    を備える、請求項１２に記載の方法。
14. 漸進的にサイズが大きくなる複数のセクションを備える回路をパワーアップするための装置であって、
    前記回路をパワーアップするための信号を受信するための手段と、
    前記信号に応答して、サイズが大きくなっていく順番で、前記複数のセクションを連続的にパワーアップするための手段と、
    を備える、装置。
15. 前記複数のセクションは異なるキャパシタンスを有し、前記複数のセクションを連続的にパワーアップするための前記手段は、キャパシタンスが増えていく順番で前記複数のセクションを連続的にパワーアップするための手段を備える、請求項１４に記載の装置。
16. 前記回路は、前記複数のセクションに分割されたメモリを備える、請求項１４に記載の装置。
17. 前記複数のセクションの各々は、別個のスイッチによってパワーレールに選択的に接続され、および前記複数のセクションを連続的にパワーアップするための前記手段は、前記複数のスイッチを連続的に閉じるための手段を備える、請求項１４に記載の装置。
18. 前記複数のスイッチを連続的に閉じるための前記手段は、
    前記複数のセクションのうちの第１の１つに関する前記スイッチを閉じるための手段と、
    時間遅延の後に、前記複数のセクションのうちの第２の１つに関する前記スイッチを閉じるための手段と、ここにおいて、前記時間遅延は、前記複数のセクションのうちの前記第１の１つに関する前記スイッチを前記閉じることによってトリガされる前記パワーレールにおける電圧リップルの整定時間と等しいかまたはそれより長い、
    を備える、請求項１７に記載の装置。
19. 漸進的にサイズが大きくなる複数のセクションを備える回路をパワーアップするための装置であって、
    複数のスイッチと、ここにおいて、前記複数のスイッチの各々は、前記複数のセクションのうちのそれぞれ１つをパワーレールに選択的に接続するように構成される、
    前記複数のスイッチが、サイズが大きくなっていく順番で前記複数のセクションを連続的にパワーアップするように、前記複数のスイッチを連続的に閉じるように構成される、電力管理デバイスと、
    を備える、装置。
20. 前記複数のセクションは異なるキャパシタンスを有し、前記電力管理デバイスは、前記複数のスイッチが、キャパシタンスが増えていく順番で前記複数のセクションを連続的にパワーアップするように、前記複数のスイッチを連続的に閉じるように構成される、請求項１９に記載の装置。
21. 前記回路は、前記複数のセクションに分割されたメモリを備える、請求項１９に記載の装置。
22. 前記電力管理デバイスは、
    遅延チェーンを形成するために直列に結合された複数の遅延素子と、各スイッチは、前記遅延チェーンに沿った異なるポイントに結合される、
    前記回路が非アクティブ状態からパワーアップされることになる場合、パワーアップ信号を前記遅延チェーンへ出力するように構成されるパワーゲートコントローラと、
    を備える、請求項１９に記載の装置。
23. 前記複数のスイッチの各々は、１つ以上のＰ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え、前記パワーアップ信号は低電圧信号である、請求項２２に記載の装置。
24. 前記遅延素子のうちの１つの時間遅延は、前記複数のスイッチのうちの１つを閉じることによってトリガされる前記パワーレールにおける電圧リップルの整定時間と等しいかまたはそれより長い、請求項２３に記載の装置。

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