JP7397223B2 - データプロセッサのプログラム可能な電圧調整 - Google Patents

Description

様々なタイプのデータプロセッサを含むもの等の現代のデジタル集積回路（integrated circuit、ＩＣ）は、通常、相補型金属酸化膜半導体（complementary metal-oxide-semiconductor、ＣＭＯＳ）回路を使用して実装される。ＣＭＯＳ ＩＣは、高密度に製造することができ、比較的低い電源電圧を使用して動作することができる。また、ＣＭＯＳ ＩＣは、内部論理回路がスイッチングしている場合に著しい電流が消費されるだけであるため、比較的低い消費電力を有する。ＣＭＯＳ ＩＣの動的消費電力は、スイッチング周波数及び電圧の二乗に比例し、次式で与えられる。
Ｐ＝Ｃ×Ｖ^２×ｆ ［１］
式中、Ｐは消費電力、ＣはＩＣの動的静電容量、Ｖは電源電圧、ｆはスイッチング周波数である。

消費電力は周波数及び電圧の二乗に関係するので、ＣＭＯＳ ＩＣの消費電力は、周波数及び／又は電源電圧を下げることによって低減され得ることになる。実際には、ＣＭＯＳ ＩＣが正しく動作することができる最低電圧は、それ自体が周波数の関数であり、周波数の増加と共に増加する。消費電力は電源電圧及び周波数の両方に依存するので、いくつかのＣＭＯＳデータプロセッサは、ＣＭＯＳデータプロセッサが動作することができる電源電圧及び周波数のペアを識別する性能状態、すなわち「Ｐ状態」と、システムの変化する処理要求に基づいて異なるＰ状態間で変化する電力管理機構と、を定義する。

電圧「ドループ」は、電源が急速に増加する負荷を駆動する場合の所望の電圧レベルからの電圧の低下を指す。調整されたシステムでは、電圧レギュレータがドループを補正する前に負荷が突然非常に急速に増加した場合に、電源電圧が低下又はドループし得る。ドループが大きすぎる場合、データプロセッサは、ドループ電圧を使用して現在の周波数で正確に動作することができないので、回路障害が生じる。

従来技術における既知のデータ処理システムの部分ブロック図及び部分概略図である。 いくつかの実施形態による、データ処理システムの部分ブロック図及び部分概略図である。 図２の電圧レギュレータチップの電流‐電圧応答のグラフである。 いくつかの実施形態による、図２の適応ＤＦＬＬとして使用することができるマスタ‐スレーブデジタル周波数ロックループ（digital frequency locked loop、ＤＦＬＬ）の部分ブロック図及び部分概略図である。 いくつかの実施形態による、別のデータ処理システムの部分ブロック図及び部分概略図である。 図５の電圧レギュレータチップの電流‐電圧応答のグラフである。

以下の説明において、異なる図面における同一の符号の使用は、同様の又は同一のアイテムを示す。別段言及されなければ、「結合される」という単語及びその関連する動詞形は、当技術分野で知られている手段による直接接続及び間接電気接続の両方を含み、また、別段言及されなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も意味する。

以下に詳細に説明するように、データプロセッサ（２１０）は、電源電圧を受信するための少なくとも１つの電源電圧端子であって、当該電源電圧端子を通って電源電流が通って伝導される電源電圧端子と、データ処理回路と、レジスタと、ポートコントローラと、を備える。データ処理回路（２１２）は、少なくとも１つの電源電圧端子（２１１）に接続されており、電源電圧を使用して動作する。レジスタは、電源電圧の公称値と、電気設計電流（electrical design current、ＥＤＣ）制限と、ＥＤＣ勾配と、を記憶し、ＥＤＣ勾配は、電源電流がＥＤＣ制限を超える場合に、外部電圧レギュレータ（２２０）のための所望の電圧‐電流関係を指定する。ポートコントローラ（２１５）は、レジスタ（２１４）と出力ポート（２１６）とに接続されている。データ処理回路（２１２）は、ポートコントローラ（２１５）に、外部電圧レギュレータ（２２０）による使用のために出力ポート（２１６）を介して電源電圧の公称値と、ＥＤＣ制限と、ＥＤＣ勾配と、を出力させるように動作する。

データ処理システムは、データプロセッサと、電圧レギュレータと、を含む。データプロセッサは、電源電圧に応じて動作し、電源電圧を受信するための少なくとも１つの電源電圧端子（２１１）であって、電源電圧端子（２１１）を通って電源電流が通って伝導される、少なくとも１つの電源電圧端子（２１１）と、少なくとも１つの電源電圧端子に接続され、電源電圧を使用して動作するデータ処理回路（２１２）と、電源電圧の公称値と、電気設計電流（ＥＤＣ）制限と、ＥＤＣ勾配と、を記憶するためのレジスタ（２１４）であって、ＥＤＣ勾配は、電源電流がＥＤＣ制限を超える場合に、所望の電圧‐電流関係を指定する、レジスタ（２１４）と、レジスタ（２１４）と出力ポート（２１６）とに接続されたポートコントローラ（２１５）と、を備える。データ処理回路（２１２）は、ポートコントローラ（２１５）に、出力ポート（２１６）を介して電源電圧の公称値と、ＥＤＣ制限と、ＥＤＣ勾配と、を出力させるように動作する。電圧レギュレータ（２２０）は、データプロセッサ（２１６）の出力ポート（２１６）に接続されており、電源電圧の公称値と、ＥＤＣ制限と、ＥＤＣ勾配と、に従って電源電圧を提供するためのものである。

データ処理システム（２００）は、データプロセッサ（２１０）と、電圧レギュレータと、を含む。データプロセッサは、電源電圧を受信し、電源電流を供給するための少なくとも１つの電源電圧端子（２１１）を有する。データプロセッサ（２１０）は、クロック信号に応じて動作し、電源電圧が公称値以上である場合に、公称周波数でクロック信号を提供し、公称値を下回る電源電圧のドループに応じてクロック信号の周波数を低減する適応クロック発生器（２１３）を備える。電圧レギュレータ（２２０）は、電源電圧端子に接続されており、電源電圧端子に電源電圧を提供する。電源電流が電気設計電流（ＥＤＣ）制限を上回る場合に、電圧レギュレータ（２２０）は、ＥＤＣ勾配によって決定される勾配で電源電流に従って電源電圧の公称値から電源電圧を低減する。

方法は、関連付けられた電源電流を有する電源電圧でデータプロセッサ（２１０）に電力供給することを含む。電源電圧の公称値と、電気設計電流（ＥＤＣ）制限と、ＥＤＣ勾配と、がレジスタ（２１４）に記憶される。ＥＤＣ勾配は、電源電流がＥＤＣ制限を超える場合に、外部電圧レギュレータ（２２０）のための所望の電圧‐電流関係を指定する。外部電圧レギュレータ（２２０）による使用のために、データプロセッサ（２１０）の出力ポート（２１６）を使用して、電源電圧の公称値と、ＥＤＣ制限と、ＥＤＣ勾配と、がレジスタ（２１４）から出力される。

図１は、従来技術における既知のデータ処理システム１００の部分ブロック図及び部分概略図である。データ処理システム１００は、プロセッサチップ１１０と、周波数合成器１２０と、電圧レギュレータ１３０と、出力キャパシタ１４０と、を含む。プロセッサチップ１１０は、「Ｖ_ＤＤ」と名付けられた電圧を受信するための電源端子と、接地に接続された接地端子と、「ＣＬＫ」と名付けられたクロック信号を受信するための入力と、「ＶＩＤ」と名付けられたマルチビットデジタル信号を提供するための第１の出力と、「ＦＩＤ」と名付けられたマルチビットデジタル信号を提供するための第２の出力と、を有する。周波数合成器１２０は、プロセッサチップ１１０の第２の出力に接続された入力と、プロセッサチップ１１０の入力に接続され、ＣＬＫ信号を供給する出力と、を有する。電圧レギュレータ１３０は、「Ｖ_ＤＣ」と名付けられた電源電圧を受信するための電源端子と、接地に接続された接地端子と、ＶＩＤ信号を受信するためにプロセッサチップ１１０の第１の出力に接続された入力と、電源電圧Ｖ_ＤＤをプロセッサチップ１１０に提供するためにプロセッサチップ１１０の電源端子に接続された出力と、を有する。出力キャパシタ１４０は、電圧レギュレータ１３０の出力端子に接続された第１の端子と、接地に接続された第２の端子と、を有する。

プロセッサチップ１１０は、クロック周波数を、したがって性能を処理作業負荷と一致させるために、デジタル電圧及び周波数スケーリング（digital voltage and frequency scaling、ＤＶＦＳ）の一部としてＶＩＤ信号及びＦＩＤ信号を提供する。通常、プロセッサチップ１１０は、アクティブ状態と様々な低電力状態との間で遷移する。アクティブ状態内で、プロセッサチップ１１０は、現在の作業負荷に一致するように処理能力をスケールアップ及びスケールダウンすることができる様々な性能状態、すなわち「Ｐ状態」をサポートする。プロセッサチップ１１０は、それ自体の作業負荷を測定することができる。例えば、様々なプロセッサリソースの利用に基づいて、その作業負荷を推定することができる。現在のクロック周波数での処理作業負荷が高すぎる場合、クロック周波数を増加させて性能を増加させるために、Ｐ状態を増加させる。逆に、現在のクロック周波数での処理作業負荷が低すぎる場合、クロック周波数を低下させて電力を節約するためにＰ状態を低下させる。各Ｐ状態は、固有のクロック周波数及び電源電圧のペアによって定義され、電源電圧は、対応するクロック周波数での正確なプロセッサ動作を保証するために十分に大きい。プロセッサチップ１１０は、ＦＩＤ信号を使用して周波数合成器１２０によって出力されるＣＬＫ信号の周波数を設定し、ＶＩＤ信号を使用して電圧レギュレータ１３０によって提供される電源電圧Ｖ_ＤＤのレベルを設定する。典型的には、より高いＰ状態へのＰ状態変更要求に応じて、プロセッサチップ１１０は、ＣＬＫ信号の周波数を増加させる前にＶ_ＤＤの値を増加させ、より低いＰ状態へのＰ状態変更要求に応じて、プロセッサチップ１１０は、Ｖ_ＤＤの値を低下させる前にＣＬＫ信号の周波数を低下させる。これらの順序付け規則は、Ｐ状態の変化中に適切な動作を保証する。

電圧レギュレータ１３０は、調整されていない直流（direct current、ＤＣ）電圧Ｖ_ＤＣを、降圧された、プログラム可能な、調整された電圧Ｖ_ＤＤに変換する。電圧レギュレータ１３０は、典型的には、より重い負荷におけるより良好な変換効率のために、スイッチモード電源（switched mode power supply、ＳＭＰＳ）変換器として実装される。

処理作業負荷のバースト性及び電圧レギュレータ１３０が負荷の変化に対して調整する速度のために、電圧レギュレータ１３０の出力における電源電圧Ｖ_ＤＤは、負荷の突然の増加に応じて電圧レベルが低下する電圧ドループを経験する可能性がある。Ｐ状態は、オペレーティングシステムによって変更され、著しいレイテンシを有する電圧レギュレータ及び可変周波数クロック発生器を使用するので、Ｐ状態機構は、電圧ドループを調整するには不十分である。したがって、電圧ドループは、オペレーティングシステムがプロセッサチップ１１０のＰ状態を増加させることによって反応することができる前に、プロセッサチップ１１０の動作を失敗させ得る。

Ｐ状態機構を使用せずに電源電圧ドループを自動的に調整するための既存の機構は、プロセッサクロッキング制御（processor clocking control、ＰＣＣ）機構として知られている。この機構は、過電流事象を検出し、過電流閾値を超えた場合にクロック信号の周波数を直接低減する。電流は、データプロセッサの動的静電容量を推定するオンダイの動的静電容量（Ｃ_ＡＣ）アキュムレータを使用して測定することができる。次に、動的静電容量を使用して、以下の式に従ってプロセッサ電流を推定することができる。
Ｉ＝Ｃ_ＡＣ×Ｖ×ｆ ［２］
しかしながら、Ｃ_ＡＣ機構は、製造後に各データプロセッサチップの大規模な調整を必要とし、精度が低いという欠点がある。更に、ＰＣＣ機構は、典型的な電圧ドループを受け入れるには遅すぎる。例えば、ＰＣＣ機構がクロック周波数を調整するのに約１００ナノ秒（nanosecond、ｎｓ）かかることがあり、これは、例えば、２．０ギガヘルツ（gigahertz、ＧＨｚ）クロック信号を使用するシステムにおける著しい数のクロック周期である。

図２は、いくつかの実施形態による、データ処理システム２００の部分ブロック図及び部分概略図である。データ処理システム２００は、概して、データプロセッサチップ２１０と、電圧レギュレータチップ２２０と、キャパシタ２３０と、メモリ２４０と、を含む。

データプロセッサチップ２１０は、外部端子２１１と、データ処理回路２１２と、適応デジタル周波数ロックループ（digital frequency locked loop、ＤＦＬＬ）２１３と、レジスタ２１４と、シリアル入力／出力（input/output、Ｉ／Ｏ）ポートコントローラ２１５と、外部端子２１６と、入力／出力（Ｉ／Ｏ）ハブ２１７と、を含む。外部端子２１１は、電源電圧Ｖ_ＤＤを受信するダイボンディングパッド又は集積回路端子である。データ処理回路２１２は、「Ｖ_ＤＤＣＯＲＥ」と名付けられたＶ_ＤＤの内部ルーティングバージョンを受信するために外部端子２１１に接続された第１の入力と、ＣＬＫ信号を受信するための第２の入力と、双方向ダウンストリーム端子と、図２には具体的に示されていない他の端子と、を有する。これらの他の端末は、本開示の理解に関連しない従来の端末であり、それらは更には説明されない。適応ＤＦＬＬ２１３は、外部端子２１１に接続された第１入力と、第２入力と、データ処理回路２１２の第２入力に接続された出力と、を有する。レジスタ２１４は、入力と、以下の表１に記載されている様々なフィールドに対応する出力のセットと、を有する。

シリアルＩ／Ｏポートコントローラ２１５は、双方向アップストリームポートと、双方向ダウンストリームポートと、レジスタ２１４のＶＩＤ、ＥＤＣ制限及びＥＤＣ勾配フィールドに接続された入力と、を有する。外部端子２１６は、シリアルＩ／Ｏポートコントローラ２１５の双方向ダウンストリームポートに接続されている。Ｉ／Ｏハブ２１７は、データ処理回路２１２の双方向ダウンストリームポートに接続された双方向アップストリームポートと、レジスタ２１４及びシリアルＩ／Ｏポートコントローラ２１５に接続された第１の双方向ダウンストリームポートと、第２の双方向ダウンストリームポートと、を有する。

電圧レギュレータ２２０は、電源電圧Ｖ_ＤＣを受信するための電源端子と、接地に接続された接地端子と、データプロセッサチップ２１０の外部端子２１６に接続された入力端子２２１と、データプロセッサチップ２１０の外部端子２１１に接続された出力端子２２２と、を有する。典型的な集積回路データプロセッサは、電圧レギュレータの出力とデータプロセッサチップとの間の寄生インピーダンスを下げるために多くの電源電圧端子を含み、したがって、外部端子２１１は、データプロセッサチップ２１０の少なくとも１つの電源電圧端子を表すことに留意されたい。

キャパシタ２３０は、電圧レギュレータチップ２２０の出力端子２２２に接続された第１の端子と、接地に接続された第２の端子と、を有する。

メモリ２４０は、Ｉ／Ｏハブ２１７の第２の双方向ダウンストリームポートに接続された双方向ポートを有する。メモリ２４０は、システム基本入出力システム（basic input/output system、ＢＩＯＳ）を記憶するための第１の領域２４１と、オペレーティングシステム（operating system、Ｏ／Ｓ）カーネルを記憶するための第２の領域２４２と、を含む、メモリマップを定義する記憶位置のセットを有する。

動作において、データ処理システム２００は、シリアルＩ／Ｏポートコントローラ２１５によって制御されるシリアルインタフェースを介して電圧レギュレータチップ２２０の電流‐電圧（current-voltage、Ｉ／Ｖ）特性をプログラムする能力を提供する。電圧レギュレータチップ２２０によって提供される可変電圧は、急峻な負荷線に従ってＣＬＫ信号の周波数を自動的に低減するために、適応ＤＦＬＬ２１３と共に動作する。これらの２つの機構は協調して動作し、著しい電圧ドループが存在する場合であってもデータ処理回路２１２が正確に動作することを確実にする。

データ処理回路２１２は、データを読み取り、操作し、動作を施し、処理し及び／又は記憶するように動作する任意のタイプのデータ処理回路とすることができる。例示的な実施形態では、データ処理回路２１２は、例えば、ＯｐｅｎＧＬプログラミング言語を使用して、記憶されたプログラム命令に従って動作するグラフィックス処理ユニット（graphics processing unit、ＧＰＵ）コアである。ＧＰＵコアは、ＯｐｅｎＧＬプリミティブを使用して、データ入出力、シェーディング、レンダリング、ラスタライゼーション等の全般的な動作を行う。アーキテクチャ上、ＧＰＵコアは、単一命令複数データ（single instruction, multiple data、ＳＩＭＤ）アーキテクチャを有する超並列プロセッサを使用して実装することができる。グラフィックス処理を実行する過程で、ＧＰＵコアは、多数のこれらのタイプの演算を並列に処理することができる。アクティビティの突然の増加を引き起こす特定のシステムイベントに応じて、電源電流引き込みの急速な増加は、大きな電源電圧ドループを引き起こす可能性がある。

別の実施形態において、データ処理回路２１２は、データ処理システム２００の中央処理装置（central processing unit、ＣＰＵ）の動作を実行するマルチコアプロセッサであってもよい。ＣＰＵは、ワシントン州レドモンドのＭｉｃｒｏｓｏｆｔ社によってライセンスされているＷｉｎｄｏｗｓ（登録商標）オペレーティングシステム等のオペレーティングシステムを実行することができる。マルチコアＣＰＵは、ユーザ入力を待っている長い相対的休止期間と、それに続く集中的な動作期間を経験する可能性がある。これらの状況では、ＣＰＵコアは、電源電流の突然の増加を必要とする可能性があり、これが大きな電源ドループを引き起こす。

他の実施形態では、デジタル信号プロセッサ（digital signal processor、ＤＳＰ）、ネットワークプロセッサ、特定用途向けプロセッサ等のような他のタイプのデータプロセッサを使用することができる。これらのプロセッサは、同様に、電源電圧ドループをもたらす電源電流の突然の変化を経験する可能性がある。

データ処理回路２１２は、通常、「ノースブリッジ」としても知られるシステムコントローラハブを介してオフチップメモリに接続するためのメモリコントローラを含む。典型的には、データ処理回路２１２は、不揮発性メモリと、システムＢＩＯＳ及びオペレーティングシステムカーネルを記憶する大容量記憶装置との組合せであり得るメモリ２４０への入力／出力インターフェースも有する。システムＢＩＯＳ及びオペレーティングシステムカーネルの何れか又は両方は、表１に示すパラメータを記憶することができ、データプロセッサチップ２１０は、Ｉ／Ｏハブ２１７を介してそれらにアクセスし、レジスタ２１４に記憶することができる。

適応ＤＦＬＬ２１３は、出力電圧に依存する周波数を有するＣＬＫ信号を提供するクロック回路である。電圧ドループ中、適応ＤＦＬＬ２１３は、ＣＬＫ信号の周波数を低減することができる。電源電圧ドループ中にＣＬＫ信号の周波数を低減することによって、適応ＤＦＬＬ２１３は、データ処理回路２１２がより低い電圧で適切に動作し続け、次いで、電圧レギュレータチップ２２０がより高い電流レベルについてＶ_ＤＤを補償する場合に回復することを確実にする。

シリアルＩ／Ｏポートコントローラ２１５は、任意の適切なパラレル又はシリアル通信プロトコルのための通信を制御することができる。したがって、外部端子２１６は、データ転送に関与し得る１つ以上の端子を表す。特定の一実施形態では、シリアルＩ／Ｏポートコントローラは、カリフォルニア州サンタクララのＩｎｔｅｌ社によって指定されたシリアル電圧識別（serial voltage identification、ＳＶＩＤ）プロトコルを使用して動作する。

図３は、図２の電圧レギュレータチップ２２０の電流‐電圧応答のグラフ３００である。グラフ３００において、横軸は、「Ｉ_ＤＤ」と名付けられた電源電流をアンペアで表し、縦軸は、電源電圧Ｖ_ＤＤをボルトで表す。横軸に沿って、グラフ３００は、ＥＤＣ制限に対応するＩ_ＤＤの値と、「Ｉ_{ＤＤＭＡＸ}」と名付けられた最大サポート電源電流と、を示す。縦軸に沿って、グラフ３００は、「Ｖ_ＮＯＭ」と名付けられたＶ_ＤＤの値を示す。Ｖ_ＮＯＭは、ＶＩＤ値に対応するＶ_ＤＤの公称値である。また、グラフ３００は、電源電流Ｉ_ＤＤの異なる値に対する電源電圧Ｖ_ＤＤの波形３１０を示す。波形３１０によって示すように、ＥＤＣ制限未満のＩ_ＤＤの全ての値に対して、Ｖ_ＤＤの値はＶ_ＮＯＭに等しい。ＥＤＣ制限以下のＩ_ＤＤの値に対するＩ_ＤＤの変化に対するＶ_ＤＤの変化の割合は、負荷線勾配又は「ＬＬ勾配」と呼ばれる。グラフ３００に示すように、ＬＬ勾配は０に等しい。ＥＤＣ制限を上回るＩ_ＤＤの値に対して、Ｖ_ＤＤは、電源電流Ｉ_ＤＤがＩ_{ＤＤＭＡＸ}に達するまで、勾配３２０によって示すように、Ｉ_ＤＤの単位当たりのＥＤＣ勾配の割合で減少する。

図４は、いくつかの実施形態による、図２の適応ＤＦＬＬ２１３として使用することができるマスタ‐スレーブデジタル周波数ロックループ（ＤＦＬＬ）４００の部分ブロック図及び部分概略図である。マスタスレーブＤＦＬＬ４００は、「Ｖ＿ＣＯＲＥ」と名付けられた入力電圧を受信するための入力と、「ＢＩＡＳ」と名付けられたバイアス電圧を受信するための入力と、「ＦＣＷ」と名付けられた周波数制御ワードを受信するための入力と、「ＣＬＫ」と名付けられたクロック信号を提供するための出力と、を有する。マスタ‐スレーブＤＦＬＬ４００は、概して、電圧レギュレータ４１０と、キャパシタ４１２と、基準遅延線４２０と、ドループ遅延線４３０と、「Ｃ要素」と名付けられた一致要素４４０と、インバータ４５０と、出力分割器４６０と、を含む。

電圧レギュレータ４１０は、電源電圧Ｖ_ＤＤを受信するための「Ｖ_ＲＥＦ」と名付けられた基準入力端子と、「Ｖ_ＲＥＧ」と名付けられた出力端子と、を有する。キャパシタ４１２は、電圧レギュレータ４１０の出力端子に接続された第１の端子と、接地に接続された第２の端子と、制御端子と、を有する。

基準遅延線４２０は、直列接続されたインバータの列のセットを含む。各列内で、基準遅延線４２０は、第１のインバータ、中間インバータのセット及び最後のインバータを有する。第１のインバータは、電圧レギュレータ４１０のＶ_ＲＥＧ出力に接続された電源電圧端子と、入力と、出力と、を有する。各中間インバータは、電圧レギュレータ４１０のＶ_ＲＥＧ出力に接続された電源電圧端子と、前段のインバータの出力に接続された入力と、出力と、を有する。最後のインバータは、電圧レギュレータ４１０のＶ_ＲＥＧ出力に接続された電源電圧端子と、中間インバータの出力に接続された入力と、「Ａ」と名付けられたノードに接続された出力と、を有する。チェーン内の２つのインバータ間の各中間ノードは、中間ノードに接続された第１の端子と、接地に接続された第２の端子と、ＢＩＡＳ電圧を受信するための制御端子と、を有する対応するキャパシタを有する。周波数制御ワードは、基準遅延線４２０の何れの列がアクティブであるかを選択する。

また、ドループ遅延線４３０は、基準遅延線４２０内の列の数に対応する直列接続されたインバータの列のセットを含む。各列内で、ドループ遅延線４３０は、第１のインバータと、中間インバータのセットと、最後のインバータと、を有する。第１のインバータは、Ｖ_{ＤＤ＿ＣＯＲＥ}電圧を受信する電源電圧端子と、入力と、出力と、を有する。各中間インバータは、Ｖ_{ＤＤ＿ＣＯＲＥ}電圧を受信する電源電圧端子と、前段のインバータの出力に接続された入力と、出力と、を有する。最後のインバータは、Ｖ_{ＤＤ＿ＣＯＲＥ}電圧を受信する電源電圧端子と、中間インバータの出力に接続された入力と、「Ｂ」と名付けられたノードに接続された出力と、を有する。チェーン内の２つのインバータ間の各中間ノードは、中間ノードに接続された第１の端子と、接地に接続された第２の端子と、ＢＩＡＳ電圧を受信するための制御端子と、を有する対応するキャパシタを有する。周波数制御ワードは、ドループ遅延線４３０の何れの列がアクティブであるかを選択する。

Ｃ要素４４０は、Ａノードに接続された第１の入力と、Ｂノードに接続された第２の入力と、「Ｃ」と名付けられた信号を提供するための出力と、を有する。インバータ４５０は、一致要素４４０の出力に接続された入力と、基準遅延線４２０の各列の各第１のインバータの入力及びドループ遅延線４３０の各列の各第１のインバータの入力に接続された出力と、を有する。出力分割器４６０は、インバータ４５０の出力に接続された入力と、ＣＬＫ信号を提供するための出力と、を有する。

動作において、基準遅延線４２０は、ＦＣＷ及びＢＩＡＳ電圧によって設定され、電源電圧Ｖ_ＤＤのレベルに実質的に依存しない遅延を提供する。しかしながら、ドループ遅延線４３０は、基準遅延線４２０と同様にＦＣＷ及びＢＩＡＳ電圧によって設定されるが、電源電圧Ｖ_{ＤＤ＿ＣＯＲＥ}のレベルに依存し且つ比例する遅延を提供する。したがって、Ｖ_{ＤＤ＿ＣＯＲＥ}がプロセッサ負荷のサイズの突然の増加に起因してドループすると、ドループ遅延線４３０を通る遅延が増加するが、基準遅延線４２０を通る遅延は実質的に一定のままである。

一致要素４４０は、Ａ出力及びＢ出力が同じ論理状態にある場合、この例では論理高電圧にある場合に、Ｃ出力を提供する信号一致要素である。インバータ４５０は、その出力を基準遅延線４２０及びドループ遅延線４３０内の各列の入力に提供し、ループの周りに追加の反転を加え、奇数の数の遅延、したがって発振を生成する。出力分割器４６０は、一致要素４４０の出力における発振信号を固定量又は可変量で分割して、ＣＬＫ信号を提供する。

したがって、Ｖ_{ＤＤ＿ＲＥＧ}がＶ_{ＤＤ＿ＣＯＲＥ}未満の場合、基準遅延線４２０内の各列内の第１のインバータの入力における論理状態の遷移が出力に伝搬するのにより長い時間がかかり、より遅い遅延線、この場合には基準遅延線４２０が論理高レベルに遷移するまで、Ｃは遷移しない。一方、Ｖ_{ＤＤ＿ＣＯＲＥ}がＶ_{ＤＤ＿ＲＥＧ}未満の場合、ドループ遅延線４３０内の各列の第１のインバータの入力における論理状態の遷移が出力に伝搬するのにより長い時間がかかり、より遅い遅延線、この場合にはドループ遅延線４３０が論理高レベルに遷移するまで、Ｃは遷移しない。出力分割器４６０は、ＣＬＫの周波数を、Ｖ_ＲＥＧによって決定される、又は、Ｖ_{ＤＤ＿ＣＯＲＥ}がＶ_ＲＥＧ未満の場合にはＶ_{ＤＤ＿ＣＯＲＥ}によって決定される固定周波数に設定し、したがって、電源電圧ドループ中にＣＬＫ信号を減速させる。

ＣＬＫ周波数の自動低減は、電源電圧Ｖ_{ＤＤ＿ＣＯＲＥ}が正しい動作を可能にするのに十分なままであることを確実にする。同時に、電圧レギュレータループがＶ_{ＤＤ＿ＣＯＲＥ}をその現在のＰ状態に適したレベルに復元すると、ＣＬＫ信号の周波数を自動的に戻す。ＤＦＬＬは２５ピコ秒（picosecond、ｐｓ）程度の短い時間で電圧ドループに応答することができるので、自動低減もＰＣＣ機構と比較して非常に高速である。

図５は、いくつかの実施形態による、別のデータ処理システム５００の部分ブロック図及び部分概略図である。データ処理システム５００は、２つの相違点を除いて、データ処理システム２００と同様である。第１に、データプロセッサチップ５１０は、「ＬＬ勾配」と名付けられた追加フィールドを含むレジスタ５１４を有し、以下で更に説明するように、電源電流がＥＤＣ＿制限値を下回るように減少するにつれて、電源電圧Ｖ_ＤＤに追加ブーストを提供する。さらに、シリアルＩ／Ｏポートコントローラ２１５は、この値を外部端子２１６に提供する。レジスタ５１４の様々なフィールドを以下の表２に示す。

第２に、電圧レギュレータ５２０は、図２の電圧レギュレータ２２０と比較して追加の機能を含む。電圧レギュレータ５２０は、電源電圧Ｖ_ＤＣを受信するための電源端子と、接地に接続された接地端子と、データプロセッサチップ２１０の外部端子２１６に接続された入力端子５２１と、データプロセッサチップ２１０の外部端子２１１に接続された出力端子５２２と、を有する。電圧レギュレータ５２０は、以下に説明するように、電圧レギュレータ５２０が更にＬＬ勾配値に応答することを除いて、図２の電圧レギュレータ２２０と同様に動作する。

図６は、図５の電圧レギュレータチップ５２０の電流‐電圧応答のグラフ６００である。グラフ６００では、横軸は同様に電源電流Ｉ_ＤＤをアンペアで表し、縦軸は電源電圧Ｖ_ＤＤをボルトで表す。図６には、横軸に沿って、ＥＤＣ＿制限に対応するＩ_ＤＤの値と、最大サポート電源電流Ｉ_{ＤＤＭＡＸ}と、が示されている。縦軸に沿って、Ｖ_ＮＯＭと名付けられたＶ_ＤＤの値が示されている。Ｖ_ＮＯＭは、ＶＩＤ値に対応するＶ_ＤＤの公称値である。また、グラフ６００は、電源電流Ｉ_ＤＤの異なる値に対する電源電圧Ｖ_ＤＤの波形６１０を示す。波形６１０は、１つの違いを除いて、図３の波形３１０と同様である。波形６１０によって示すように、ＥＤＣ＿制限未満のＩ_ＤＤの全ての値に対して、Ｖ_ＤＤの値は一定ではないが、Ｖ_ＮＯＭから非ゼロＬＬ勾配によって決定される量を引いたものに等しい。グラフ６００に示すように、ＬＬ勾配の値は、ＥＤＣ勾配の値よりもはるかに小さい。ＥＤＣ＿制限以下のＩ_ＤＤの値に対するＩ_ＤＤの変化に対するＶ_ＤＤの変化の割合、すなわちＬＬ勾配は、勾配６２０及び６３０によって示すように、ＥＤＣ＿勾配よりも著しく小さい。非ゼロＬＬ勾配は、（非常に低い電力状態における）漏れ電力及び（小さいレイテンシ低電力状態における）クロック分配電力に起因するＩ_ＤＤのはるかに小さい成分を考慮することができる。

本明細書に開示されるデータ処理システム及びデータプロセッサは、データプロセッサが、出力ポートを介して通信される値を使用して電圧レギュレータの特性をプログラム可能に設定することを可能にする。それはまた、容量及び電源電流を測定するための大規模な製造後チューニング又は大きなオンダイ回路の必要性を回避する。一実施形態では、データプロセッサは、出力ポートを使用して、電圧レギュレータのＥＤＣ制限及びＥＤＣ勾配をプログラムする。別の実施形態では、データプロセッサは、ＥＤＣ制限及びＥＤＣ勾配並びに負荷線勾配を設定し、負荷線勾配は、電圧レギュレータがＥＤＣ制限を下回って動作する場合の電源電流／電圧関係を記述する。したがって、データプロセッサは、電圧レギュレータ自体を制御して、その電源電流／電源電圧特性を、特定のデータプロセッサのニーズに合わせて整形する。いくつかの実施形態では、データプロセッサは、電源電圧ドループを検出し、ドループが回路故障を引き起こすことを防止するためにクロック周波数を自動的に低減する適応クロック発生器を含む。これらの２つの機構が協働して、ＥＤＣ制限を超える急峻な電源電流／電源電圧負荷線を実現する。

データ処理システム２００及び５００、データプロセッサチップ２１０及び５１０、又は、それらの任意の部分は、プログラムによって読み取られ、集積回路を製造するために直接的又は間接的に使用され得るデータベース又は他のデータ構造の形態のコンピュータアクセス可能データ構造によって記述又は表現され得る。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（high-level design language、ＨＤＬ）におけるハードウェア機能の動作レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取られ得る。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。次いで、ネットリストは、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされ得る。次いで、マスクを様々な半導体製造工程で使用して、集積回路を製造することができる。代替的に、コンピュータアクセス可能記憶媒体上のデータベースは、所望に応じて、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックデータシステム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。

特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかである。例えば、電源電流‐電圧負荷線の勾配は、ゼロ又は非ゼロ値の何れかであり得る。開示されるデータプロセッサは、ＳＶＩＤプロトコル、オランダ、アイントホーフェンのＮＸＰ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｂ．Ｖ．Ｃｏｒｐｏｒａｔｉｏｎ Ｎｅｔｈｅｒｌａｎｄｓ社によって所有される登録商標Ｉ^２Ｃバスによって市販されるシリアルインターフェースプロトコル、シリアル通信インターフェース（serial communications interface、ＳＣＩ）バス等を含む、様々な既知のパラレル又はシリアルプロトコルを使用して、それらのそれぞれの電圧レギュレータチップと通信することができる。また、外部電圧レギュレータの性能を指定するために使用される値は、システムＢＩＯＳ、オペレーティングシステムカーネル又はアプリケーションソフトウェアによって記憶又は決定され得る。

したがって、添付の特許請求の範囲は、開示された実施形態の範囲内に含まれる開示された実施形態の全ての変更を網羅することを意図している。

Claims (15)

1. データプロセッサであって、
   電源電圧を受信するための少なくとも１つの電源電圧端子であって、電源電流が流れる少なくとも１つの電源電圧端子と、
   前記少なくとも１つの電源電圧端子に接続されており、前記電源電圧を使用して動作するデータ処理回路と、
   前記電源電圧の公称値と、電気設計電流（ＥＤＣ）制限と、ＥＤＣ勾配と、を記憶するためのレジスタであって、前記ＥＤＣ勾配は、前記電源電流が前記ＥＤＣ制限を超える場合に、外部電圧レギュレータの所望の電圧‐電流関係を指定する、レジスタと、
   前記レジスタと出力ポートとに接続されたポートコントローラと、を備え、
   前記データ処理回路は、前記外部電圧レギュレータによる使用のために前記出力ポートを介して前記電源電圧の前記公称値と、前記ＥＤＣ制限と、前記ＥＤＣ勾配と、を前記ポートコントローラに出力させるように動作する、
   データプロセッサ。
2. 前記レジスタは、負荷線勾配を更に記憶し、前記負荷線勾配は、前記電源電流が前記ＥＤＣ制限未満である場合に、前記外部電圧レギュレータの前記所望の電圧‐電流関係を指定する、
   請求項１のデータプロセッサ。
3. 前記電源電圧が前記公称値以上である場合に公称周波数でクロック信号を提供し、前記公称値を下回る前記電源電圧のドループに応じて前記クロック信号の周波数を低減する適応クロック発生器を更に備え、
   前記データ処理回路は、前記電源電圧と前記クロック信号との両方に従って動作する、
   請求項１のデータプロセッサ。
4. 前記データ処理回路は、要求された電力状態（Ｐ状態）に従って前記電源電圧の前記公称値及び前記公称周波数を決定する、
   請求項３のデータプロセッサ。
5. データ処理システムであって、
   電源電圧に応じて動作するデータプロセッサと、
   電圧レギュレータと、を備え、
   前記データプロセッサは、
   前記電源電圧を受信するための少なくとも１つの電源電圧端子であって、電源電流が流れる少なくとも１つの電源電圧端子と、
   前記少なくとも１つの電源電圧端子に接続されており、前記電源電圧を使用して動作するデータ処理回路と、
   前記電源電圧の公称値と、電気設計電流（ＥＤＣ）制限と、ＥＤＣ勾配と、を記憶するためのレジスタであって、前記ＥＤＣ勾配は、前記電源電流が前記ＥＤＣ制限を超える場合に、所望の電圧‐電流関係を指定する、レジスタと、
   前記レジスタと出力ポートとに接続されたポートコントローラと、を備え、
   前記データ処理回路は、前記出力ポートを介して前記電源電圧の前記公称値と、前記ＥＤＣ制限と、前記ＥＤＣ勾配と、を前記ポートコントローラに出力させるように動作し、
   前記電圧レギュレータは、
   前記データプロセッサの前記出力ポートに接続されており、前記電源電圧の前記公称値と、前記ＥＤＣ制限と、前記ＥＤＣ勾配と、に従って前記電源電圧を提供する、
   データ処理システム。
6. 前記レジスタは、負荷線勾配を更に記憶し、前記負荷線勾配は、前記電源電流が前記ＥＤＣ制限未満である場合に、前記電圧レギュレータの前記所望の電圧‐電流関係を指定する、
   請求項５のデータ処理システム。
7. 前記電源電圧が前記公称値以上である場合に公称周波数でクロック信号を提供し、前記公称値を下回る前記電源電圧のドループに応じて前記クロック信号の周波数を低減する適応クロック発生器を更に備え、
   前記データ処理回路は、前記電源電圧と前記クロック信号との両方に従って動作する、
   請求項５のデータ処理システム。
8. データ処理システムであって、
   データプロセッサと、
   電圧レギュレータと、を備え、
   前記データプロセッサは、
   電源電圧を受信して電源電流を供給するための少なくとも１つの電源電圧端子を有し、
   クロック信号に応じて動作し、
   前記電源電圧が公称値以上である場合に公称周波数で前記クロック信号を提供し、前記公称値を下回る前記電源電圧のドループに応じて前記クロック信号の周波数を低減する適応クロック発生器を備え、
   前記電圧レギュレータは、
   前記電源電圧端子に接続されており、前記電源電圧を前記電源電圧端子に提供し、
   前記電源電流が電気設計電流（ＥＤＣ）制限を超える場合に、ＥＤＣ勾配によって決定される勾配で前記電源電流に従って前記電源電圧の前記公称値から前記電源電圧を低減する、
   データ処理システム。
9. 前記適応クロック発生器は、マスタ／スレーブデジタル周波数ロックループである、
   請求項８のデータ処理システム。
10. 前記マスタ／スレーブデジタル周波数ロックループは、
    前記電源電圧を受信するための入力と、調整された電圧を提供するための出力と、を有するレギュレータと、
    出力信号のエッジの後に、前記調整された電圧に比例する第１の遅延を第１の信号に提供するための基準遅延線と、
    前記出力信号のエッジの後に、前記電源電圧に比例する第２の遅延を第２の信号に提供するためのドループ遅延線と、
    前記第１の信号を受信するための第１の入力と、前記第２の信号を受信するための第２の入力と、前記第１の信号及び前記第２の信号の最新の遷移に従って前記出力信号を提供するための出力と、を有するＣ要素と、を備え、
    前記マスタ／スレーブデジタル周波数ロックループは、前記出力信号に応じて前記クロック信号を提供する、
    請求項９のデータ処理システム。
11. 前記データプロセッサは、要求された電力状態（Ｐ状態）に従って前記電源電圧の前記公称値及び前記公称周波数を決定する、
    請求項８のデータ処理システム。
12. 前記データプロセッサは、
    前記電源電圧の前記公称値と、前記ＥＤＣ制限と、前記ＥＤＣ勾配と、を記憶するためのレジスタと、
    前記レジスタと出力ポートとに連結されたポートコントローラと、を更に備え、
    前記データプロセッサは、前記出力ポートを介して前記電源電圧の前記公称値と、前記ＥＤＣ制限と、前記ＥＤＣ勾配と、を前記ポートコントローラに出力させるように動作し、
    前記電圧レギュレータは、
    前記データプロセッサの前記出力ポートに接続された第１の端子と、
    前記データプロセッサの前記電源電圧端子に接続された第２の端子と、を備え、
    前記電圧レギュレータは、前記第１の端子で受信した前記電源電圧の前記公称値と、前記ＥＤＣ制限と、前記ＥＤＣ勾配と、に応じて、前記第２の端子に前記電源電圧を提供する、
    請求項１１のデータ処理システム。
13. データ処理システムが、関連する電源電流を有する電源電圧で前記データ処理システムのデータプロセッサに電力供給することと、
    前記データ処理システムが、前記電源電圧の公称値と、電気設計電流（ＥＤＣ）制限と、ＥＤＣ勾配と、を前記データプロセッサのレジスタに記憶することであって、前記ＥＤＣ勾配は、前記電源電流が前記ＥＤＣ制限を超える場合に、前記データ処理システムの外部電圧レギュレータの所望の電圧‐電流関係を指定する、ことと、
    前記データ処理システムが、前記外部電圧レギュレータによる使用のために、前記データプロセッサの出力ポートを使用して、前記電源電圧の前記公称値と、前記ＥＤＣ制限と、前記ＥＤＣ勾配と、を前記レジスタから出力することと、を含む、
    方法。
14. データ処理システムが、公称値と、電源電圧に関連する電源電流と、を有する前記電源電圧で前記データ処理システムのデータプロセッサに電力供給することと、
    前記データ処理システムが、電子設計電流（ＥＤＣ）制限と、ＥＤＣ勾配と、に基づいて前記電源電圧の値を決定することであって、前記ＥＤＣ勾配は、前記電源電流が前記ＥＤＣ制限を超える場合に、前記電源電流と前記電源電圧との間の所望の電圧‐電流関係を指定する、ことと、
    前記データ処理システムが、前記データプロセッサをクロック信号でクロッキングすることと、
    前記データ処理システムが、前記電源電圧に応じて前記クロック信号の周波数を決定することであって、前記データ処理システムが、前記電源電圧が前記公称値以上である場合に公称周波数で前記クロック信号を提供し、前記データ処理システムが、前記公称値を下回る前記電源電圧のドループに応じて前記クロック信号の周波数を低減する、ことと、を含む、
    方法。
15. 前記データ処理システムが前記クロック信号の周波数を決定することは、前記データ処理システムが、前記データプロセッサの適応クロック発生器を使用して前記クロック信号の周波数を決定することを含む、
    請求項１４の方法。

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