JP2010532058A - マルチメディア処理電力管理のためのパワーゲーティング - Google Patents

Abstract

マルチメディア処理環境内でパワーゲーティングを実施するための回路が記述される。開示の回路は、相互に別々に動作する様々な構成要素を含み得るマルチメディア表示プロセッサのための効果的な電力管理に対応する。この方式において開示の回路は、マルチメディア処理環境内での電力節約及び性能改善に対応することができる。態様によっては、ヘッドスイッチまたはフットスイッチ回路が、例えば、論理構成要素がアクティブモードにあるかそれとも非アクティブモードにあるかなど、個々の論理構成要素の動作モードに応じて、マルチメディア表示プロセッサの異なる論理構成要素を、電源レールと選択的に接続及び切断するように実施され得る。

Description

本開示は集積回路に関し、より詳細には集積回路のための電力管理に関する。

特定用途向け集積回路（ＡＳＩＣ）などの集積回路を組み込んだ電子機器は、多くの場合、省電力技術を用いて電力消費を低減し、電池寿命を延ばす。携帯電話や携帯情報端末（ＰＤＡ）などといった小型の携帯式機器は、通常、論理回路によって電力消費を制限する非アクティブモードを実施するための回路を組み込んでいる。非アクティブモードには、待機モード、低電力モード及びスリープモードが含まれ得る。

デジタル回路、より具体的には、ＣＭＯＳ回路における電力損失は、電源電圧の二乗にほぼ比例する。したがって、低電力性能を達成するのに最も有効な方法は、電源電圧を下げることである。ＡＳＩＣ上のＣＭＯＳ回路は、著しく低い電力レベルで動作することができる。しかし、伝搬遅延の増大を回避するために、ＣＭＯＳデバイスのしきい値電圧も低減される。

しきい値電圧の低下は、一般に、ＭＯＳデバイスのサブスレッショルド（sub-threshold）漏れ電流の変化によるスタンバイ電流の増大を生じさせる。「オフ」のトランジスタを流れる漏れ電流は、デバイスのしきい値電圧が低減されるに従って指数関数的に増大する傾向にある。しかも、製造技術が高レベルの集積へと進化し、製造可能な最小の要素がますます小型化し、９０ｎｍ、６５ｎｍまたは４５ｎｍ以下などといったナノテクノロジレベルへと進むに従って、ゲート漏れ及びサブスレッショルド漏れがさらに一層問題となる。したがって、長時間にわたって非アクティブモードのままである、携帯電話やＰＤＡといった電子機器は、著しい漏れ電流を呈し、非アクティブモード時に望ましくない電池電力の消耗をもたらす可能性がある。

本開示は、一般に、マルチメディア処理環境内でパワーゲーティングを実施するための回路を対象とする。開示の回路は、相互の別々に動作する様々な構成要素を含み得るマルチメディア表示プロセッサのためのより効果的な電力管理に対応する。このように、開示の回路は、マルチメディア処理環境内での電力節約及び性能改善に対応することができる。

待機モード時の漏れ電流を低減するために、いくつかの特定用途向け集積回路（ＡＳＩＣ）は、ＣＭＯＳ回路の低電圧しきい値（ＬＶＴ）論理ゲートと電源レールまたは接地レールの間に電気的に接続されているヘッドスイッチまたはフットスイッチを含み得る。ヘッドスイッチとは、ＡＳＩＣコアまたはブロックの局部電源網配線と最上位電源網配線の間に位置する高電圧しきい値（ＨＶＴ）ＰＭＯＳトランジスタである。フットスイッチとは、局部接地網配線と最上位接地レール／網の間に位置するＨＶＴ ＮＭＯＳトランジスタである。

非アクティブモード時、ヘッドスイッチまたはフットスイッチは、ＬＶＴ論理ゲートを電源／接地から切断して電源レールを「折りたたむ（collapse）」ためにオフにされる。ヘッドスイッチまたはフットスイッチは高しきい値電圧を有するため、ヘッドスイッチまたはフットスイッチにより電源から引き出される漏れ電流の量は、通常ＬＶＴ論理ゲートを流れるはずの漏れ電流と比べて大幅に低減される。アクティブモード時、ヘッドスイッチまたはフットスイッチは、電源及び接地をＬＶＴゲートと接続するためにオンにされる。したがって、アクティブモード時、ＬＶＴ論理ゲートは、あたかもこれらが電源及び接地に直接接続されているかのうように、実質的に同じ電圧によって電力供給される。

本開示のいくつかの態様では、ヘッドスイッチまたはフットスイッチ回路は、例えば論理構成要素がアクティブモードにあるかそれとも非アクティブモードにあるかなど、個々の論理構成要素の動作モードに応じて、マルチメディア表示プロセッサの異なる論理構成要素を電源レールと独立して、選択的に接続し、切断するように実施され得る。論理ゲートと電源レールまたは接地レールの間のスイッチを分配することは、マルチメディア表示プロセッサ内の他の回路がオフにされ、または低電力状態にある間にマルチメディア表示プロセッサの一部が動作を続行し得る非アクティブモードを有する電子機器においては特に有利である。詳細には、分配されたスイッチを個別に制御して、電源電圧をマルチメディア表示プロセッサの選択された領域、ブロックまたは列から分離することができる。

本開示で説明する回路は、様々な電子機器に適用できるが、マルチメディア処理を行い、非アクティブ回路モードを利用して電池電力を節約する、小型の携帯式無線通信機器において特に有益となり得る。例えばこの回路は、携帯電話や携帯情報端末（ＰＤＡ）といった無線機器に適用され得る。あるいは、本明細書で説明する回路は、非無線機器において使用されてもよい。

一態様では、本開示は、第１のマルチメディア処理タスクを処理する第１のブロックと、第２のマルチメディア処理タスクを処理する第２のブロックと、第１のブロック及び第２のブロックのための電力を生成する電源と、第２のブロックとは独立に第１のブロックと電源を選択的に結合し、分離するパワー・ゲーティング・モジュールとを備えるマルチメディアプロセッサを提供する。

別の態様では、本開示は、無線送信機と、無線受信機と、第１のマルチメディア処理タスクを処理する第１のブロック、第２のマルチメディア処理タスクを処理する第２のブロック、第１のブロック及び第２のブロックのための電力を生成する電源、ならびに第２のブロックとは独立に第１のブロックと電源を選択的に結合し、分離するパワー・ゲーティング・モジュールを有するマルチメディア表示プロセッサを含む、送信機を駆動し、無線受信機によって受信される信号を処理する処理回路とを備える無線通信機器を提供する。

別の態様では、本開示は、マルチメディア表示プロセッサ内の処理ブロックがアイドル状態であることを検出することと、処理ブロックがアイドル状態であるときに、マルチメディア表示プロセッサ内の他のアクティブ状態の処理ブロックを電源から分離することなく、処理ブロックへの電力を独立にゲート制御するために処理ブロックを電源と選択的に分離することとを含む方法を提供する。

別の態様では、本開示は、コンピュータに、マルチメディア表示プロセッサ内の処理ブロックがアイドル状態であることを検出させる命令群と、コンピュータに、処理ブロックがアイドル状態であるときに、マルチメディア表示プロセッサ内の他のアクティブ状態の処理ブロックを電源から分離することなく、処理ブロックへの電力を独立にゲート制御するために、処理ブロックを電源と選択的に分離させる命令群とを備えるコンピュータ可読媒体を備えるコンピュータプログラム製品を提供する。

別の態様では、本開示は、マルチメディアプロセッサをアセンブルする方法であって、第１のマルチメディア処理タスクを独立に処理する第１のブロックと第２のマルチメディア処理タスクを独立に処理する第２のブロックとを含む論理回路を形成することと、第１のブロック及び第２のブロックのための電力を生成する電源を形成することと、第２のブロックとは独立に第１のブロックを電源と選択的に結合し、分離するパワー・ゲーティング・モジュールを形成することとを含む方法を提供する。

別の態様では、本開示は、第１のマルチメディア処理タスクを処理する手段と、第２のマルチメディア処理タスクを処理する手段と、第１のブロック及び第２のブロックのための電力を生成する手段と、第２のマルチメディア処理タスクを処理する手段とは独立に、第１のマルチメディア処理タスクを処理する手段と、電力を生成する手段を選択的に結合し分離する手段とを備えるマルチメディアプロセッサを提供する。

本開示で説明する技法は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせとして実施され得る。ソフトウェアとして実施される場合、このソフトウェアは、マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）といった、１つまたは複数のプロセッサにおいて実行され得る。技法を実行するソフトウェアは、最初はコンピュータ可読媒体に格納され、プロセッサにロードされ、実行されてもよい。したがって本開示では、実行時に、本開示で説明する技法を機器に行わせる命令群を備えるコンピュータ可読媒体も考慮されている。場合によっては、コンピュータ可読媒体は、コンピュータ可読媒体を含むコンピュータプログラム製品の一部を形成していてもよい。

本開示の１つまたは複数の態様の詳細を、添付の図面及び以下の説明において示す。本開示の他の特徴、目的、及び利点は、以下の説明及び図面、ならびに特許請求の範囲から明らかになるであろう。

マルチメディア表示プロセッサの例を示すブロック図である。 本開示の技法に従って動作するマルチメディア処理回路及び電源の例を示すブロック図である。 マルチメディア表示プロセッサ内でフットスイッチを用いる多しきい値ＣＭＯＳ（ＭＴＣＭＯＳ）回路の例を示す回路図である。 例示的フレーム時間にわたるマルチメディア表示プロセッサの構成要素の電力損失プロファイルの例を示すブロック図である。 例示的フレーム時間にわたるマルチメディア表示プロセッサの構成要素の電力損失プロファイルの例を示すブロック図である。 スイッチを使用してマルチメディア表示プロセッサの別々の構成要素への電力を選択的にゲート制御する際のマルチメディア表示プロセッサの動作の一例を示す流れ図である。 スイッチを使用してマルチメディア表示プロセッサの別々の構成要素への電力を選択的にゲート制御する際のマルチメディア表示プロセッサの動作の別の例を示す流れ図である。 本開示で説明する論理回路を組み込んだ電子機器を示すブロック図である。

図１は、マルチメディア表示プロセッサ１０の例を示すブロック図である。マルチメディア表示プロセッサ１０は、特定用途向け集積回路（ＡＳＩＣ）またはシステム・オン・チップ（ＳＯＣ）内のハード・マクロ・コアの一部とすることができる。ハード・マクロ・コアは、ＡＳＩＣまたはＳＯＣの論理素子が相互接続される方式を指定し、論理素子間の物理配線経路及び配線パターンを指定する論理機能とすることがでる。例えば、ハード・マクロ・コアは、メモリブロック、デジタル信号プロセッサ（ＤＳＰ）回路、カスタム・プロセッサ・コア、または他の任意の強化ＩＰ（intellectual property）コアを備えていてもよい。マルチメディア表示プロセッサ１０は、電池式携帯用電子機器の一部とすることもできる。本明細書で説明する技法は、マルチメディア表示プロセッサの一部がオフにされ、または低電力状態にある間にマルチメディア表示プロセッサの一部が動作を続行するスリープまたは待機モードを有する携帯電話、携帯情報端末（ＰＤＡ）などといった携帯用電子機器において特に有利となり得る。

マルチメディア表示プロセッサ１０は、マルチメディア表示プロセッサ１０内の複数の論理構成要素の間で処理要求を調和（balance）するアービタ１２を含む。論理構成要素には、画素処理パイプ（ＰＰＰ）１４と、複数の直接メモリアクセス（ＤＭＡ）パイプ、すなわち、１次ＤＭＡ（ＤＭＡ−Ｐ）１６Ａ、２次ＤＭＡ（ＤＭＡ−Ｓ）１６Ｂ、外部ＤＭＡ（ＤＭＡ−Ｅ）１６Ｃ、及びテレビジョンＤＭＡ（ＤＭＡ−ＴＶ）１６Ｄが含まれる。ＤＭＡ１６Ａ〜１６Ｄ（ＤＭＡ１６）は、メモリ（メモリ１１など）への直接メモリアクセスを有し、メモリから表示パネルにフレームバッファ画像を移動させるハードウェア要素である。

図１の例では、マルチメディア表示プロセッサ１０は、パラレル赤緑青（ＲＧＢ）インタフェース１７、パラレルＣＰＵインタフェース１８、シリアルインタフェース１９、パラレルＣＰＵインタフェース２０、ＴＶエンコーダ２１といった、異なる種類のディスプレイに接続するためのインタフェースも含む。パラレルＲＧＢインタフェース１７は、フレームバッファなしのＬＣＤパネルに接続する。パラレルＣＰＵインタフェース１８は、フレームバッファを備える表示パネルに接続する。シリアルインタフェース１８は、フレームバッファを備える表示パネルに直列に接続する。ＴＶエンコーダ２１はテレビジョンディスプレイに接続する。

ＰＰＰ１４は、メモリ内にフレームバッファを構成するために、色変換、画像の拡大／縮小、混合、クロマ・アップサンプリング／ダウンサンプリング、及び複数画像平面の混合による画素の処理に使用され得る。例えばＰＰＰ１４は、互いに異なる画像平面上のビデオ、グラフィックス、アイコン、及び他のマルチメディアオブジェクトを単一のフレームバッファに統合することができる。マルチメディアオブジェクトは、異なるソフトウェアアプリケーションからのものとすることもできる。一態様では、図１に示すように、フレームバッファ１３がマルチメディア表示プロセッサ１０の一部としてのメモリ１１に格納され得る。別の態様では、フレームバッファは、外部のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）またはシステムメモリに格納され得る。ＤＭＡ１６Ａ〜１６Ｄ（「ＤＭＡ１６」）は、フレームバッファ１３にアクセスし、フレームバッファ１３を表示用の表示パネル（不図示）に送る。表示パネルは、ＬＣＤ（液晶ディスプレイ）、テレビジョンディスプレイ、パラレルもしくはシリアルディスプレイ、または他のディスプレイとすることができる。

マルチメディア表示プロセッサ１０は、マルチメディアタスクを処理するための２つの別々のブロック、すなわちＰＰＰ１４とＤＭＡブロック１５とに機能的に分けられているものと考えられる。ＤＭＡブロック１５は、複数の下位ブロック、すなわちＤＭＡ１６Ａ〜１６Ｄからなる。図１に示すマルチメディア表示プロセッサ１０のアーキテクチャは、マルチメディア表示プロセッサ１０が、表示更新速度と異なるフレーム合成速度でＰＰＰ１４を使用することを可能にする。加えて、各ＤＭＡ１６も、異なる表示更新速度で動作し得る。ＰＰＰ１４は、好ましくは、最悪の場合の性能要件を処理し、すなわち、同時に動作するすべてのＤＭＡ１６をサポートし、多くのシステム・オン・チップ（ＳＯＣ）プラットフォームのためのハードウェアＩＰ（知的財産）の再使用を可能にするようなサイズとされる。しかし、使用シナリオ及びＳＯＣプラットフォームには、所与のタスクを達成するのに必ずしもマルチメディア表示プロセッサ１０のすべての部分が必要とされるとは限らないものも多くある。

以下でさらに詳細に説明するように、電力は、マルチメディア表示プロセッサ１０の各論理構成要素、すなわちＰＰＰ１４と、ＤＭＡブロック１５の１つまたは複数の下位ブロックとに、選択的に独立してゲート制御され、これによって、論理構成要素の非アクティブモード時の漏れ電流の量が低減される。例えば、マルチメディア表示プロセッサ１０は、マルチメディア表示プロセッサ１０内に存在するすべての論理構成要素を使用する高性能製品に組み込まれてもよく、マルチメディア表示プロセッサ１０内に存在する論理構成要素の一部だけしか使用しない低性能製品に組み込まれてもよい。低性能製品の場合、使用されない論理構成要素の電力は独立してオフにゲート制御され得る。独立パワーゲーティングは、個々のスイッチを、ＰＰＰ１４及びＤＭＡ１６のそれぞれと関連付けることによって達成され得る。例えば、フットスイッチやヘッドスイッチが使用され得る。詳細には、コンポーネント（ソフトウェアコンポーネントなど）が、論理構成要素１４、１６のうちの１つが非アクティブ状態（アイドル状態）であることを検出すると、このコンポーネントは、この論理構成要素を非アクティブモードにするために個々のスイッチをオフにすることができる。非アクティブモードの電源レール（power rail）から引き出される漏れ電流の量は、上記スイッチが高しきい値電圧を有し、個々の論理構成要素を流れる電流が生じないために、低減され得る。加えて、本明細書で説明する技法は、クロックゲート制御（clock gated）されない構成要素によって消費される電流も低減し得る。

図２は、本開示の技法に従って動作するマルチメディア処理回路２２及び電源２８の例を示すブロック図である。マルチメディア処理回路２２は、論理回路２４Ａ〜２４Ｎ（「論理回路２４」）を含む。論理回路２４は、異なるマルチメディア処理タスクを独立に処理し得る。電源２８は、各論理回路２４Ａ〜２４Ｎのための電力を生成する。パワー・ゲーティング・モジュール（power gating module）２６は、論理回路２４と電源２８を選択的に結合し分離する。パワー・ゲーティング・モジュール２６は、この結合と分離を、各論理回路２４Ａ〜２４Ｎごとに独立に行うことができる。例えば、パワー・ゲーティング・モジュール２６は、論理回路２４Ｎと電源２８を結合及び分離するのとは独立して、論理回路２４Ａと電源２８を結合及び分離することができる。別の例として、パワー・ゲーティング・モジュール２６は、各論理回路２４を独立に結合するのではなく、個々の論理回路２４の様々なグループまたは組み合わせと電源２８を結合し、分離してもよい。

パワー・ゲーティング・モジュール２６は、論理回路２４Ａ〜２４Ｎのうち、それぞれ異なる１つと関連付けられた複数のスイッチセル（不図示）を含み得る。またパワー・ゲーティング・モジュール２６は、個々の論理回路２４と電源２８を選択的に結合及び分離するために複数のスイッチセルを独立に制御するドライバモジュール（不図示）または中間ソフトウェアインテリジェンス層も含み得る。

電源２８は、論理回路２４と連通する電源レールと、論理回路２４と連通する接地レールとを含み得る。パワー・ゲーティング・モジュール２６は、電源レールと接地レールのうちの一方を個々の論理回路２４と選択的に結合し、分離するために複数のスイッチセルを独立に制御することもできる。一態様では、スイッチセルは、個々の論理回路２４Ａ〜２４Ｎを電源レールと結合するために、電源レールによって提供される電圧源と個々の論理回路２４Ａ〜２４Ｎとの間に位置決めされたヘッドスイッチとすることができる。別の態様では、スイッチは、個々の論理回路２４Ａ〜２４Ｎを接地レールに結合するために、個々の論理回路２４Ａ〜２４Ｎと接地レールの個々の接地ノード（図３のＧＮＤ１〜ＧＮＤ５で表される）の間に位置決めされたフットスイッチとすることができる。ヘッドスイッチ及びフットスイッチに関する例について説明しているが、パワー・ゲーティング・モジュール２６は、これのために電源から引き出される漏れ電流の量が実質的に低減されるどんな種類の回路を備えていてもよい。

図３は、マルチメディア表示プロセッサ内でフットスイッチを用いる多しきい値ＣＭＯＳ（ＭＴＣＭＯＳ）回路３０の例を示す回路図である。回路３０は、ＡＳＩＣなどの集積回路における論理回路の一部を形成する。回路３０は、低減された電源電圧及びしきい値電圧により論理構成要素における漏れ電流の量を低減するように構成される。したがって回路３０は、低電圧しきい値（ＬＶＴ）論理ゲートの大規模な配列を組み込んだＡＳＩＣなどの回路において特に有用となり得る。図３に示すように、ＭＴＣＭＯＳ回路３０のＰＰＰ１４、ＤＭＡ−Ｐ１６Ａ、ＤＭＡ−Ｓ１６Ｂ、ＤＭＡ−Ｅ１６Ｃ、及びＤＭＡ−ＴＶ１６Ｄは、それぞれ、外部電源レールによって提供される実際の電圧源ＶＤＤ３５に電気的に結合されている。しかし、ＰＰＰ１４、ＤＭＡ−Ｐ１６Ａ、ＤＭＡ−Ｓ１６Ｂ、ＤＭＡ−Ｅ１６Ｃ、及びＤＭＡ−ＴＶ１６Ｄは、それぞれ、実際の接地ノードＧＮＤではなく、別々の「仮想」接地ノードＧＮＤＶに結合されている。入力信号（ＩＮ）３８Ａ〜３８Ｅ（「入力信号３８」）が、それぞれ、論理構成要素ＰＰＰ１４、ＤＭＡ−Ｐ１６Ａ、ＤＭＡ−Ｓ１６Ｂ、ＤＭＡ−Ｅ１６Ｃ、及びＤＭＡ−ＴＶ１６Ｄを駆動し、次いで各論理構成要素が、それぞれ、出力信号（ＯＵＴ）４０Ａ〜４０Ｅ（「出力信号４０」）を生成する。

ＰＰＰ１４、ＤＭＡ−Ｐ１６Ａ、ＤＭＡ−Ｓ１６Ｂ、ＤＭＡ−Ｅ１６Ｃ、及びＤＭＡ−ＴＶ１６Ｄは、それぞれ、パワー・ゲーティング・モジュール４５内の個々のフットスイッチ３２Ａ〜３２Ｅ（「フットスイッチ３２」）に結合されている。フットスイッチ３２は、それぞれ、個々の論理構成要素の動作モードに応じて、すなわち、論理構成要素がアクティブモードにあるかそれとも非アクティブモードにあるかに応じて、個々の仮想接地ノードＧＮＤＶを実際の接地ノードＧＮＤと選択的に接続及び切断する、高電圧しきい値（ＨＶＴ）または超高電圧しきい値（ＵＨＶＴ）ＰＭＯＳトランジスタを含み得る。電圧源ＶＤＤ３５は、論理構成要素を組み込んだ回路の外部にある外部端子から提供される。同様に、接地ＧＮＤも、外部接地端子によって提供される。回路３０の実際の電圧源ＶＤＤ３５及び実際の接地ＧＮＤは、電池によって提供されてもよく、適用され得るいかなる電圧調整回路または電力調整回路によって提供されてもよい。例えば、携帯電話では、ＶＤＤ３５及びＧＮＤは、０．５ボルトから２．０ボルトまでの電圧差を有し得る。

パワー・ゲーティング・モジュール４５のドライバ４２は、フットスイッチを独立にオンとオフにし、これによって、個々の実際の接地ＧＮＤを個々の仮想接地ＧＮＤＶと結合し、分離するために、個々の入力ゲート４４Ａ〜４４Ｅ（「入力ゲート４４」）を介してフットスイッチ３２にスリープ信号ＳＬ１〜ＳＬ５を印加する。フットスイッチ３２のうちの１つがオンにされ、事実上「閉じる」と、個々の仮想接地ノードＧＮＤＶは個々の実際の接地ノードＧＮＤの電位に接続され、フットスイッチ３２の電圧降下分だけ少ない。フットスイッチ３２は、アクティブモードでは、個々の論理構成要素ＰＰＰ１４、ＤＭＡ−Ｐ１６Ａ、ＤＭＡ−Ｓ１６Ｂ、ＤＭＡ−Ｅ１６Ｃ、及びＤＭＡ−ＴＶ１６Ｄに、あたかもこれらが実際の接地ＧＮＤに直接接続されているかのように、実質的に同じ電圧によって電力供給されることを可能にするが、非アクティブモードでは、個々の論理構成要素にほとんど、または全く電流を流さず、これによって、漏れ電流も、クロックゲート制御されない構成要素によって消費される電流も低減される。

詳細には、スリープまたは待機モード時には、入力ゲート４４Ａ〜４４Ｅの１つにおいてスリープ信号ＳＬがディアサートされて（de-asserted）個々のフットスイッチ３２がオフになる。非アクティブモードでＶＤＤ３５から引き出される漏れ電流の量は、フットスイッチ３２が高しきい値電圧を有し、個々の論理構成要素を流れる電流がほとんど、または全く生じないために低減される。これに対し、非アクティブモード時にフットスイッチ３２が使用されなかった場合、個々の論理構成要素は、実際の電源電圧ＶＤＤ３５から実際の接地基準ＧＮＤまで接続され、非アクティブモード時に望ましくない量の漏れ電流を発生することになる。

同様に、アクティブモード時には、１つまたは複数の入力ゲート４４Ａ〜４４Ｅにおいてスリープ信号ＳＬがアサート（assert）され、個々の１つまたは複数のフットスイッチ３２がオンになり、個々の仮想接地ＧＮＤＶが個々の実際の接地ＧＮＤに結合され、これによって、アクティブモードで通常動作するために個々の論理構成要素に電力供給される。したがって、アクティブモード時に、例示的ＭＴＣＭＯＳ回路３０の個々の論理構成要素は、あたかもこれがＶＤＤ３５とＧＮＤの両方に直接接続されているかのように、実質的に同じ電圧によって電力供給される。よって、例示的ＭＴＣＭＯＳ回路３０は、マルチメディア表示プロセッサの個々の論理構成要素のしきい値電圧を下げることを可能にすると同時に、非アクティブモード時の漏れ電流の量を低減し、クロックゲート制御されない構成要素によって消費される電流も低減する。

ドライバ４２は、ＰＰＰ１４、ＤＭＡ１６、あるいはＰＰＰ１４及びＤＭＡ１６の状況を監視するデーモンプロセス（すなわち背景コンピュータプログラム）から、ＰＰＰ１４または１つもしくは複数のＤＭＡ１６がアイドル状態であることを示す、及び１つもしくは複数の割込みコマンドまたは他のメッセージを受信すると、その受信に応答して、個々のフットスイッチ３２をオフにするためのスリープ信号ＳＬ１〜ＳＬ５を選択的にフットスイッチ３２に印加することができる。態様によっては、ドライバ４２は、割込みコマンドを受け取るとスリープ信号を印加する。別の態様では、ドライバ４２は、割込みコマンドを受け取ると、スリープ信号を印加する前に、まず、個々の論理構成要素の別のタスクが保留状態になっているかどうかチェックする。ドライバ４２は、ＰＰＰ１４または１つもしくは複数のＤＭＡ１６が新しいタスクを受け取っており、オンに戻される必要があることを示すデーモンプロセスからの１つまたは複数のメッセージを受信すると、その受信に応答して、個々のフットスイッチ３２をオンにするために、スリープ信号ＳＬ１〜ＳＬ５を選択的に印加し得る。デーモンプロセスは、論理構成要素１４、１６がアイドル状態であるかどうか判定するために、ＰＰＰ１４、ＤＭＡ１６によるアクティビティを監視してもよく、また、レジスタに新しいタスクが存在するかどうか周期的にチェックしてもよい。代替として、ドライバ４２は、上位層ソフトウェアモジュールからＰＰＰ１４またはＤＭＡ１６へのタスクを代行受信し、タスクを代行受信したことに応答して個々のフットスイッチ３２をオンにするために、スリープ信号ＳＬ１〜ＳＬ５を選択的に印加してもよい。

このように、パワー・ゲーティング・モジュール４５のドライバ４２は、回路３０の個々の論理構成要素への電力をゲート制御するように、フットスイッチ３２を個別に作動させることができる。例えば、ドライバ４２は、ＤＭＡ１６とは別個にＰＰＰ１４に電力供給するようにフットスイッチ３２Ａを作動させることもできる。ドライバ４２は、ＰＰＰ１４とは独立に、１つのグループとしてＤＭＡ１６に電力供給するようにフットスイッチ３２Ｂ〜３２Ｅを作動させることもできる。あるいはドライバ３２は、各ＤＭＡ１６に別々に電力供給することもできる。

フットスイッチ３２の電圧降下はフットスイッチがオンであるときに最小となり、ゲート入力４４におけるＳＬ信号は、ＶＤＤ３５からの他の回路に実質的に影響を及ぼさないように、時間の経過と共に上昇し得る。初期電源投入時に、すべてのフットスイッチ３２をデフォルトでオンとすることもできる。しかし、電力リセット、すなわちウォームブート後には、ウォームブートに関与するフットスイッチ３２だけがデフォルトでオンになる。ウォームブートの後に続いて、ドライバ４２と関連付けられたソフトウェアは、フットスイッチ３２をオンにして電源レールを確立し、フットスイッチ３２をリセットするようにレジスタをプログラムすることができる。本開示のいくつかの態様では、異なる動作またはアプリケーションを起動するために、個々のフットスイッチ３２が必要に応じて独立にリセットされ得る。このように、電力崩壊後の電源投入のためのオーバヘッドを最適化することができる。

いくつかの態様では、ヘッドスイッチが、回路３０内のコア領域にほとんど、または全く影響を及ぼさずに、フットスイッチ３２の代わりに、またはフットスイッチ３２と組み合わせて使用され得る。このような態様では、ヘッドスイッチはＶＤＤ３５の下に設けられ、個々の論理構成要素１４、１６に接続される。

図３の回路３０を含むマルチメディアプロセッサをアセンブルすることもできる。例えば、論理回路が、第１のマルチメディア処理タスクを独立に処理する第１のブロックと、第２のマルチメディア処理タスクを独立に処理する第２のブロックを含むように形成され得る。第１のブロック及び第２のブロックのための電力を生成する電源が形成され、第２のブロックとは独立に第１のブロックと電源を選択的に結合及び分離するパワー・ゲーティング・モジュールも形成され得る。態様によっては、パワー・ゲーティング・モジュールは、第１のブロックと関連付けられた第１のスイッチセルを形成し、第２のブロックと関連付けられた第２のスイッチセルを形成し、第１のブロック及び第２のブロックと電源を選択的に結合及び分離するように、第１のスイッチセル及び第２のスイッチセルを独立に制御するドライバモジュールを形成することによって形成され得る。電源は、第１のブロック及び第２のブロックに繋がる電源レールを形成し、第１のブロック及び第２のブロックと繋がる接地レールを形成することによって形成することができ、パワー・ゲーティング・モジュールは、電源レール及び接地レールの一方と個々のブロックを選択的に結合及び分離するために、第１のスイッチセル及び第２のスイッチセルを独立に制御するように形成される。マルチメディアプロセッサは、特定用途向け集積回路（ＡＳＩＣ）またはシステム・オン・チップ（ＳＯＣ）内のハード・マクロ・コアの一部として形成され得る。マルチメディアプロセッサは、標準的なリソグラフィまたはダイパッケージング（die packaging）の技術を使用して形成され得る。

図４Ａ〜図４Ｂは、例示的フレーム時間にわたるマルチメディア表示プロセッサの構成要素の電力損失プロファイルの例を示すブロック図である。比較のために、図４Ａには、本明細書で説明する独立パワーゲーティングの技法を用いないフレーム時間での電力損失プロファイルが示されている。これに対して、図４Ｂには、本明細書で説明するように、マルチメディア表示プロセッサ１０の個々の構成要素にパワーゲーティングの技法を用いたフレーム時間での電力損失プロファイルが示されている。

プロファイル５０Ａ及びプロファイル５２ＡはＰＰＰ１４の電力損失プロファイルを示している。図４Ａ及び図４Ｂに示すように、ＰＰＰ１４は、アクティブ時間中はアクティブ電力レベル４６で動作し、アイドル時間中は非アクティブ電力レベル４８で動作する。プロファイル５０Ａは、ＰＰＰ１４がパワーゲーティングを有効にせずにアイドル状態のままに置かれているときに電力が損失されることを示し、プロファイル５２Ａは、ＰＰＰ１４がアイドル状態であるときにＰＰＰ１４への電力がゲート制御され、これによって、漏れ電流と、クロックゲート制御されない構成要素によって消費される電流が低減されることを示している。

プロファイル５０Ｂ及びプロファイル５２Ｂは、ＤＭＡ−Ｐ１６Ａの電力損失プロファイルを示している。この例では、ＤＭＡ−Ｐ１６Ａは、フレーム時間中常にアクティブ電力レベル４６で動作する。ＤＭＡ−Ｐ１６Ａは常にオンのままであるため、この例では、ＤＭＡ−Ｐ１６Ａへの電力はゲート制御されない。

プロファイル５０Ｃ及びプロファイル５２Ｃは、ＤＭＡ−Ｓ１６Ｂ、ＤＭＡ−Ｅ１６Ｃ、及びＤＭＡ−ＴＶ１６Ｄの電力損失プロファイルを示している。図３Ａ及び図３Ｂの例では、ＤＭＡ１６Ｂ〜１６Ｄは、これらのフレーム時間の間アイドル状態である。プロファイル５０Ｃは、ＤＭＡ１６Ｂ〜１６Ｄがアイドル状態であるときに非アクティブ電力レベル４８にあることを示している。これに対して、プロファイル５０２Ｃは、ＤＭＡ１６Ｂ〜１６Ｄの電力がゲート制御されており、このため、ゲート制御されているときには非アクティブ電力レベル４８で動作していないことを示している。単一の電力損失プロファイルの例として示されているが、ＤＭＡ−Ｓ１６Ｂ、ＤＭＡ−Ｅ１６Ｃ、及びＤＭＡ−ＴＶ１６Ｄは、それぞれ、独立にアクティブ状態及びアイドル状態とすることもでき、アイドル時間中に電力を独立にゲート制御させることもできる。例えば前述のように、ＤＭＡ１６は異なる表示更新速度を有していてもよい。

図５Ａは、スイッチを使用してマルチメディア表示プロセッサ１０の別々の構成要素への電力を選択的にゲート制御する際の、マルチメディア表示プロセッサ１０の動作の一例を示す流れ図である。マルチメディア表示プロセッサ１０の論理構成要素１４、１６のうちの１つが上位層ソフトウェアからタスクを受け取る（６０）。例えば、ＰＰＰ１４が、マルチメディアオブジェクトを単一のフレームバッファに統合するタスクを受け取ってもよい。ＰＰＰ１４はこのタスクを処理し（６２）、タスクの完了時に出力信号４０Ａとしてドライバ４２（図３）に割込みメッセージを送る（６４）。ドライバ４２がＰＰＰ１４から割込みメッセージを受け取る（６６）と、ドライバ４２は、フットスイッチ３２Ａをオフにするために入力ゲート４４Ａを介してスリープ信号ＳＬ１をアサートし、これによって、ＰＰＰ１４への電力を独立にゲート制御する（６８）。これは非アクティブモードにおいて電流がＰＰＰ１４に流れるのを停止し、これによって、漏れ電流と、クロックゲート制御されない構成要素によって消費される電流が低減される。

ＰＰＰ１４に上位層ソフトウェアから新しいタスクが割り当てられる（７０）と、デーモンプロセスが新しいタスクを検出し、ドライバ４２に、ＰＰＰ１４をオンに戻すよう指示するメッセージを送る（７２）。メッセージを受け取ると、ドライバ４２は、フットスイッチ３２Ａをオンにするために入力ゲート４４Ａを介してスリープ信号ＳＬ１をアサートし（７４）、再度ＰＰＰ１４に電流を流す。代替として、ドライバ４２が新しいタスクを代行受信し、ＰＰＰ１４をオンにすべきであると判定してもよい。

図５Ｂは、スイッチを使用してマルチメディア表示プロセッサ１０の別々の構成要素への電力を選択的にゲート制御する際の、マルチメディア表示プロセッサ１０の動作の別の例を示す流れ図である。前述のように、マルチメディア表示プロセッサ１０の論理構成要素１４、１６のうちの１つが上位層ソフトウェアからタスクを受け取る（７６）。例えば、ＤＭＡ−ＴＶ１６Ｄが、フレームバッファにアクセスし、フレームバッファをＴＶディスプレイに送るタスクを受け取ってもよい。ＤＭＡ−ＴＶ１６Ｄはこのタスクの処理を開始する（７８）。ドライバ４２、またはドライバ層の上のパワー・ゲーティング・モジュール４５内の中間インテリジェンス層（デーモンプロセスなど）は、ＤＭＡ−ＴＶ１６Ｄのためのソフトウェアレジスタ内のアイドル状態ビットをチェックして、ＤＭＡ−ＴＶ１６Ｄがアイドル状態であるかどうかを調べる（８０）。論理構成要素１４、１６のそれぞれのために別々のビットが保持され得る。

アイドル状態ビットが、ＤＭＡ−ＴＶ１６Ｄがアイドル状態ではないことを示すとき（８２のＮＯ分岐）、ドライバ４２または中間インテリジェンス層は、ある期間だけ待機してから再度アイドル状態ビットをチェックしてもよい。ドライバは、アイドル状態ビットが、ＤＭＡ−ＴＶ１６Ｄがアイドル状態である、すなわち、ＤＭＡ−ＴＶ１６Ｄがタスクの処理を終了していることを示していると判定する（８２のＹＥＳ分岐）。例えば、ドライバ４２またはデーモンプロセスは、アイドル状態ビットの１回の肯定チェック後に判定を行ってもよく、構成要素が少なくともある期間にわたってアイドル状態であると判明した後で（複数回の肯定チェック後などに）判定を行ってもよい。ドライバ４２は、ＤＭＡ−ＴＶ１６Ｄがアイドル状態であると判定する（８２のＹＥＳ分岐）と、フットスイッチ３２Ｅをオフにするために入力ゲート４４Ｅを介してスリープ信号ＳＬ５をアサートし、これによって、ＤＭＡ−ＴＶ１６Ｄへの電力を独立にゲート制御する（８４）。これは非アクティブモードにおいて電流がＤＭＡ−ＴＶ１６Ｄに流れるのを停止し、これによって、漏れ電流と、クロックゲート制御されない構成要素によって消費される電流が低減される。

ＤＭＡ−ＴＶ１６Ｄに上位層ソフトウェアから新しいタスクが割り当てられる（８６）と、デーモンプロセスが新しいタスクを検出し、ドライバ４２に別のメッセージを送る（８８）。メッセージを受け取ると、ドライバ４２は、フットスイッチ３２Ｅをオンにするために入力ゲート４４Ｅを介してスリープ信号ＳＬ５をアサートし（９０）、再度ＤＭＡ−ＴＶ１６Ｄに電流を流す。代替として、ドライバ４２が新しいタスクを代行受信し、ＤＭＡ−ＴＶ１６Ｄをオンにすべきであると判定してもよい。

図６は、本開示で説明する処理回路を組み込んだ電子機器の例を示すブロック図である。図６の例では、電子機器は、携帯電話のような無線通信機器９２である。図６に示すように、無線通信機器９２は、処理回路９４と、受信機９６と送信機９８とを含む。受信機９６はアンテナ１００を介して無線信号を受信し、送信機９８はアンテナ１０２を介して無線信号を送信する。態様によっては、受信機９６及び送信機９８は、デュプレクサなどにより、共通のアンテナを使用してもよい。

処理回路９４は、送信機９８を駆動し、受信機９６によって受信される信号を処理するための複数の論理回路１０４Ａ〜１０４Ｎ（「論理回路１０４」）」を含む。処理回路９４は、図２のマルチメディア処理回路２２と一致するように動作してもよく、図１のマルチメディア表示プロセッサ１０を含んでいてもよい。代替として、またはこれに加えて、処理回路９４は、典型的な無線モデム機能を組み込んでいてもよく、また、ユーザインタフェース機能といった無線通信機器９２内の様々な機能を制御するように装備されていてもよい。パワー・ゲーティング・モジュール１０６は、論理回路１０４内の論理セルを、電池や適切な電力変換回路といった外部電源１０８に選択的に、独立に接続する。パワー・ゲーティング・モジュール１０６は、例えば、ヘッドスイッチ回路素子やフットスイッチ回路素子などを含み得る。また、パワー・ゲーティング・モジュール１０６は、ヘッドスイッチまたはフットスイッチ回路素子の動作を制御するドライバも含み得る。

本開示で説明したように、パワー・ゲーティング・モジュール１０６は、論理セルを選択的に、独立に、アクティブモードまたは非アクティブモードにするために、論理セルを電源１０８の外部電源端子または外部接地基準に独立に接続する。

以上、様々な態様及び例を説明した。しかし、本開示の構造または技法には、添付の特許請求の範囲を逸脱することなく変更を加えることができる。例えば、本明細書で説明した電力管理の技法を別の種類の機器が実施することもできる。本開示の上記及び他の態様は、添付の特許請求の範囲内に含まれるものである。

Claims (50)

1. 第１のマルチメディア処理タスクを処理する第１のブロックと、
   第２のマルチメディア処理タスクを処理する第２のブロックと、
   前記第１のブロック及び前記第２のブロックのための電力を生成する電源と、
   前記第２のブロックとは独立に前記第１のブロックと前記電源を選択的に結合及び分離するパワー・ゲーティング・モジュールと、
   を備えるマルチメディアプロセッサ。
2. 前記パワー・ゲーティング・モジュールは、
   前記第１のブロックと関連付けられた第１のスイッチセルと、
   前記第２のブロックと関連付けられた第２のスイッチセルと、
   前記第１のブロック及び前記第２のブロックと前記電源を選択的に結合及び分離するように、前記第１のスイッチセル及び前記第２のスイッチセルを独立に制御するドライバモジュールと、
   を含む請求項１に記載のマルチメディアプロセッサ。
3. 前記電源は、前記第１のブロック及び前記第２のブロックと繋がる電源レールと、前記第１のブロック及び前記第２のブロックと繋がる接地レールとを含み、前記パワー・ゲーティング・モジュールは、前記電源レール及び前記接地レールの一方と前記個々のブロックを選択的に結合及び分離するように、前記第１のスイッチセル及び前記第２のスイッチセルを独立に制御する請求項２に記載のマルチメディアプロセッサ。
4. 前記第２のブロックは複数の下位ブロックを備え、前記第２のブロックは、所与のマルチメディア処理タスクを処理するために、前記下位ブロックのうちの１つを選択する請求項１に記載のマルチメディアプロセッサ。
5. 前記パワー・ゲーティング・モジュールは、前記電源の接地レールを前記第１のブロック及び前記第２のブロックのそれぞれと接続及び切断するための第１のフットスイッチ及び第２のフットスイッチを含む請求項１に記載のマルチメディアプロセッサ。
6. 前記パワー・ゲーティング・モジュールは、前記電源の電源レールを前記第１のブロック及び前記第２のブロックのそれぞれと接続及び切断するための第１のヘッドスイッチ及び第２のヘッドスイッチを含む請求項１に記載のマルチメディアプロセッサ。
7. 前記第１のブロック及び前記第２のブロックの少なくとも１つは低電圧しきい値論理ゲートを含み、前記パワー・ゲーティング・モジュールは高電圧しきい値スイッチを含む請求項１に記載のマルチメディアプロセッサ。
8. 前記第１のブロックは画素処理パイプ（ＰＰＰ）を含み、前記第１のマルチメディア処理タスクは画素処理タスクを含む請求項１に記載のマルチメディアプロセッサ。
9. 前記第２のブロックは直接メモリアクセス（ＤＭＡ）パイプを含み、前記第２のマルチメディア処理タスクは、メモリからディスプレイにフレームバッファ画像を転送することを含む請求項１に記載のマルチメディアプロセッサ。
10. 前記ＤＭＡパイプは、１次ＤＭＡ（ＤＭＡ−Ｐ）、２次ＤＭＡ（ＤＭＡ−Ｓ）、外部ＤＭＡ（ＤＭＡ−Ｅ）、及びテレビジョンＤＭＡ（ＤＭＡ−ＴＶ）のうちの少なくとも２つ以上を含む複数の下位ブロックを備える請求項９に記載のマルチメディアプロセッサ。
11. 前記第１のブロックは前記第１のマルチメディア処理タスクを、前記第２のブロックが前記第２のマルチメディア処理タスクを処理する速度とは異なる速度で処理する請求項１に記載のマルチメディアプロセッサ。
12. 前記パワー・ゲーティング・モジュールは、前記第１のブロック及び前記第２のブロックがそれぞれアイドル状態であるかどうかに基づいて、前記電源と前記第１のブロック及び前記第２のブロックのうちの１つまたは複数を独立に結合及び分離する請求項１に記載のマルチメディアプロセッサ。
13. 前記パワー・ゲーティング・モジュールは、前記第１のブロックがアイドル状態である間、前記電源を前記第１のブロックと分離し、前記パワー・ゲーティング・モジュールは同時に、前記第２のブロックがアクティブ状態である間、前記電源を前記第２のブロックに結合する請求項１に記載のマルチメディアプロセッサ。
14. 無線送信機と、
    無線受信機と、
    前記送信機を駆動し、前記無線受信機によって受信される信号を処理する処理回路とを具備し、
    この処理回路は、第１のマルチメディア処理タスクを処理する第１のブロックと、第２のマルチメディア処理タスクを処理する第２のブロックと、前記第１のブロック及び前記第２のブロックのための電力を生成する電源、ならびに前記第２のブロックとは独立に前記第１のブロックと前記電源を選択的に結合及び分離するパワー・ゲーティング・モジュールとを有するマルチメディア表示プロセッサを含む無線通信機器。
15. 前記パワー・ゲーティング・モジュールは、前記電源と前記第１のブロック及び前記第２のブロックのそれぞれを独立に結合及び分離するためのヘッドスイッチを含む請求項１４に記載の無線通信機器。
16. 前記パワー・ゲーティング・モジュールは、前記電源と前記第１のブロック及び前記第２のブロックのそれぞれを独立に結合及び分離するためのフットスイッチを含む請求項１４に記載の無線通信機器。
17. 前記パワー・ゲーティング・モジュールは、前記第１のブロック及び前記第２のブロックがそれぞれアイドル状態であるかどうかに基づいて、前記電源と前記第１のブロック及び前記第２のブロックのうちの１つまたは複数を独立に結合及び分離する請求項１４に記載の無線通信機器。
18. マルチメディア表示プロセッサ内の処理ブロックがアイドル状態であることを検出することと、
    前記処理ブロックがアイドル状態であるときに、前記マルチメディア表示プロセッサ内の他のアクティブ状態の処理ブロックを電源から分離することなく、前記処理ブロックへの電力を独立にゲート制御するために前記処理ブロックを前記電源と選択的に分離することと、
    を備える方法。
19. 前記処理ブロックを選択的に分離することは、前記処理ブロックと関連付けられたアイドル状態ビットをチェックして、前記処理ブロックがアイドル状態であるかどうか判定することを備える請求項１８に記載の方法。
20. 前記処理ブロックを電源と選択的に分離することは、前記処理ブロックを前記電源から切断して、前記処理ブロックへの電力をゲート制御するためのフットスイッチを作動させることを備える請求項１８に記載の方法。
21. 前記処理ブロックを電源と選択的に分離することは、前記処理ブロックを前記電源から切断して、前記処理ブロックへの電力をゲート制御するためのヘッドスイッチを作動させることを備える請求項１８に記載の方法。
22. 処理ブロックがアイドル状態であることを検出することは、画素処理パイプ（ＰＰＰ）がアイドル状態であることを検出することを含む請求項１８に記載の方法。
23. 処理ブロックがアイドル状態であることを検出することは、直接メモリアクセス（ＤＭＡ）パイプがアイドル状態であるであることを検出することを含む請求項１８に記載の方法。
24. 前記ＤＭＡは、１次ＤＭＡ（ＤＭＡ−Ｐ）、２次ＤＭＡ（ＤＭＡ−Ｓ）、外部ＤＭＡ（ＤＭＡ−Ｅ）、及びテレビジョンＤＭＡ（ＤＭＡ−ＴＶ）のうちの少なくとも２つ以上を含む複数の下位ブロックを備える請求項２３に記載の方法。
25. コンピュータに、マルチメディア表示プロセッサ内の処理ブロックがアイドル状態であることを検出させる命令群と、
    コンピュータに、前記処理ブロックがアイドル状態であるときに、前記マルチメディア表示プロセッサ内の他のアクティブ状態の処理ブロックを電源から分離することなく、前記処理ブロックへの電力を独立にゲート制御するために、前記処理ブロックを前記電源と選択的に分離させる命令群と、
    を具備するコンピュータ可読媒体を備えるコンピュータプログラム製品。
26. 前記コンピュータに、前記処理ブロックを選択的に分離させる前記命令群は、前記コンピュータに、前記処理ブロックと関連付けられたアイドル状態ビットをチェックして、前記処理ブロックがアイドル状態であるかどうか判定させる命令群を含む請求項２５に記載のコンピュータプログラム製品。
27. 前記コンピュータに、前記処理ブロックを選択的に分離させる前記命令群は、前記コンピュータに、前記処理ブロックを前記電源から切断して前記処理ブロックへの電力をゲート制御するためのフットスイッチを作動させる命令群を含む請求項２５に記載のコンピュータプログラム製品。
28. 前記コンピュータに、前記処理ブロックを選択的に分離させる前記命令群は、前記コンピュータに、前記処理ブロックを前記電源から切断して前記処理ブロックへの電力をゲート制御するためのヘッドスイッチを作動させる命令群を含む請求項２５に記載のコンピュータプログラム製品。
29. 前記コンピュータに、処理ブロックがアイドル状態であることを検出させる前記命令群は、前記コンピュータに、画素処理パイプ（ＰＰＰ）がアイドル状態であることを検出させる命令群を含む請求項２５に記載のコンピュータプログラム製品。
30. 前記コンピュータに、処理ブロックがアイドル状態であることを検出させる前記命令群は、前記コンピュータに、直接メモリアクセス（ＤＭＡ）パイプがアイドル状態であることを検出させる命令群を含む請求項２５に記載のコンピュータプログラム製品。
31. 前記ＤＭＡは、１次ＤＭＡ（ＤＭＡ−Ｐ）、２次ＤＭＡ（ＤＭＡ−Ｓ）、外部ＤＭＡ（ＤＭＡ−Ｅ）、及びテレビジョンＤＭＡ（ＤＭＡ−ＴＶ）のうちの少なくとも２つ以上を含む複数の下位ブロックを備える請求項３０に記載のコンピュータプログラム製品。
32. マルチメディアプロセッサをアセンブルする方法であって、
    第１のマルチメディア処理タスクを独立に処理する第１のブロック、及び第２のマルチメディア処理タスクを独立に処理する第２のブロックを含む論理回路を形成することと、
    前記第１のブロック及び前記第２のブロックのための電力を生成する電源を形成することと、
    前記第２のブロックとは独立に前記第１のブロックと前記電源を選択的に結合及び分離するパワー・ゲーティング・モジュールを形成すること、
    を備える方法。
33. 前記パワー・ゲーティング・モジュールを形成することは、
    前記第１のブロックと関連付けられた第１のスイッチセルを形成することと、
    前記第２のブロックと関連付けられた第２のスイッチセルを形成することと、
    前記第１のブロック及び前記第２のブロックと前記電源を選択的に結合及び分離するように前記第１のスイッチセル及び前記第２のスイッチセルを独立に制御するドライバモジュールを形成すること、
    を含む請求項３２に記載の方法。
34. 前記電源を形成することは、
    前記第１のブロック及び前記第２のブロックと連通する電源レールを形成することと、
    前記第１のブロック及び前記第２のブロックと連通する接地レールを形成すること、
    を含み、
    前記パワー・ゲーティング・モジュールは、前記電源レール及び前記接地レールの一方と前記個々のブロックを選択的に結合及び分離するように前記第１のスイッチセル及び前記第２のスイッチセルを独立に制御するように形成される請求項３３に記載の方法。
35. 前記スイッチセルはそれぞれ、前記電源レールと前記第１のブロック及び前記第２のブロックを結合及び分離するためのヘッドスイッチを含む請求項３４に記載の方法。
36. 前記スイッチセルはそれぞれ、前記接地レールと前記第１のブロック及び前記第２のブロックを結合及び分離するためのフットスイッチを含む請求項３４に記載の方法。
37. 前記第１のブロックは、画素処理を行う画素処理パイプ（ＰＰＰ）を備え、前記第２のブロックは、メモリから表示パネルにフレームバッファ画像を転送する直接メモリアクセス（ＤＭＡ）パイプを備える請求項３２に記載の方法。
38. 第１のマルチメディア処理タスクを処理する手段と、
    第２のマルチメディア処理タスクを処理する手段と、
    前記第１のブロック及び前記第２のブロックのための電力を生成する手段と、
    前記第２のマルチメディア処理タスクを処理する手段とは独立に、前記第１のマルチメディア処理タスクを処理する手段と前記電力を生成する手段を選択的に結合及び分離する手段と、
    を備えるマルチメディアプロセッサ。
39. 前記電力を生成する手段は、
    前記第１のマルチメディア処理タスクを処理する手段と関連付けられた第１の切換え手段と、
    前記第２のマルチメディア処理タスクを処理する手段と関連付けられた第２の切換え手段と、
    前記第１のマルチメディア処理タスクを処理する手段及び前記第２のマルチメディア処理タスクを処理する手段と、前記電力を生成する手段を選択的に結合及び分離するように、前記第１の切換え手段及び前記第２の切換え手段を独立に制御する手段と、
    を含む請求項３８に記載のマルチメディアプロセッサ。
40. 前記電力を生成する手段は、前記第１のマルチメディア処理タスクを処理する手段及び前記第２のマルチメディア処理タスクを処理する手段に繋がる電源レールと、前記第１のマルチメディア処理タスクを処理する手段及び前記第２のマルチメディア処理タスクを処理する手段に繋がる接地レールとを含み、前記選択的に結合及び分離する手段は、前記電源レール及び前記接地レールの一方と前記個々の処理する手段を選択的に結合及び分離するように、前記第１の切換え手段及び前記第２の切換え手段を独立に制御する手段を備える請求項３９に記載のマルチメディアプロセッサ。
41. 前記第２のマルチメディア処理タスクを処理する手段は複数の下位ブロックを備え、前記第２のマルチメディア処理タスクを処理する手段は、所与のマルチメディア処理タスクを処理するために前記下位ブロックのうちの１つを選択する手段を備える請求項３８に記載のマルチメディアプロセッサ。
42. 前記選択的に結合及び分離する手段は、前記電力を生成する手段の接地レールを、前記第１のマルチメディア処理タスクを処理する手段及び前記第２のマルチメディア処理タスクを処理する手段のそれぞれと接続及び切断するための第１のフットスイッチ及び第２のフットスイッチを含む請求項３８に記載のマルチメディアプロセッサ。
43. 前記選択的に結合及び分離する手段は、前記電力を生成する手段の電源レールを、前記第１のマルチメディア処理タスクを処理する手段及び前記第２のマルチメディア処理タスクを処理する手段のそれぞれと接続及び切断するための第１のヘッドスイッチ及び第２のヘッドスイッチを含む請求項３８に記載のマルチメディアプロセッサ。
44. 前記第１のマルチメディア処理タスクを処理する手段及び前記第２のマルチメディア処理タスクを処理する手段の少なくとも１つは、論理的にゲート制御する低電圧しきい値手段を含み、前記選択的に結合及び分離する手段は、高電圧しきい値切換え手段を含む請求項３８に記載のマルチメディアプロセッサ。
45. 前記第１のマルチメディア処理タスクを処理する手段は画素処理パイプ（ＰＰＰ）を含み、前記第１のマルチメディア処理タスクは画素処理タスクを含む請求項３８に記載のマルチメディアプロセッサ。
46. 前記第２のマルチメディア処理タスクを処理する手段は直接メモリアクセス（ＤＭＡ）パイプを含み、前記第２のマルチメディア処理タスクは、メモリからディスプレイにフレームバッファ画像を転送することを含む請求項３８に記載のマルチメディアプロセッサ。
47. 前記ＤＭＡパイプは、１次ＤＭＡ（ＤＭＡ−Ｐ）、２次ＤＭＡ（ＤＭＡ−Ｓ）、外部ＤＭＡ（ＤＭＡ−Ｅ）、及びテレビジョンＤＭＡ（ＤＭＡ−ＴＶ）のうちの少なくとも２つ以上を含む複数の下位ブロックを備える請求項４６に記載のマルチメディアプロセッサ。
48. 前記第１のマルチメディア処理タスクを処理する手段は、前記第１のマルチメディア処理タスクを、前記第２のマルチメディア処理タスクを処理する手段が前記第２のマルチメディア処理タスクを処理する速度とは異なる速度で処理する手段を備える請求項３８に記載のマルチメディアプロセッサ。
49. 前記パワー・ゲーティング・モジュールは、前記第１のブロック及び前記第２のブロックがそれぞれアイドル状態であるかどうかに基づいて、前記電源と前記第１のブロック及び前記第２のブロックのうちの１つまたは複数を独立に結合及び分離する請求項３８に記載のマルチメディアプロセッサ。
50. 前記選択的に結合及び分離する手段は、
    前記第１のマルチメディア処理タスクを処理する手段がアイドル状態である間、前記電力を生成する手段を前記第１のマルチメディア処理タスクを処理する手段から分離する手段と、
    前記第２のマルチメディア処理タスクを処理する手段がアクティブ状態である間、同時に、前記電源を前記第２のマルチメディア処理タスクを処理する手段に結合する手段と、
    を備える請求項３８に記載のマルチメディアプロセッサ。

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