JP2010519612A - 選択的なバックバイアスを使用する動的リーク制御回路 - Google Patents

Abstract

【課題】 グラフィックスプロセッサ回路に使用される動的リーク制御回路を提供する。
【解決手段】 本動的リーク制御回路はグラフィックスプロセッサ回路を構成するトランジスタのバックバイアスを特定の動作モードの間に選択に有効にすることができる。バックバイアスレベルは２つの別々の電力レールによって制御される。第１の電力レールは既存の電源に結合し、第２の電力レールは別個の調整可能電圧レギュレータに結合する。第１の電力レールにも別個の電圧レギュレータを提供することが可能である。またハードウェアベースの状態機械またはソフトウェアプロセスは、１以上の動作モードの発生を検出し、第１および第２の電力レールの電圧レギュレータを調整して回路のバックバイアス状態を有効または無能にするかまたは回路の閾電圧を指定された電圧レンジ内で変更するようにプログラムされる。
【選択図】 図５

Description

本発明は一般に電子回路に関し、より具体的にはトランジスタ回路におけるリーク電力を低減する技術に関する。

マイクロプロセッサ回路は、典型的には、２つの主要な動作状態、すなわちアクティブモードとスタンバイ（待機）モードで動作する。アクティブモードでは、回路は、プロセスまたはタスクを実行しており、通常、その回路の仕様に定められた動作周波数で実行されている。アクティブモードの間は、ほとんどのトランジスタゲートがスイッチングを行っており、比較的高い動作周波数が必要とされる。スタンバイモードまたはスリープモードの間は、処理タスクは、通常アイドル（待機）状態で、比較的少数のゲートしかスイッチングを行っておらず、このため、より低い動作周波数が要求される。トランジスタ回路で消費される電力は、スイッチング電力とリーク電力の双方の関数である。回路がスタンバイモードにあっても、トランジスタにおける電力リークにより潜在的にかなりの量の電力が消費されることがある。それ故、アクティブモードで動作している回路の電力は、動的（スイッチング）電力とリーク電力の組み合わせであり、動的電力が支配的ファクタであるのに対し、ほとんどのゲートがスイッチングを行っていないスタンバイモードでは、電力消費量は、主としてリーク電力の関数である。

デバイスデザインがより微細な構造にスケールダウン（例えば９０ｎｍ乃至６５ｎｍ、あるいはそれ未満）するにつれ、回路は、所与の動作周波数に対してより低い電圧で、従って、低減した動的電力消費量で、動作することが可能となる。しかしながら、デバイス構造が微細化するにつれてリーク電力は指数関数的に増大する。これはトランジスタの寸法が変わるにしたがって、トランジスタの動作特性が、特にトランジスタの状態が切り替わる電圧である閾値電圧Ｖ_ＴＨの効果に関して、変化するという事実に起因する。一般に、トランジスタの寸法が減少すると、供給電圧に関して閾値電圧Ｖ_ＴＨのスケーリング（すなわち拡大または縮小）が起こり、その結果、リーク電力の増大がもたらされる。スタンバイモードの間は、リーク電力が電力消費の支配的要因であるので、回路の寸法がスケールダウンするにつれ、リーク電力の影響はこの動作モードにとってずっとより重大になる。この影響は、電源容量が限られており、スタンバイモードまたはスリープモードでかなり長い時間を費やす可能性のある、例えば携帯電話機、ＰＤＡ（Personal Digital Assistants）、ノート型コンピュータその他の類似デバイスといった、携帯型またはバッテリ駆動のデバイスにとって重要な問題となり得る。

現在使用されている、リーク電力に起因する電力消費量を低減するシンプルな方法は、回路自体の動作電圧を下げるものであるが、しかしこれは明らかに回路の性能を低下させ、プロセッサおよび回路の動作速度が絶え間なく増大し続けるというトレンドに逆行する。スタンバイ電力の消費量を低減する別の既知の方法は、トランジスタの閾値電圧レベルをシフトするというものである。一般に、閾値電圧を増大させると、リーク電力は低下し、その結果、スタンバイ電力の消費が減少する。しかしながら、閾値電圧を増大させると、トランジスタのスイッチング速度も低下し、結果として、回路がアクティブモードで動作するときの回路性能が低下する。従ってリーク電力を低減する現行の方法は、一般的には不利であり、回路の動作モードと他の関連パラメータに応じてトランジスタの閾値電圧を動的かつフレキシブルに変更するような形にはなっておらず、回路の動作モードを十分に活かしきれていない。

以下、本発明の実施形態を、添付図面を参照しながら詳細に説明する。これらの実施形態は例示的なものであり、限定的なものではない。なお添付図面には、類似の構成要素には類似の符号が付されてある。

本発明の実施の一形態による、リーク電流を低減するためのバックバイアス方法を実行するＭＯＳ（metal-oxide semiconductor）トランジスタを示す図。 本発明の実施の一形態による、図１Ａのトランジスタにおけるリーク電流を低減するためにバックバイアス技術を使用した結果のグラフを示す図。 本発明の実施の一形態による、回路閾値電圧を動的に変更するための基板バイアス電圧源を含むトランジスタ回路の回路図。 図２Ａの回路図の製造後のトランジスタ回路の側面図。 本発明の実施の一形態による、ステータス回路状態に基づいてトランジスタ回路の閾値電圧を変更するための電圧制御回路の回路図。 本発明の実施の一形態による、画面表示の状況に基づいてリーク電流を動的に低減する方法を示すフローチャート。 本発明の実施の一形態による、画面表示の状況に基づいてグラフィックスプロセッサへのドレイン電圧を制御するための電圧制御回路を示す回路図。 本発明の実施の一形態による、画面表示の状況に基づいてバックバイアスをトリガーする方法を示すフローチャート。 本発明の実施の一形態による、画面表示の状況に基づいてグラフィックスプロセッサへのバックバイアス電圧の印加を制御するための電圧制御回路を示す回路図。

グラフィックスプロセッサ回路に使用される動的リーク制御回路の実施形態について説明する。本動的リーク制御回路は、グラフィックスプロセッサ回路を構成するトランジスタのバックバイアス（back biasing）を、特定の動作モードの間に選択的に有効（イネーブル）にする。バックバイアスレベルは、２つの別々の電力レール（power rail）によって制御される。第１の電力レールは既存電源に結合され、第２の電力レールは別個の調整可能電圧レギュレータに結合される。第１の電力レールにも別個の電圧レギュレータが提供される場合がある。ハードウェアベースの状態機械またはソフトウェアプロセスは、１以上の動作モードの発生を検出し、第１および第２の電力レールの電圧レギュレータを調整して、回路のバックバイアス状態を有効もしくは無効（ディスイネーブル）にするか、または回路の閾値電圧を特定の電圧範囲内で変更をするようにプログラムされる。

以下の説明では、本発明の動的リーク制御回路の実施形態を深く理解するとともに、説明を効果的なものにするために、多数の具体的な細部にまで言及される。しかしながら、当業者であれば、これらの実施形態は、そうした具体的な細部の１以上がなくとも、あるいは他のコンポーネント、システム等々が付け加わっても実施可能であることは理解されよう。他の事例では、開示された実施形態の特徴を曖昧にすることを避ける意味で、周知の構造または動作は示されず、あるいは詳述されない。

実施の一形態において、バックバイアススキームが使用され、それにより回路内の１以上のトランジスタの閾値電圧を増大させて、単数または複数のトランジスタを流れるリーク電流を、阻止または低減する。実施の一形態において、１以上の電源レールが電圧レギュレータを通して提供され、それにより、トランジスタのバックバイアスを有効もしくは無効にするか、あるいはトランジスタ回路の実効閾値電圧を特定の電圧範囲に沿ってシフトすることによって、ある度合いのバックバイアスを提供する。

図１Ａに、本発明の実施の一形態による、リーク電力を低減するためのバックバイアス方法を実行するＭＯＳ（金属酸化膜半導体：metal-oxide semiconductor）トランジスタを示す。トランジスタ１００は、一般化されたＭＯＳトランジスタを表したもので、ゲート（Ｇ）１０２、ソース（Ｓ）１０４およびドレイン（Ｄ）１０６を備える。トランジスタ１００は、任意のモード（すなわち、エンハンスメントモード、デプレッションモード等）で動作する任意のタイプ（すなわち、Ｎ型、Ｐ型等）のＭＯＳトランジスタまたは任意の均等型もしくは類似型トランジスタデバイスとすることができる。トランジスタ１００のゲート−ソース間電圧はＶ_ＧＳで表され、この電圧を変化させることでソース１０６とドレイン１０４間の電流が調節される。例えば、トランジスタ１００といったトランジスタにおける支配的なリーク（leakage）のメカニズムの１つは、Ｉ_{ｓｕｂｔｈ}で示されるサブスレショルド（subthreshold）（またはチャネル）リーク電流である。サブスレショルドリーク電力（閾値以下リーク電力）とは、ゲート電圧が閾値電圧未満のときに、ソース１０６とドレイン１０４間の電流Ｉ_{ｓｕｂｔｈ}によって生じる電力のことである。

トランジスタにおけるリーク電流を低減するためのいくつかの技術が開発されてきたが、そのほとんどはパフォーマンス（性能）、コスト、複雑度などに関するトレードオフを含む。斯かる技術の１つは、回路内のトランジスタにバックバイアスをかけてトランジスタの実効閾値電圧を低減することである。バックバイアス（“基板バイアス（body biasing）”とも呼ばれる）とは、トランジスタの基板端子を小さい負電圧に接続して基板−ソース間電圧を事実上に増大させる技術を指す。ソースと基板間の電圧差は、閾値電圧を変え、トランジスタの基板効果（body effect）として知られている。図１Ｂに、実施の一形態おける、バックバイアス技術を使用することによる、リーク電流の低減について説明する。図１Ｂは、例えば図１Ａのトランジスタ１００といったトランジスタに対してドレイン−ソース電流対ゲート−ソース電圧のプロットを示したものである。Ｉ−Ｖ（伝達）曲線１２２が示す様に、閾値電圧Ｖ_ＴＨはトランジスタがオンに切り替わる、または状態を変える電圧を表す。ライン１２０は閾値以下勾配（sub-threshold slope）を表し、これは、Ｖ_ＧＳがＶ_ＴＨ未満に低下したときに、いかに有効にトランジスタがオフにすることができるかを決定する。Ｉ−Ｖ曲線１２２は、バックバイアスが無効になっているときの回路の伝達曲線を表し、Ｉ−Ｖ曲線１２４は、バックバイアスが有効になっているときの回路の伝達曲線を表す。Ｉ_{ｓｕｂｔｈ}軸に沿った２本の曲線１２２と１２４の差１２６は、バックバイアスが有効になっているときの回路のリーク電流の減少量を表している。従って、バックバイアスを導入することで閾値電圧が増大し（Ｉ−Ｖ曲線が右にシフトし）、リーク電流Ｉ_{ｓｕｂｔｈ}が排除または低減される。

実施の一形態において、トランジスタベース回路は、ＢＢＰ（正バックバイアス：back bias positive）とＢＢＮ（負バックバイアス：back bias negative）で表される２つの別々の電源レール（power supply rail）または電圧源レールを含む。正バックバイアス電圧源レールＢＢＰはＶ_ＢＰで示される電圧を提供し、負バックバイアス電圧源レールＢＢＮはＶ_ＢＮで示される負電圧Ｖ_ＢＮを提供する。これらの電圧レベルは、回路のバックバイアスを有効にするために、トランジスタの適切な基板端子に印加される。

図２Ａに、本発明の実施の一形態による、回路の閾値電圧を動的に変えるためのバックバイアス電圧源を含む、トランジスタ回路の回路図を示す。回路２００は、ＮチャネルＣＭＯＳトランジスタ２１２に結合されたＰチャネルＣＭＯＳトランジスタ２１０を備えるＣＭＯＳインバータ回路を示している。ドレイン電圧Ｖ_ＤＤは、トランジスタ２１０のドレインに結合された電力レール２０４に、印加され、ソース電圧Ｖ_ＳＳは、トランジスタ２１２のソースに結合された電力レール２０６に、印加される。トランジスタ２１０の基板端子（body terminal）は、正バックバイアス電圧Ｖ_ＢＰに結合され、この電圧はＢＢＰ電力レール２０２を通じて印加される。回路２００に示す様に、Ｖ_ＢＰレベルはスタンバイレベルとアクティブレベルとの間の範囲内にある。トランジスタ２１２の基板端子は負バックバイアス電圧Ｖ_ＢＮに結合され、その電圧はＢＢＮ電力レール２０３を通じて印加される。Ｖ_ＢＮの値もアクティブレベルとスタンバイレベルとの間の範囲内にある。

図２Ｂに、図２Ａの製造後のトランジスタ回路の側面図を示す。トランジスタ回路２５０は、Ｎ分離領域２２４が内部に形成されたＰ基板２２６を含む。図２ＡのＰ型トランジスタ２１０は、Ｎウェル領域２２０によって形成され、この領域は、Ｐ型にドープされたドレイン領域Ｄおよびソース領域Ｓとゲート２２１を含む。図２ＡのＮ型トランジスタ２１２はＰウェル領域２２２によって形成され、この領域はＮ型にドープされたドレイン領域Ｄおよびソース領域とゲート２２３を含む。正バックバイアス電圧源Ｖ_ＢＰはトランジスタ２１０のＮウェル基板領域２２０に結合され、負バックバイアス電圧源Ｖ_ＢＮはトランジスタ２１２のＰウェル基板領域２２２に結合される。

図２Ａと図２Ｂが示す様に、バックバイアス電圧レベルＶ_ＢＰとＶ_ＢＮは、トランジスタ２１０と２１２にバックバイアスをかけるためにインバータ回路２００に印加され、これにより図１Ｂが示す様に閾値電圧Ｖ_ＴＨが上昇し、トランジスタを流れるリーク電流が減少する。図２Ｂが示す様に、バックバイアスメカニズムを導入するには、別個のバイアス電圧メッシュを付加したり、トランジスタエリアをわずかに拡大させたり、分離用の深いＮウェル領域２２４を付加する必要がある。しかしながら、動作周波数を大きく低下させる必要なくリーク電力を低減できるというメリットは、サイズ増加や、ゲートサイズを大きく減らすことを特徴とする新世代デバイスの製造要求よりも、勝ることがある。

図２Ａと図２Ｂに示す様に、トランジスタにバックバイアスをかけるために必要な電圧は、２つの別々の電力レールによって提供される。実施の一形態によれば、１以上の調整可能電圧レギュレータが、電源レールに結合されてバックバイアス電圧源レールによって提供される電圧を調節する。これにより、閾値電圧を、単数または複数の電圧レギュレータの電圧範囲で決まる電圧スケールに沿って変更することが可能となる。実施の一形態において、電圧レギュレータ回路は、プログラマブル回路またはソフトウェアプロセスによって制御される。そのプログラマブル回路またはソフトウェアプロセスは、バックバイアス電圧レールを、トランジスタ回路の適切な動作特性に関するいくつかのパラメータに基づいて制御する。正および負のバックバイアス電圧レベルの実際の値は、実際の回路実装および要件に関係する様々な要因、例えば供給電圧レベル、動作周波数、回路構成、トランジスタタイプなどに依存する。１つの例示的な実施形態として、Ｖ_ＢＰレベルは最小１．０Ｖ乃至最大２．０Ｖの範囲の値を採ることがあるのに対して、Ｖ_ＢＮレベルは最小−１．０Ｖ乃至最大０Ｖの範囲の値をとることができる。トランジスタタイプ、その他の要因に応じて、例えばＶ_ＢＰに対しては１．５Ｖ乃至１．８Ｖ、Ｖ_ＢＮに対しては−０．５Ｖ乃至０Ｖなど、多くの他の範囲とすることが可能である。

実施の一形態において、図２Ａのインバータ２００といったトランジスタ回路は、パーソナルコンピュータ、ワークステーション、またはゲームコンソール（ゲーム機）の専用グラフィックスレンダリングデバイスであるＧＰＵ（グラフィックス処理ユニット：Graphics Processing Unit）またはＶＰＵ（ビジュアル処理ユニット：Visual Processing Unit）で使用される、またはその一部として使用される、ＡＳＩＣ（特定用途向け集積回路：Application Specific Integrated Circuit）の一部である。ＧＰＵは、一般的には２Ｄ（２次元）または３Ｄ（３次元）のコンピュータグラフィックスを生成するのみならず、他のデジタルビデオ関連処理を実行するための、多数のグラフィックス基本演算を実行する。本実施形態では、バックバイアス電圧レベルを制御するための電圧レギュレータ回路の制御を指示するパラメータは、グラフィックス画像の生成とグラフィックス処理の実行に関する電力要件に基づく。アクティブモードでは、グラフィックスプロセッサは、典型的には、図形要素（graphics element）を生成し、動き（motion）を描写し、そして３Ｄ処理を実行するなどを行い、その間、多くのメモリ集約的および算術／論理集約的タスクを実行している。この場合には、ＧＰＵのほとんどのゲートは、アクティブにスイッチングを行っており、ＧＰＵの最大周波数が利用される。スタンバイモードの間は、表示画面は静的な場合があり、比較的少数のゲートしかスイッチングを行っておらず、例えば３Ｄレンダリングなどの複雑なプロセスはアイドル状態にある。

本実施形態に関して、電圧レギュレータの制御を指示するパラメータは、所望のパフォーマンスレベル、動作周波数、供給電圧、有効にされる回路のタイプ、動作モード、および他の類似要因を含む。所望されるパフォーマンスレベルは、電力消費に関係なく最高クロック周波数動作を必要とする高パフォーマンス、性能と電力消費の間のバランスを必要とする中パフォーマンス、回路がバッテリ電力で動作しているときなど、性能と引き替えに最小電力消費を必要とする低パフォーマンスにわたる範囲をとることができる。バックバイアスが有効となる回路のタイプには、プロセッサまたはＡＳＩＣ内のモジュールの任意のコンポーネントが含まれる。例えばＧＰＵに関しては、有効となる回路には、２Ｄまたは３Ｄグラフィックスパイプ（graphics pipe）、オンボードキャッシュなどが含まれる。これは２Ｄまたは３Ｄモード、高解像度／低解像度、グレイスケール／カラーなどが含まれることがある動作モードにも関係する。

実施の一形態において、オンチップ（on-chip）状態機械は、回路の１以上のパラメータおよび／または動作状態に基づいて、トランジスタ回路へのバックバイアス電圧レベルの印加を制御するように構成される。図３には、実施の一形態による、ステータス回路状態に基づいてトランジスタ回路の閾値電圧を変更する、電圧制御回路の回路図を示す。システム３００に示す様に、制御対象のトランジスタ回路３１２は、ＡＳＩＣ３０２上に含まれる。バックバイアス電圧源は、オフチップであって、かつ回路基板３０４上に、提供される。図３の実施形態では、正バックバイアス電圧源３０５は、Ｖ_ＢＰを与えるべく電圧レギュレータ３０６によって制御され、負バックバイアス電圧源３０７は、Ｖ_ＢＮを与えるべく電圧レギュレータ３０８によって制御される。Ｖ_ＢＰとＶ_ＢＮ電圧は、ＧＰＩＯ（汎用入出力：general purpose input/output）ポート３１２および３１４を通してＡＳＩＣに入力される。システム３００に示す様に、ＡＳＩＣは、ＧＰＩＯポートからＶ_ＢＰとＶ_ＢＮ電圧を受け取るオンチップ状態機械を含む。状態機械３１０は、トランジスタ３１２のバックバイアスを有効にし、それによりトランジスタのリーク電力を低減するために、トランジスタ３１２にＶ_ＢＰとＶ_ＢＮ電圧を渡すように構成される。トランジスタに恒久的にバックバイアスをかけ続けることは本来不利なため、一般にはバックバイアスをトランジスタ３１２に恒久的に印加することは望ましくない。状態機械３１０は、リーク電流を低減するメリットがトランジスタにバックバイアスをかけるデメリットを上回るという条件のもとで、バックバイアスを有効にするように構成される。斯かる条件の一般的な例は、ＡＳＩＣ３０２がスタンバイモードにあるときである。図３に示した実施形態では、状態検出（condition detector）コンポーネント３０９は、こうした条件の状態を監視し、この情報を状態機械３１０に提供する。条件が検出された場合には、状態機械３１０は、バックバイアス電圧をトランジスタ３１２に渡して、バックバイアスを有効にする。

状態検出器３０９は、別個の機能コンポーネントとして示されているが、状態機械３１０の一体部分として組み込まれることもできる。同様に、電圧レギュレータ３０６と３０８は、システム３００ではオフチップかつ回路基板３０４上にあるものとして示されているが、それらは回路制約と実施詳細に応じてＡＳＩＣ３０２上に直接設けられることもできる。同様に、状態機械回路３１０は、ＡＳＩＣ３０２上に直接設ける代わりに、回路基板３０４上に提供されることもできる。

実施の一形態において、状態機械３１０は、パラメータに基づいて電力状態の変更を制御するソフトウェアプロセスに具現化される。このソフトウェアプロセスは、Ｖ_ＢＰとＶ_ＢＮ電圧レベルを変える単数または複数の電圧レギュレータを直接制御する。代替的な実施形態では、回路またはＡＳＩＣの活動に基づいて電力プロファイルを変更するために、ソフトウェアプロセスの代わりにハードウェア回路が採用される。斯かる実施形態では、状態機械３１０は、１以上の配線回路または専用のオンチップ論理素子に具現化される。

図３のシステム３００では、状態機械３１０を通じてバックバイアス電圧レベルの変化をトリガーする、あるいは、引き起こすために、活動の様々な状態（condition）または指標（indicator）が、状態検出器３０９によって監視される。トランジスタ３１２のバックバイアスを有効にするための条件は、ＡＳＩＣ３０２のスタンバイモードへの移行であることができるが、他の条件も可能である。スタンバイモードへの移行に関しては、バックバイアス電圧が使用可能な状態をトリガーするために活動（また非活動）状態を示す様々な指標が使用できる。これらの指標には、静止画面表示、回路ビジー信号の欠如、ＦＩＦＯバッファレベルの低下、スリープ信号の発生、電力引き込み量の減少、およびアクティブモードからスタンバイモードへの切替を示す他の適切な指標が含まれる。この場合、状態検出器３０９は斯かる状態を検出し、適切な信号を状態機械３１０へ送信する。次いで状態機械３１０は、バックバイアス電圧をトランジスタ３１２に渡してバックバイアスを有効にする。トランジスタのバックバイアスをトリガーするための条件を使用することで、リーク電流を低減するための動的処理要素が導入され、実際の動作状態または事前にプログラムされたパラメータに基づくリーク制御が可能となる。

既に述べたように、ＡＳＩＣがスタンバイモードに移行したことを検出するために様々な指標を使用することができる。実施の一形態において、主要な指標は、静止画面表示の存在である。斯かる状態は、しばしば、ユーザ側の活動の欠如を示すものであり、多くのデバイスは、エネルギーの節約のために一定期間（タイムアウト時間）経過後にスリープモードへ移行するように構成される。回路がスタンバイモードへ移行した場合に、リーク電力を動的に低減する単純な方法は、回路がアイドル状態にある期間中の供給電圧（ドレイン電圧）を低下させることである。図４は、実施の一形態による、画面表示の状況（ステータス）に基づいて、リーク電流を動的に低減する方法を示すフローチャートである。ブロック４０２では、プロセスは静止画面状態が検出されるかどうかを検出する。この状態を検出するために、例えば、全体として、または全体の画面表示のかなりの部分として、同じ画面表示要素が、指定数のフレームにわたって静的であるかどうかなどの、様々な指標が使用できる。静止画面状態が検出されると、ブロック４０４においてプロセスは現在のクロック動作周波数を所定倍、例えば周波数の１／２倍または１／４倍だけ下げる。クロック周波数は、例えばグリッチ（不具合）のないポストＰＬＬ分割処理（glitch-free post PLL(phase-locked loop) divide process）などの任意の適切なプロセスによって、下げることができる。ブロック４０６において、プロセスは、ＧＰＩＯインタフェース（または他のＩ／Ｏインタフェース）にトリガーを送り、Ｖ_ＤＤ電圧（供給電圧）レベルを下げる。ドレイン電圧を下げることで、トランジスタを流れるリーク電流は有効に低減され、その結果、スタンバイモードの間のＡＳＩＣのリーク電力が低減される。電圧降下量は、トランジスタがスタンバイモードにおいてなお機能するのを確実にするように、十分な電力オーバヘッドが利用可能となるように選択されるべきである。

実施の一形態において、ＡＳＩＣのスタンバイモードからアクティブモードへの変更が検出されるまで、トランジスタは供給電圧が低減された状態に保持される。従って、ブロック４０８に示す様に、プロセスは、チップがアクティブモードに移行したかどうかを判定する。アクティブモードに移行した場合には、トランジスタは、それらの可能な最大クロック速度で動作できるように、当初の供給電圧レベルに戻される。ブロック４１０に示すように、ＧＰＩＯインタフェースは、動作電圧を通常レベルに戻すために、Ｖ_ＤＤ電圧レベルを上げるようトリガーされる。ＡＳＩＣがアクティブモードで最適に機能することができるように、ブロック４１２において、クロック周波数は、その通常または最大動作周波数まで上げられる。

図４のブロック４０２に示す様に、プロセスは最初に静止画面を検出する。実施の一形態において、回路は、表示プロセッサによってクロックゲーティング（clock gating）にも使用されることがある、ビジー信号またはアイドル信号を、検出するように構成される。ヒステリシス遅延（hysteresis delay）が、静止画面モードへの移行と離脱に利用され、それにより、回路が、パフォーマンスクリティカルな期間にドロップイン・ドロップアウトする機会を減らし、電圧レギュレータが、これらの期間中にフルパフォーマンスモードへ切り替わって戻るのに必要とされるランプアップ時間（ramp up time）が取り除かれる。

図５に、実施の一形態として、画面表示の状況（ステータス）に基づいて、グラフィックスプロセッサへのドレイン電圧を制御するための電圧制御回路の回路図を示す。図５の回路５００は、図４に示したプロセスの１以上の特徴を実現するために使用することができる。システム５００に示す様に、ＡＳＩＣ５０２は回路基板５０４上に搭載され、コアクロック発生器５１４に結合された静止画面検出コンポーネント５１２を含む。コアクロック発生器は、ＡＳＩＣクロック信号の周波数を制御し、図４のブロック４０４とブロック４１２におけるクロック周波数の増減を可能にする。静止画面検出回路５１２は、ＧＰＩＯポート５１０を通じて回路基板５０４上のスイッチ回路５１１に信号を提供する。検出信号は、電圧レギュレータ５０６のＶ_{ｓｅｎｓｅ}入力に渡される。この信号に応答して、電圧レギュレータは、ＧＰＩＯポート５０８を通じて、ＡＳＩＣ５０２に返すべき適切なＶ_ＤＤ電圧レベルを提供する。ドレイン電圧レベルは、こうして静止画面検出コンポーネント５１２によって検出された状態によって制御され、電圧レギュレータは、図４のブロック４０６とブロック４１０に示したように、ＧＰＩＯインタフェース５０８にトリガーをかけて、この電圧を増減する。Ｖ_ＤＤの最小値は、トランジスタがスタンバイモードで動作することができるように選択され、しかも、このスタンバイモードの間にリーク電流の十分大きな減少を実現するのに十分なほど低い。

図４は、ドレイン電圧Ｖ_ＤＤのレベルがＡＳＩＣのスタンバイモードまたはスリープモードの間に、リーク電流を低減するために使用される方法を示している。代わりに、ブロック４０６は、ＢＢＰおよびＢＢＮ電圧レールからのバックバイアス電圧レベルをトランジスタの基板端子に印加して、トランジスタの閾値電圧を事実上下げることによって、リーク電流を低減するステップに置き換えることができる。

図６に、実施の一形態による、画面表示の状況（ステータス）に基づいてバックバイアスをトリガーする方法のフローチャートを示す。ブロック６０２において、プロセスは、静止画面状態が検出されたかどうかを検出する。図４に関連して既に述べたように、この状態を検出するために、例えば、全体として、または全体の画面表示のかなりの部分として、同じ画面表示要素が、指定数のフレームにわたって静的であるかどうかなどの、様々な指標を使用することができる。静止画面状態が検出されると、ブロック６０４において、プロセスは、現在のクロック動作周波数を所定倍、例えば周波数の１／２倍または１／４倍だけ下げる。ブロック６０６において、プロセスは、ＧＰＩＯインタフェース（または他のＩ／Ｏインタフェース）にトリガーをかけ、トランジスタのバックバイアスを有効にする。実施の一形態において、これはトランジスタの基板端子に、例えばＢＢＰおよびＢＢＮといったバックバイアス電圧レールによって提供される正または負のバックバイアス電圧を、一方だけまたは両方とも印加することによって、達成される。バックバイアス電圧を印加することで、トランジスタの閾値電圧が事実上低下し、その結果、トランジスタを通してのリーク電流を除去、あるいは、低減する。

実施の一形態において、ＡＳＩＣがスタンバイモードからアクティブモードへ変更したことが検出されるまで、トランジスタはバックバイアスモードに保持される。従って、ブロック６０８に示す様に、プロセスは、チップがアクティブモードに移行したかどうかを判定する。アクティブモードへ移行した場合には、トランジスタは、それらの可能な最大クロック速度で動作できるように、バックバイアス状態を解除、すなわち、無効にされる。ブロック６１０に示すように、ＧＰＩＯインタフェースは、閾値電圧を通常レベルまで戻すために、トランジスタのバックバイアス状態を無効にするようトリガーされる。ブロック６１２において、ＡＳＩＣがアクティブモードで最適に機能できるように、クロック周波数は、その通常、または、最大動作周波数まで増大される。

図７は、実施の一形態による、画面表示の状況に基づいてグラフィックスプロセッサへのバックバイアス電圧の印加を制御するための、電圧制御回路を示す回路図である。図５の回路７００は、図６に示したプロセスの１以上の特徴を実現するために使用することができる。システム７００に示されるように、ＡＳＩＣ７０２は、回路基板７０４上に搭載されており、コアクロック発生器７１４に結合された静止画面検出コンポーネント７１２を含む。コアクロック発生器は、ＡＳＩＣクロック信号の周波数を制御し、図６のブロック６０４とブロック６１２に示されるクロック周波数の増減を可能にする。静止画面検出回路７１２は、ＧＰＩＯポート７１０を通じて回路基板７０４上のスイッチ回路７１１に、信号を提供する。検出信号は、電圧レギュレータ７０６のＶ_{ｓｅｎｓｅ}入力に渡される。この信号に応答して、電圧レギュレータ７０６は、ＧＰＩＯポート７０８を通じて、ＡＳＩＣ７０２に戻すべき、適切なバックバイアス電圧Ｖ_ＢＮレベルを提供する。静止画面検出器７１２は、バイアス発生コンポーネント７１４にも信号を提供する。このコンポーネント７１４は、電圧レギュレータ７０６からポート７０８に提供されたバックバイアス電圧Ｖ_ＢＮを有効または無効にするために、ＧＰＩＯポート７０９を経由してＧＰＩＯポート７０８に、バックバイアス発生信号を提供する。バックバイアス電圧は、こうして電圧レギュレータによって生成され、静止画面検出コンポーネント５１２によって検出される状態（コンディション）によって、バイアス発生器７１４を通して渡されるように制御される。

図７は、バックバイアス電圧が、ＢＢＮ電力レールによって提供される負電圧を備えた実施形態を示している。代わりに、正バックバイアス電圧Ｖ_ＢＰもＢＢＰ電力レールを通じて提供され得る。斯かる実施形態では、ＡＳＩＣへのＶ_ＢＰの印加を発生及び制御するために、別のバイアス発生器と電圧レギュレータコンポーネントが提供され得る、あるいは、バイアス発生器７１４と電圧レギュレータ７０６は、Ｖ_ＢＰとＶ_ＢＮの両方を扱うように構成され得る。

実施の一形態において、バックバイアス電圧Ｖ_ＢＰおよび／またはＶ_ＢＮは、ある最大値に固定され、バイアス発生器７１４によって生成されるバイナリ信号を通じて有効または無効にされる。この結果、閾値電圧１２０は、第１の値から第２の値へ有効にシフトする。代わりの実施形態では、電圧レギュレータは、いくつかの離散的な中間電圧値に沿ったＶ_ＢＰおよび／またはＶ_ＢＮの電圧範囲、または正および負のバックバイアス値の最大と最小の範囲の間を結ぶ連続値を提供するように構成されることがある。これにより、閾値電圧１２０は、第１の値と第２の値の間のいくつかの中間電圧にシフトされることが可能となり、この結果、リーク電流は、ある特定のレベルまで低減することが可能である。電圧レギュレータは、ＡＳＩＣの動作状態と動作要件に基づく１以上のパラメータに基づいて、適切なバックバイアス電圧レベルを提供するように、プログラムすることができる。

本発明の実施形態は、回路内のリーク電流を制御する方法を含み、第１の状態から第２の状態へのデバイスの状態変化に応答して、システムクロックによって回路に提供される動作周波数を第１の周波数から第２の周波数へ低減するステップと、デバイスの変化に対応して、回路に提供するバックバイアス電圧を提供し、回路の閾値電圧を、第１の閾値電圧値から第２の閾値電圧値の間の電圧範囲に沿って有効に低減するステップとを有する。

実施の一形態によれば、第１の状態は回路のアクティブ状態を備え、第２の状態は回路のスタンバイ状態を備える。

実施の一形態によれば、スタンバイ状態は１以上の指標の存在によって検出される。

実施の一形態によれば、１以上の指標の１つは、静止画面表示を検出することを備える。

本方法は、実施の一形態によれば、回路に結合された表示装置に表示された画像が、システムクロックの指定数のクロックサイクルの間、消えずに残っていることを検出するステップを更に含む。

実施の一形態によれば、１以上の指標は、基本的に、１以上の返されたビジー信号、スリープモードフラグの有効化、電力引き込み量の減少、およびバッファ活動の低下、から成るグループから選択される。

実施の一形態によれば、バックバイアス電圧は、回路の少なくとも１つのトランジスタの基板端子に印加される負電圧を含む。

実施の一形態によれば、バックバイアス電圧は、負バックバイアス電圧源レールに結合された第１の電圧レギュレータ回路を通じて、少なくとも１つのトランジスタに提供される。また、第１の電圧レギュレータは、検出された状態変化に対応して、バイアス発生回路によって制御される。

実施の一形態によれば、バックバイアス電圧は、回路の少なくとも１つのトランジスタの基板端子に印加される正電圧を更に含む。

実施の一形態によれば、バックバイアス電圧は、正バックバイアス電圧源レールに結合された第２の電圧レギュレータ回路を通じて、少なくとも１つのトランジスタに提供される。また、第２の電圧レギュレータは、検出された状態変化に対応して、バイアス発生回路によって制御される。

実施の一形態によれば、第２の電圧レギュレータ回路は、バックバイアス電圧を、第３の値から第４の値までの電圧範囲に沿って切り替えるように構成される。

本発明の実施形態は、第１の状態から第２の状態への回路の状態変化を検出する状態検出器と、状態検出器に結合されて、その状態変化に対応して制御信号を発生する状態機械と、状態機械に結合されて、動作周波数を第１の周波数から第２の周波数へ低減する電圧レギュレータと、電圧レギュレータに結合されて、制御信号に対応して、バックバイアス電圧を回路に提供して、回路の閾値電圧を、第１の閾値電圧値と第２の閾値電圧値の間の電圧範囲に沿って有効に低減するバイアス発生器と、を備える。

実施の一形態によれば、第１の状態は、回路のアクティブ状態を含み、第２の状態は回路のスタンバイ状態を含む。また、スタンバイ状態は、１以上の指標の存在によって検出される。

実施の一形態によれば、回路は少なくとも１つのトランジスタを含む。更に、バックバイアス電圧は、回路の少なくとも１つのトランジスタの基板端子に印加される負電圧と、回路の少なくとも１つのトランジスタの基板端子に印加される正電圧と、から成るグループから選択される。

実施の一形態によれば、前記回路は、プリント回路基板に搭載されたＡＳＩＣ素子内に、回路を備える。

実施の一形態によれば、前記回路は、グラフィックス処理ユニットの少なくとも一部を備える。

本発明の実施形態は、回路内のリーク電流を制御する更なる方法を含み、第１の状態から第２の状態への回路の状態変化に応答して、システムクロックによって回路に提供される動作周波数を、第１の周波数から第２の周波数へ低減するステップと、回路の状態変化に対応して、回路への供給電圧を、第１の供給電圧値から第２の供給電圧値までの間の電圧範囲に沿って低減し、回路を通して流れるリーク電流を有効に低減するステップと、を有する。

実施の一形態によれば、第１の状態は回路のアクティブ状態を含み、第２の状態は回路のスタンバイ状態を含む。

実施の一形態によれば、スタンバイ状態は、１以上の指標の存在によって検出される。

実施の一形態によれば、１以上の指標の１つは、静止画面表示を検出するステップを含む。

本方法は、実施の一形態によれば、回路に結合された表示装置に表示された画像が、システムクロックの指定数のクロックサイクルにわたって消えずに残っていることを検出するステップを更に含む。

実施の一形態によれば、基本的に、１以上の指標は、１以上の戻ってきたビジー信号、スリープモードフラグの有効化、電力引き込み量の減少、およびバッファ活動の低下、から成るグループから選択される。

実施の一形態によれば、第１の供給電圧値は、回路の少なくとも１つのトランジスタのドレイン端子に提供される、最大供給電圧を含む。

実施の一形態によれば、第１の供給電圧値は、検出された状態変化に対応して、状態検出回路によって制御される電圧レギュレータ回路を通じて、少なくとも１つのトランジスタに提供される。

実施の一形態によれば、前記回路は、プリント回路基板に搭載されたＡＳＩＣ素子内の回路を含む。

実施の一形態によれば、前記回路はグラフィックス処理ユニットの少なくとも一部を含む。

グラフィックス処理ユニットなど、特定のタイプの回路に関連にして実施形態を説明してきたが、記述した方法およびシステムは、例えばマイクロプロセッサ、コプロセッサ、算術論理演算ユニットなど、任意のタイプのトランジスタベースの論理回路で使用できることに留意されたい。ここで述べた動的リーク制御システムの実施形態は、ＡＳＩＣは言うに及ばず、ＰＬＤ（programmable logic devices）、例えばＦＰＧＡ（field programmable gate arrays）、ＰＡＬ（programmable array logic）デバイス、電気的にプログラム可能なロジック・メモリデバイスおよびスタンダードセルベースデバイスを含む、任意の様々な回路にプログラムされた機能として実現することができる。動的リーク制御システムの実施形態を実現する他の可能性としては、メモリ（例えばＥＥＰＲＯＭ）を備えたマイクロコントローラ、組込マイクロプロセッサ、ファームウェア、ソフトウェアなどがある。さらに、本発明の動的リーク制御システムの実施形態は、ソフトウェアベースの回路エミュレーションを有するマイクロプロセッサ、ディスクリート（個別）ロジック（逐次および組み合わせ）、カスタムデバイス、ファジー（ニューラル）ロジック、量子デバイス、およびこれらのデバイスタイプが任意に混在したものに具現化することができる。基礎を成すデバイス技術は、例えばＣＭＯＳ（相補型金属酸化膜半導体：complementary metal-oxide semiconductor）のようなＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ：metal-oxide semiconductor field-effect transistor）技術、ＥＬＣ（エミッタ結合型論理：emitter-coupled logic）のようなバイポーラ技術、ポリマ技術（例えばシリコン共役ポリマおよび金属共役ポリマ−金属構造など）、アナログ・デジタル混在技術など、様々なコンポーネントタイプで提供することができる。

ここに開示された様々な機能は、ハードウェア、ファームウェア、並びに／またはさまざまな機械可読媒体もしくはコンピュータ可読媒体に具現化されたデータおよび／もしくは命令の任意数の組み合わせを使用して、それらの挙動、レジスタ転送、論理コンポーネント、および／または他の特性の観点から記述することができることにも留意すべきである。斯かるフォーマットされたデータおよび／または命令がその中に具現化できるコンピュータ可読媒体は、限定はされないが、様々な形の不揮発性記憶媒体（例えば光学、磁気または半導体記憶媒体）と、斯かるフォーマットされたデータおよび／または命令を無線、光または有線信号伝達媒体またはそれらの任意の組み合わせで転送するために使用することができる搬送波などがある。斯かるフォーマット化データおよび／または命令を搬送波で転送する例としては、限定はされないが、１以上のデータ転送プロトコル（例えばＨＴＴＰ、ＦＴＰ、ＳＭＴＰなど）に基づくインタネットおよび／または他のコンピュータネットワーク上の転送（アップロード、ダウンロード、電子メールなど）がある。

文脈上格別の断りがない限り、本明細書と特許請求の範囲の全体を通して、“備える、含む”とその活用“備えている、含んでいる”などという表現は排他的または網羅的な意味ではなく包含的な意味、言うなれば“・・・を含むが・・・に限定はされない”という意味に解されるべきである。単数または複数の数字を用いた表現は、それぞれ複数または単数を含む。加えて、“ここでの”、“以下の”、“先述の”、“後述の”などといった表現および似たような趣旨の表現は、本願のどれか特定の部分を指すものではなく、本願全体を指すものである。“または”という表現は２以上のアイテムのリストを参照するために用いられ、その表現は、リストの中の任意のアイテム、リストの中の全てのアイテムおよびリストの中のアイテムの任意の組み合わせといった、この表現の解釈の全てをカバーする。

動的リーク制御システムのここに開示された実施形態の上記の説明は包括的または開示された正確な形態もしくは仕様に実施形態を限定するものでないことが意図されている。グラフィックス処理ユニットまたはＡＳＩＣにおける処理の具体的な実施形態と実施例は、ここでは説明目的で述べられてきたが、当業者が認識するように、開示された方法および構造の範囲内で様々な均等な変形が可能である。

上述した様々な実施形態の構成要素と作用を組み合わせて、更なる実施形態を提供することが可能である。上記詳細な説明を考慮すれば、上記動的リーク制御システムにこれらおよび他の変更を施すことが可能である。

一般に、本願特許請求の範囲の請求項では、使用される用語は、開示された方法を本願明細書と本願特許請求の範囲に開示された特定の実施形態に限定するものと解すべきでなく、請求項に従って機能する全ての操作または処理を含むものと解すべきである。従って、開示された構造と方法は、本開示によって限定はされないが、その代わり、上述した方法の範囲は、本願特許請求の範囲の請求項によって全体的に規定される。

本発明をいくつかの側面から見て開示された実施形態は、本願特許請求の範囲の請求項という形で提示されるが、ここで、発明者／出願人は、方法論の様々な側面を任意の番号の請求項の中で意図している。例えば、１つのみの側面が機械可読媒体に具現化された形で提示されることがあるが、他の側面も同じように機械可読媒体に具現化することが許される。従って、発明者／出願人は、他の側面に対して追加の請求項を求めるべく、本願出願後に斯かる追加の請求項を追加する権利を留保する。

２００、２５０ ＣＭＯＳインバータ回路
２０２ ＢＢＰ電力レール
２０３ ＢＢＮ電力レール
２０４ ドレインの電力レール
２０６ ソースの電力レール
２１０ Ｐ型トランジスタ
２１２ Ｎ型トランジスタ
２２０ Ｎウェル
２２２ Ｐウェル
２２４ Ｎ分離領域
２２６ Ｐ基板
３００ バックバイアス電圧制御回路
３０２、５０２、７０２ ＡＳＩＣ
３０４、５０４、７０４ 回路基板
３０５ 正バックバイアス電圧源
３０６、３０８ 電圧レギュレータ
３０７ 負バックバイアス電圧源
３０９ 状態検出器
３１０ 状態機械
３１２、３１４、７０９、７１０ ＧＰＩＯポート
５００ ドレイン電圧制御回路
５０６、７０６ 電圧レギュレータ
５０８、５１０ ＧＰＩＯポート
５１１、７１１ スイッチ回路
５１２、７１２ 静止画面検出器
５１４、７１４ コアクロック発生器
７００ バックバイアス電圧制御回路

Claims (26)

1. 回路内のリーク電流を制御する方法であって、
   第１の状態から第２の状態へのデバイスの状態変化に応答して、システムクロックによって前記回路に提供される動作周波数を、第１の周波数から第２の周波数へ低減するステップと、
   前記デバイスの状態変化に対応して、前記回路にバックバイアス電圧を提供して、前記回路の閾値電圧を、第１の閾値電圧値から第２の閾値電圧値までの間の電圧範囲に沿って有効に低減するステップと、
   を有する方法。
2. 前記第１の状態は前記回路のアクティブ状態を含み、前記第２の状態は前記回路のスタンバイ状態を含む、請求項１に記載の方法。
3. 前記スタンバイ状態は、１以上の指標の存在によって検出される請求項２に記載の方法。
4. 前記１以上の指標の１つは、静止画面表示を検出することを含む請求項３に記載の方法。
5. 前記回路に結合した表示装置に表示された画像が、システムクロックの指定数のクロックサイクルにわたって消えずに残っていることを検出するステップを更に含む請求項４に記載の方法。
6. 前記１以上の指標は、基本的に、１以上の戻ってきたビジー信号、スリープモードフラグの有効化、電力引き込み量の減少、およびバッファ活動の低下、から成るグループから選択される請求項４に記載の方法。
7. 前記バックバイアス電圧は、前記回路の少なくとも１つのトランジスタの基板端子に印加される負電圧を含む請求項２に記載の方法。
8. 前記バックバイアス電圧は、負バックバイアス電圧源レールに結合された第１の電圧レギュレータ回路を通じて前記少なくとも１つのトランジスタに提供され、前記第１の電圧レギュレータは、検出された状態変化に対応してバイアス発生回路によって制御される、請求項７に記載の方法。
9. 前記バックバイアス電圧は、前記回路の少なくとも１つのトランジスタの基板端子に印加される正電圧を更に含む請求項７に記載の方法。
10. 前記バックバイアス電圧は、正バックバイアス電圧源レールに結合された第２の電圧レギュレータ回路を通じて前記少なくとも１つのトランジスタに提供され、前記第２の電圧レギュレータは検出された状態変化に対応して前記バイアス発生回路によって制御される、請求項９に記載の方法。
11. 前記第２の電圧レギュレータ回路は、前記バックバイアス電圧を第３の値から第４の値までの電圧範囲に沿って切り替えるように構成される請求項１０に記載の方法。
12. 回路の、第１の状態から第２の状態への状態変化を検出する状態検出器と、
    前記状態検出器に結合されており、前記状態変化に対応して制御信号を発生する状態機械と、
    前記状態機械に結合されており、動作周波数を第１の周波数から第２の周波数へ低減する電圧レギュレータと、
    前記電圧レギュレータに結合されており、前記制御信号に呼応して、前記回路にバックバイアス電圧を提供して、前記回路の閾値電圧を、第１の閾値電圧値から第２の閾値電圧値までの間の電圧範囲に沿って有効に低減するバイアス発生器と、
    を備えた回路。
13. 前記第１の状態は前記回路のアクティブ状態を含み、前記第２の状態は前記回路のスタンバイ状態を含み、さらに前記スタンバイ状態は１以上の指標の存在によって検出される、請求項１２に記載の回路。
14. 前記回路は少なくとも１つのトランジスタを含み、さらに前記バックバイアス電圧は、前記回路の少なくとも１つのトランジスタの基板端子に印加される負電圧と、前記回路の少なくとも１つのトランジスタの基板端子に印加される正電圧とから成るグループから選択される、請求項１１に記載の回路。
15. 前記回路は、プリント回路基板に搭載されたＡＳＩＣ（特定用途向け集積回路）素子内の回路を備える請求項１４に記載の回路。
16. 前記回路は、グラフィックス処理ユニットの少なくとも一部を備える請求項１５に記載の回路。
17. 回路内のリーク電流を制御する方法であって、
    前記回路の、第１の状態から第２の状態への状態変化に応答して、システムクロックによって前記回路に提供される動作周波数を、第１の周波数から第２の周波数へ低減するステップと、
    前記回路の状態変化に対応して、前記回路への供給電圧を、第１の供給電圧値から第２の供給電圧値までの電圧範囲に沿って低減し、前記回路を流れるリーク電流を有効に低減するステップと、
    を有する方法。
18. 前記第１の状態は前記回路のアクティブ状態を含み、前記第２の状態は前記回路のスタンバイ状態を含む、請求項１７に記載の方法。
19. 前記スタンバイ状態は、１以上の指標の存在によって検出される請求項１８に記載の方法。
20. 前記１以上の指標の１つは、静止画面表示を検出することを含む請求項１９に記載の方法。
21. 前記回路に結合された表示装置に表示された画像が、システムクロックの指定数のクロックサイクルにわたって消えずに残っていることを検出するステップを更に含むことを特徴とする請求項２０に記載の方法。
22. 前記１以上の指標は、基本的に、１以上の戻ってきたビジー信号、スリープモードフラグの有効化、電力引き込み量の減少、およびバッファ活動の低下、から成るグループから選択される請求項２０に記載の方法。
23. 前記第１の供給電圧値は、前記回路の少なくとも１つのトランジスタのドレイン端子に提供される最大供給電圧を含む請求項２に記載の方法。
24. 前記第１の供給電圧値は、検出された状態変化に対応して、状態検出回路によって制御される電圧レギュレータ回路を通じて、前記少なくとも１つのトランジスタに提供される請求項２３に記載の方法。
25. 前記回路は、プリント回路基板に搭載されたＡＳＩＣ（特定用途向け集積回路）素子内の回路を備える請求項１７に記載の方法。
26. 前記回路は、グラフィックス処理ユニットの少なくとも一部を含む請求項２５に記載の方法。

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